JP5514545B2 - 歪み許容プロセシング - Google Patents
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Description
本発明は、フレキシブル基板又は歪みを受けやすい基板を組み入れる集積回路の歪み許容プロセシング方法に関する。
有機エレクトロニクスにおいては、大面積ディスプレイ及びＲＦＩＤのような費用効率の高いエレクトロニクスを、従来の無機半導体プロセシングを使用して得られるよりも高いスループットで実現するための手段が求められている。大面積ディスプレイ及び高速論理回路のようなデバイスを実現するべく、電極及び相互接続、並びにその他の、例えば半導体活性層アイランド又はビアホール相互接続のようなパターンの形態の伝導路が、デバイススタック内の１を超える階層で必要とされる。伝導路に必要な伝導率を実現するべく、金属伝導層を必要とすることが多い。しかし、従来の無機半導体ウェハプロセシングと比べ、有機エレクトロニクスにおいては、高分解能であって（＜１０ｍｍ）、かつ、高温プロセス工程を使用せずに（＜８０℃）、従来のフォトリソグラフィで実現可能なスループットよりも高いスループットでフレキシブル基板上に金属伝導路を与える周知の方法がない。いくつかを満たす様々な周知プロセスはあるが、これらの要件全てを満たすものはない。例えば、金属ナノ粒子溶液をインクジェット印刷した後にレーザアニーリングする技術は、低温での高伝導率を実現するが、低分解能かつ低スループットが可能であるに過ぎない。同様に、熱転写印刷技術は、合理的に高分解能（〜１０ｍｍ）及び低プロセス温度を有するが、通常は低伝導率又は低スループットとなる。
フォトリソグラフィは、集積回路産業で使用されるプロセス、具体的にはデバイスの集積化工程に含まれるマイクロ加工プロセスである。この方法は、光源を使用した写真エッチングの工程からなる。このプロセスによれば、大面積をカバーする１つのマスクを介して光源で露光することで集積回路内に複雑なパターンを生成することができる。かかるプロセスは十分に開発され、集積回路産業において、複雑な細かい部分を形成する標準方法として使用されている。フォトリソグラフィのプロセスは、集積回路内に生成されるパターンを含むフォトマスクを使用する。フォトマスクが基板上に取り付けられ、光源がマスクを介して基板上を照らす。これにより、レジストコーティングされた下地基板にパターンが転写され、次に現像される。
半導体デバイスを加工するべく高精度でパターン画像を重ねることができるフォトリソグラフィプロセスで使用される露光装置が、米国特許第６，７２１，０３３号明細書に開示されている。かかるプロセスにおいては、ステップアンドリピート法が知られている。この方法では、回路パターンの画像がシリコン基板上に投影される。様々なプロセス工程中に歪みが生じることが知られている。かかる歪みは、例えば外部環境、倍率、又は回転のような因子による画像の歪み又は変形である。開示の装置は、可動基板ステージ及びメモリデバイスを含む。メモリデバイスは、パターン画像が基板上に転写されるときに基板上の露光位置に応じて生成されるパターン画像の歪み情報を格納する。しかし、開示されているのはシリコン基板であり、基板の歪みの程度は限られている。
上述の伝導層のようなデバイスの様々な層をパターニングする周知の方法は、パルスレーザを使用して、堆積層の領域にアブレーションを与えること、又は、１つの薄い材料層を通常は厚い方の異なる材料の第２層の表面から剥離することである。原則的に、レーザアブレーションパターニングは、所望の任意露光パターンを実現するべく、１つ又はいくつかの集束レーザビームを基板にわたって走査すること及びレーザビームをオン・オフすることによって行うことができる。しかし、多くの場合、高いスループットは、シャドウマスクを介して基板をレーザ照射で露光することによって実現できる。
マスクに基づくパターニングプロセスは通常、事前にパターニングされた第１の層と第２のマスクパターンとのアラインメントをとることを含む。高いアラインメント許容性が全面積にわたって要求される。小さな基板に対しては、マスクは、パターニングされる基板エリアと同じサイズ（１：１尺度）であり得る。全エリアが、基板に対してマスクを移動させることなく画像化される。大面積高分解能アプリケーションの場合によくあることであるが、基板エリアが、パターニングされる全面積を１つのマスク露光で「照射」するには大きすぎる場合、（マスク及び基板を一体的に移動させることによって、又は光源を走査することによって）ダイアモンドその他の多角形形状光源が当該基板全体を走査する。これは、強度と露光時間の積が位置に応じて一定となるように行われ、いわゆる蛇行走査を使用して実現されるのが普通である。
問題が生じるのは、基板がフレキシブルであるがゆえに歪みを受けやすい場合である。すなわち、プロセシング工程間で基板が形状を変える場合である。この場合、上部層に対するマスクパターンが下地層の歪んだパターンにマッチしない。そのため、基板のすべての点に対して同時に、剛体マスクとの正確なアラインメントをとることは不可能である。基板／マスクの系が光源を通過して走査される際にマスクを基板に対して相対的に移動させることによって、所定の線形歪みを補償するイメージング機器が存在する。
米国特許第６，５８０，４９４号明細書は、デバイスのイメージングアレイのステップアンドリピートプロセスを開示する。基板が双方の軸で等しく歪む場合、この歪みをマスク画像の倍率調整によって修正することができる。
しかし、各軸の歪みが等しくない場合、大きなアレイに対してマスク画像を拡大する方法では歪みを適切に補償できない。従来技術はこの問題を、一方の軸が他方の軸よりも長いマスクを作り、倍率を長い方の軸に合うように調整することによって克服する。画像サイズの相対的変化は任意の軸で同じであるが、短い方の軸の画像長さの絶対的変化は、長い方の軸のそれよりもかなり小さくなる。短い方の軸上のこの望ましくない変化は、パターン設計で許容することができる。しかし、この補償方法が修正することができる歪み量には限界がある。これは特に、当該開示に記載されるマスクがサイズを著しく低減することができないという事実に起因する。このことは、スループットに影響する。さらに、このプロセスでは、すべてのイメージングサイトにおいてレンズの倍率を変更する必要がある。
本発明は、英国特許出願第０５２３１４１．０号明細書に記載されるようなステップアンドリピートモードにて電子デバイスの規則的な上部アレイをパターニングするべく、パルスエキシマレーザのようなナノ秒パルス長レーザとともに使用することができる。ここに開示されるステップアンドリピート技術は、レーザアブレーション法によりゲート電極及び相互接続線のような電極を形成することによって、薄膜トランジスタ（ＴＦＴ）構造を加工する方法を与える。このモードでは、例えば光学マスクにより画定されるパターンとともに基板の領域がレーザ照射で露光されて、パターニングされる層がアブレーションを受ける。次に、当該サンプルが、そのサンプル上に投影されるマスクパターンに対する他の位置に移動される。他のアブレーション露光が行われて、隣接領域において当該層がステップアンドリピートの態様でパターニングされる。この方法を使用して連続的に基板上の層（ギャップなし）をパターニングするには、（英国特許出願第０５２３１４１．０号明細書に記載されるように）２以上の工程で当該基板がレーザ照射で露光されるオーバーラップ領域を画定する必要がある。このステップアンドリピート法は、所定周期にわたり繰り返される周期的パターンのパターニングに限定される。例えば、ディスプレイにおけるＴＦＴのアクティブマトリクスアレイを画定するのに必要なパターンである。この方法では、レーザによりパターニングされた上部層とその前に画定された下部層のパターンとの正確なアラインメントを保持するべく、個々の露光エリア相互の相対位置を調整することによって歪み修正が実現される。しかし、このアプローチの１つの欠点は、相互接続パターン、アラインメントマーク、ボンディングパッド、及び、ディスプレイのエッジ上のタブアウトパターンのような非周期的フィーチャに対しては適用できないことである。
本発明はイメージングを高速にすることに関係する。その結果、小さなマスクサイズが使用できるので、スループットが影響を受けることがない。マスクが各フィールドでオーバーラップできるので、線形歪み許容性は２０００ｐｐｍ以上となり得る。側方マスク配置調整によって良好なデバイス動作が与えられるほど十分にマスクが小さいので、倍率調整は不要である。各サイトにおける画像の倍率調整は時間がかかり高速に行うことができないので、倍率調整を不要とすることによりプロセスが高速となる。
本発明においては、レンズの倍率調整が不要であるという事実により、各軸の歪みの差異を合わせるべく倍率を選択することは考慮しない。マスク位置がシフトされ、かつ、小さいマスクサイズが使用される。これは、イメージングが、パルスレーザビームを使用してオンザフライで高速に行われる現行のプロセスに適する。
本発明は上述の欠点に対処し、非周期パターンを含む集積回路のプロセシング方法を与える。この方法は、フレキシブルな又は歪みを受けやすい基板をパターニングする場合に上部層の歪みを補償することができるステップアンドリピートレーザアブレーション法を使用する。本方法は、すべての非反復パターンがデバイスの下部層上に配置されるようにすることで、集積回路のデバイス構造及び配置を設計することに基づく。
本発明によれば、フレキシブルディスプレイを駆動する集積回路（ＩＣ）を製造する方法が与えられる。これは、基板平面内の２つの直交方向（ｘ，ｙ）の双方において実質的には規則的に反復することがない、空間的に非反復なフィーチャのパターンをフレキシブル基板上の第１層に堆積することと、空間的に反復なフィーチャのパターンを上記第１層上の第２層に堆積することと、上記非反復なフィーチャと上記反復なフィーチャとの電気的接続を可能とするべく上記第２層と上記第１層とのアラインメントをとることとを含み、上記アラインメントを可能とするべく上記反復なフィーチャの堆積中に歪み補償が適用される。
非反復なフィーチャを第１層に配置することにより、当該フィーチャは、（製造中に生ずるフレキシブル基板の歪みを補償するための）歪み補償を適用する必要なく任意の技術によりパターニングすることができる。さらに、非反復なフィーチャが第１層上に存在するので、当該非反復なフィーチャとの正確なアラインメントをとる必要のある下地層が存在しない。したがって、歪み補償は、反復なフィーチャの堆積中に適用するだけでよい。
実施例において、上記歪み補償はステップアンドリピート堆積プロセスを行うことを含む。ステップアンドリピート堆積プロセスは、上記反復なフィーチャのパターンの一部を上記第２層の第１エリアに堆積することと、上記第２層の上記第１エリアが堆積可能な第１位置から、上記第２層の第２エリアが堆積可能な第２位置まで上記基板を並進移動させることと、上記反復なフィーチャのパターンのさらなる一部を上記第２エリアに堆積することと、上記ステップアンドリピート堆積プロセスを繰り返して上記反復なフィーチャを堆積することとを含む。好ましくは、上記第１位置と上記第２位置との間の距離は、上記フレキシブル基板の歪みを修正するべく選択される。
実施例において、堆積は、材料を堆積することと、上記フィーチャを画定するべくその材料をパターニングすることとを含む。実施例において、上記材料は、上記層上に上記材料をパターン状に印刷することによって、堆積及びパターニングが実質的に同時になされる。他の実施例において、上記材料をパターニングすることは、上記材料を光源で選択的に露光して上記パターンを上記材料に画定することを含む。好ましくは、上記光源はレーザであり、上記材料はレーザアブレーションを受ける。
実施例において、上記非反復なフィーチャは、上記第１層のエッジ部分に沿って堆積される。好ましくは、上記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含む。好ましくは、上記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含む。好ましくは、上記第２層上の上記反復なフィーチャは、上記第２層と上記第１層との間のビアコネクタによって、上記第１層上の上記非反復なフィーチャに電気的に接続される。好ましくは、上記非反復なフィーチャは、上記基板の最下層に堆積される。
実施例において、上記第１層は、上記非反復なフィーチャに電気的に接続される反復なフィーチャをさらに含む。
好ましくは、上記反復及び非反復なフィーチャの一方又は双方は、有機溶液処理ポリマー半導体を含む。好ましくは、上記フレキシブル基板は、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレン（ＰＥＮ）を含む。
好ましくは、上記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、又はアラインメントマークの１つ以上を含む。好ましくは、上記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含む。好ましくは、上記集積回路は、フレキシブルディスプレイを駆動するアクティブマトリクスドライバである。
本発明によれば、フレキシブルディスプレイを駆動する集積回路（ＩＣ）も与えられる。これは、基板平面内の２つの直交方向（ｘ，ｙ）の双方において実質的には規則的に反復することがない、空間的に非反復なフィーチャを含んでフレキシブル基板上に堆積される第１層と、空間的に反復なフィーチャを含んで前記第１層上に堆積される第２層とを含む。上記非反復なフィーチャと上記反復なフィーチャとの電気的接続を可能とするべく上記第１層と第２層とは相互にアラインメントがとられる。上記アラインメントを可能とするべく上記反復なフィーチャの堆積中に歪み補償が適用される。
非反復なフィーチャを第１層に配置することにより、当該フィーチャは、（製造中のフレキシブル基板の歪みを補償するための）歪み補償を適用する必要なく任意の技術によりパターニングすることができる。さらに、非反復なフィーチャが第１層上に存在するので、当該非反復なフィーチャとのアラインメントをとる必要のある下地層が存在しない。したがって、歪み補償は、反復なフィーチャの堆積中に適用するだけでよい。
実施例において、上記非反復なフィーチャは、上記第１層のエッジ部分に沿って堆積される。好ましくは、上記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含む。好ましくは、上記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含む。
好ましくは、上記第２層上の上記反復なフィーチャは、上記第２層と上記第１層との間のビアコネクタによって、上記第１層上の上記非反復なフィーチャに電気的に接続される。好ましくは、上記非反復なフィーチャは、上記基板の最下層に堆積される。
実施例において、上記第１層は、上記非反復なフィーチャに電気的に接続される反復なフィーチャをさらに含む。
好ましくは、上記反復及び非反復なフィーチャの一方又は双方は、有機溶液処理ポリマー半導体を含む。好ましくは、上記フレキシブル基板は、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレン（ＰＥＮ）を含む。好ましくは、上記集積回路は、フレキシブルディスプレイを駆動するアクティブマトリクスドライバである。
本発明は、フレキシブルディスプレイ用集積回路（ＩＣ）の製造中にフレキシブル基板の歪みを補償する方法も与える。これは、基板平面内の２つの直交方向（ｘ，ｙ）の双方において実質的には規則的に反復することがない、空間的に非反復なフィーチャのパターンをフレキシブル基板上に堆積して下部層を形成することと、空間的に反復なフィーチャのパターンを上記下部層の上部に堆積して上部層を形成することとを含む。上記第１層と第２層との相互のアラインメントをとるべく上記反復なフィーチャの堆積中に歪み補償が適用される。
好ましくは、上記上部層と下部層とがアラインメントをとられて、上記非反復なフィーチャと上記反復なフィーチャとの電気的接続が可能となる。
実施例において、上記歪み補償はステップアンドリピート堆積プロセスを行うことを含む。ステップアンドリピート堆積プロセスは、上記反復なフィーチャの一部を上記第２層の第１エリアに堆積することと、上記第２層の上記第１エリアが堆積可能な第１位置から、上記第２層の第２エリアが堆積可能な第２位置まで上記基板を並進移動させることと、上記反復なフィーチャのさらなる一部を上記第２エリアに堆積することと、上記ステップアンドリピート堆積プロセスを繰り返して上記反復なフィーチャを堆積することとを含む。
好ましくは、上記第１位置と上記第２位置との間の距離は、上記フレキシブル基板の歪みを修正するべく選択される。
本発明は、フレキシブルディスプレイ用集積回路（ＩＣ）の製造中にフレキシブル基板の歪みを補償する方法をさらに与える。これは、フレキシブル基板のエッジ部分に沿ってフィーチャのパターンを堆積して下部層を形成することと、上記下部層の上部の中央部にフィーチャのパターンを堆積して上部層を形成することとを含む。上記第１層と第２層との相互のアラインメントをとるべく上記中央部のフィーチャの堆積中に歪み補償が適用される。
本発明の好ましい実施例によれば、上部層の集積回路の機能要素に電気的に接続される非反復なパターンを含む集積回路を製造する方法が開示される。本方法は、上記非反復なパターンすべてを、当該集積回路の１つの下部層に統合することに基づく。かかる下部層のパターンに対して歪み補償が不要なので、任意のパターニング技術によってパターニングすることができる。基板は、このパターニング工程に先立っては他の重要なフィーチャを何ら含まない。好ましくは、集積回路の上記下部層は、パターニングされる集積回路の第１層である。これは、任意の事前に堆積されたパターンに対してアラインメントをとる必要がない。この一次パターニング工程には、ブランク基板上にアラインメントをとるべき他のフィーチャが存在しないので、アラインメントが不要である。その代わりに、下部層を、低分解能でパターニングされた他の層の上部に配置してよい。上記下部層と上記低分解能でパターニングされた層との間には粗いアラインメントさえあればよい。
アクティブマトリクスディスプレイ回路の場合、下部層に配置される非反復なパターンは、ソース・ドレイン階層のデータ線及びゲート相互接続線を、ロウアンドカラムドライバチップ、又は、ディスプレイのエッジに取り付けられるフレキシブルコネクタ、並びに非周期的なアラインメントマーク及びテスト構造とリンクさせる相互接続を含んでよい。下部層のかかる非反復なパターンは、周期的なパターンと一体に集積することができる。周期的なパターンとは、例えば、トップゲート薄膜トランジスタ（ＴＦＴ）アーキテクチャの場合はアクティブマトリクスアレイのソース・ドレイン及び画素電極であり、ボトムゲートＴＦＴアーキテクチャの場合はゲート電極である。
非反復とは、基板平面内の２つの直交方向（ｘ，ｙ）の双方において実質的には規則的に反復することがないことをいう。反復とは、周期的又は規則的な間隔の、類似の又は少なくとも一部が実質的に対応する空間的なフィーチャを含む。
集積回路及びデバイスの構造は、ステップアンドリピートパターニングによってパターニングされる上部層が、周期的な反復パターンのみを含むような設計及び配置となる。次に、上部層は、正確な歪み補償が可能なステップアンドリピートパターニング技術によってパターニングされて、上部層の周期的フィーチャと下部層に画定される周期的フィーチャとのアラインメントがとられる。かかるステップアンドリピートパターニング技術の例は、ステップアンドリピートフォトリソグラフィ及びレーザアブレーションを含む。歪み補償は、個々の露光エリア相互に対する相対位置を調整することによって実現される。レーザによってパターニングされる上部層と、事前に画定される下部層のパターンとの正確なアラインメントが保持される。
プロセシング方法はまた、複数のビアホール相互接続を確立することも含む。ビアホール相互接続により、上部層に画定される所定の周期的フィーチャが、下部層に画定される非周期的フィーチャに電気的に接続される。好ましくは、かかるビアホール相互接続は、レーザアブレーションプロセスによって形成される。
好ましくは、上部層のパターニングは、選択的レーザアブレーションパターニング（selective laser ablation patterning（ＳＬＡＰ））によって実現される。この技術は英国特許出願第０５１３９１５．９に開示され、その内容のすべては参照により本願に含まれる。ＳＬＡＰは、照射に起因する損傷を下部の下地層に与えることなく、デバイスの上部層に金属層をレーザアブレーションによりパターニングすることを可能にする。これは、薄膜トランジスタ（ＴＦＴ）構造の加工のためのショートパルスレーザを使用する。レーザアブレーションを組み入れるこの技術は、下地層の上部に金属材料の層をパターニングしてＴＦＴデバイスの繊細なフィーチャを生成するべく、イメージングエリア当たり１つのショットのショートパルスレーザを使用する。例えば、下地ゲートの誘電体、能動半導体、及び伝導ソース・ドレイン電極層を有するトップゲート有機ＴＦＴの金ゲート電極パターニングがある。この技術は、これらの敏感な要素（例えば半導体層及びソース・ドレイン電極）の性能を破壊若しくは実質的に劣化させることなく行うことができる。これは、ほとんどのエネルギーが材料に入り、アブレーションを受ける層内に吸収されることを可能とする短いパルス長に起因する。短いパルス長は、下地層の劣化／アブレーションを導き得る任意の実質的な熱化が実際に生じる前にアブレーションの作用をもたらす。さらに、この技術は、粗いレーザアブレーションプロセスの後に、ソース・ドレイン電極の形成を細かくチューニングするべく使用することができる。これにより、電気的短絡を導き得るバーリングエッジ（ｂｕｒｒｉｎｇ ｅｄｇｅｓ）を実質的になくすことができる。さらに、この技術は、例えばデブリ生成の結果形成される、望ましくない伝導材料の小さなエリアを除去するべく使用することができる。この技術は、デバイスの様々な上部階層の金属電極及び相互接続をステップアンドリピートの態様でパターニングするべく使用することができる。なお、大面積基板に対しては、１回の工程で露光され得る基板エリアは、アブレーションに必要なレーザ強度、及び、歪み補償の必須精度によって限定される。ＳＬＡＰ技術による歪み補償は、個々の露光エリア相互に対する相対位置を調整して、レーザによりパターニングされる上部層と、事前に画定される下部層パターンとの正確なアラインメントを保持することによって実現される。また、複数の露光が生じるオーバーラップエリアにおいて、損傷が機能層、特に相互接続まで及ばないように回路配置を行うことによって実現される（英国特許出願第０５２３１４１．０号明細書参照）。
本発明の理解の補助とするべく、その具体的な実施例を、例示により、かつ、添付の図面を参照して以下に記載する。
実施例：歪んだフレキシブル基板上に非反復なパターンを含むトップゲートＴＦＴアーキテクチャを有するアクティブマトリクスディスプレイの低コストなプロセシング方法。
トップゲートＴＦＴアーキテクチャを有するアクティブマトリクスディスプレイの場合、下部層に配置される非反復なパターンに含まれるものには、ソース・ドレイン階層のデータ線とリンクする相互接続、及びロウアンドカラムドライバチップへのゲート相互接続線、又は、ディスプレイのエッジに取り付けられるフレキシブルコネクタ、並びに非周期なアラインメントマーク及びテスト構造がある。
下部層におけるこれらの非反復なパターンは、アクティブマトリクスアレイのソース・ドレインのような周期パターンと一体に集積することができる。他方、ゲート電極及びゲート相互接続、半導体活性層アイランド、共有電極構造、並びに任意の画素電極パターンが、上部層に周期的なパターンとして配置される。オーバーラップ容量の変動を避けるべく、下部層のソース・ドレイン電極パターンと上部層のゲート電極パターンとの間には、特に正確な相対アラインメントが要求される。
デバイスの上部層に周期的な要素をパターニングする工程は、ステップアンドリピート態様でパターニングされる。マスク設計は、基板上のアレイ全体をカバーかつパターニングするわけではないが、少ない数の画素を同時にパターニングする。ただし、各軸において、各マスクによってカバーされる画素数が全画素数の約数である場合に限る。したがって、このプロセスにより、各露光エリアが個々にパターニングされて、下地パターンに対して局所的なアラインメントをとることが可能となる。このようにして、局所的な歪み補償を実現することができる。上部層パターニングのための好ましい技術は、パルスレーザビームで露光することである。典型的な露光条件は、アブレーションを受けるエリアに向けてエキシマレーザから発射される、１００ｍＪ／ｃｍ２以上の空間的に均一な（１０％以内）レーザパルス（２４８ｎｍ、３０ｎｓのレーザパルス）である。
以下、図面を参照して本発明を詳細に記載する。基板は、伝導材料の薄層によってコーティングされる。基板は、ガラス又は平坦化ポリマー膜のいずれかであってよい。本発明の好ましい実施例によれば、基板はプラスチック基板である。例えば、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレン（ＰＥＮ）膜である。第１伝導層は、好ましくは金属層である。最も好ましくは、金又は銀のような無機金属層も使用してよい。または、基板に良好に接着する任意の金属を使用してもよい。その代わりに、ＰＥＤＯＴ／ＰＳＳのような伝導ポリマーを使用してよい。伝導材料は、スピン、ディップ、ブレード、バー、スロットダイ、若しくはスプレイコーティング、インクジェット、グラビア、オフセット、若しくはスクリーン印刷等の溶液プロセシング技術を使用して堆積されるのが好ましい。金属層を堆積するべく蒸着プロセスも使用してよいが、好ましくはスパタリング技術が使用される。図１に示すように、第１伝導層がパターニングされて、ソース・ドレイン電極のような初期の下地伝導フィーチャが形成される。さらに、ディスプレイのエッジ上のドライバチップ又はフレキシブルコネクタにＴＦＴアレイを接続する相互接続、並びにアラインメントマーク及びテスト構造と同様に、データ層相互接続も形成される。第１伝導層パターンは、データ相互接続及びゲート相互接続の双方のための、これらの相互接続構造を含む。デバイスのこれら下部層に形成される初期不規則アレイ１（図１参照）は、相互接続のような要素が組み入れられ、標準のパターニング技術を使用してパターニングされる。かかる標準のパターニング技術は、フォトリソグラフィ、レーザアブレーション、又は直接描画印刷を含むが、これらに限られない。使用できる他のプロセスとしては、シャドウマスク蒸着その他の印刷及びエッチング方法を含んでよい。不規則アレイがパターニングされるこの段階では歪み補償は不要である。
続いて、パターニングされた第１伝導層の上部に、さらなる伝導層、誘電体層、及び半導体層が順次堆積される。
トップゲート構成のトランジスタデバイスの場合、初期金属層４、５がパターニングされて要素の不規則アレイが形成されると、図２に示されるように基板を覆って半導体材料６の層が堆積される。半導体層は、有機半導体を含んでよい。有機半導体は例えば、ポリアリールアミン、ポリフルオレン、若しくはポリチオフェン系半導体ポリマー、又はペンタセン若しくはルブレンのような小分子半導体を含むが、これらに限られない。その代わりに、無機半導体を使用することもできる。例えば、真空蒸着アモルファス若しくは多結晶シリコン、又はコロイドナノ粒子若しくはナノワイヤのような溶液堆積無機ナノ材料を使用することができる。
広範囲の堆積技術を使用して半導体材料を堆積することができる。例えば、ブレードコーティング、ディップコーティング、カーテンコーティング、メニスカスコーティング、スプレイコーティング、若しくは押出しコーティング、又は、インクジェット印刷、オフセット印刷、グラビア印刷、若しくはフレキソ印刷が含まれるがこれらに限られない。半導体層の典型的な厚さは、溶媒蒸発後で５０−１００ｎｍのオーダである。さらに、蒸発法も使用してよい。好ましい技術は、インクジェット印刷である。層がインクジェット印刷される場合、最小量の半導体材料が使用されるので、環境性及び経済性の双方の面で有利である。以下で説明するように、トップゲート構成においては、半導体層が、半導体材料を絶縁するべくマスクパターニング技術を使用して規則アレイでパターニングされるデバイスの第１層となる。
この段階では、トップゲート構成のためのデバイス要素の、いずれの不規則アレイの堆積及びパターニングのすべてが完了している。次に、図２−６に示されるように、デバイスの上部規則アレイをマスクに基づいてパターニングするプロセスを行うことができる。図３は、半導体パターニング７の規則アレイの第１パターニング工程を示す。後続のすべてのパターニング工程は、要素の規則ブロックアレイをパターニングするので、選択される適切なマスクは、デバイスのアレイ全体を含む必要はないが、規則デバイスアレイの小面積を覆うことができる。したがって、少数の画素がパターニングされ、すなわち、小面積のそれぞれに局所的なアラインメントがとられて、任意の基板歪みが許容される。しかし、個々のマスクがパターニングできる画素数は、各軸において、デバイスの全画素数の約数である必要がある。例えば、パターニングされるべき８００×６００の画素をディスプレイが含む場合、個々のマスクは、アレイ全体を覆う必要がないが、その代わりに８０×６０画素又は４×３画素（又は単に１×１）を含み得る。
可変サイズのマスクを使用できるというこのプロセスの利点により、マスクされたブロックアレイのそれぞれを個別にパターニングすることができる。したがって基本的には、アレイの、マスクによってカバーされる各エリアは、別個にレーザビームで露光される。よって、既存の主要画素パターンに対して別個にかつ局所的にアラインメントをとることができる。これにより、フレキシブル基板３の任意の歪みを、各アブレーション工程におけるパターニング中に補償することができる。マスクのサイズは、必要とされる歪み補償の精度によって限定される。歪みが著しく、かつ、上部階層のパターンと任意の下部階層のパターンとの間の高度な相対的アラインメントが必要とされる場合は、これを補償するべく小さなマスクサイズが使用されて、各レーザ露光に対してデバイスの小さなエリアがパターニングされるようにできる。
上記プロセスのさらなる利点は、基板全体にわたり連続的にパターニングされる必要がある任意のフィーチャを考慮できることである。この場合、歪みを許容する局所的にマスクの位置決めの影響によりマスクとマスクとの間に小さなギャップができることのないように、各マスクのエッジに小さなオーバーラップ領域が必要となる（英国特許出願第０５２３１４１．０号明細書参照）。
図２に示されるように、活性層アイランド７の周期アレイ内に半導体層がパターニングされる。半導体層は好ましくは、走査又はステップアンドリピート露光を使用するレーザアブレーション技術によってパターニングされる。
次に、一層のゲート誘電体材料１０又は一連の誘電体層が、半導体層の上に堆積される。ゲート誘電体層は、電界効果移動度、ゲート漏れ電流及びトランジスタＯＦＦ電流、しきい値電圧及びしきい値以下のスロープ、並びに環境的及び動作的安定性の点で、デバイスが最適なデバイス性能を示すように選択される。ゲート誘電体の選択は、従来技術で周知の基準による（例えば、H.Sirringhaus,Adv.Mat.17,1(2005)参照）。例えばポリ−ジオクチルフルオレン−コ−ビチオフェン（Ｆ８Ｔ２）、ポリ−３−ヘキシルチオフェン（Ｐ３ＨＴ）、又はポリトリアリールアミン（ＰＴＡＡ）のようなポリマー半導体と組み合わせられる適切な選択の誘電体は、ポリイソブチレン又はポリビニルフェノールであるが、好ましくは、ポリメチルメタクリレート（ＰＭＭＡ）及びポリスチレン（ＰＳ）が使用される。ゲート誘電体材料は、溶液から堆積されるのが好ましい。第１誘電体の堆積のための溶媒を、下部の半導体層が膨張及び溶解しないように選択することに注意する（米国特許出願公開第２００５／２７４９８６号明細書）。誘電体材料は、連続層の形態で堆積してよい。これは、ブレードコーティング、ディップコーティング、カーテンコーティング、メニスカスコーティング、スプレイコーティング、又は押出しコーティング、インクジェット印刷、オフセット印刷、グラビア印刷、若しくはフレキソ印刷のような技術によって示されるがこれらに限られない。ゲート誘電体層の典型的な厚さは、１５０−１０００ｎｍである。
ゲート誘電体は、半導体層と接触して上部に高ｋ材料が堆積される低ｋ誘電体を有する多層であってよい。さらに、１つ又は複数の誘電体層は、ゲート相互接続線が容易に、その１つ又は複数の誘電体層の上部に堆積されるように選択する必要がある。これは、濡れ層として機能する高ｋ誘電体材料の上部にさらなる誘電体層を堆積することによって実現できる。
次工程として、図４に示されるように、ディスプレイの活性アレイの周縁にビアホール相互接続８が形成される。ビアホールは、エキシマレーザを使用するレーザアブレーションパターニングによって開けられるのが好ましいが、他の技術を使用してよい。次に、ゲート誘電体材料の１つ又は複数の層の堆積に引き続き、ゲート相互接続線９が堆積される。ゲート相互接続線は、例えば、ポリスチレンスルホン酸がドープされたポリエチレンジオキシチオフェン（ＰＥＤＯＴ／ＰＳＳ）、又は銀若しくは金の無機ナノ粒子を含む印刷可能液体のような伝導ポリマーからなる。しかし、ゲート電極は、スパタリング又は蒸着のような技術を使用して連続膜として堆積される、金のような高伝導率金属材料が好ましい。ゲート相互接続線の伝導率は、ディスプレイを駆動できる程度に十分高くする必要がある。堆積中、ゲート金属も、前工程で画定されたビアホール内に堆積される。こうして、ゲート電極上部層と、ソース・ドレイン階層に画定されたゲート相互接続との間の電気的接続が確立される。
このトップゲート構成においては次に、ゲート電極を、下地ソース・ドレイン電極及び半導体活性層アイランドに対する極めて高精度のアラインメントでパターニングして、デバイス上の規則アレイにする必要がある。本発明によれば、これは、ステップアンドリピートＳＬＡＰのプロセスによって実現されるのが好ましい。後の工程におけるＳＬＡＰによるシングルショットの露光でパターニングできる程度に十分薄い金属膜が選択される。パターニングは、ここに記載の歪み許容プロセシング方法を使用してブロックアレイとして行うことができる。これは、ゲート構造が規則アレイであり、かつ、ゲート電極のすべての非周期的な部分が下部のソース・ドレイン階層に配置されているからである。
ゲート電極のパターニング後、上部誘電体層１２が層状のスタックに追加される。上部誘電体層は好ましくは、有機誘電体材料、又は有機・無機ハイブリッド誘電体材料の層である。誘電体材料の層は例えば、化学蒸着されたパリレンの層であってよい。この段階において、溶液コーティングされたポリスチレン又はＰＭＭＡのような材料の層を含む複数の誘電体材料層が代わりに堆積されてもよい。かかる誘電体材料層は、スピンコーティング、スプレイコーティング、又はブレードコーティングのような任意の大面積コーティング方法によってコーティングされてよいがそれらに限られない。層の厚さは、好ましくは０．１−２０ｍｍの範囲、より好ましくは１−１２ｍｍの範囲、及び最も好ましくは５−１０ｍｍの範囲である。
次に、図７に示されるように、この上部画素誘電体を通って各ＴＦＴに対するドレイン電極に至るビアホール１１が、ＹＡＧ又はエキシマレーザのようなパルスレーザを使用して形成される。エキシマ系プロセスが使用される場合は、上述の歪み許容プロセシング方法を使用してステップアンドリピート露光としてパターニングが行われる。これは、ビア構造を、バックプレーンの活性領域にわたる規則アレイ上に形成する必要があるからである。誘電体層１２を通るビアホール１３の形成は、図８にさらに示される。
ビアホール開口及びビア加工のための代替技術、並びに、選択的に層を除去するといった他の選択的接続形成技術は、国際公開第０１／４７０４３号パンフレットの第３２から３９頁に図１２を参照して記載されている。
次に、上部階層の画素電極が形成される。これは好ましくは、例えばポリスチレンスルホン酸がドープされたポリエチレンジオキシチオフェン（ＰＥＤＯＴ／ＰＳＳ）のような伝導ポリマーからなり、インクジェット印刷のような技術を使用して堆積される。図９に示されるように、上部画素層もデバイス上に規則アレイを形成するので、レーザアブレーション技術を使用してステップアンドリピート態様でパターニング１４できる。図１０に示されるように、上部画素電極を形成する伝導材料１５の堆積はまた、ビアホール相互接続１６を充填して、ドレインパッドと上部画素電極との間の電気的接続を形成する。
次に、アクティブマトリクスアレイに、電気泳動ディスプレイ媒体のようなディスプレイ媒体を積層することによってディスプレイが完成する。ディスプレイ媒体は、アクティブマトリクスアレイのみを覆う。プロセスの最終工程として、ディスプレイのエッジにおける接続エリアは、製造プロセス中に堆積された任意の材料が除去される。ソース・ドレイン階層に画定された相互接続にフレキシブルコネクタが取り付けられ、ＴＦＴアレイがゲート及びデータドライバチップに接続される。
本発明は、上述の例に限られない。本発明の側面は、ここに記載の新規性及び進歩性を有する側面すべて、及び、ここに記載の特徴の新規性及び進歩性のある組み合わせすべてを含む。
半導体層に対しては、１０−３ｃｍ２／Ｖｓを超える、好ましくは１０−２ｃｍ２／Ｖｓを超える十分な電界効果移動度を示す、任意の真空又は溶液プロセス可能な共役ポリマー又はオリゴマー材料を使用してよい。適切な材料は、例えば、H.E.Katz,J.Mater.Chem.7,369(1997)、又はZ.Bao,Advanced Materials12,227(2000)にて考察されている。他の可能性としては、可溶性側鎖を有する小さな共役分子（J.G.Laquindanum,et al.,J.Am.Chem.Soc.120,664(1998)）、溶液から自己組織化した半導体有機・無機ハイブリッド材料（CR.Kagan,et al.,Science286,946(1999)）、又は、ＣｄＳｅナノ粒子（B.A.Ridley,et al.,Science286,746(1999)）若しくは無機半導体ナノワイヤ（X.Duan,Nature425,274(2003)）のような溶液堆積無機半導体がある。
上部階層電極は、他のステップアンドリピート技術によって、歪み補償を有するパターニングがされてよい。例えば、ステップアンドリピートフォトリソグラフィであるがそれに限られない。
集積回路は、異なるディスプレイデバイスであってよい。例えば、ボトムゲートＴＦＴアーキテクチャを含むアクティブマトリクスディスプレイ、又はパッシブマトリクスディスプレイである。ボトムゲートＴＦＴアーキテクチャを含むアクティブマトリクスディスプレイの場合、配置は、上述の例に記載したものと同様に修正される。パターニングプロセスは、相互接続線、キャパシタ、インダクタ、ダイオード等のような、当該回路の他の要素をパターニングするべく使用してよい。集積回路は、異なるアレイデバイスであってもよい。例えば、メモリアレイ、光若しくはＸ線センサアレイ、又は、化学若しくは生物学センサのような他のセンシングデバイスのアレイであるがそれらに限られない。
集積回路は、デジタル論理回路又はアナログ集積回路を含んでもよい。この例は、データ線ドライバ、若しくはゲートドライバ、又は、ディスプレイのエッジに集積される双方のいずれかに対する集積ドライバである。この場合、非反復なパターンを上部層にパターニングすることを避けるべく、本発明に係る技術を論理回路の所定配置ごとに適用してもよい。複雑な論理回路の場合は、上部層パターンが非反復なパターンを含まないように回路全体を配置することが常に可能とは限らない。しかし、本発明に係る方法は、ＴＦＴのゲート対ソース・ドレインアラインメントのような正確な層対層アラインメントが要求されるパターンすべてに適用することができる。これを実現するべく、論理回路のＴＦＴは周期的なアレイ上に配置され、相互接続により接続されたＴＦＴのみが非反復なパターンを含み得る。かかる非反復なパターンは、高精度の相対アラインメントを必要とせず、別個のパターニング工程で上部層にパターニングされてよい。
出願人は、ここに記載の個別の特徴それぞれ、及びかかる特徴の２つ以上のいずれの組み合わせも分離してここに開示する。その開示は、本明細書全体に基づき当業者の通常の一般的な知識に鑑みて、かかる特徴又は組み合わせが実施できる程度まで及び、かかる特徴及び特徴の組み合わせがここに開示のいずれの問題も解決するか否かには関係せず、また、特許請求の範囲を制限することがない。出願人は、本発明の側面がかかる個別の特徴又は特徴の組み合わせのいずれをも含み得ることを示す。上述に鑑み、本発明の範囲内で様々な修正を当業者がなし得ることは明白である。
Claims (23)
- フレキシブルディスプレイを駆動する集積回路（ＩＣ）を製造する方法であって、
基板平面内の２つの直交方向（ｘ，ｙ）の双方ともにおいて実質規則的に反復するというわけではない空間的に非反復なフィーチャのパターンをフレキシブル基板上の第１層に堆積することであって、前記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含むことと、
空間的に反復なフィーチャのパターンを前記第１層上の第２層にアレイとして堆積することであって、前記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含むことと、
前記非反復なフィーチャと前記反復なフィーチャとの電気的接続を可能とするべく前記第２層と前記第１層とのアラインメントをとることと
を含み、
前記アラインメントを可能とするべく前記反復なフィーチャの堆積中に局所的な歪み補償が適用され、
前記歪み補償は、前記アレイ全体よりも小さなマスクを使用するステップアンドリピートマスクパターニングプロセスを行うことを含み、
前記プロセスは、
（ｉ）材料を堆積することと、
（ｉｉ）前記材料をパターニングして前記第２層の第１エリアに前記反復なフィーチャのパターンを画定することと、
（ｉｉｉ）前記第２層の前記第１エリアがパターニングされた第１位置から、前記第２層の第２エリアがパターニングされ得る第２位置まで前記基板を並進移動させることと、
（ｉｖ）前記第２エリアにおいて前記反復なフィーチャのパターンのさらなる一部をパターニングすることと、
（ｖ）前記（ｉ）〜（ｉｖ）を繰り返して前記反復なフィーチャを堆積することであって、各エリアが個々にパターニングされかつ下層のパターンとの局所的なアラインメントがとられることと
を含む方法。 - 前記第１位置と前記第２位置との間の距離は、前記フレキシブル基板の歪みを修正するべく選択される、請求項１に記載の方法。
- 前記材料をパターニングすることは、前記材料を光源で選択的に露光して前記パターンを前記材料に画定することを含む、請求項１に記載の方法。
- 前記光源はレーザであり、前記材料はレーザアブレーションを受ける、請求項３に記載の方法。
- 前記非反復なフィーチャは、前記第１層のエッジ部分に沿って堆積される、請求項１から４のいずれか１項に記載の方法。
- 前記第２層上の前記反復なフィーチャは、前記第２層と前記第１層との間のビアコネクタによって、前記第１層上の前記非反復なフィーチャに電気的に接続される、請求項１から５のいずれか１項に記載の方法。
- 前記非反復なフィーチャは、前記基板の最下層に堆積される、請求項１から６のいずれか１項に記載の方法。
- 前記第１層は、前記非反復なフィーチャに電気的に接続される反復なフィーチャをさらに含む、請求項１から７のいずれか１項に記載の方法。
- 前記反復及び非反復なフィーチャの一方又は双方は、有機溶液処理ポリマー半導体を含む、請求項１から８のいずれか１項に記載の方法。
- 前記フレキシブル基板は、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレン（ＰＥＮ）を含む、請求項１から９のいずれか１項に記載の方法。
- 前記集積回路は、フレキシブルディスプレイを駆動するアクティブマトリクスドライバである、請求項１から１０のいずれか１項に記載の方法。
- フレキシブルディスプレイを駆動する集積回路（ＩＣ）であって、
基板平面内の２つの直交方向（ｘ，ｙ）の双方ともにおいて実質規則的に反復するというわけではない前記集積回路の空間的に非反復なフィーチャすべてを含んでフレキシブル基板上に堆積される第１層と、
空間的に反復なフィーチャを含んで前記第１層上に堆積される第２層と
を含み、
前記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含み、
前記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含み、
前記非反復なフィーチャと前記反復なフィーチャとの電気的接続を可能とするべく前記第１層と第２層とは相互にアラインメントがとられ、前記アラインメントを可能とするべく前記反復なフィーチャの堆積の各パターニングステップ中に局所的な歪み補償が適用され、
前記歪み補償は、前記アレイ全体よりも小さなマスクを使用するステップアンドリピートマスク堆積プロセスを行うことを含み、
前記プロセスは、
（ｉ）材料を堆積することと、
（ｉｉ）前記材料をパターニングして前記第２層の第１エリアに前記反復なフィーチャのパターンを画定することと、
（ｉｉｉ）前記第２層の前記第１エリアがパターニングされた第１位置から、前記第２層の第２エリアがパターニングされ得る第２位置まで前記基板を並進移動させることと、
（ｉｖ）前記第２エリアにおいて前記反復なフィーチャのパターンのさらなる一部をパターニングすることと、
（ｖ）前記（ｉ）〜（ｉｖ）を繰り返して前記反復なフィーチャを堆積することであって、各エリアが個々にパターニングされかつ下層のパターンとの局所的なアラインメントがとられる集積回路。 - 前記非反復なフィーチャは、前記第１層のエッジ部分に沿って堆積される、請求項１２に記載の集積回路。
- 前記第２層上の前記反復なフィーチャは、前記第２層と前記第１層との間のビアコネクタによって、前記第１層上の前記非反復なフィーチャに電気的に接続される、請求項１２又は１３に記載の集積回路。
- 前記非反復なフィーチャは、前記基板の最下層に堆積される、請求項１２から１４のいずれか一項に記載の集積回路。
- 前記第１層は、前記非反復なフィーチャに電気的に接続される反復なフィーチャをさらに含む、請求項１２から１５のいずれか１項に記載の集積回路。
- 前記反復及び非反復なフィーチャの一方又は双方は、有機溶液処理ポリマー半導体を含む、請求項１２から１６のいずれか１項に記載の集積回路。
- 前記フレキシブル基板は、ポリエチレンテレフタレート（ＰＥＴ）又はポリエチレンナフタレン（ＰＥＮ）を含む、請求項１２から１７のいずれか１項に記載の集積回路。
- 前記集積回路は、フレキシブルディスプレイを駆動するアクティブマトリクスドライバである、請求項１２から１８のいずれか１項に記載の集積回路。
- フレキシブルディスプレイ用集積回路（ＩＣ）の製造中にフレキシブル基板の歪みを補償する方法であって、
基板平面内の２つの直交方向（ｘ，ｙ）の双方ともにおいて実質規則的に反復するというわけではない空間的に非反復なフィーチャのパターンをフレキシブル基板上に堆積して下部層を形成することであって、前記非反復なフィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含み、すべての非反復なフィーチャは前記下部層上に配置されることと、
空間的に反復なフィーチャのパターンを前記フレキシブル基板上の上部層にあるアレイとして前記下部層に堆積することであって、前記反復なフィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含むことと
を含み、
前記上部層と下部層との相互のアラインメントをとるべく前記反復なフィーチャの堆積中に局所的な歪み補償が適用され、
前記歪み補償は、前記アレイ全体よりも小さなマスクを使用するステップアンドリピートマスクパターニングプロセスを行うことを含み、
前記プロセスは、
（ｉ）材料を堆積することと、
（ｉｉ）前記材料をパターニングして前記上部層の第１エリアに前記反復なフィーチャのパターンを画定することと、
（ｉｉｉ）前記上部層の前記第１エリアがパターニングされた第１位置から、前記上部層の第２エリアがパターニングされ得る第２位置まで前記基板を並進移動させることと、
（ｉｖ）前記第２エリアにおいて前記反復なフィーチャのパターンのさらなる一部をパターニングすることと、
（ｖ）前記（ｉ）〜（ｉｖ）を繰り返して前記反復なフィーチャを堆積することであって、各エリアが個々にパターニングされかつ下層のパターンとの局所的なアラインメントがとられることと
を含む方法。 - 前記上部層と下部層とがアラインメントをとられて、前記非反復なフィーチャと前記反復なフィーチャとの電気的接続が可能となる、請求項２０に記載の方法。
- 前記第１位置と前記第２位置との間の距離は、前記フレキシブル基板の歪みを修正するべく選択される、請求項２０に記載の方法。
- フレキシブルディスプレイ用集積回路（ＩＣ）の製造中にフレキシブル基板の歪みを補償する方法であって、
フレキシブル基板のエッジ部分に沿って第１フィーチャのパターンを堆積して下部層を形成することであって、前記第１フィーチャは、データ線、薄膜トランジスタ用相互接続、フレキシブルコネクタ、テストパターン、及びアラインメントマークの１つ以上を含むことと、
前記下部層の上部の中央部に第２フィーチャのパターンをアレイとして画定するべくマスクを使用して材料を堆積すること及び前記材料をパターニングすることにより上部層を形成することであって、前記第２フィーチャは、薄膜トランジスタ用のソース、ドレイン、及びゲート電極の１つ以上を含むことと
を含み、
前記堆積することは、
（ｉ）前記第２フィーチャの第１セットを前記上部層の第１エリアに堆積することと、
（ｉｉ）前記第２フィーチャの前記第１セットが堆積され得る第１位置から、前記第２フィーチャの第２セットが前記上部層の第２エリアにおいて堆積され得る第２位置まで前記基板を並進移動させることと、
（ｉｉｉ）前記第２フィーチャの前記第２セットを前記第２エリアに堆積することと、
（ｉｖ）前記（ｉ）〜（ｉｉｉ）を繰り返して前記第２フィーチャを堆積することと
を含み、
前記マスクは、前記第１エリアが前記アレイ全体よりも小さく、かつ、前記第２エリアが前記アレイ全体よりも小さくなるように構成され、
前記中央部のフィーチャの堆積中に各エリアが個々にパターニングされかつ局所的な歪み補償を受けて前記上部層と下部層との相互のアラインメントがとられる方法。
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