KR20140013075A

KR20140013075A - 전류 버퍼

Info

Publication number: KR20140013075A
Application number: KR1020137033130A
Authority: KR
Inventors: 남수 김; 조셉 패트릭 버크
Original assignee: 퀄컴 인코포레이티드
Priority date: 2011-05-13
Filing date: 2012-05-09
Publication date: 2014-02-04
Also published as: JP2014519265A; CN103534936B; US8604876B2; KR101625727B1; US20120286869A1; EP2707949A1; CN103534936A; WO2012158431A1; JP5801477B2

Abstract

전류 필터링 전류 버퍼 증폭기의 일 예는: 입력 전류에 커플링되어 입력 전류를 수신하도록 구성된 제 1 포트 및 제 2 입력 포트; 부하에 커플링되어 전류를 부하에 제공하도록 구성된 제 1 출력 포트 및 제 2 출력 포트; 수신된 입력 전류를 제 1 출력 포트 및 제 2 출력 포트에 출력 전류로서 전달하도록 구성된 버퍼로서, 그 버퍼는 입력 임피던스와 출력 임피던스를 가지고 출력 임피던스는 입력 임피던스보다 높으며, 그 버퍼는 제 1 증폭기와 제 2 증폭기를 포함하고 제 1 증폭기는 공통 모드 피드백 증폭기인, 버퍼; 및 제 1 입력 포트 및 제 2 입력 포트에 커플링되고 제 1 증폭기 및 제 2 증폭기에 커플링된 필터를 포함하며, 그 필터는 복소 임피던스를 가지고 수신된 입력 전류를 노치 필터링하도록 구성된다.

Description

전류 버퍼{CURRENT BUFFER}

버퍼 증폭기 (버퍼로 알려짐) 는 일 회로로부터 다른 회로로의 전기적인 임피던스 변환을 제공하는 전자 디바이스이다. 버퍼들의 2 가지 주요한 타입들: 전압 버퍼 및 전류 버퍼가 존재한다. 통상적으로, 전류 버퍼 증폭기는 저 출력 임피던스 레벨을 갖는 제 1 회로로부터 고 입력 임피던스 레벨을 갖는 제 2 회로로 전류를 전달하는데 이용된다. 개재된 버퍼 증폭기는 제 2 회로가 제 1 회로를 허용할 수 없게 로딩하고 요구되는 동작을 방해하는 것을 억제한다.

이상적인 전류 버퍼에서, 입력 저항은 제로인 반면, 출력 저항은 무한대이다 (이상적인 전류 소스의 임피던스는 무한대이다). 이상적인 버퍼의 다른 특성들은 통상적으로 신호 진폭들과 관계없는 완벽한 선형성 및 입력 신호의 속도와 관계없는 즉각적인 출력 응답을 포함한다. 전류 버퍼 증폭기에 대하여, 전류가 변화되지 않고 전달된다면 (전류 이득은 1), 증폭기는 단위 이득 버퍼 또는 전류 팔로우어로 불리며, 이는 출력 전류가 입력 전류를 "팔로우" 또는 트래킹하기 때문이다. 전류 버퍼 증폭기의 전류 이득은 (대략적으로) 1 (unity) 이다. 기존의 전류 버퍼 증폭기들은 전류 버퍼링을 제공하는 동안 전류 필터링은 제공하지 않는다. 또한, 기존의 전류 버퍼 증폭기들은 통상적으로는 출력에서 거의 완벽한 선형성을 제공하지 않는다.

도 1 은 단극성 트랜지스터들 (102, 104, 112, 114, 116 및 118; 예컨대 FET 공통 게이트 접속 트랜지스터들), 차동 증폭기들 (106 및 110), 위상 쉬프트 증폭기 (108), 및 저항기들 (120 및 122) 을 포함하는 종래의 전류 버퍼 증폭기 (100) 를 도시한다. 차동 증폭기들 (106 및 110) 은 공통 모드 신호들을 억압하는데 이용되는 공통 모드 피드백 (CMFB) 증폭기들이다. 트랜지스터들 (112 및 114) 의 드레인들은 도 1 에 도시된 것과 같은 증폭기들 (106 및 108) 의 입력부들에 접속된다. 버퍼 증폭기의 2 개의 입력 포트들은 각각 트랜지스터들 (112 및 114) 의 드레인들에 접속된다. 양의 입력 포트는 증폭기 (108) 의 음의 입력 포트, 트랜지스터 (102) 의 소스, 및 증폭기 (106) 의 음의 입력 포트에 접속된다. 음의 입력 포트는 증폭기 (108) 의 양의 입력 포트, 트랜지스터 (106) 의 소스, 및 증폭기 (106) 의 양의 입력 포트에 접속된다. 입력 전류 i_in 는 전류 버퍼 증폭기 (100) 에 의한 출력 전류 i_out 로서 제 2 회로 (비도시) 로 전달되는, 제 1 회로 (비도시) 로부터의 출력 전류이다. i_in ⁺ 와 i_in ^- 양자가 인가될 경우, CMFB 증폭기 (106) 는 i_in 입력 신호를 증폭시킬 것이고, FET 트랜지스터들 (102, 104, 112, 114) 는 신호를 (180°위상) 반전시키고, 공통 신호를 서브스트레이팅 (substrate) 할 것이다. 차동 신호에 대하여, CMFB 는 동작하지 않을 것이다. 이 경우, 입력 전류 I_in 가 통과할 것이다. 따라서, 입력 임피던스 g_m1 는 낮게 유지되고, 출력 임피던스 g_m2 는 높게 유지된다.

이상적으로, 전류 버퍼 증폭기는 완전히 선형이면서, 입력 신호 강도에 직접 비례하여 변화하는 출력 신호 강도를 갖는다. 선형 디바이스에서, 출력-대-입력 신호 진폭 비는 어떤 입력 신호의 강도에서도 항상 동일하다. 도 2 의 그래프 (200) 는 이상적인 전류 전달 이득을 주파수의 함수로서 도시한다.

그러나, 실제로, 도 2 에 도시된 이상적인 선형성의 타입은 달성하기 어렵다. 증폭기가 정상적인 조건 하에서 선형성을 보이지만, 입력 신호가 오버드라이브로 인해 너무 강하다면 비선형이 될 것이다. 증폭 곡선은 입력 신호 진폭이 임계점을 넘어서 증가함에 따라 수평 기울기 쪽으로 구부러지며, 출력에서 왜곡을 생성한다. 진폭-변조 (AM), 무선 송신 및 하이파이 오디오와 같은 아날로그 애플리케이션들에서, 선형성은 중요하다. 이러한 애플리케이션들에서의 비선형성은, 이득의 변동이 아날로그 입력 파형에 대한 아날로그 출력 파형의 형상에 영향을 미치기 때문에, 신호 왜곡을 발생한다. 따라서, 도 1 에 도시된 전류 버퍼 증폭기에서 전류가 그 출력에서 전압으로 변환될 경우에 선형성 문제가 발생할 수도 있다.

그러한 증폭기의 구현들은 다음 특징들 중 하나 이상을 포함할 수도 있다. 필터는 저항 및 커패시턴스를 갖는 RC 회로를 포함하고, 그 필터는 제 1 증폭기 및 제 2 증폭기 양자의 양의 입력부 및 음의 입력부에 커플링된다. 저항은 제 1 저항 및 제 2 저항을 포함하고, 제 1 저항은 제 1 입력 포트와, 제 1 증폭기 및 제 2 증폭기의 음의 입력부들 사이에 커플링되며, 제 2 저항은 제 2 입력 포트와, 제 1 증폭기 및 제 2 증폭기의 양의 입력부들 사이에 커플링된다. 커패시턴스는 제 1 저항과 제 2 저항 사이에 접속된다. 커패시턴스는 제 1 증폭기 및 제 2 증폭기의 양의 입력부들과 접지 사이에 커플링된 제 1 커패시턴스, 및 제 1 증폭기 및 제 2 증폭기의 음의 입력부들과 접지 사이에 커플링된 제 2 커패시턴스를 포함한다. 증폭기는 버퍼에 커플링되고, 버퍼의 트랜지스터의 공통 게이트 전압을 부스팅하여 증폭기의 통과 대역과 증폭기의 정지 대역에서 전달 이득을 억제하도록 구성된 부스터를 더 포함한다. 부스터부는 제 3 커패시턴스를 통해 제 1 입력 포트에 커플링된 제 1 부스터 회로 및 제 4 커패시턴스를 통해 제 2 입력 포트에 커플링된 제 2 부스터 회로를 포함하며, 제 3 커패시턴스 및 제 4 커패시턴스는 증폭기의 정지 대역에서 주파수들의 전류를 각각 제 1 부스터 회로 및 제 2 부스터 회로로 통과시키도록 구성된다.

제 1 회로와 제 2 회로 사이에서 전류를 버퍼링하는 방법의 일 예는: 입력 임피던스를 제 1 회로의 출력에 제공하고 출력 임피던스를 제 2 회로의 입력부에 제공하는 단계로서, 출력 임피던스는 입력 임피던스보다 높은, 입력 임피던스 및 출력 임피던스를 제공하는 단계; 및 제 1 회로로부터 수신된 전류를 저역 통과 필터링 및 노치 필터링함으로써 제 1 회로로부터 수신된 전류를 제 2 회로로 전달하는 단계를 포함하며, 제 1 회로로부터 수신된 전류를 제 2 회로로 전달하는 단계는, 제 1 주파수 미만의 주파수를 갖는 제 1 회로로부터 수신된 제 1 전류가 제 2 회로에 전달되어 제 1 출력 진폭이 제 1 전류의 제 1 입력 진폭의 적어도 절반이 되게 하고, 그리고 제 2 주파수 이상의 주파수를 갖는 제 1 회로로부터 수신된 제 2 전류가 제 2 회로에 전달되어 제 2 출력 진폭이 제 2 전류의 제 2 입력 진폭의 1/10 미만이 되게 하며, 제 2 주파수는 제 1 주파수의 약 2 배 미만이다.

그러한 방법의 구현들은 다음 특징들 중 하나 이상을 포함할 수도 있다. 노치 필터링은 전달 이득의 로컬 최소치가 제 1 주파수의 약 1.3 배와 제 1 주파수의 약 1.7 배 사이에 있는 로컬 최소 주파수에서 발생하게 한다. 그 방법은, 전달 이득을 제 1 주파수 미만 또는 로컬 최소 주파수 이상 중 적어도 하나로 억제하는 단계를 더 포함한다.

전류 버퍼의 일 예는: 입력 전류에 커플링되어 입력 전류를 수신하도록 구성된 제 1 포트 및 제 2 입력 포트; 부하에 커플링되어 전류를 부하에 제공하도록 구성된 제 1 출력 포트 및 제 2 출력 포트; 수신된 입력 전류를 제 1 출력 포트 및 제 2 출력 포트에 출력 전류로서 전달하도록 구성된 버퍼부로서, 그 버퍼부는 입력 임피던스와 출력 임피던스를 가지고 출력 임피던스는 입력 임피던스보다 높은, 버퍼부; 및 제 1 입력 포트 및 제 2 입력 포트, 제 1 출력 포트 및 제 2 출력 포트, 및 버퍼부에 커플링되어 수신된 입력 전류를 필터링하는 필터 수단을 포함하며, 그 필터 수단은, 증폭기가 제 1 입력 포트 및 제 2 입력 포트부터 제 1 출력 포트 및 제 2 출력 포트로의 수신된 입력 전류에 대하여, 제 1 주파수까지의 주파수들에 대한 제 1 전달 이득 값 이상의 전달 이득들을 갖게 하고, 제 1 주파수 보다 높은 제 2 주파수 이상의 주파수들에 대한 제 2 전달 이득 값 미만의 전달 이득들을 갖게 하고, 제 2 주파수 보다 높은 제 3 주파수에서 제 3 전달 이득 값의 전달 이득을 갖게 하며, 제 3 주파수 보다 높은 제 4 주파수에서 제 4 전달 이득 값의 전달 이득을 갖게 하며, 제 3 전달 이득 값은 제 2 전달 이득 값보다 적고, 제 4 전달 이득 값은 제 3 전달 이득 값보다 높다.

그러한 버퍼의 구현들은 다음 특징들 중 하나 이상을 포함할 수도 있다. 필터 수단은, 제 1 전달 이득 값이 약 -3 dB 가 되고, 제 2 전달 이득 값이 약 -10 dB 가 되며, 제 2 주파수가 제 1 주파수의 약 1.2 배가 되게 하도록 구성된다. 제 3 주파수는 제 2 주파수의 약 1.5 배이다. 필터 수단은, 제 1 입력 포트 및 제 2 입력 포트와 제 1 출력 포트 및 제 2 출력 포트 사이에 커플링된 저항 및 커패시턴스를 포함한다. 저항 및 커패시턴스의 값들은 제 3 주파수를 결정한다.

본 명세서에 설명된 아이템들 및/또는 기법들은 다음 능력들 중 하나 이상을 제공할 수도 있다. 전류 필터링 전류 버퍼 증폭기는 종래의 전류 버퍼 증폭기와 비교하여 튜닝가능한 노치 필터링, 감소된 통과 대역 피킹, 및 개선된 선형성을 제공할 수도 있다. 저렴하고, 튜닝하기 쉬우며, 넓은 범위를 가지고 다이버시티와 허용가능한 입력 및 출력 회로들의 범위를 향상시키는 전류 버퍼 증폭기가 제공될 수 있다. 증폭기들은, 예컨대 휴대용 컴퓨터들, 모바일 전화기들, 개인 휴대정보 단말기들, 등등을 포함하는 모바일 전자 디바이스들과 같이, 저 입력 임피던스와 고 출력 임피던스를 갖는 회로들을 채용하는 전자 디바이스들에서 이용하기 위해 제공된다.

도 1 은 종래의 전류 버퍼 증폭기의 회로도이다.
도 2 는 이상적인 전류 전달 이득을 주파수의 함수로서 도시하는 그래프이다.
도 3 은 전류 필터링 전류 버퍼 증폭기의 회로도이다.
도 4 는 도 3 에 도시된 전류 필터링 전류 버퍼 증폭기에 대한, 주파수의 함수로서의 입력 임피던스의 그래프이다.
도 5 는 도 3 에 도시된 전류 필터링 전류 버퍼 증폭기에 대한, 주파수의 함수로서의 전류 전달 이득이다.
도 6 은 도 3 에 도시된 전류 필터링 전류 버퍼 증폭기에 대한, 다양한 저항 및 캐패시턴스 값들을 갖는 주파수의 함수로서의 메인 공통 게이트의 전체 입력 임피던스의 그래프이다.
도 7 은 도 3 에 도시된 전류 필터링 전류 버퍼 증폭기의 입력-출력 전달 함수의 그래프이다.

설명되는 특징들은 일반적으로 전류 버퍼링을 위한 하나 이상의 개선된 방법들 및/또는 장치들에 관한 것이다. 설명된 방법들 및 장치들의 추가의 적용가능성은 다음의 상세한 설명, 청구범위 및 도면들로부터 명백할 것이다. 상세한 설명 및 특정 실시예들은, 상세한 설명의 범위 및 사상 내에서 다양한 변경들 및 변형들이 당업자에게 인식될 것이기 때문에, 오직 예시로서 제공된다. 따라서, 다음 설명은 실시예들을 제공하고, 청구항들에 기재된 범위, 적용가능성 또는 구성을 제한하지 않는다. 본 개시물의 사상 및 범위로부터 벗어나지 않고 논의된 엘리먼트들의 기능과 배치에 있어 변경들이 실시될 수도 있다. 다양한 실시예들은 다양한 절차들 또는 컴포넌트들을 적절하게 생략하거나, 대체하거나 부가할 수도 있다. 예를 들어, 설명된 방법들은 설명된 것과는 상이한 순서로 수행될 수도 있고, 다양한 동작들이 부가되거나, 생략되거나, 결합될 수도 있다. 또한, 특정 실시예들에 대하여 설명된 특징들이 다른 실시예들과 결합될 수도 있다.

도 3 은 튜닝가능한 (tunable) 노치 필터링 및 감소된 대역 통과 피킹 (peaking) 을 제공하도록 구성된 전류 필터링 전류 버퍼 증폭기 (300) 의 예시적인 회로도를 도시한다. 증폭기 (300) 는 적은 감쇠를 갖거나 감쇠를 갖지 않고 가능하면 이득을 갖는 특정 범위 내의 주파수들을 가지는 신호들은 통과시키고, 그 범위 밖의 주파수들을 가지는 신호들은 거부할 (즉, 상당히 감쇠시킬) 것이다. 증폭기 (300) 는 도 1 에 도시된 전류 버퍼 (100) 와 유사하지만, 상이한 버퍼부 (301) 를 포함한다. 버퍼부 (301) 는 트랜지스터들 (302, 304, 312, 314, 316, 318), 저항기들 (320 및 322), 및 증폭기들 (306, 308, 310) 을 포함한다. 추가로, 버퍼 증폭기 (300) 는 단극성 트랜지스터들 (342, 352) 을 포함하고 트랜지스터들 (302, 304) 각각에 대한 공통 게이트 전압을 부스트하도록 구성된 공통 게이트 부스트 회로들 (340, 350) 을 포함한다. 공통 게이트 부스트 회로들 (340, 350) 은 고 주파수 신호들을 흡수함으로써 고 주파수에서 저 임피던스를 제공하며, 이는 입력 임피던스가 너무 높아지는 것을 방지 (억제) 하는 것을 돕고 통과 대역 피킹 (즉, 통과 대역에서의 최대 이득) 을 감소시키는 것을 돕는다.

도 3 에 도시된 예시적인 증폭기 (300) 에서, 부스트 회로 (340) 는 노드 V₁ 에서 공통-게이트 접속되고, 부스트 회로 (350) 는 노드 V₂ 에서 공통-게이트 접속된다. 부스트 회로 (340) 의 노드 V₁ 는 트랜지스터 (342) 의 드레인과, 접지에 접속된 전류 소스 (343) 사이에 접속된다. 유사하게, 부스트 회로 (350) 에서의 노드 V₂ 는 트랜지스터 (352) 의 드레인과, 접지에 접속된 전류 소스 (345) 사이에 접속된다. 부스트 회로들 (340, 350) 은 각각 커패시터들 (370, 372) 을 통해 버퍼부 (301) 의 양의 입력 노드 (371) 와 음의 입력 노드 (373) 에 접속된다. 입력 노드들 (371, 373) 은 트랜지스터들 (312, 314) 의 드레인들, 트랜지스터들 (302, 304) 의 게이트들, 및 접지에 접속된 전류 소스들 (380, 382) 에 접속된다. 양의 입력 전류 라인 (380) 은 입력 노드 (371) 에 접속되고, 입력 전류 i_in ⁺ 를 운반한다. 음의 입력 전류 라인 (382) 은 입력 노드 (373) 에 접속되고, 입력 전류 i_in ^- 를 운반한다.

버퍼부 (301) 는 양의 입력 노드 (371) 와 음의 입력 노드 (373) 사이에 접속된 RC 회로 (360) 를 포함한다. RC 회로 (360) 는 각각 저항 R₁ 의 2 개의 저항기들 (362, 364) 및 캐패시턴스 C₁ 의 커패시터 (366) 를 포함한다. 도시된 것과 같은 RC 회로 (360) 는 저항기 (364) 와 직렬로 접속된 커패시터 (366) 와 직렬로 접속된 저항기 (362) 를 가지며, 이들 모두는 노드들 (371, 373) 사이에 직렬 접속된다. 저항기 (362) 와 커패시터 (366) 양자에 접속된 노드 (365) 는 또한 증폭기들 (306, 308) 의 음의 입력 포트들에 접속된다. 저항기 (364) 와 커패시터 (366) 에 접속된 노드 (367) 는 또한 증폭기들 (306, 308) 의 양의 입력 포트들에 접속된다. 따라서, 입력 노드 (371) 는 저항기 (362) 를 통해 커패시터 (366), 및 증폭기들 (306, 308) 각각의 음의 입력 포트에 접속되고, 입력 노드 (373) 는 저항기 (364) 를 통해 커패시터 (366) 및 증폭기들 (306, 308) 각각의 양의 입력 포트에 접속된다. 커패시터 (366) 는 증폭기들 (306, 308) 각각의 양의 입력 포트와 음의 입력 포트 사이에 접속된다. RC 회로 (360) 는 도 3 에서 노드들 (371, 373) 사이에서 저항기 (364) 와 직렬의 커패시터 (366) 와 직렬의 저항기 (362) 를 갖는 것으로 도시되지만, 대안적인 물리적인 구성들이 가능하다. 예를 들어, 노드 (371) 는 저항기 (362) 를 통해, 접지에 접속된 커패시터에 접속될 수 있고, 노드 (373) 는 저항기 (364) 를 통해, 접지로의 다른 물리적으로 별개의 커패시터에 접속될 수 있다. 그러나, 전기적인 관점에서, 이것은 도 3 에 도시된 RC 회로 (360) 와 등가이다.

RC 회로 (360) 는 도 4 및 도 5 에 도시되고 하기에서 설명된 것과 같이 입력 신호의 전류 노치 필터링을 제공하는 역할을 한다. 노치 필터링은 커패시터 (366) 의 커패시턴스 값 C₁ 을 변경시킴으로써 튜닝될 수도 있다. 부스트 회로들 (340 및 350) 을 회로 (300) 의 버퍼부 (301) 의 입력 노드들 (371 및 372) 에 접속시키는 커패시터들 (370, 372) 의 커패시턴스들 C₂ 은 노드들 (365 및 367) 에서 공통 모드 신호 입력의 주파수를 변경시킴으로써 저 주파수들을 차단하는데 이용된다. 부스트 회로들 (3430, 350) 없이, 고 주파수 신호들은 트랜지스터들 (312, 314) 로부터 고 임피던스를 조우할 것이고, 다시 버퍼 (301) 로 반사될 것이다. 그러나, 부스트 회로들 (340, 350) 은 고 주파수들에서 저 임피던스들을 제공하며, 따라서 증폭기 (300) 가 저 주파수 전류를 출력부로 통과시키고 고 주파수 전류가 출력부에 도달하는 것을 억제하는 것을 돕는다.

동작시, 전류 필터링 전류 버퍼 증폭기 (300) 는 전류 필터링을 이용하는 2 개의 회로들 간에 전류 버퍼링을 제공하며, 여기서 필터링은 도 4 내지 도 6 에 도시된 것과 같이 저 주파수들을 통과시키고 고 주파수들을 노치 필터링하는 것을 포함한다.

또한, 도 4 및 도 5 를 참조하면, 그래프 (400) 는 입력 임피던스를 주파수의 함수로서 도시하고, 그래프 (500) 는 전류 전달 이득을 전류 버퍼 증폭기 (300) 에 대한 주파수의 함수로서 도시한다. 플롯 (402) 은 임피던스를, 도 3 의 화살표들 (390 및 392) 에 의해 표시된 노드들 V₁, V₂ 에서 본 주파수의 함수로서 도시한다. 플롯 (404) 은 임피던스 (g_m11) 를, 도 3 의 화살표 (394) 에 의해 표시된 노드 V₃ 에서 본 주파수의 함수로서 도시한다. 플롯 (406) 은 결합된 입력 임피던스를 도시한다. 도 4 에 도시된 것과 같이, 임피던스 (404), 즉 g_m1 는 저 주파수에서 피크가 되고, 더 높은 주파수에서 저하된다. 전류 전달 이득을 주파수의 함수로서 도시하는 그래프 (500) 의 플롯 (502) 은 저 주파수 f_peak 에서, 피크 이득 G_peak 의 로컬/상대 이득 피크 (504) 가 존재하는 것을 도시한다. 0 Hz 부터 통과 임계 주파수 f_PT1 까지의 통과 대역에서, 이득은 점선 (0 dB) 을 초과하고, 따라서 양의 값이며, 이는 신호들이 통과되고 일부 전달 이득이 제공되는 것을 나타낸다. 대안적으로, 통과 대역은 통과 임계 이득 G_PT (예컨대, -3 dB) 에 대응하는 더 높은 통과 임계 주파수 f_PT2 로 확장할 수 있고, 신호들의 허용가능하게 낮은 감쇠가 이러한 신호들을 통과시키는 것으로 고려된다. 더 높은 주파수들에서, 신호들이 필터링되고 감쇠되어 대략 -10 dB 의 정지 임계 이득 G_ST 에 도달하지만, 다른 레벨들이 허용가능할 수도 있고, 튜닝가능한 값인 정지 임계 주파수 f_ST 에서 이용되는 회로 값들의 회로 특징들에 의해 결정되어 곡선 (502) 의 "노치" (506) 에서의 대응하는 주파수 f_notch 에서 로컬/상대 최소 이득 G_notch 에 도달한다. RC 회로 (360) 에 의해 노치 필터링이 제공되면서, 증폭기 (300) 의 이득은 RC 회로 (360) 가 없는 증폭기 (300) 에 의해 제공되는 이득의 이득 곡선 (510) 에 의해 도시된 것과 같이 RC 회로 (360) 가 없는 것보다 더 낮은 주파수에서 정지 임계 이득 G_ST 에 도달한다. 또한, "병렬 CG 를 가짐" 으로 표기된 플롯 (502) 의 일부분 (507) 및 "병렬 CG 없음" 으로 표기된 플롯 (508) 에 의해 표시된 것과 같이, 노치 주파수를 초과하는 주파수들에서, 버퍼부 (301) 에 접속된 병렬 공통 게이트 부스트 회로들 (340, 350) 을 가질 경우의 이득은, 회로들 (340, 350) 이 접속되지 않는 경우보다 더 낮다.

상대/로컬 최소 이득 G_notch 에서의 주파수 f_notch 는 노치 필터 특징들의 중심 주파수와 대략 동일할 것이다. 로컬 최소 이득에 대응하는 주파수 f_notch 는 노치 필터 특징들의 중심 주파수일 수도 있거나, 저역 통과 필터 특징들에 의해 제공되는 이득 롤-오프로 인해 약간 더 높은 주파수로 쉬프트될 수도 있다. 노치 필터 특징들의 중심 주파수와 로컬 최소 이득 주파수 f_notch 간의 차이의 양은 노치 필터 특징들의 중심주파수에서 및 그 근처에서 이득 특징들 (예컨대, 이득 롤-오프의 레이트) 에 의존할 것이다. 주파수 f_notch 는, 노치 주파수 f_notch 를 초과하는 (적어도 초과하고 및 그 근처/인접한) 주파수들에서의 이득이 로컬 최소 이득 G_notch 보다 높기 때문에 로컬 최소 이득에 대응한다.

도 6 은 메인 공통 게이트의 전체 입력 임피던스 Z_in 를 다양한 R₁ 및 C₁ 값들을 이용하여 주파수의 함수로서 보여주는 그래프 (600) 를 도시한다. Z_in 은 다음과 같이 계산될 수도 있다:

여기서 s=jw 이고,

C_out 는 피드백 증폭기 (308) 의 출력 커패시턴스이고,

R_out 은 피드백 증폭기 (308) 의 출력 저항이고,

g_m2 는 피드백 증폭기 (308) 의 트랜스 컨덕턴스이며,

f_p 는 그래프 (600) 에 도시된 곡선들의 피크 주파수이다.

그래프 (600) 에 도시된 상이한 플롯들은 R₁ 및 C₁ 의 상이한 실험적 값들에 대응한다.

도 7 의 그래프는 전류 버퍼 증폭기 (300) 의 입력-출력 전달 함수 (700) 를 도시한다. 그래프 (700) 는 dB 값들인 버퍼 증폭기 (300) 의 전류 전달 이득의 크기를 주파수의 함수로서 도시한다. 도 7 에 도시된 것과 같이, 피킹이 감소된다, 즉, 부스트 회로들 (340, 350) 이 이용되면서 도 7 에 도시된 피크들이 감소한다. 도 7 에 도시된 전달 값 H_CFCB(f) 은 다음과 같이 계산될 수도 있다:

여기서 C_gs1 는 트랜지스터들 (312, 314) 의 게이트와 소스 간의 기생 커패시턴스이다. 도 7 에 도시된 상이한 곡선들은 상이한 실험적 값들에 대응한다.

도 3, 도 5 및 도 7 을 참조하면, 증폭기 (300) 및 특히 버퍼 (301) 는 피크 (504) 와 노치 (506) 의 요구되는 특징들 및 피크 (504) 와 노치 (506) 의 요구되는 관계들을 제공하도록 구성된다. 피크 이득 G_peak, 피크 이득 주파수 f_peak, 노치 이득 G_notch 및 노치 이득 주파수 f_notch 는 증폭기의 설계에 의존하여 다양한 값들을 가질 수도 있다. 예를 들어, 도 7 을 참조하면, 피크 이득 G_peak 는 약 10 dB (여기서는 약 9 dB 부터 약 12 dB 까지) 이고, 피크 이득 주파수 f_peak 는 약 12 MHz 와 약 30 MHz 사이 (여기서는 약 10 MHz 부터 약 32 MHz 까지) 이고, 노치 이득 G_notch 은 약 -20 dB (여기서는 약 -18 dB 부터 약 -21 dB 까지) 일 수도 있고, 노치 이득 주파수 f_notch 는 약 25 MHz 와 약 60 MHz 사이 (여기서는 약 23 MHz 부터 약 63 MHz 까지) 일 수도 있다. 따라서, 노치 이득 주파수 f_notch 대 피크 이득 주파수 f_peak 의 비율은 약 2 대 1 (여기서는 약 1.9 대 1 부터 약 2.1 대 1 까지) 이다. 노치 이득 주파수 f_notch 대 3 dB 통과 임계 주파수 f_PT2 의 비율은 바람직하게 약 1.3 대 1 과 약 1.7 대 1 사이, 여기서는 약 1.5 대 1 (약 1.4 대 1 부터 약 1.6 대 1 까지) 이다. 노치 이득 주파수 f_notch 대 0 dB 통과 임계 주파수 f_PT1 의 비율은 약 1.65 대 1 (여기서는 약 1.55 대 1 부터 약 1.75 대 1 까지) 이다. (-10 dB 인 정지 임계 이득 G_ST 을 갖는) 정지 임계 주파수 f_ST 대 -3 dB 통과 임계 주파수 f_PT2 의 비율은 바람직하게는 약 2 대 1 미만, 여기서는 약 1.2 대 1 (여기서는 약 1.15 대 1 부터 약 1.25 대 1 까지) 이다.

앞의 설명은 당업자가 본 개시물을 형성 또는 이용할 수 있도록 제공된다. 본 개시물에 대한 다양한 변경들이 당업자에게 용이하게 인식될 것이며, 본 명세서에 정의된 일반적인 원리들은 본 개시물의 사상 또는 범위를 벗어나지 않고 다른 변형물들에 적용될 수도 있다. 본 개시물은 본 명세서에 설명된 실시예들 및 설계들에 제한되는 것이 아니라 본 명세서에 게시된 원리들 및 특징들에 부합하는 최광의 범위에 따른다.

Claims

전류 필터링 전류 버퍼 증폭기로서,
입력 전류에 커플링되어 상기 입력 전류를 수신하도록 구성된 제 1 포트 및 제 2 입력 포트;
부하에 커플링되어 상기 부하에 전류를 제공하도록 구성된 제 1 출력 포트 및 제 2 출력 포트;
수신된 입력 전류를 상기 제 1 출력 포트 및 상기 제 2 출력 포트에 출력 전류로서 전달하도록 구성된 버퍼로서, 상기 버퍼는 입력 임피던스와 출력 임피던스를 가지고 상기 출력 임피던스는 상기 입력 임피던스보다 높으며, 상기 버퍼는 제 1 증폭기와 제 2 증폭기를 포함하고 상기 제 1 증폭기는 공통 모드 피드백 증폭기인, 상기 버퍼; 및
제 1 입력 포트 및 상기 제 2 입력 포트에 커플링되고 상기 제 1 증폭기 및 상기 제 2 증폭기에 커플링된 필터를 포함하며,
상기 필터는 복소 임피던스를 가지고 상기 수신된 입력 전류를 노치 필터링하도록 구성되는, 전류 필터링 전류 버퍼 증폭기.
제 1 항에 있어서,
상기 필터는 저항 및 커패시턴스를 갖는 RC 회로를 포함하고, 상기 필터는 상기 제 1 증폭기 및 상기 제 2 증폭기 양자의 양의 입력부 및 음의 입력부에 커플링되는, 전류 필터링 전류 버퍼 증폭기.
제 2 항에 있어서,
상기 저항은 제 1 저항 및 제 2 저항을 포함하고, 상기 제 1 저항은 상기 제 1 입력 포트와, 상기 제 1 증폭기 및 상기 제 2 증폭기의 음의 입력부들 사이에 커플링되며, 상기 제 2 저항은 상기 제 2 입력 포트와, 상기 제 1 증폭기 및 상기 제 2 증폭기의 양의 입력부들 사이에 커플링되는, 전류 필터링 전류 버퍼 증폭기.
제 3 항에 있어서,
상기 커패시턴스는 상기 제 1 저항과 상기 제 2 저항 사이에 접속되는, 전류 필터링 전류 버퍼 증폭기.
제 4 항에 있어서,
상기 커패시턴스는 상기 제 1 증폭기 및 상기 제 2 증폭기의 양의 입력부들과 접지 사이에 커플링된 제 1 커패시턴스, 및 상기 제 1 증폭기 및 상기 제 2 증폭기의 음의 입력부들과 상기 접지 사이에 커플링된 제 2 커패시턴스를 포함하는, 전류 필터링 전류 버퍼 증폭기.
제 1 항에 있어서,
상기 버퍼에 커플링되고, 상기 버퍼의 트랜지스터의 공통 게이트 전압을 부스팅하여 상기 증폭기의 통과 대역과 상기 증폭기의 정지 대역에서 전달 이득을 억제하도록 구성된 부스터를 더 포함하는, 전류 필터링 전류 버퍼 증폭기.
제 6 항에 있어서,
부스터부는 제 3 커패시턴스를 통해 상기 제 1 입력 포트에 커플링된 제 1 부스터 회로 및 제 4 커패시턴스를 통해 상기 제 2 입력 포트에 커플링된 제 2 부스터 회로를 포함하며, 상기 제 3 커패시턴스 및 상기 제 4 커패시턴스는 상기 증폭기의 정지 대역에서 주파수들의 전류를 각각 상기 제 1 부스터 회로 및 상기 제 2 부스터 회로로 통과시키도록 구성되는, 전류 필터링 전류 버퍼 증폭기.
제 1 회로와 제 2 회로 사이에서 전류를 버퍼링하는 방법으로서,
입력 임피던스를 상기 제 1 회로의 출력에 제공하고 출력 임피던스를 상기 제 2 회로의 입력부에 제공하는 단계로서, 상기 출력 임피던스는 상기 입력 임피던스보다 높은, 상기 입력 임피던스 및 출력 임피던스를 제공하는 단계; 및
제 1 주파수 미만의 주파수를 갖는 상기 제 1 회로로부터 수신된 제 1 전류가 상기 제 2 회로에 전달되어 제 1 출력 진폭이 상기 제 1 전류의 제 1 입력 진폭의 적어도 절반이 되게 하고, 그리고 제 2 주파수 이상의 주파수를 갖는 상기 제 1 회로로부터 수신된 제 2 전류가 상기 제 2 회로에 전달되어 제 2 출력 진폭이 상기 제 2 전류의 제 2 입력 진폭의 1/10 미만이 되게 하도록, 상기 제 1 회로로부터 수신된 전류를 저역 통과 필터링 및 노치 필터링함으로써 상기 제 1 회로로부터 수신된 전류를 상기 제 2 회로로 전달하는 단계를 포함하며,
상기 제 2 주파수는 상기 제 1 주파수의 약 2 배 미만인, 제 1 회로와 제 2 회로 사이에서 전류를 버퍼링하는 방법.
제 8 항에 있어서,
상기 노치 필터링은 전달 이득의 로컬 최소치가 상기 제 1 주파수의 약 1.3 배와 상기 제 1 주파수의 약 1.7 배 사이에 있는 로컬 최소 주파수에서 발생하게 하는, 제 1 회로와 제 2 회로 사이에서 전류를 버퍼링하는 방법.
제 9 항에 있어서,
전달 이득을 상기 제 1 주파수 미만 또는 상기 로컬 최소 주파수 이상 중 적어도 하나로 억제하는 단계를 더 포함하는, 제 1 회로와 제 2 회로 사이에서 전류를 버퍼링하는 방법.
전류 버퍼로서,
입력 전류에 커플링되어 상기 입력 전류를 수신하도록 구성된 제 1 포트 및 제 2 입력 포트;
부하에 커플링되어 전류를 상기 부하에 제공하도록 구성된 제 1 출력 포트 및 제 2 출력 포트;
수신된 입력 전류를 상기 제 1 출력 포트 및 상기 제 2 출력 포트에 출력 전류로서 전달하도록 구성된 버퍼부로서, 상기 버퍼부는 입력 임피던스와 출력 임피던스를 가지고 상기 출력 임피던스는 상기 입력 임피던스보다 높은, 상기 버퍼부; 및
제 1 입력 포트 및 상기 제 2 입력 포트, 상기 제 1 출력 포트 및 상기 제 2 출력 포트, 및 상기 버퍼부에 커플링되고, 상기 수신된 입력 전류를 필터링하여, 증폭기가, 상기 제 1 입력 포트 및 상기 제 2 입력 포트부터 상기 제 1 출력 포트 및 상기 제 2 출력 포트로의 상기 수신된 입력 전류에 대하여, 제 1 주파수까지의 주파수들에 대한 제 1 전달 이득 값 이상의 전달 이득들을 갖게 하고, 상기 제 1 주파수 보다 높은 제 2 주파수 이상의 주파수들에 대한 제 2 전달 이득 값 미만의 전달 이득들을 갖게 하고, 상기 제 2 주파수 보다 높은 제 3 주파수에서 제 3 전달 이득 값의 전달 이득을 갖게 하며, 그리고 상기 제 3 주파수 보다 높은 제 4 주파수에서 제 4 전달 이득 값의 전달 이득을 갖게 하는, 필터 수단을 포함하고,
상기 제 3 전달 이득 값은 상기 제 2 전달 이득 값보다 적고, 상기 제 4 전달 이득 값은 상기 제 3 전달 이득 값 보다 높은, 전류 버퍼.
제 11 항에 있어서,
상기 필터 수단은, 상기 제 1 전달 이득 값이 약 -3 dB 가 되고, 상기 제 2 전달 이득 값이 약 -10 dB 가 되며, 상기 제 2 주파수가 상기 제 1 주파수의 약 1.2 배가 되게 하도록 구성되는, 전류 버퍼.
제 11 항에 있어서,
상기 제 3 주파수는 상기 제 2 주파수의 약 1.5 배인, 전류 버퍼.
제 11 항에 있어서,
상기 필터 수단은, 상기 제 1 입력 포트 및 상기 제 2 입력 포트와 상기 제 1 출력 포트 및 상기 제 2 출력 포트 사이에 커플링된 저항 및 커패시턴스를 포함하는 RC 회로를 포함하는, 전류 버퍼.
제 14 항에 있어서,
상기 저항 및 커패시턴스의 값들은 상기 제 3 주파수를 결정하는, 전류 버퍼.