KR20140012595A - 자기 접합, 자기 메모리, 개선된 특성을 갖는 자기 접합을 제공하기 위한 방법 및 시스템 - Google Patents

자기 접합, 자기 메모리, 개선된 특성을 갖는 자기 접합을 제공하기 위한 방법 및 시스템 Download PDF

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Abstract

방법 및 장치는 기판 상에 자기 접합을 포함하는 자기 메모리를 제공한다. 장치는 RIE 챔버 및 이온 밀링 챔버를 포함한다. 챔버들은 연결되며, 자기 메모리가 대기 환경의 노출 없이 챔버들 사이를 이동할 수 있다. 방법은 자기 접합막들과 자기 접합막들 상에 하드 마스크막을 제공한다. 하드 마스크는 RIE을 사용하여 하드 마스크막으로부터 형성된다. 자기 접합막들은 RIE 식각 후, 자기 메모리가 대기 환경의 노출 없이 이온 밀링되어 각 자기 접합의 적어도 일부를 정의한다. 자기 접합이 제공된다. 자기 접합은 피고정막, 비자성 스페이서막 및 자유막을 포함한다. 자유막은 20nm 이하의 너비를 가지며, 쓰기 전류가 자기 접합을 통해 흐를 때 스위치 가능하다.

Description

자기 접합, 자기 메모리, 개선된 특성을 갖는 자기 접합을 제공하기 위한 방법 및 시스템{MAGNETIC JUNCTION, MAGNETIC MEMORY, METHOD AND SYSTEM FOR PROVIDING MAGNETIC JUNCTIONS HAVING IMPROVED CHARACTERISTICS}
본 발명은 자기 메모리들과 같은 자기 장치들에서 사용 가능한 자기 소자들과, 상기 자기 소자들을 사용하는 장치들과 관련된다.
자기 메모리들, 특히 자성 랜덤 엑세스 메모리들(magnetic random access memories, MRAMs)은 높은 읽기/쓰기 속도, 뛰어난 내구성, 비-휘발성 및 작동 중 낮은 전력 소모의 잠재성으로 증가하는 관심을 끌고 있다. MRAM은 자성 물질을 저장-기록 매체로 이용하여 정보를 저장할 수 있다. MRAM의 일 형태는 스핀 전달 토크 랜덤 엑세스 메모리(spin transfer torque random access memory, STT-RAM)이다. STT-RAM은 자기 접합을 통해 인가되는 전류에 의해 적어도 일부에 쓰여지는 자기 접합들을 이용한다. 자기 접합을 통해 인가되는 스핀 분극 전류(spin polarized current)는 자기 접합에서 자기 모멘트의 스핀 토크를 가한다. 그 결과, 스핀 토크에 반응하는 자기 모멘트를 갖는 막(들)은 목적하는 상태로 스위치될 수 있다.
예를 들면, 도 1은 일반적인 자기 터널링 접합들(magnetic tunneling junctions, MTJ, 10)을 포함하는 일반적인 STT-RAM(5)을 도시한다. 일반적인 MTJ(10)는 피치만큼 이격되고, w의 폭을 갖는다. 통상적으로, 피치는 적어도 200 내지 300 nm이상이다. MTJ(10)의 폭은 일반적으로 약 90 내지 120 nm이상이다. 그러나, 예컨대, 가장 가까운 MTJ로부터 적어도 300 nm 이상이 떨어진 고립된 MTJ(10)은 22nm이상의 단위로 제조될 수 있다. 일반적인 MTJ(10)은 통상적으로 하부 콘택(도시되지 않음) 상에 배치되고, 일반적인 시드막(들)(12)을 사용하고, 일반적인 반강자성막(antiferromagnetic, AFM, 14), 일반적인 피고정막(pinned layer, 16), 일반적인 터널링 배리어막(tunneling barrier layer, 18), 일반적인 자유막(free layer, 20) 및 일반적인 캐핑막(22)을 포함한다. 상부 콘택(도시되지 않음)은 통상적으로 MTJ(10) 상에 배치된다. 유전 캐핑막(24)은 일반적으로 MTJ(10)를 덮는다.
일반적일 자유막(20)의 자화(21)를 스위치시키기 위하여, 전류는 CPP(면 수직 전류, current-perpendicular-to-plane) 방향으로 인가된다. 충분한 전류가 상부 콘택 및 하부 콘택 사이로 인가될 때, 일반적인 자유막(20)의 자화(21)가 일반적인 피고정막(16)의 자화(17)에 평행하거나 반평행하게 스위치될 수 있다. 자기장 배열(magnetic configurations)에서의 차이는 서로 다른 자기저항에 대응하고, 그래서 일반적인 MTJ(10)의 서로 다른 논리적 상태(예를 들면, 논리연산 "0" 및 논리연산 "1")에 대응된다. 따라서, 일반적인 MTJ(10)의 터널링 자기저항(tunneling magnetoresistance, TMR)의 읽기에 의해, 일반적인 MTJ의 상태가 정해질 수 있다.
도 2는 일반적인 STT-RAM(5)에서의 일반적은 MTJ(10)를 제조하기 위한 일반적인 방법(50)을 도시한다. 단계 52를 통해, MTJ(10)을 위한 스택이 증착되고 마스크된다. 예를 들면, 막들(12, 14, 16, 18, 20 및 22)은 기판의 표면을 가로지르며 증착될 수 있다. 하드 마스크막(hard mask layer)이 또한 증착된다. 하드 마스크는 탄탈륨(Ta) 또는 텅스텐(W)과 같은 물질을 포함할 수 있다.
단계 54를 통해, STT-RAM(5)을 위한 패턴이 반응 이온 식각(reactive ion etch, RIE)를 사용하여 하드 마스크로 변환된다. 일반적으로, MTJ(10)에 대응되는 포토레지스트 패턴이 하드 마스크 상에 제공된다. 포토레지스트 마스크는 MTJ가 형성될 영역을 덮는다. RIE 챔버에서, 하드 마스크에 적절한 반응 가스를 낮은 압력에서, 일반적으로 수 mTorr의 단위로 도입한다. 예를 들면, 플루오르(F) 또는 염소(Cl)는 탄탈륨(Ta) 또는 텅스텐(W) 하드 마스크를 위하여 사용될 수 있다. 그리고 나서, RIE는 포토레지스트 마스크에 의해 노출된 하드 마스크막의 영역을 화학적으로 제거하는 단계 54에 따라 수행된다. 결과적으로, 포토레지스트 마스크에서 현상된 패턴은 단계 54에서 하드 마스크로 정확하게 변환된다.
RIE가 수행되면, 단계 56을 통해, 메모리(5)를 포함하는 기판은 RIE 챔버로부터 제거되고 이온 밀링 챔버(ion milling chamber)로 이동된다. 단계 56동안, 기판은 일반적으로 대기 환경(ambient)에 노출된다. 즉, 메모리(5)는 공기 중에 노출된다. 그러고 나서, 단계 58을 통해, MTJ는 경사 이온 밀링(angled ion milling)을 통해 정의된다. 단계 58을 수행하기 위하여, 이온 밀링 챔버는 펌핑된다(evacuate.) 예를 들면 10-5 Torr 이하까지. 예를 들면, 낮은 압력은 이온들(예를 들면, 이온 건으로부터 발생된)이 기판의 표면으로 도달하도록 하고, 하드 마스크에 의해 노출된 MTJ 스택의 일부를 제거하도록 한다. 단계 54에서 수행된 RIE과는 다르게, 단계 58은 화학적 공정이라기보다는 물리적 공정으로 간주된다. 그래서, 단계 58에서 사용된 이온들은, 스택의 막들(12, 14, 16, 18 및 20)과 화학적으로 미-반응하는 것이 바람직하다. 단계 60을 통해, 일반적인 캐핑막(24)이 증착될 수 있다. 일반적인 STT-RAM(5)의 제조가 완성될 수 있다.
일반적인 STT-RAM(5)이 제조될 수 있더라도 문제점들이 있다. 단계 58에서 경사진 이온 밀링은 일반적인 STT-RAM(5)의 피치가 감소될 수 있는 정도(extent)를 제한할 수 있다. 게다가, 방법(50)의 수율(yield)이 낮다. 예를 들면, 일반적인 MTJ들(10)의 전기적 특성에서 큰 차이(variation)를 가질 수 있다. 예를 들면, 일반적인 MTJ들(10)의 터널링 자기저항(TMR) 및 RA(저항 면전 곱: resistance area product)은 다를 수 있다. 이러한 차이는 일반적인 STT-RAM(5)가 사용될 수 없을 정도로 충분히 클 수 있다. 그래서, 일반적인 방법(50)의 수율이 낮을 수 있다.
따라서, 필요한 것은, 메모리들을 기반으로 한 스핀 전달 토크(spin transfer torque)의 성능(performance)을 향상시키고, 성능에서의 차이(variation)를 감소시키며, 그래서 수율을 증대시키는 방법 및 시스템이다. 본 명세서에 기술된 방법 및 시스템은 요구에 대응된다.
본 발명이 이루고자 하는 일 기술적 과제는 개선된 특성을 갖는 자기 접합을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 장치를 제공한다. 상기 장치는, 기판 상에 다수의 자기 접합들을 포함하는 자기 메모리를 제조를 위해 사용되는 장치에 있어서, 반응성 이온 식각 챔버; 및 이온 밀링 챔버를 포함하되, 상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버가 연결됨으로써, 상기 자기 메모리가 상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버 사이를 대기 환경에 노출됨 없이 이동 가능한다.
본 발명의 일 실시예에 따르면, 상기 장치는, 상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버와 연결되는 인터락 챔버를 더 포함하되, 상기 인터락 챔버는 상기 대기 환경으로부터 고립될 수 있으며, 상기 자기 메모리를 상기 반응성 이온 식각 챔버와 상기 이온 밀링 챔버의 사이에서 상기 대기 환경에 노출되지 않고 이동하도록 허용할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 장치는, 적어도 상기 이온 밀링 챔버와 연결되는 증착 챔버를 더 포함하되, 상기 자기 메모리는 상기 이온 밀링 챔버와 상기 증착 챔버의 사이를 이동할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 증착 챔버는 상기 반응성 이온 식각 챔버와 연결되며, 상기 자기 메모리는 상기 증착 챔버 및 상기 반응성 이온 식각 챔버 사이를, 상기 대기 환경에 노출되지 않고 이동할 수 있다.
본 발명의 개념에 따른 다른 실시예는 방법을 제공한다. 상기 방법은, 자기 메모리에서의 사용을 위한 기판 상의 적어도 하나의 자기 접합을 제공하는 방법으로, 상기 자기 접합은 쓰기 전류가 상기 자기 접합을 통해 흐를 때 다수의 안정된 자기 상태들 사이에서 스위치 가능하도록 배치되며, 상기 적어도 하나의 자기 접합을 위한 다수의 자기 접합막들을 제공하는 것; 상기 다수의 자기 접합막들 상에 하드 마스크막을 제공하는 것; 반응성 이온 식각을 사용하여 상기 하드 마스크막으로부터 하드 마스크를 형성하는 단계; 및 상기 반응성 이온 식각을 수행한 후, 상기 자기 메모리의 대기 환경에의 노출 없이, 상기 다수의 자기 접합막들을 이온 밀링하는 것을 포함하되, 상기 다수의 자기 접합막들을 이온 밀링하는 것은 상기 적어도 하나의 자기 접합의 각각의 적어도 일부를 정의한다.
본 발명의 일 실시예에 따르면, 상기 방법은, 상기 다수의 자기 접합막들의 이온 밀링 후, 상기 적어도 하나의 자기 접합 상에 캐핑막을 제공하는 것을 더 포함하되, 상기 다수의 자기 접합막들을 이온 밀링 단계 후, 상기 자기 메모리가 대기 환경에 노출되지 않을 수 있다.
본 발명의 다른 실시예에 따르면, 상기 다수의 자기 접합막들을 이온 밀링하는 단계는 상기 적어도 하나의 자기 접합을 정의할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 이온 밀링 단계는 상기 적어도 하나의 자기 접합의 각각의 일부만을 정의하며, 상기 방법은, 상기 캐핑막을 제공하는 단계 후에, 상기 자기 메모리를 상기 대기 환경에 노출 없이, 적어도 한 번의 추가 반응성 이온 식각을 수행하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 자기 접합막들은 제1 기준막, 제1 배리어막, 자유막, 제2 배리어막 및 제2 자유막을 포함하되, 상기 이온 밀링 단계는 상기 제2 기준막을 한정하며, 상기 적어도 한 번의 추가 반응성 이온 식각은 상기 제2 배리어막, 상기 자유막 및 상기 제1 배리어막의 적어도 일부를 한정할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 방법은, 상기 적어도 한 번의 추가 반응성 이온 식각을 수행한 후, 적어도 한 번의 추가 이온 밀링을 수행하는 것을 더 포함하되, 상기 적어도 한 번의 추가 이온 밀링은, 상기 적어도 한 번의 추가 반응성 이온 식각을 수행한 후 상기 자기 메모리가 대기 환경에 노출되지 않고, 적어도 하나의 자기 접합의 추가적 일부를 한정하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 방법은, 상기 적어도 한 번의 추가 이온 밀링 공정 후 적어도 한 번의 캐핑막을 제공하는 것을 더 포함하되, 상기 적어도 한 번의 추가 이온 밀링을 제공하는 단계 후 상기 자기 메모리는 대기 환경에 노출되지 않을 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 자기 접합을 제공한다. 상기 자기 접합은, 피고정막; 비자성 스페이서막; 및 자유막을 포함하되, 상기 비자성 스페이서막은 상기 피고정막 및 상기 자유막 사이에 배치되며, 상기 자유막은 20nm 이하의 폭을 가지며, 쓰기 전류가 상기 자기 접합을 통해 흐를 때 상기 자유막은 다수의 안정한 자성 상태들 사이에서 스위치 가능하도록, 상기 자기 접합이 구성되는 자기 메모리에서 사용된다.
본 발명의 일 실시예에 따르면, 상기 자기 접합은 다수의 측면들을 포함하되, 상기 자기 접합은, 상기 비자성 스페이서막 및 상기 자유막에 대응되는 상기 다수의 측면들의 적어도 일부를 덮는 제1 캐핑막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 자기 접합은, 상기 제1 캐핑막, 및 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 접합은, 상기 재증착막을 덮는 제2 캐핑막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 접합은, 추가 비자성 스페이서막; 및 추가 피고정막을 더 포함하되, 상기 추가 비자성 스페이서막은 상기 자유막 및 상기 추가 피고정막 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 캐핑막은 상기 추가 피고정막, 상기 추가 비자성 스페이서막, 상기 자유막 및 상기 비자성 스페이서막에 대응되는 다수의 측면들의 일부를 덮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 접합은, 상기 추가 비자성 스페이서막 및 상기 피고정막 사이의 CoFeB막; 및 상기 제1 캐핑막 및 상기 CoFeB막에 대응되는 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 자기 메모리를 제공한다. 상기 자기 메모리는, 다수의 자기 저장 셀들; 및 다수의 비트 라인을 포함하되, 상기 다수의 자기 저장셀들의 각각은 폭을 갖는 적어도 하나의 자기 접합을 포함하고, 상기 적어도 하나의 자기 접합은 피고정막, 비자성 스페이서막, 및 자유막을 포함하되, 상기 비자성 스페이서막은 상기 피고정막 및 상기 자유막 사이에 배치되고, 쓰기 전류가 상기 자기 접합을 통해 흐를 때, 상기 자유막이 다수의 안정된 자성 상태들 사이에서 스위치 가능하도록 상기 자기 접합은 구성되며, 상기 폭은 20nm 이하이다.
본 발명의 일 실시예에 따르면, 상기 다수의 자기 저장 셀들은 다수의 컬럼들을 포함하는 어레이를 형성하되, 상기 컬럼은 200nm이하의 피치를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 피치는 100nm이하일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 적어도 하나의 자기 접합의 각각은 다수의 측면들을 포함하며, 상기 적어도 하나의 자기 접합의 각각은, 상기 비자성 스페이서막 및 상기 자유막에 대응되는 다수의 측면들의 적어도 일부를 덮는 제1 캐핑막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 메모리는, 상기 제1 캐핑막 및 상기 적어도 하나의 자기 접합의 각각의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 메모리는, 상기 적어도 하나의 자기 접합의 각각은, 상기 재증착막을 덮는 제2 캐핑막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 자기 메모리는, 상기 적어도 하나의 자기 접합의 각각은, 추가 비자성 스페이서막 및 추가 피고정막을 더 포함하되, 상기 추가 비자성 스페이서막은 상기 자유막 및 상기 추가 피고정막 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 캐핑막은, 상기 추가 피고정막, 상기 추가 비자성 스페이서막, 상기 자유막 및 상기 비자성 스페이서막에 대응되는 다수의 측면들의 영역을 덮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 적어도 하나의 자기 접합의 각각은, 상기 추가 비자성 스페이서막 및 상기 피고정막 사이의 CoFeB막; 및 상기 제1 캐핑막과 상기 CoFeB막에 대응되는 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 장치의 사용은 하드 마스크 또는 다른 자기 접합(들)의 반응성 이온 식각 및 이온 밀링이 대기 환경의 노출 없이 수행되도록 할 수 있다. 결과적으로, 산(acid)의 형성을 막을 수 있다. 그래서, 자기 접합들의 손상을 방지할 수 있다. 그래서, 장치의 사용은, 장치를 사용하여 형성된 자기 접합들의 성능을 향상시킬 수 있다.
게다가, 캐핑막과 같은 막은 반응성 이온 식각 및/또는 이온 밀링 후에 증착될 수 있는데, 공정들 사이에서 대기 환경으로 자기 메모리가 노출되지 않을 수 있다. 그래서, 형성되는 자기 소자들의 추가 손상을 감소시키거나 제거시킬 수 있다.
도 1은 일반적인 자기 접합들을 포함하는 자기 메모리를 도시한다.
도 2는 일반적인 자기 메모리를 위한 자기 접합들을 제조하는 일반적인 방법을 도시한다.
도 3은 자기 메모리를 위한 자기 접합들을 제조하기 위한 장치의 일 예시적 실시예를 도시한다.
도 4는 자기 메모리를 위한 자기 접합들을 제조하기 위한 장치의 다른 예시적 실시예를 도시한다.
도 5는 자기 메모리를 위한 자기 접합들을 제조하기 위한 장치의 또 다른 예시적 실시예를 도시한다.
도 6은 상기 장치를 사용하여 자기 메모리의 자기 접합을 제조하기 위한 방법의 일 예시적 실시예를 도시한다.
도 7은 스핀 전달을 통해 스위치 가능한 자기 접합의 일 예시적 실시예를 도시한다.
도 8은 스핀 전달을 통해 스위치 가능한 자기 접합의 다른 예시적 실시예를 도시한다.
도 9는 스핀 전달을 통해 스위치 가능한 자기 접합의 또 다른 예시적 실시예를 도시한다.
도 10은 자기 삽입층을 사용하고 스핀 전달을 통해 스위치 가능한 자기 접합의 또 다른 예시적 실시예를 도시한다.
도 11은 스핀 전달을 통해 스위치 가능한 자기 접합을 제조하기 위한 방법의 일 예시적 실시예를 나타낸다.
도 12 내지 도 16은 제조 동안 스핀 전달을 통해 스위치 가능한 자기 접합의 일 예시적 실시예를 도시한다.
도 17은 저장 셀(들)의 메모리 소자(들)에서의 자기 접합들을 이용한 메모리의 일 예시적 실시예를 도시한다.
예시적 실시예들은 자기 메모리들과 같은 자기 장치들 및 자기 접합들로 사용하는 장치들에서 사용 가능한 자기 접합들에 관련된다. 하기의 기재는 당해 기술에서 숙련된 자가 만들거나 사용하도록 기술되며, 특허 명세서 및 그것의 자격 요건이 본 명세서 내에서 제공된다. 예시적 실시예들에 대한 다양한 변경들과 일반적인 개념들과 본 명세서에서 기술된 특징들은 매우 명백할 것이다. 예시적 실시예들은 주로, 특별한 실행 내에서 제공되는 특별한 방법들 및 시스템들의 용어들 내에서 기술된다. 그러나, 상기 방법들 및 시스템들은 다른 실행들 내에서 효율적으로 작동할 것이다. "예시적 실시예(exemplary embodiment)", "일 실시예(one embodiment)" 및 "다른 실시예(another embodiment)"와 같은 구문은 다수의 실시예들뿐만 아니라 동일하거나 상이한 실시예들로 간주될 수 있다. 상기 실시예들은 특정 요소들을 갖는 시스템들 및/또는 장치들에 관련하여 기술될 것이다. 그러나, 상기 시스템 및/또는 장치들은 도시된 것보다 많거나 적은 요소들이 포함될 수 있으며, 상기 요소들의 배열 및 형태에 대한 다양성들은 발명의 범위로부터 벗어나지 않도록 만들어질 수 있다. 예시적 실시예들은 또한, 특정 단계들을 갖는 특별한 방법들이 문맥 내에서 기술될 수 있다. 그러나, 상기 방법 및 시스템은 상이하고/또는 추가한 단계들 및 예시적 실시예들과는 불일치하는 다른 순서의 단계들을 갖는 다른 방법에 대하여 효율적으로 작동한다. 그래서, 본 발명은 도시된 실시예들로 한정되는 것을 의도하지 않지만, 본 명세서 내 기술된 원리들 및 특징들을 가지고 일관된 가장 넓은 범위에 부합된다.
자기 접합을 사용하는 자기 메모리뿐만 아니라 자기 접합을 제공하는 방법들 및 장치들이 기재된다. 예시적 실시예들은 기판 상의 자기 접합을 포함하는 자기 메모리를 제공하는 방법 및 장치를 제공한다. 장치는 RIE 챔버 및 이온 밀링 챔버를 포함한다. RIE 및 이온 밀링 챔버들이 연결됨으로써 RIE 및 이온 밀링 챔버들 사이를, 자기 메모리가 대기 환경에 노출되지 않고, 이동할 수 있다. 일 측면에서, 방법은 자기 접합(들)을 위한 자기 접합막들을 제공하는 것과, 자기 접합막들 상에 하드 마스크막을 제공하는 것을 포함한다. 방법은 또한, RIE을 사용하여 하드 마스크막으로부터 하드 마스크를 형성하는 것과, RIE 후에, 자기 메모리가 대기 환경에 노출 없이 자기 접합막들을 이온 밀링하는 것을 포함한다. 자기 접합막들의 이온 밀링의 단계는 각 자기 접합의 적어도 일부를 한정한다. 다른 측면에서, 자기 접합이 제공된다. 자기 접합은 피고정막, 비자성 스페이서막, 및 자유막을 포함한다. 자유막은 20nm 이하의 폭을 가지며, 쓰기 전류가 자기 접합을 통해 흐를 때 스위치 가능할 수 있다.
예시적 실시예들은, 특정 요소들을 갖는 특정 자기 소자들 및 자기 메모리들이 문맥 내에서 기술된다. 본 발명이, 본 발명이 다른 요소들 및/또는 추가 요소들 및/또는 본 발명에 모순되지 않은 다른 특성들을 갖는 상기 자기 접합들 및 자기 메모리들의 사용에서 일관된다는 것을 당해 기술에서 숙련된 자는 용이하게 인식할 것이다. 상기 방법 및 시스템은 또한, 스핀 전달 현상, 자기 접합, 다른 물리적 현상 및 제조 기술들을 이해하도록 문맥 내에서 기술된다. 결과적으로, 당업자는 상기 방법 및 시스템의 행동의 이론적 설명들은 스핀 전달, 자기 접합, 다른 물리적 현상 및 제조 기술들의 이해를 기반으로 만들어진다는 것을 용이하게 인식할 것이다. 그러나, 본 명세서 내 기술된 방법 및 시스템은 특정한 물리적 설명에 의존하지 않는다. 당업자는 또한, 상기 방법 및 시스템이 기판과의 특별한 관계를 갖는 구조의 문맥 내에 기술된다는 것을 용이하게 인식할 것이다. 그러나, 당업자는 상기 방법 및 시스템이 다른 구조들에서도 일관된다는 것을 쉽게 인식할 것이다. 추가적으로, 상기 방법 및 시스템은 합성 및/또는 단순한 특정 막들을 갖는 어떤 층들의 문맥 내에서 기술된다. 그러나, 당업자는 상기 막들이 다른 구조를 가질 수 있다는 것을 용이하게 인식할 것이다. 더욱이, 상기 방법 및 시스템은 특정 막들을 갖는 자기 접합들 및/또는 서브 구조물들(substructures)의 문맥 내에서 기술된다. 그러나, 당업자는 상기 방법 및 시스템에 모순되지 않은 추가적/또는 상이한 막들을 갖는 자기 접합들 및/또는 서브 구조물들이 또한 사용될 수 있다는 것을 용이하게 인식할 것이다. 게다가, 어떤 요소들은 자성, 강자성, 및 페리 자성인 것으로서 기술된다. 본 명세서 내에서 사용된 것처럼, 상기 자성이라는 용어는 강자성, 페리자성 또는 그와 유사한 구조들을 포함할 수 있다. 그래서, 본 명세서 내에서 사용된 바와 같이, "자성(magnetic)" 또는 "강자성(ferromagnetic)"은 강자성체(ferromagnets) 및 페리자성체(ferrimagnets) 를 포함하되, 이에 한정되지는 않는다. 상기 방법 및 시스템은 또한, 단일 자기 접합들 및 서브 구조물들의 문맥 내에서 기술된다. 그러나, 당업자는 상기 방법 및 시스템이 다수의 자기 접합들 및 서브 구조물들을 갖는 자기 메모리들의 사용에 일관된다는 것을 용이하게 인식할 것이다. 게다가, 본 명세서 내에서 사용된 바와 같이, "면 내(in-plane)"는 자기 접합의 하나 이상의 막들의 실질적으로 면 내에 또는 면에 대하여 평행하다. 반대로, "수직(perpendicular)"은 자기 접합의 하나 이상의 막들에 대하여 실질적으로 수직인 방향에 대응된다.
도 3은 자기 메모리의 자기 접합들을 제조하기 위한 장치(100)의 일 예시적 실시예를 도시한 블록 다이어그램이다. 장치(100)는 추가적인 요소들이 결합된 더 큰 시스템의 일부일 수 있다. 선택적으로, 장치(100)는 독립형(stand-alone) 시스템일 수 있다. 명확하게 하기 위하여, 장치(100)의 몇몇 요소들이 도 3에 도시된다. 장치(100)는 서로 연결된 반응 이온 식각(RIE) 챔버(102) 및 이온 밀링 챔버(104)를 포함한다. 몇 실시예들에서, 중앙 인터락 챔버(central interlock chamber, 도시되지 않음)이 RIE 챔버(102) 및 이온 밀링 챔버(104) 사이에 있을 수 있다. RIE 챔버(102)는 반응성 이온 식각(RIE)이 수행되는 챔버이다. 그래서, RIE 챔버는 제조 공정 동안 소자의 막(들)의 일부를 제거하는 화학적 반응이 허락되도록 구비된다. 또한, RIE 챔버(102)는 RIE 챔버(102) 내로 반응 가스를 도입하는 가스 전달 시스템(gas delivery system)을 포함할 수 있다.
장치(100)는 자기 접합을 정의하는데 사용되는 이온 밀링 챔버(104)를 포함한다. 그래서 이온 밀링 챔버(104)는 이온 건(ion gun)과 같은 이온 소스(도시되지 않음)를 포함하며, 이온 밀링에 적합하도록 극도로 낮은 압력으로 비워질 수 있다.
또한, RIE 챔버(102) 및 이온 밀링 챔버(104)를 위한 진공 시스템들(110-1, 100-2)이 도시된다. 두 개의 진공 시스템들(110-1, 110-2)이 도시되며, RIE 챔버(102) 및 이온 밀링 챔버(104)는 서로 다른 요건들을 포함한다. 더욱 상세하게, 이온 밀링 챔버(104)는, 이온 소스로부터 이온들이 제조되는 소자에 도달할 수 있도록 매우 높은 진공(예를 들면, 더 낮은 압력)에서 진행되는 것이 바람직할 수 있다. 게다가, RIE 챔버(102)는 일반적으로 반응성 이온 식각에서 사용되는 반응 가스를 포함하기 때문에 분리된 진공 시스템들(110-1, 110-2)을 갖는 것이 바람직할 수 있다. 이온 밀링 챔버(104)가 진공 시스템(110-2)을 포함함으로써, 상기 가스들이 이온 밀링 챔버(104)의 일부로부터 격리되는 것이 바람직할 수 있다. 그러나, 다른 실시예들에서는, 단일의 진공 시스템이 두 개의 챔버들(102, 104)을 위하여 사용될 수 있다.
그들의 개별적인 공정 단계들을 위한 구성에 추가하여, RIE 챔버(102) 및 이온 밀링 챔버(104)는 연결된다. 더욱 상세하게는, RIE 챔버(102) 및 이온 밀링 챔버(104)는 연결됨으로써, 자기 메모리가 대기 환경(예를 들면, 장치(100)의 외부 대기)에 노출 없이, RIE 챔버(102) 및 이온 밀링 챔버(104) 사이를 이동할 수 있다. 그래서, 챔버들(102, 104) 사이에서 제조되는 소자를 포함하는 기판이 이동하는 동안, RIE 챔버(102) 및 이온 밀링 챔버(104) 둘 다 진공 상태일 수 있다. 추가적으로, 몇몇 이동 메커니즘(도시되지 않음) 또한, 장치(100)의 일부일 수 있다. 이동 메커니즘은, 챔버들이 대기 환경으로부터 격리되어(예를 들면, 진공 상태), RIE 챔버(102) 및 이온 밀링 챔버(104) 사이를 자기 메모리를 이동시키는데 사용될 수 있다.
도시된 실시예에서, RIE 챔버(102) 및 이온 밀링 챔버(104)는 직접적으로 연결되지 않는다. 그래서, 이동 튜브(transfer tube) 또는 유사 요소(analogous component)가 챔버들(102, 104)를 연결할 수 있다. 다른 실시예들에서, RIE 챔버(102)는 이온 밀링 챔버(104)와 직접적으로 연결될 수 있다. 상기 실시예들에서, 도어(door) 또는 유사 메커니즘(analogous mechanism)은, 사용하는 동안 챔버들(102, 104)을 분리할 수 있다. 결과적으로, 상이한 공정들이 챔버들 중의 하나(102 또는 104)에서 수행되는 동안, 다른 챔버(102 또는 104)로 영향을 주지 않을 수 있다.
상기 장치는 자기 메모리들의 자기 접합들의 제조를 개선시키는데 사용될 수 있다. 예를 들면, 기판 상의 소자를 이온 밀링한 후, 대기 환경에 자기 소자들의 노출 없이, 반응성 이온 식각을 수행할 수 있다. 유사하게, 기판 상의 소자들을 반응성 이온 식각한 후, 대기 환경에 자기 소자들의 노출 없이, 이온 밀링을 수행할 수 있다. 이러한 공정은 자기 접합들의 성능을 개선시킬 수 있다. 예를 들면, 도 2에서 도시된 일반적인 방법(50)에서 결정된다. 반응성 이온 식각을 수행한 후, 하드 마스크 물질의 재증착(redepostion)이 있을 수 있다. 하드 마스크는 텅스텐(W) 또는 탄탈륨(Ta)과 같은 물질로 이루어질 수 있다. 반응성 이온 식각은 플루오르(F) 또는 염소(Cl)와 같은 가스를 사용할 수 있다. WF 또는WCl와 같은 물질들의 재증착이 발생할 수 있다. 단계 54에서 자기 메모리를 대기 환경에 노출시킬 때, 플루오르(F) 또는 염소(Cl)는 공기 중 수증기와 반응하여 HF 또는 HCl를 형성한다. 이러한 화합물들은 매우 산성이며 자기 물질들의 하부 스택들을 손상시킬 수 있다. 그래서, 자유막(20), 배리어막(18) 및/또는 피고정막(16)이 손상될 수 있다. 일반적인 자기 접합들(10)의 성능은 저하될 수 있다. 반대로, 장치(100)의 사용은 하드 마스크 또는 다른 자기 접합(들)의 반응성 이온 식각 및 이온 밀링이 대기 환경의 노출 없이 수행되도록 할 수 있다. 결과적으로, 산(acid)의 형성을 막을 수 있다. 그래서, 자기 접합들의 손상을 방지할 수 있다. 그래서, 장치(100)의 사용은, 장치(100)를 사용하여 형성된 자기 접합들의 성능을 향상시킬 수 있다.
도 4는 자기 메모리의 자기 접합들을 제조하기 위한 장치(100')의 예시적 실시예를 도시한 블록 다이어그램이다. 장치(100')는 추가적인 요소들이 결합된 더 큰 시스템의 일부일 수 있다. 선택적으로 장치(100')는 독립형 시스템일 수 있다. 명확하게 하기 위하여, 장치(100')의 몇몇 요소들이 도 4에서 도시된다. 장치(100')는 장치(100)와 유사하다. 장치(100')는 RIE 챔버(102) 및 이온 밀링 챔버(104)와 각각 유사한 RIE 챔버(102') 및 이온 밀링 챔버(104')를 포함한다. 그래서, 챔버들(102', 104')의 구조 및 기능은 챔버들(102, 104)의 구조 및 기능과 각각 유사할 수 있다.
장치(100')는 또한 인터락 챔버(106) 및 증착 챔버(108)를 포함한다. 몇몇 실시예들에서, 챔버(106 및/또는 108)는 생략될 수 있다. 인터락 챔버(106)는 RIE 챔버(102')와 이온 밀링 챔버(104')의 사이를 연결한다. 이온 밀링 챔버(104')는 증착 챔버(106)와 연결된다. 선택적인 실시예들에서, 인터락 챔버(106)는 챔버들(102, 104, 108)과 직접적으로 연결되는 중앙 챔버(central chamber)일 수 있다. 또한, 인터락 챔버(106)는 장치(100')의 로딩/언로딩(loading/unloading)을 위한 중앙 입구(central entrance)일 수 있다. 그러나, 다른 실시예들에서, 다른 챔버들(102', 104' 및/또는 108)중의 하나 이상은 직접적인 기판의 로딩 또는 언로딩을 위한 입구를 가질 수 있다. 도시된 실시예에서, 각 챔버(102', 104', 106, 108)는 각자의 진공 시스템(110-1', 110-2', 110-3, 110-4)을 각각 포함한다. 다른 실시예들에서, 진공 시스템(110-1', 110-2', 110-3, 110-4)은 다수의 챔버들을 진공 펌핑되도록(evacuate) 결합될 수 있다.
인터락 챔버(106)는, 예를 들면 진공 시스템(110-3)을 사용하여, 대기 환경으로부터 고립된다. 게다가, 인터락 챔버(106)는 RIE 챔버(102')과 이온 밀링 챔버(104')의 사이를 대기 환경의 노출 없이, 자기 메모리를 이동시키는데 이용될 수 있다. 예를 들면, 인터락 챔버(106)는 진공 펌핑될 수 있으며, 자기 메모리는 RIE 챔버(102')에서 인터락 챔버로 이동될 수 있다. 그러고 나서, RIE 챔버(102')는 인터락 챔버(106)와 고립될 수 있다. 그 후, 자기 메모리는 인터락 챔버(106)에서 이온 밀링 챔버(104')로 이동될 수 있다. 증착 챔버(108)는 또한 이온 밀링 챔버(104')와 연결됨으로써, 자기 메모리는 이온 밀링 챔버(104') 및 증착 챔버(108) 사이를 대기 환경의 노출 없이 이동될 수 있다. 게다가, 자기 메모리가 RIE 챔버(102')와 이온 밀링 챔버(104')의 사이를 대기 환경의 노출 없이 이동하고, 자기 메모리가 이온 밀링 챔버(104')와 증착 챔버(108) 사이를 대기 환경의 노출 없이 이동하기 때문에, 자기 메모리는 RIE 챔버(102')와 증착 챔버(108) 사이를 대기 환경의 노출 없이 이동될 수 있다.
장치(100')는 장치(100)의 효과를 공유한다. 특히, 이온 밀링 후 반응성 이온 식각 및/또는 반응성 이온 식각 후 이온 밀링은, 공정들 사이에서 자기 메모리가 대기 환경의 노출 없이 수행될 수 있다. 상기 기재된 이유들에 의해, 개선된 성능을 갖는 자기 접합들을 얻을 수 있다. 게다가, 캐핑막과 같은 막은 반응성 이온 식각 및/또는 이온 밀링 후에 증착될 수 있는데, 공정들 사이에서 대기 환경으로 자기 메모리가 노출되지 않을 수 있다. 그래서, 형성되는 자기 소자들의 추가 손상을 감소시키거나 제거시킬 수 있다.
도 5는 자기 메모리의 자기 접합들을 제조하기 위한 장치(100'')의 예시적인 실시예를 도시한 블록 다이어그램이다. 장치(100'')는 추가적인 요소들이 결합된 더 큰 시스템의 일부일 수 있다. 선택적으로 장치(100")는 독립형 시스템일 수 있다. 명확하게 하기 위하여, 장치(100")의 몇몇 요소들을 도 5에서 도시한다. 장치(100")는 장치(100) 및 장치(100')와 유사하다. 장치(100")는 RIE 챔버(102/102'), 이온 밀링 챔버(104/104'), 인터락 챔버(106) 및 증착 챔버(108)와 각각 유사한 RIE 챔버(102"), 이온 밀링 챔버(104"), 인터락 챔버(106') 및 증착 챔버(108')를 포함한다. 그래서, 챔버들(102", 104", 106', 108')의 구조 및 기능은 챔버들(102/102', 104/104', 106, 108)의 구조 및 기능과 각각 유사할 수 있다.
인터락 챔버(106')는 모든 챔버들(102", 104", 108')의 중앙에 있다. 그래서, 자기 메모리는 하나의 챔버(102", 104" 및/또는 106')에서 다른 챔버(102", 104" 및/또는 106')로 대기 환경에 노출 없이 이동할 수 있다. 따라서, 반응성 이온 식각, 이온 밀링 및 증착 공정을 위한 챔버들(102", 104", 106') 중 어느 공정도, 공정들 사이에서 자기 메모리가 대기 환경에 노출되지 않고 수행될 수 있다.
장치(100")는, 110-1 및 100-2의 조합과 유사하고, 110-1', 110-2', 110-3 및 110-4의 조합과 유사한 단일 진공 시스템(110")을 포함한다. 그래서 진공 시스템(110")은 챔버들(102", 104", 106' 및/또는 108') 중의 하나 이상을 진공 펌핑한다. 다른 실시예에서, 진공 시스템(110")은 시스템(100 또는 100')에서 사용된 분리된 요소들의 하나 이상으로 나눠질 수 있다.
장치(100")는 장치(100/100')의 효과를 공유한다. 특히, 이온 밀링 후 반응성 이온 식각 및/또는 반응성 이온 식각 후 이온 밀링은, 공정들 사이에서 자기 메모리가 대기 환경에 노출됨 없이 수행될 수 있다. 상기 기술된 이유들로, 자기 접합들은 개선된 성능을 가질 수 있다. 게다가, 캐핑막과 같은 막은 반응성 이온 식각 및/또는 이온 밀링 후, 공정들 사이에서 자기 메모리가 대기 환경에 노출 없이, 증착될 수 있다. 그래서 형성되는 자기 소자들에 대한 손상을 감소시키거나 제거할 수 있다.
도 6은 상기 장치를 사용하여 자기 메모리의 자기 접합을 제조하기 위한 방법(150)의 예시적인 실시예를 도시한다. 간단하게, 몇 단계들은 생략되고, 결합되고, 삽입되거나 다른 순서로 수행될 수 있다. 방법(150)은 장치(100)의 문맥 내에서 기술된다. 그러나 방법(150)은 장치(100', 100") 및/또는 다른 유사한 장치들과 같은 다른 장치를 가지고 사용될 수 있다. 게다가, 방법(150)은 자기 메모리들의 제조에 포함될 수 있다. 그래서 방법(150)은 STT-RAM 또는 다른 자기 메모리의 제조에서 사용될 수 있다. 쓰기 전류가 자기 접합을 통해 흐를 때, 제조되는 자기 접합은 다수의 안정된 자기 상태들 사이에서 스위치 가능하다.
단계 152를 통해, 자기 접합막들이 제공된다. 단계 152는 목적하는 두께로 목적하는 물질들을 증착하는 것을 포함한다. 단계 152는 시드막, 고정막(예를 들면, 반강자성체), 피고정막, 비자성 스페이서막 및 자유막의 증착을 포함한다. 다른 실시예들에서, 단계 152는 단일 피고정막, MgO와 같은 배리어막, 및 자유막을 제공하는 것을 포함한다. 상기 실시예들에서, 단계 152는 또한 MgO와 같은 제2 배리어막, 및 제2 피고정막을 증착하는 것을 포함한다. 제1 및 제2 고정막들 또한 증착될 수 있다. 피고정막(들) 및/또는 자유막은 SAF(합성 반강자성체; synthetic antiferromagnetic)일 수 있다.
단계 154를 통해, 하드 마스크막 또한 제공된다. 예를 들면, 하드 마스크막은 텅스텐(W) 및/또는 탄탈륨(Ta)을 포함할 수 있다. 단계 154는 자기 접합막들 상에 하드 마스크막을 블랭킷(blanket) 증착하는 것을 포함한다. 예를 들면, 증착 챔버가 장치(100)의 일 부분이라면, 단계 152 및 154는 장치(100)에서 수행될 수 있다.
단계 156을 통해, 하드 마스크는, 반응성 이온 식각을 사용하여 하드 마스크막으로부터 형성된다. 단계 156의 반응성 이온 식각은RIE 챔버(102)에서 수행될 수 있다. 단계 156에서 수행되는 반응성 이온 식각은 1 mTorr 단위의 압력 하에서 반응 가스를 사용할 수 있다.
단계 156에서 반응성 이온 식각을 수행한 후, 단계 158을 통해 이온 밀링을 사용하여 자기 접합을 적어도 부분적으로 정의한다. 몇몇 실시예들에서, 자기 접합은 완전하게 정의된다. 그래서, 자기 접합을 위한 단계 152에서 제공된 모든 막들은 단계 158을 통해 밀링(mill)된다. 다른 실시예들에서, 막들은 부분적으로 밀링된다. 자기 접합의 정의는 다른 공정을 사용하여 완성될 수 있으며, 추가적인 이온 밀링 및/또는 추가적인 반응성 이온 식각을 포함할 수 있으나 이로 한정하지 않는다.
단계 158의 이온 밀링은 이온 밀링 챔버(104)에서 수행될 수 있다. 그래서, 단계 158의 이온 밀링은, 반응성 이온 식각과 이온 밀링 사이에서 자기 메모리의 대기 환경의 노출 없이 수행될 수 있다. 단계 156의 반응성 이온 식각에서 사용된 가스(들)이 이온 밀링을 방해하는 것이 실질적으로 방지된다. 어떤 실시예들에서, 단계 156의 반응성 이온 식각에서 사용된 가스(들)이 이온 밀링 챔버(104)로 들어가는 것이 실질적으로 방지된다. 예를 들면, 이온 밀링은 10-8 내지 10-9 Torr의 압력 하에서 수행될 수 있다. 자기 메모리를 RIE 챔버(102)로 이동시키기 전에, RIE 챔버(102)는 이온 밀링 챔버(104)와 실질적으로 동일한 압력으로 진공 펌핑될 수 있다. 몇몇 실시예들에서, 자기 메모리가 RIE 챔버(102)로부터 이온 밀링 챔버(104)로 이동될 때, 챔버들(102, 104) 둘 다는 진공 상태이다. 선택적으로 RIE 챔버(102)는 진공 펌핑되어, 비활성 가스가 도입될 수 있다. 그 후, 자기 메모리는 바람직하게 유사한 압력 하에서 비활성 가스를 포함하는 이온 밀링 챔버(104)로 이동될 수 있다. 이온 밀링 챔버(104)는 진공 펌핑되고, 이온 밀링이 진행될 수 있다. 다른 실시예에서, 챔버들(102, 104) 사이에서 이동은 다른 방식으로 수행될 수 있다. 그러나, 자기 메모리는, 자기 메모리 및 자기 소자들의 대기 환경의 노출 없이 실질적으로 단계 156 및 158에서 공정들에서 악영향 없이 챔버들(102, 104) 사이에서 이동될 수 있다.
단계 160을 통해, 캐핑막은 선택적으로 증착될 수 있다. 캐핑막은 절연물일 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 알루미늄 산화물이 사용될 수 있다. 캐핑막은 자기 접합들의 측면들을 손상으로부터 보호하는데 사용될 수 있다. 몇몇 실시예들에서, 이온 밀링 단계 158 후 자기 메모리가 대기 환경의 노출 없이, 캐핑막이 증착될 수 있다.
방법(150)은 자기 소자의 제조가 완성될 때까지 계속될 수 있다. 몇몇 실시예들에서, 방법(150)은 자기 접합막들의 일부를 제거하여, 자기 접합을 정의하는 것을 완성하는 것을 포함한다. 방법(150)은 구조의 추가 이온 밀링(들) 및/또는 추가 반응성 이온 식각(들)을 수행하는 것을 포함한다. 추가적인 캐핑막들 또한 증착될 수 있다. 이러한 공정들 몇몇 또는 모두가 자기 메모리가 대기 환경에 노출되는 것 없이 수행될 수 있다. 예를 들면, 자기 메모리는 챔버들(102/102'/102", 104/104'/104", 106/106' 및/또는 108/108') 사이를 장치(100/100'/100")의 오픈 없이 이동할 수 있다.
방법(150)은 장치(100, 100' 및/또는 100")의 효과를 공유할 수 있다. 특히, 개선된 성능과, 성능에서의 감소된 차이(variation)를 갖는 자기 메모리들이 제조될 수 있다. 따라서, 방법(150)의 수율이 증가될 수 있다.
도 7은 방법(150_ 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조된 스핀 전달을 사용하여 스위치 가능한 자기 접합(210)을 포함하는 자기 메모리(200)의 예시적인 실시예를 도시한다. 더욱 명확하게, 도 7은 스케일(scale)에 맞지 않는다. 자기 메모리는 기판(201)을 포함하며, 제조된 자기 메모리 내의 추가적인 요소들을 포함할 수 있다. 예를 들면, 트랜지스터(transistor)와 같은 선택 소자, 도전 라인들 및/또는 다른 구조들이 기판에 형성될 수 있다. 자기 접합(210)은 시드막(들, 212), 피고정막(214), 비자성 스페이서막(216), 자유막(218), 선택적 제2 비자성 스페이서막(220), 선택적 제2 피고정막(222) 및 캐핑막(224)을 포함한다. 도시된 실시예에서, 피고정막(214)은 자기-피고정되고(self-pinned), 그래서 외부 고정막(external pinning layer)이 필요하지 않다. 그러나, 다른 실시예들에서, AFM막들과 같은 고정막(들)은, 피고정막들(214, 222)의 자기 모멘트를 고정시키기 위하여 제공될 수 있다. 일반적으로, 피고정막들(214, 222)의 자기 모멘트가 면 내(plane)에 있는 경우, 고정막(들)이 사용될 수 있으나, 피고정막들(214, 222)의 자기 모멘트가 면과 수직일 때는 사용되지 않을 것이다. 또한, 자기 접합(210)은, 자기 접합(200)을 통해 쓰기 전류가 흐를 때 자유막(218)이 안정된 자기 상태들 사이에서 스위치될 수 있도록 구성된다. 그래서, 자유막(218)은 스핀 전달 토크를 사용하여 스위치 가능할 수 있다. 두 개의 피고정막들(214, 222)과 두 개의 비자성 스페이서막들(216, 220)이 도시되었지만, 다른 실시예에서 단지 하나의 비자성 스페이서막(216 또는 220)과 하나의 피고정막(214 또는 222)이 포함될 수 있다.
비자성 스페이서막들(216 및/또는 220)은 터널링 배리어막, 도전체들, 또는 다른 구조들일 수 있다. 이 때, 자유막(218)과 피고정막들(214 및/또는 222) 사이에 자기저항이 나타난다. 비자성 스페이서막들(216, 220)은 유사한 구조를 가질 필요는 없다. 예를 들면, 두 개의 막들(216, 220) 모두가 터널링 배리어들일 수 있거나, 하나는 터널링 배리어이고 다른 하나는 도전체일 수 있다. 다른 실시예들에서, 비자성 스페이서막들(216, 220)은 결정성 MgO 터널링 배리어막이다. 그러한 실시예들에서, MgO 시드막(204)은 자기 접합(200)의 TMR 및 다른 특성들을 개선하기 위하여 적용될 수 있다. MgO 시드막의 존재는 터널링 배리어막(220)의 결정 구조를 개선시킨다고 가정되고 있다.
단일막들로 도시되었지만, 자유막(218) 및/또는 피고정막(들, 212 및/또는 222)은 다층막들(multiple layers)을 포함할 수 있다. 예를 들면, 막들(214, 218, 222)의 하나 이상은, Ru과 같은 박막들을 통해 반강자성이거나 강자성으로 연결된 자기막들을 포함하는 SAF일 수 있다. SAF에서, Ru 또는 다른 물질의 박막(들)이 삽입된 다층 자기막들이 사용될 수 있다. 막들(214, 218, 222)의 하나 이상은 다른 다층막을 가질 수 있다. 도 7에 자화가 도시되어 있지 않지만, 자유막(218) 및/또는 피고정막(들, 230) 각각은, 면 외 자기 소거 에너지(out-of-plane demagnetization energy)를 초과하는 수직 이방성 에너지(perpendicular anisotropy energy)를 가질 수 있다. 그래서, 자유막(210) 및/또는 피고정막들(212, 222) 각각은 면에 대하여 수직 방향의 자기 모멘트들을 가질 수 있다. 다른 실시예들에서, 막들(214, 218 및/또는 220)의 자기 모멘트들은 각각 면 내에 있다. 자유막(218), 피고정막(214) 및/또는 피고정막(222)의 자기 모멘트들의 다른 방향들이 가능하다.
자기 접합(210)이 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조될 수 있기 때문에, 방법(150) 및/또는 장치(100, 100' 및/또는 100")의 효과들을 획득할 수 있다. 특히, 자기 접합(210)은 성능을 향성시키고, 그리고/또는 성능에서의 차이를 감소시킬 수 있다. 게다가, 제조 방법(150)은 자기 접합(210)의 감소된 임계 치수(critical dimension)를 허용할 수 있다. 예를 들면, 자기 접합(210)은 20nm이하의 지름(또는 가장 작은 임계 치수)을 가질 수 있다. 추가적으로, 메모리(200)는 인접한 자기 접합들(210) 사이에서의 200nm 이하의 더 작은 간격(예를 들면, 열 또는 축의 피치)을 가질 수 있다. 몇몇 실시예들에서, 피치는 100nm보다 크지 않다. 몇몇의 그러한 실시예들에서, 피치는 90nm보다 크지 않다. 도시된 실시예에서, 단계 160의 캐핑막은 생략되거나 제공되지 않는다. 그래서, 상기 기재된 효과에 추가적으로, 더 밀도 있는 메모리(more dense memory)가 제공될 수 있다.
도 8은 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조될 수 있는 스핀 전달을 사용하는 스위치 가능한 자기 접합(210')을 포함하는 자기 메모리의 예시적 실시예를 도시한다. 명확하게, 도 8은 스케일에 맞지 않는다. 자기 메모리(200')는 자기 메모리(200)와 유사한다. 자기 메모리(200')는 장치(100, 100' 및 100") 및 방법(150)의 내용 내에서 기술된다. 기판(201') 및 자기 접합(210')은 기판(201) 및 자기 접합(210)과 각각 유사하다. 따라서, 유사한 막들은 유사한 도면 부호를 붙인다. 자기 접합(210')은, 막들(212, 214, 216, 218, 220, 222, 224)과 각각 유사한 선택적 시드막(212'), 피고정막(214'), 비자성 스페이서막(216'), 자유막(218'), 다른 비자성 스페이서막(220'), 피고정막(222') 및 캐핑막(224')을 포함한다. 그래서, 추가적 시드막(212'), 피고정막(214'), 반자성 스페이서막(216'), 자유막(218'), 다른 반자성 스페이서막(220'), 피고정막(222') 및 캐핑막(224')의 기하학적, 결정적 구조, 물질(들) 및 특성들은 막들(212, 214, 216, 218, 220, 222, 224)과 각각 유사하다. 더욱이, 기판(201')은 기판(201)과 유사할 수 있다. 두 개의 피고정막들(214', 222')과 두 개의 반자성 스페이서막들(216', 220')이 도시되었지만, 다른 실시예에서, 단지 하나의 반자성 스페이서막(216' 또는 220') 및 하나의 피고정막(214' 또는 222')이 포함될 수 있다.
추가적으로, 자기 접합(210')은 캐핑막(230)을 포함할 수 있다. 캐핑막(230)은, 자기 접합(210')이 완전하게 정의된 후 단계 160에서 증착된다. 그래서 캐핑막(230)은 자기 접합(210')의 측면들을 실질적으로 덮는다. 몇몇 실시예들에서, 캐핑막(230)은 실리콘 질화물, 실리콘 산화물 및/또는 일수 있다. 그러나, 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 접합(210')이 밀링된 후 이온 밀링 및 캡(230) 증착 사이에서, 메모리(200')의 대기 환경에 노출 없이, 캐핑막(230)은, 단계 160에서 증착될 수 있다.
자기 접합(210')은 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조할 수 있기 때문에, 방법(150) 및/또는 장치(100, 100' 및/또는 100")의 효과를 획득할 수 있다. 특히, 자기 접합(210')은 성능을 향상시키고, 성능에서의 차이를 감소시킬 수 있다. 게다가, 제조 방법(150)은 자기 접합(210')의 감소된 임계 치수를 허용할 수 있다. 예를 들면, 자기 접합(210')은 20nm이하의 지름(또는 가장 작은 임계 치수)을 가질 수 있다. 메모리(200')는 인접한 자기 접합들(210') 사이에서의 200nm 이하의 더 작은 간격(예를 들면, 열 또는 축 피치)을 가질 수 있다. 몇몇 실시예들에서, 피치는 100nm보다 크지 않다. 몇몇의 그러한 실시예들에서, 피치는 90nm보다 크지 않다. 그래서, 상기 기재된 효과에 추가적으로, 더 밀도 있는 메모리가 제공될 수 있다.
도 9는 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조될 수 있는 스핀 전달을 사용하는 스위치 가능한 자기 접합(210")을 포함하는 자기 메모리(200")의 예시적 실시예를 도시한다. 명확하게, 도 9는 스케일에 맞지 않는다. 자기 메모리(200")는 자기 메모리(200, 200')와 유사한다. 자기 메모리(200")는 장치(100, 100' 및 100") 및 방법(150)의 내용 내에서 기술된다. 기판(201") 및 자기 접합(210")은 기판(201/201') 및 자기 접합(210/210')과 각각 유사하다. 따라서, 유사한 막들은 유사한 도면 부호를 붙인다. 자기 접합(210")은, 막들(212/212', 214/214', 216/216', 218/218', 220/220', 222/222', 224/224', 230)과 각각 유사한 선택적 시드막(212"), 피고정막(214"), 비자성 스페이서막(216"), 자유막(218"), 다른 비자성 스페이서막(220"), 피고정막(222"), 캐핑막(224") 및 캐핑막(230')을 포함한다. 그래서, 추가적 시드막(212"), 피고정막(214"), 반자성 스페이서막(216"), 자유막(218"), 다른 반자성 스페이서막(220"), 피고정막(222"), 캐핑막(224") 및 캐핑막(230')의 기하학적, 결정적 구조, 물질(들) 및 특성들은 막들(212/212', 214/214', 216/216', 218/218', 220/220', 222/222', 224/224', 230)과 각각 유사하다. 더욱이, 기판(201")은 기판(201/201')과 유사할 수 있다. 두 개의 피고정막들(214", 222")과 두 개의 반자성 스페이서막들(216", 220")이 도시되었지만, 다른 실시예에서, 단지 하나의 반자성 스페이서막(216" 또는 220") 및 하나의 피고정막(214" 또는 222")이 포함될 수 있다.
자기 접합(210")은 캐핑막(230') 및 재증착막(232)을 포함할 수 있다. 더욱 상세하게, 자기 접합(210")은 단계 158을 통해 부분적으로 밀링되고, 단계 160에서 캐핑막(230')이 증착된다. 도시된 실시예에서, 자기 접합(210")은 단계 158에서, 반자성 스페이서막(216") 및 피고정막(214") 사이의 계면에 이르기까지 밀링된다. 그러나, 다른 실시예에서, 밀링은 다른 막 또는 다른 계면에서 종료될 수 있다. 그러고 나서, 자기 접합(210")의 정의가 완성된다. 예를 들면, 추가 이온 밀링(들) 및/또는 반응성 이온 식각(들)이 수행될 수 있다. 그러나, 막들(214", 212")의 일부를 제거하는 동안, 재증착막(232)이 형성된다.
자기 접합(210")은 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조할 수 있기 때문에, 방법(150) 및/또는 장치(100, 100' 및/또는 100")의 효과를 획득할 수 있다. 특히, 자기 접합(210")은 성능을 향상시키고, 성능에서의 차이를 감소시킬 수 있다. 게다가, 제조 방법(150)은 자기 접합(210")의 감소된 임계 치수를 허용할 수 있다. 예를 들면, 자기 접합(210")은 20nm이하의 지름(또는 가장 작은 임계 치수)을 가질 수 있다. 메모리(200")는 인접한 자기 접합들(210") 사이에서의 200nm 이하의 더 작은 간격(예를 들면, 열 또는 축 피치)을 가질 수 있다. 몇몇 실시예들에서, 피치는 100nm보다 크지 않다. 몇몇의 그러한 실시예들에서, 피치는 90nm보다 크지 않다. 그래서, 상기 기재된 효과에 추가적으로, 더 밀도 있는 메모리가 제공될 수 있다.
도 10은 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조될 수 있는 스핀 전달을 사용하는 스위치 가능한 자기 접합(210''')을 포함하는 자기 메모리(200''')의 예시적 실시예를 도시한다. 명확하게, 도 10은 스케일에 맞지 않는다. 자기 메모리(200''')는 자기 메모리(200, 200', 200")와 유사한다. 자기 메모리(200''')는 장치(100, 100' 및 100") 및 방법(150) 내용 내에서 기술된다. 기판(201''') 및 자기 접합(210''')은 기판(201/201'/201") 및 자기 접합(210/210'/210")과 각각 유사하다. 따라서, 유사한 막들은 유사한 도면 부호를 붙인다. 자기 접합(210''')은, 막들(212/212'/212", 214/214'/214", 216/216'/216", 218/218'/218", 220/220'/220", 222/222'/222", 224/224'/224", 230/230', 232)과 각각 유사한 선택적 시드막(212'''), 피고정막(214'''), 비자성 스페이서막(216'''), 자유막(218'''), 다른 비자성 스페이서막(220'''), 피고정막(222'''), 캐핑막(224'''), 캐핑막(230'') 및 재증착막(232)을 포함한다. 그래서, 추가적 시드막(212'''), 피고정막(214'''), 반자성 스페이서막(216'''), 자유막(218'''), 다른 반자성 스페이서막(220'''), 피고정막(222'''), 캐핑막(224'''), 캐핑막(230") 및 재증착막(232')의 기하학적, 결정적 구조, 물질(들) 및 특성들은 막들(212/212'/212", 214/214'/214", 216/216'/216", 218/218'/218", 220/220'/220", 222/222'/222", 224/224'/224", 230/230', 232)과 각각 유사하다. 더욱이, 기판(201''')은 기판(201/201'/201")과 유사할 수 있다. 두 개의 피고정막들(214''', 222''')과 두 개의 반자성 스페이서막들(216''', 220''')이 도시되었지만, 다른 실시예에서, 단지 하나의 반자성 스페이서막(216''' 또는 220''') 및 하나의 피고정막(214''' 또는 222''')이 포함될 수 있다.
자기 접합(210''')은 캐핑막(230"), 재증착막(232') 및 추가 캐핑막(234)을 포함할 수 있다. 더욱 상세하게, 자기 접합(210''')은 단계 158을 통해 부분적으로 밀링되고, 단계 160에서 캐핑막(230")이 증착된다. 도시된 실시예에서, 자기 접합(210''')은 단계 158에서, 반자성 스페이서막(216''') 및 피고정막(214''') 사이의 계면에 이르기까지 밀링된다. 그러나, 다른 실시예에서, 밀링은 다른 막 또는 다른 계면에서 종료될 수 있다. 그러고 나서, 자기 접합(210''')의 정의가 완성된다. 예를 들면, 추가 이온 밀링(들) 및/또는 반응성 이온 식각(들)이 수행될 수 있다. 그러나, 막들(214''', 212''')의 일부를 제거하는 동안, 재증착막(232')이 형성된다. 그리고 나서, 추가적 캐핑막(234)이 증착된다.
자기 접합(210''')은 방법(150) 및/또는 장치(100, 100' 및/또는 100")를 사용하여 제조할 수 있기 때문에, 방법(150) 및/또는 장치(100, 100' 및/또는 100")의 효과를 획득할 수 있다. 특히, 자기 접합(210''')은 성능을 향상시키고, 성능에서의 차이를 감소시킬 수 있다. 게다가 제조 방법(150)은 자기 접합(210''')의 감소된 임계 치수를 허용할 수 있다. 예를 들면, 자기 접합(210''')은 20nm이하의 지름(또는 가장 작은 임계 치수)을 가질 수 있다. 메모리(200''')는 인접한 자기 접합들(210''')사이에서의 200nm 이하의 더 작은 간격(예를 들면, 열 또는 축 피치)을 가질 수 있다. 몇몇 실시예들에서, 피치는 100nm보다 크지 않다. 몇몇의 그러한 실시예들에서, 피치는 90nm보다 크지 않다. 그래서, 상기 기재된 효과에 추가적으로, 더 밀도 있는 메모리가 제공될 수 있다.
도 11은 자기 메모리에서 자기 접합을 제조하기 위한 방법(170)의 예시적 실시예를 도시한다. 간단하게, 몇몇 단계들은 생략되거나, 결합되거나, 삽입되거나 다른 순서로 수행될 수 있다. 방법(170)은 장치 (100")의 내용 내에서 기술된다. 그러나, 방법(170)은 장치(100, 110')와 같은 다른 장치 및/또는 다른 유사한 장치에서 사용될 수 있다. 더욱이, 방법(150)은 자기 메모리들의 제조에 포함될 수 있다. 그리고 방법(150)은 STT-RAM 또는 자기 메모리의 제조에 사용될 수 있다. 도 12 내지 도 16은 방법(170)을 사용하는 제조 동안의 자기 메모리(250)의 예시적 실시예를 도시하는 다이어그램들이다. 명확하게, 도 12 내지 도 16은 스케일에 맞지 않고, 메모리(250)의 일부가 생략된다. 방법(170) 및 소자(250) 또한 특별한 막들의 내용 내에서 기술된다. 그러나, 몇몇 실시예들에서, 상기 막들은 다층의 서브막들(multiple sublayers)을 포함할 수 있다. 쓰기 전류가 자기 접합을 통해 흐를 때, 제조된 자기 접합은 다수의 안정된 자기 상태들 사이에서 스위치 가능할 수 있다.
단계 172를 통해, 자기 접합막들이 제공된다. 단계 172는 목적하는 두께로 목적하는 물질들이 증착되는 것을 포함한다. 단계 172는 시드막, 고정막(예컨대, 반강자성체), 피고정막, 비자성 스페이서막 및 자유막의 증착을 포함한다. 몇몇 실시예들에서, 단계 172는 단일 피고정막, MgO와 같은 배리어막, 및 자유막을 제공하는 것을 포함한다. 몇몇 실시예들에서, 단계 172는 또한 MgO와 같은 제2 배리어막, 및 제2 피고정막을 증착하는 것을 포함한다. 제1 및 제2 고정막들이 또한 증착될 수 있다. 피고정막(들) 및/또는 자유막은 SAF일 수 있다. 추가적으로 자유막 및/또는 피고정막에 인접한 CoFeB와 같은 높은 스핀 분극막들(high spin polarization layers) 또한 제공될 수 있다. 그래서, 단계 172는 단계 152와 유사하다.
단계 174를 통해 하드 마스크막이 제공된다. 하드 마스크는 예를 들면, 텅스텐(W), 탄탈륨(Ta) 또는 다른 막을 포함할 수 있다. 단계 174는 자기 접합막들 상에 하드 마스크막을 블랭킷(blanket) 증착하는 것을 포함할 수 있다. 그러므로, 단계 174는 방법(150)의 단계 154와 유사하다. 단계 172 및 단계 174는 장치(100")의 예를 들면 증착 챔버(108')에서 수행될 수 있다.
단계 176을 통해, 반응성 이온 식각을 사용하여 하드 마스크막으로부터 하드 마스크를 형성한다. 단계 176의 반응성 이온 식각은 RIE 챔버(102")에서 수행될 수 있다. 단계 176에서 수행된 반응성 이온 식각은 1mTorr의 압력에서 반응 가스들을 사용할 수 있다. 도 12는 단계 176을 수행한 후의 자기 메모리(250)를 도시한다. 그래서, 기판(251)은 선택적 시드막(262), 피고정막(264), 높은 스핀 분극 CoFeB막(266), 비자성 스페이서막(268), 자유막(270), 제2 비자성 스페이서막(272), 제2 높은 스핀 분극 CoFeB막(274), 피고정막(276) 및 캐핑막(278) 아래에 있다. 이러한 막들(262, 264, 268, 270, 272 및 274)은 자기 접합(210/210'/210"/210''')의 막들(212/212'/212''/212''', 214/214'/214''/214''', 216/216'/216''/216''', 218/218'/218''/218''', 220/220'/220''/220''', 222/222'/222''/222''' 및 224/224'/224''/224''')과 각각 유사하다. 또한, 하드 마스크(252)가 도시된다. 하드 마스크(252)는 자기 접합들(260)을 형성하는데 사용된다. 자기 접합들(260)은 메모리에서, 임계 치수(d) 및 피치(p)를 갖는다. 하드 마스크(252)는 RIE 챔버(102")에서 수행되는 반응성 이온 식각을 사용하여 단일막으로부터 형성된다.
단계 178을 통해, 반응성 이온 식각을 수행한 후, 자기 메모리(250)는 RIE 챔버(102")로부터 이온 밀링 챔버(104")로 이송되고, 부분적으로 이온 밀링된다. 상기 이송은 자기 메모리(250)가 대기 환경에 노출되지 않고 성취된다. 그래서 이송은 진공에서, 비활성 가스 존재 하에서 또는 다른 유사한 방식에서 이루어질 수 있다. 이온 밀링은 자기 메모리(250)의 표면으로부터 경사지게 수행된다. 일반적으로 이러한 경사는 20°이다. 도시된 실시예에서, 자기 접합은 부분적으로 정의된다. 그래서, 자기 접합을 위하여 단계 172에서 제공된 막들(262, 264, 266, 268, 270, 272, 274, 276 및 278)의 일부만이 단계 178을 통해 밀링된다. 단계 178의 이온 밀링은, 반응성 이온 식각 및 이온 밀링 사이에서 대기 환경에 기판(및 형성된 자기 접합 260)의 노출 없이 수행된다.
단계 180을 통해 캐핑막이 증착된다. 캐핑막은 절연물일 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 알루미늄 산화물이 사용될 수 있다. 이온 밀링 단계 후에, 이온 밀링 단계 178 후 대기 환경에 자기 메모리의 노출 없이 캐핑막이 증착된다. 예를 들면, 자기 메모리(250)는 이온 밀링 챔버(104")로부터 증착 챔버(108')로 이송될 수 있고, 증착 챔버(108')에서 캐핑막이 증착된다. 도 13은 단계 180을 수행한 후의 자기 메모리(250)를 도시한다. 도시된 실시예에서, 캐핑막(278') 및 피고정막(276')이 정의된다. 추가적으로, 캐핑막(280)이 증착된다.
단계 182를 통해 대기 환경에서 자기 메모리(250)의 노출 없이, 추가적인 반응성 이온 식각이 수행된다. 단계 182는 자기 메모리(250)를 증착 챔버(108')으로부터 RIE 챔버(102")로 이송하여 수행될 수 있다. 상기 이송은 진공 하에서, 비활성 가스 존재 하에서 또는 다른 유사한 방식에서 수행된다. 도 14는 단계 182를 수행한 자기 메모리(250)를 도시한다. 그래서, 막들(268', 270', 272', 274')은 자기 접합(260)을 위하여 정의된다. 추가적으로 재증착막(282)이 자기 접합(260)의 측면들 상에 형성된다.
그러고 나서, 단계 184를 통해 자기 메모리는 다시 이온 밀링된다. 이온 밀링은 자기 메모리(250)가 대기 환경에 노출되는 것 없이 수행된다. 단계 184는 자기 메모리(250)를 RIE 챔버(102")로부터 이온 밀링 챔버(104")로 이송시켜 수행될 수 있다. 상기 이송은 진공 하에서, 비활성 가스의 존재 하에서, 또는 다른 유사한 방식에서 수행될 수 있다. 도 15는 단계 184를 수행한 후의 자기 메모리(250)를 도시한다. 그래서, 막들(266', 264, 262')이 정의된다. 그래서 자기 접합(260)이 형성된다.
단계 186을 통해 캐핑막이 증착된다. 캐핑막은 절연물일 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 알루미늄 산화물이 사용될 수 있다. 이온 밀링 단계 184 후에, 자기 메모리를 대기 환경에 노출 없이, 캐핑막이 증착된다. 예를 들면, 자기 메모리(250)가 이온 밀링 챔버(104")에서 증착 챔버(108')로 이동될 수 있으며, 증착 챔버(108')에서 캐핑막이 증착된다. 도 16은 단계 186을 수행한 후의 자기 메모리(250)를 도시한다. 캐핑막(284)이 증착된다. 결과적으로, 자기 메모리(250)가 대기 환경에 노출되더라도 자기 접합들(260)은 대기 환경에 노출되지 않는다. 자기 메모리(250)가 자기 접합들(260)에 손상 없이 장치(100")로부터 제거된다. 도시된 실시예에서, 이후에 정의되는 막들은, 캐핑막(280/280') 및 재증착막(282/282')의 존재에 의해, 더 큰 임계 치수를 갖는다. 다른 실시예들에서, 재증착막(282/282') 및/또는 캐핑막(280/280')의 일부 또는 전부가 단계들 사이에서 제거될 수 있다.
단계 186에 의해 자기 접합들(260)이 완전하게 정의되지 않는다면, 단계 182, 184 및 186을 반복하여 자기 접합들(260)을 완전하게 정의한다. 그래서, 자기 접합들(260)은 반응성 이온 식각(들), 이온 밀링(들) 및 캐핑막들의 증착의 조합을 포함하는 하이브리드 공정(hybrid process)을 사용하여 정의될 수 있다.
방법 170을 사용하여, 자기 접합들(260)이 형성될 수 있다. 자기 접합들(260)이 자기 메모리(250)가 대기 환경에 노출 없이 정의되기 때문에, 자기 접합들(260)의 손상이 감소될 수 있다. 예를 들면, 재증착막(282)이 대기 환경에 노출되지 않아서 HF, HCl 또는 유사한 화합물들의 형성이 감소되거나 제거될 수 있다. 자기 접합들(260)을 정의한 후, 캐핑막(284)은 재증착막(282')을 감쌀 수 있다. 그래서, 자기 접합들(260)에 대한 추가적 손상을 방지할 수 있다. 그래서, 자기 접합들(260)의 성능이 향상되고, 방법에 위한 수율이 개선될 수 있다. 게다가, 더 작은 임계 치수 및/또는 더 작은 피치를 갖는 자기 접합들이 성취될 수 있다. 예를 들면, 임계 치수는 20nm이하 일 수 있다. 몇몇 실시예들에서, 피치는 200nm이하일 수 있다. 몇몇의 그러한 실시예에서, 피치는 100nm 이하일 수 있다.
도 17은 저장 셀(들)의 메모리 요소(들)에서 자기 접합들을 사용하는 메모리의 예시적 실시예를 도시한다. 자기 접합들(200, 200', 200", 200''', 260)은 자기 메모리에서 사용될 수 있다. 도 17은 메모리(300)와 같은 것의 예시적인 실시예이다. 자기 메모리(300)는 워드 라인 선택 드라이버(word line select driver, 304)뿐만 아니라 읽기/쓰기 컬럼 선택 드라이버(reading/writing column select driver, 302, 309)를 포함한다. 메모리(300)의 저장 영역은 자기 저장 셀들(310, storage cells)을 포함한다. 각 자기 메모리 셀은 적어도 하나의 자기 접합(312) 및 적어도 하나의 선택 소자(314)를 포함한다. 몇몇 실시예들에서, 선택 소자(314)는 트랜지스터이다. 자기 접합들(312)은 하나 이상의 자기 접합들(200, 200', 200", 200''' 및/또는 260)을 포함할 수 있다. 하나의 자기 접합(312)이 셀(310) 마다 도시되었지만, 다른 실시예들에서, 셀 마다 다른 수량의 자기 접합들(312)이 제공될 수 있다.
자기 접합들(312)은 방법(150 및/또는 170)을 사용하여 형성되고, 장치(100, 100' 또는 100")를 사용하여 형성될 수 있다. 그래서, 자기 메모리(300)의 피치 및 셀 사이즈가 감소될 수 있다. 결국, 더 밀한 밀도 자기 메모리(300)가 형성될 수 있다. 게다가, 자기 접합들(310)이 덜 손상되기 때문에, 자기 메모리들(300)에 대한 수율이 증가할 것이다.
자기 접합들을 제공하는 방법 및 장치와 자기 접합들을 포함하는 메모리를 기술한다. 방법 및 시스템은 도시된 예시적인 실시예들과 함께 기술되고, 당해 기술에서 통상의 기술자는 실시예들에 대한 다양한 변형들을 용이하게 인식하며, 변형들은 방법 및 시스템의 사상 및 범위 내에 있다. 따라서, 많은 변형들은 당업자에 의해 첨부된 청구항들의 사상 및 범위로부터 벗어나지 않으면 만들어질 수 있다.
102: RIE 챔버
104: 이온 밀링 챔버
106: 인터락 챔버
108: 증착 챔버
110: 진공 시스템

Claims (27)

  1. 기판 상에 다수의 자기 접합들을 포함하는 자기 메모리를 제조를 위해 사용되는 장치에 있어서,
    반응성 이온 식각 챔버; 및
    이온 밀링 챔버를 포함하되,
    상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버가 연결됨으로써, 상기 자기 메모리가 상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버 사이를 대기 환경에 노출됨 없이 이동 가능한 장치.
  2. 제1항에 있어서,
    상기 반응성 이온 식각 챔버 및 상기 이온 밀링 챔버와 연결되는 인터락 챔버를 더 포함하되,
    상기 인터락 챔버는 상기 대기 환경으로부터 고립될 수 있으며, 상기 자기 메모리를 상기 반응성 이온 식각 챔버와 상기 이온 밀링 챔버의 사이에서 상기 대기 환경에 노출되지 않고 이동하도록 허용하는 장치.
  3. 제2항에 있어서,
    적어도 상기 이온 밀링 챔버와 연결되는 증착 챔버를 더 포함하되,
    상기 자기 메모리는 상기 이온 밀링 챔버와 상기 증착 챔버의 사이를 이동할 수 있는 장치.
  4. 제3항에 있어서,
    상기 증착 챔버는 상기 반응성 이온 식각 챔버와 연결되며, 상기 자기 메모리는 상기 증착 챔버 및 상기 반응성 이온 식각 챔버 사이를, 상기 대기 환경에 노출되지 않고 이동할 수 있는 장치.
  5. 자기 메모리에서의 사용을 위한 기판 상의 적어도 하나의 자기 접합을 제공하는 방법으로, 상기 자기 접합은 쓰기 전류가 상기 자기 접합을 통해 흐를 때 다수의 안정된 자기 상태들 사이에서 스위치 가능하도록 배치되며,
    상기 적어도 하나의 자기 접합을 위한 다수의 자기 접합막들을 제공하는 것;
    상기 다수의 자기 접합막들 상에 하드 마스크막을 제공하는 것;
    반응성 이온 식각을 사용하여 상기 하드 마스크막으로부터 하드 마스크를 형성하는 단계; 및
    상기 반응성 이온 식각을 수행한 후, 상기 자기 메모리의 대기 환경에의 노출 없이, 상기 다수의 자기 접합막들을 이온 밀링하는 것을 포함하되,
    상기 다수의 자기 접합막들을 이온 밀링하는 것은 상기 적어도 하나의 자기 접합의 각각의 적어도 일부를 정의하는 방법.
  6. 제5항에 있어서,
    상기 다수의 자기 접합막들의 이온 밀링 후, 상기 적어도 하나의 자기 접합 상에 캐핑막을 제공하는 것을 더 포함하되,
    상기 다수의 자기 접합막들을 이온 밀링 단계 후, 상기 자기 메모리가 대기 환경에 노출되지 않은 방법.
  7. 제6항에 있어서,
    상기 다수의 자기 접합막들을 이온 밀링하는 단계는 상기 적어도 하나의 자기 접합을 정의하는 방법.
  8. 제6항에 있어서,
    상기 이온 밀링 단계는 상기 적어도 하나의 자기 접합의 각각의 일부만을 정의하며,
    상기 캐핑막을 제공하는 단계 후에, 상기 자기 메모리를 상기 대기 환경에 노출 없이, 적어도 한 번의 추가 반응성 이온 식각을 수행하는 것을 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 다수의 자기 접합막들은 제1 기준막, 제1 배리어막, 자유막, 제2 배리어막 및 제2 자유막을 포함하되,
    상기 이온 밀링 단계는 상기 제2 기준막을 한정하며,
    상기 적어도 한 번의 추가 반응성 이온 식각은 상기 제2 배리어막, 상기 자유막 및 상기 제1 배리어막의 적어도 일부를 한정하는 방법.
  10. 제8항에 있어서,
    상기 적어도 한 번의 추가 반응성 이온 식각을 수행한 후, 적어도 한 번의 추가 이온 밀링을 수행하는 것을 더 포함하되,
    상기 적어도 한 번의 추가 이온 밀링은, 상기 적어도 한 번의 추가 반응성 이온 식각을 수행한 후 상기 자기 메모리가 대기 환경에 노출되지 않고, 적어도 하나의 자기 접합의 추가적 일부를 한정하는 것을 포함하는 방법.
  11. 제9항에 있어서,
    상기 적어도 한 번의 추가 이온 밀링 공정 후 적어도 한 번의 캐핑막을 제공하는 것을 더 포함하되,
    상기 적어도 한 번의 추가 이온 밀링을 제공하는 단계 후 상기 자기 메모리는 대기 환경에 노출되지 않는 방법.
  12. 피고정막;
    비자성 스페이서막; 및
    자유막을 포함하되,
    상기 비자성 스페이서막은 상기 피고정막 및 상기 자유막 사이에 배치되며, 상기 자유막은 20nm 이하의 폭을 가지며,
    쓰기 전류가 상기 자기 접합을 통해 흐를 때 상기 자유막은 다수의 안정한 자성 상태들 사이에서 스위치 가능하도록, 상기 자기 접합이 구성되는 자기 메모리에서 사용되는 자기 접합.
  13. 제12항에 있어서,
    상기 자기 접합은 다수의 측면들을 포함하되,
    상기 비자성 스페이서막 및 상기 자유막에 대응되는 상기 다수의 측면들의 적어도 일부를 덮는 제1 캐핑막을 더 포함하는 자기 접합.
  14. 제13항에 있어서,
    상기 제1 캐핑막, 및 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함하는 자기 접합.
  15. 제14항에 있어서,
    상기 재증착막을 덮는 제2 캐핑막을 더 포함하는 자기 접합.
  16. 제13항에 있어서,
    추가 비자성 스페이서막; 및
    추가 피고정막을 더 포함하되,
    상기 추가 비자성 스페이서막은 상기 자유막 및 상기 추가 피고정막 사이에 배치되는 자기 접합.
  17. 제16항에 있어서,
    상기 제1 캐핑막은 상기 추가 피고정막, 상기 추가 비자성 스페이서막, 상기 자유막 및 상기 비자성 스페이서막에 대응되는 다수의 측면들의 일부를 덮는 자기 접합.
  18. 제17항에 있어서,
    상기 추가 비자성 스페이서막 및 상기 피고정막 사이의 CoFeB막; 및
    상기 제1 캐핑막 및 상기 CoFeB막에 대응되는 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함하는 자기 접합.
  19. 다수의 자기 저장 셀들; 및
    다수의 비트 라인을 포함하되,
    상기 다수의 자기 저장셀들의 각각은 폭을 갖는 적어도 하나의 자기 접합을 포함하고, 상기 적어도 하나의 자기 접합은 피고정막, 비자성 스페이서막, 및 자유막을 포함하되, 상기 비자성 스페이서막은 상기 피고정막 및 상기 자유막 사이에 배치되고,
    쓰기 전류가 상기 자기 접합을 통해 흐를 때, 상기 자유막이 다수의 안정된 자성 상태들 사이에서 스위치 가능하도록 상기 자기 접합은 구성되며, 상기 폭은 20nm 이하인 자기 메모리.
  20. 제19항에 있어서,
    상기 다수의 자기 저장 셀들은 다수의 컬럼들을 포함하는 어레이를 형성하되, 상기 컬럼은 200nm이하의 피치를 갖는 자기 메모리.
  21. 제20항에 있어서,
    상기 피치는 100nm이하인 자기 메모리.
  22. 제19항에 있어서,
    상기 적어도 하나의 자기 접합의 각각은 다수의 측면들을 포함하며,
    상기 적어도 하나의 자기 접합의 각각은, 상기 비자성 스페이서막 및 상기 자유막에 대응되는 다수의 측면들의 적어도 일부를 덮는 제1 캐핑막을 더 포함하는 자기 메모리.
  23. 제22항에 있어서,
    상기 제1 캐핑막 및 상기 적어도 하나의 자기 접합의 각각의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함하는 자기 메모리.
  24. 제23에 있어서,
    상기 적어도 하나의 자기 접합의 각각은, 상기 재증착막을 덮는 제2 캐핑막을 더 포함하는 자기 메모리.
  25. 제24항에 있어서,
    상기 적어도 하나의 자기 접합의 각각은, 추가 비자성 스페이서막 및 추가 피고정막을 더 포함하되,
    상기 추가 비자성 스페이서막은 상기 자유막 및 상기 추가 피고정막 사이에 배치되는 자기 메모리.
  26. 제25항에 있어서,
    상기 제1 캐핑막은, 상기 추가 피고정막, 상기 추가 비자성 스페이서막, 상기 자유막 및 상기 비자성 스페이서막에 대응되는 다수의 측면들의 영역을 덮는 자기 메모리.
  27. 제26항에 있어서,
    상기 적어도 하나의 자기 접합의 각각은,
    상기 추가 비자성 스페이서막 및 상기 피고정막 사이의 CoFeB막; 및
    상기 제1 캐핑막과 상기 CoFeB막에 대응되는 상기 자기 접합의 다수의 측면들의 추가 영역을 덮는 재증착막을 더 포함하는 자기 메모리.
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