KR20140011459A - Solar cell and method for manufacturing the same - Google Patents

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양두환
양주홍
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Abstract

According to the present invention, a method for manufacturing a solar cell includes a step of preparing a semiconductor substrate; a step of forming a first layer including a first impurity of a first conductivity type in the semiconductor substrate; a step of forming an insulating layer on the first layer; and a step of forming a first electrode paste including a second impurity of the first conductivity type on the insulating layer; and a thermal process step of forming a first electrode by sintering the first electrode paste. In the thermal process step, a first impurity layer is formed while the first electrode penetrates the insulating layer. The first impurity layer has a first part of which doping concentration is higher than that of the first layer by diffusing the second impurity to the semiconductor substrate, and a second part of which doping concentration is lower than that of the first part.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 선택적 구조의 불순물층을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly to a solar cell and a method for manufacturing the same comprising an impurity layer of a selective structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 광전 변환을 일으킬 수 있도록 불순물층을 형성하여 pn 접합 등을 형성하고, n형 불순물층 및/또는 p형 불순물층에 연결되는 전극을 형성한다. 이러한 불순물층의 특성을 향상하기 위하여 불순물층 내부에 주입되는 불순물의 양을 서로 다르게 하는 구조가 제안되었다. 그런데, 이러한 구조의 불순물층을 형성하기 위하여 특수한 마스크를 사용하거나 불순물 주입 공정을 여러 번 수행하여야 하는 등 공정이 복잡하며 생산성이 낮은 문제가 있었다. In such a solar cell, an impurity layer is formed so as to cause photoelectric conversion to form a pn junction and the like, and an electrode connected to an n-type impurity layer and / or a p-type impurity layer is formed. In order to improve the characteristics of the impurity layer, a structure in which the amount of impurities injected into the impurity layer is different from each other has been proposed. However, in order to form an impurity layer having such a structure, a process is complicated and productivity is low, such as using a special mask or performing impurity injection processes several times.

본 발명의 실시예는 개선된 구조를 가지는 불순물층을 간단한 공정에 의하여 형성할 수 있는 태양 전지의 제조 방법을 제공하고자 한다. An embodiment of the present invention is to provide a method for manufacturing a solar cell that can form an impurity layer having an improved structure by a simple process.

또한, 본 발명의 실시예는 불순물층과 전극과의 얼라인 특성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다. In addition, an embodiment of the present invention is to provide a method for manufacturing a solar cell that can improve the alignment characteristics of the impurity layer and the electrode.

본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 제1 도전형을 가지는 제1 불순물을 포함하는 제1 층을 형성하는 단계; 상기 제1 층 위에 절연막을 형성하는 단계; 상기 절연막 위에 상기 제1 도전형을 가지는 제2 불순물을 포함하는 제1 전극용 페이스트를 형성하는 단계; 및 상기 제1 전극용 페이스트를 소성하여 제1 전극을 형성하는 열처리 단계를 포함한다. 상기 열처리 단계에서는, 상기 절연막을 관통하여 상기 제1 전극을 형성하면서 상기 반도체 기판으로 상기 제2 불순물을 확산시켜 상기 제1 층보다 높은 도핑 농도를 가지는 제1 부분을 형성하고 나머지 상기 제1 층이 상기 제1 부분보다 낮은 도핑 농도의 제2 부분을 이루도록 하여 제1 불순물층 형성한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: preparing a semiconductor substrate; Forming a first layer including a first impurity having a first conductivity type in the semiconductor substrate; Forming an insulating film on the first layer; Forming a first electrode paste including the second impurity having the first conductivity type on the insulating film; And a heat treatment step of baking the first electrode paste to form a first electrode. In the heat treatment step, the second impurity is diffused into the semiconductor substrate while the first electrode is formed through the insulating layer to form a first portion having a higher doping concentration than the first layer, and the remaining first layer is A first impurity layer is formed by forming a second portion having a lower doping concentration than the first portion.

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되며, 서로 동일한 도전형의 제1 불순물 및 제2 불순물을 포함하여 제1 저항을 가지는 제1 부분과 상기 제1 불순물을 포함하여 상기 제1 저항보다 큰 제2 저항을 가지는 제2 부분을 포함하는 제1 불순물층; 상기 불순물층 위에 형성되는 절연막; 및 상기 절연막을 관통하여 상기 제1 부분에 전기적으로 연결되며, 상기 제2 불순물을 포함하는 제1 전극을 포함한다. A solar cell according to the present embodiment includes a semiconductor substrate; A first portion formed on the semiconductor substrate, the first portion including a first impurity and a second impurity having the same conductivity type, and having a second resistance greater than the first resistance including the first impurity; A first impurity layer comprising two portions; An insulating film formed on the impurity layer; And a first electrode electrically connected to the first portion through the insulating layer and including the second impurity.

본 실시예에 따르면, 전극을 형성하는 단계(즉, 좀더 상세하게는 소성을 위한 열처리 단계)에서 전극에 포함된 제2 불순물을 확산시켜 선택적 구조를 가지는 불순물층을 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있고, 전극과 고농도 도핑부의 얼라인이 정확하게 이루어지도록 할 수 있으며, 전극의 폭을 줄일 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. According to the present exemplary embodiment, an impurity layer having a selective structure may be formed by diffusing a second impurity contained in the electrode in the forming of the electrode (that is, in more detail, a heat treatment step for firing). As a result, the manufacturing process may be simplified, the electrode and the highly doped portion may be aligned accurately, and the width of the electrode may be reduced. Thereby, the efficiency of a solar cell can be improved.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 도시한 부분 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4은 본 발명의 다른 실시예에 따른 태양 전지의 일 예를 도시한 부분 단면도이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. FIG. 1 is a partial cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a partial cross-sectional view showing an example of a solar cell according to another embodiment of the present invention.
5A to 5E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 먼저, 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 설명한 후에 태양 전지의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. First, an example of a solar cell manufactured by the manufacturing method of the solar cell according to an embodiment of the present invention will be described, and then a manufacturing method of the solar cell will be described.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 도시한 부분 단면도이다. 그리고 도 2는 도 1에 도시한 태양 전지의 평면도이다. FIG. 1 is a partial cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention. And FIG. 2 is a plan view of the solar cell shown in FIG.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)에 형성되는 불순물층(20, 30)과, 불순물층(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물층(20, 30)은 에미터층(20)과 후면 전계층(30)을 포함할 수 있고, 전극(24, 34)은 에미터층(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 절연막인 반사 방지막(22), 패시베이션 막(32)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 10, impurity layers 20 and 30 formed in the semiconductor substrate 10, and impurity layers 20 and 30 And electrodes 24 and 34 electrically connected to each other. The impurity layers 20 and 30 may include an emitter layer 20 and a back front layer 30 and the electrodes 24 and 34 may include a first electrode 24 electrically connected to the emitter layer 20, And a second electrode 34 electrically connected to the rear front layer 30. In addition, the solar cell 100 may further include an anti-reflection film 22 and a passivation film 32 as insulating films. This will be explained in more detail.

반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제2 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제2 도전형 불순물은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. The semiconductor substrate 10 may comprise various semiconductor materials, for example silicon containing a second conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the second conductivity type impurity may be n-type, for example. That is, the semiconductor substrate 10 may be formed of single crystal or polycrystalline silicon doped with a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb)

이와 같이 n형의 불순물을 가지는 반도체 기판(10)을 사용하면, 반도체 기판(10)의 전면에 p형의 불순물을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. When the semiconductor substrate 10 having the n-type impurity is used, the emitter layer 20 having the p-type impurity is formed on the entire surface of the semiconductor substrate 10 to form a pn junction. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the rear surface of the semiconductor substrate 10, are collected by the second electrode 34, and the holes move toward the front surface of the semiconductor substrate 10 1 electrode 24, respectively. Thereby, electric energy is generated.

이때, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. In this case, holes having a slower moving speed than electrons may move to the front surface of the semiconductor substrate 10 instead of the rear surface, thereby improving conversion efficiency.

이러한 반도체 기판(10)의 전면 및/또는 후면은, 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. The front surface and / or rear surface of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the front surface of the semiconductor substrate 10 by such texturing and the surface roughness is increased, the reflectance of light incident through the front surface of the semiconductor substrate 10 may be lowered. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased, thereby minimizing the optical loss.

반도체 기판(10)의 전면 쪽에는 제1 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. 그리고 제1 부분(20a)은 제2 부분(20b)보다 큰 두께(또는 정션 깊이)를 가질 수 있다. 일례로, 본 실시예에 의하여 형성된 제1 부분(20a)의 두께가 0.3~1.0㎛이고, 제2 부분(20b)의 두께는 제1 부분(20a)의 두께보다 작을 수 있다. 일례로, 제1 부분(20a)의 두께는 0.5㎛ 이하(일례로, 0.3㎛ 미만)일 수 있다. An emitter layer 20 having a first conductivity type impurity may be formed on the front surface of the semiconductor substrate 10. [ In this embodiment, the emitter layer 20 has a high impurity concentration and a first portion 20a having a relatively low resistance, and a second portion having a relatively high resistance due to a lower impurity concentration than the first portion 20a. It may have 20b. The first portion 20a is formed to be in contact with a part or all (i.e., at least a part of) the first electrode 24. The first portion 20a may have a thickness (or junction depth) greater than that of the second portion 20b. For example, the thickness of the first portion 20a formed by the present embodiment may be 0.3 to 1.0 μm, and the thickness of the second portion 20b may be smaller than the thickness of the first portion 20a. In one example, the thickness of the first portion 20a may be 0.5 μm or less (eg, less than 0.3 μm).

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.  As described above, in the present embodiment, a second portion 20b having a relatively high resistance is formed at a portion corresponding to a portion between the first electrodes 24 to which light is incident, thereby implementing a shallow emitter. Thereby, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 24 by forming the first portion 20a having a relatively low resistance at the portion adjacent to the first electrode 24. [ That is, the emitter layer 20 of this embodiment can maximize the efficiency of the solar cell 100 by the selective emitter structure.

에미터층(20)의 제1 부분(20a)이 제1 도전형을 가지는 제1 불순물(201) 및 제2 부분(20b)을 포함하고, 제2 부분(20b)이 제1 불순물(201)을 포함하고 제2 불순물(202)은 포함하지 않을 수 있다. 여기서, 제1 불순물(201)은 반도체 기판(10)의 전면에 전체적으로 균일한 농도로 도핑된 원소일 수 있다. 제2 불순물(202)은 에미터층(20)에 전기적으로 연결되는 제1 전극(24)에 포함되는 원소로서, 제1 전극(24)을 형성할 때 에미터층(20)으로 확산되어 에미터층(20)에 포함되는 원소이다. 이에 대해서는 제조 방법에서 후술한다. The first part 20a of the emitter layer 20 includes a first impurity 201 and a second part 20b having a first conductivity type, and the second part 20b is used to remove the first impurity 201. And the second impurity 202 may not be included. Here, the first impurity 201 may be an element doped at a uniform concentration on the entire surface of the semiconductor substrate 10. The second impurity 202 is an element included in the first electrode 24 electrically connected to the emitter layer 20. When the first electrode 24 is formed, the second impurity 202 is diffused into the emitter layer 20 to form an emitter layer ( It is an element contained in 20). This will be described later in the manufacturing method.

도면에 도시한 바와 같이, 제1 불순물(201)과 제2 불순물(202)이 서로 다른 물질인 경우에는, 제1 부분(20a)이 제1 불순물(201)과 함께 제2 불순물(202)을 추가로 포함되게 된다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 불순물(201)과 제2 불순물(202)이 서로 동일한 원소일 수도 있다. 이 경우에는 제1 부분(20a)과 제2 부분(20b)에 포함된 원소의 종류에는 차이가 없으며 도핑 농도만 다르게 된다. As shown in the drawing, when the first impurity 201 and the second impurity 202 are different materials, the first portion 20a may form the second impurity 202 together with the first impurity 201. It will be additionally included. However, the present invention is not limited thereto, and the first impurity 201 and the second impurity 202 may be the same element. In this case, there is no difference in the kind of elements included in the first portion 20a and the second portion 20b, and only the doping concentration is different.

제2 도전형인 제1 불순물(201) 및 제2 불순물(202)로는 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. 이때, 제1 불순물(201)로는 반도체 기판(10)의 전면에 전체적으로 도핑하기에 적합한 원소인 보론을 사용할 수 있고, 제2 불순물(202)로는 제1 전극(24)에 포함될 수 있는 도전성 물질인 알루미늄을 사용할 수 있다. 알루미늄은 반도체 기판(10)을 구성하는 실리콘과의 원자 반지름(atomic radius) 차이가 적다. 따라서, 상대적으로 낮은 레이저 강도에서도 에미터층(20)으로 빠르게 확산하여 제1 부분(20a)을 형성할 수 있다. 또한, 원자 반지름 차이가 작아 불합치 전위(misfit dislocation)를 저감시킬 수 있다. 이에 따라 전위 밀도를 낮추어 태양 전지(100)의 효율을 향상할 수 있다. P-type impurities such as boron (B), aluminum (Al), gallium (Ga), and indium (In), which are Group 3 elements, may be used as the first impurity 201 and the second impurity 202 of the second conductivity type. . In this case, as the first impurity 201, boron, which is an element suitable for doping the entire surface of the semiconductor substrate 10, may be used, and the second impurity 202 may be a conductive material that may be included in the first electrode 24. Aluminum can be used. Aluminum has a small difference in atomic radius from silicon constituting the semiconductor substrate 10. Accordingly, the first portion 20a may be formed by rapidly diffusing into the emitter layer 20 even at a relatively low laser intensity. In addition, the difference in atomic radius is small, so that misfit dislocation can be reduced. Accordingly, the dislocation density can be lowered to improve the efficiency of the solar cell 100.

그러나 본 발명이 이에 한정되는 것은 아니며, 보론, 갈륨, 인듐 등을 포함하는 다양한 패시베이션 막이 적용될 수 있으며 이 또한 본 발명의 범위에 속한다. However, the present invention is not limited thereto, and various passivation films including boron, gallium, indium, and the like may be applied, which is also within the scope of the present invention.

제1 불순물(201)의 농도와 제2 불순물(202)의 농도는 원하는 제1 및 제2 부분(20a, 20b)의 저항에 따라 달라질 수 있다. 일례로, 제2 불순물(202)의 농도를 제2 불순물(201)의 농도보다 크게 하여 제1 부분(20a)의 저항을 크게 저감시킬 수 있다. The concentration of the first impurity 201 and the concentration of the second impurity 202 may vary depending on the desired resistance of the first and second portions 20a and 20b. For example, the concentration of the second impurity 202 may be greater than the concentration of the second impurity 201, thereby greatly reducing the resistance of the first portion 20a.

반도체 기판(10)의 전면에서 에미터층(20) 상에 반사 방지막(22) 및 제1 전극(24)이 형성된다. The anti-reflection film 22 and the first electrode 24 are formed on the emitter layer 20 in front of the semiconductor substrate 10.

반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 반사 방지막(22)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. The antireflection film 22 may be formed substantially entirely on the entire surface of the semiconductor substrate 10 except for the portion where the first electrode 24 is formed. The antireflection film 22 reduces the reflectivity of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the emitter layer 20. [

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.The amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 10. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. The defect in the emitter layer 20 may be passivated to remove recombination sites of the minority carriers, thereby increasing the open-circuit voltage of the solar cell 100. The efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 with the anti-reflection film 22.

방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다.The anti-radiation film 22 may be formed of various materials. For example, the antireflection film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the anti-reflection film 22 may include various materials.

제1 전극(24)의 적어도 일부는 반도체 기판(10)의 전면에서 반사 방지막(22)을 관통하여 에미터층(20)에 전기적으로 연결될 수 있다. 제1 전극(24)은 전기 전도성이 우수하면서 에미터(20)의 제1 부분(20a)에 포함된 제2 불순물(202)을 포함하는 물질일 수 있다. 이에 따라 제1 전극(24)은 알루미늄을 포함할 수 있다. 이와 같이 제1 전극(24)이 알루미늄을 포함하면, 높은 전기 전도성을 가질 수 있으며, 제1 전극(24)의 형성 시에 제2 불순물(202)을 반도체 기판(10) 쪽으로 확산시킬 수 있다. 그러면, 제1 전극(24)과 접촉하는 부분에서 고농도 도핑부인 제1 부분(20a)이 형성될 수 있다. 이에 대해서는 제조 방법에서 좀더 상세하게 설명한다. At least a portion of the first electrode 24 may be electrically connected to the emitter layer 20 through the anti-reflection film 22 on the front surface of the semiconductor substrate 10. The first electrode 24 may be a material including a second impurity 202 included in the first portion 20a of the emitter 20 while having excellent electrical conductivity. Accordingly, the first electrode 24 may include aluminum. As such, when the first electrode 24 includes aluminum, it may have high electrical conductivity, and when the first electrode 24 is formed, the second impurities 202 may be diffused toward the semiconductor substrate 10. Then, the first portion 20a, which is a high concentration doping portion, may be formed at the portion in contact with the first electrode 24. This will be explained in more detail in the manufacturing method.

반도체 기판(10)의 후면 쪽에는 반도체 기판(10)보다 높은 도핑 농도로 제2 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. A rear front layer 30 including a second conductive impurity at a higher doping concentration than the semiconductor substrate 10 is formed on the rear surface of the semiconductor substrate 10.

반도체 기판(10)의 후면 쪽에는 제2 도전형 불순물을 가지는 후면 전계층(30)이 형성될 수 있다. 후면 전계층(30)에서 제2 도전형 불순물의 농도는 후면 전계층(30)이 형성되지 않은 부분에서의 제2 도전형 불순물의 농도보다 높을 수 있다. 본 실시예에서 후면 전계층(30)은 제2 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. A rear front layer 30 having a second conductivity type impurity may be formed on the rear side of the semiconductor substrate 10. The concentration of the second conductivity type impurity in the back surface field layer 30 may be higher than the concentration of the second conductivity type impurity in the portion where the back field layer 30 is not formed. In the present embodiment, the rear front layer 30 may be an n-type impurity such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) which are Group 5 elements as the second conductive impurities.

이와 함께 반도체 기판(10)의 후면에는 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다. In addition, a passivation film 32 and a second electrode 34 may be formed on the rear surface of the semiconductor substrate 10.

패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(10)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.The passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 10 except for the portion where the second electrode 34 is formed. This passivation film 32 can pass the defects present on the back surface of the semiconductor substrate 10 to remove recombination sites of minority carriers. Accordingly, the open-circuit voltage of the solar cell 100 can be increased.

이러한 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(32)을 통하여 반도체 기판(10)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The passivation film 32 may be made of a transparent insulating material so that light can be transmitted. Therefore, light can be incident also on the rear surface of the semiconductor substrate 10 through the passivation film 32, thereby improving the efficiency of the solar cell 100. For example, the passivation film 32 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the passivation film 32 may include various materials.

제2 전극(34)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 일례로, 제2 전극(34)으로는 전기 전도성이 우수하며 높은 반사율을 가지는 은(Ag)을 포함할 수 있다. 제2 전극(34)으로 반사율이 높은 은을 사용하면, 반도체 기판(10)의 후면으로 빠져나가는 광을 반사하여 다시 반도체 기판(10) 내부로 향하게 하여, 광의 사용량을 증가시킬 수 있다. The second electrode 34 may include various metals having excellent electrical conductivity. For example, the second electrode 34 may include silver (Ag) having excellent electrical conductivity and high reflectance. When silver having a high reflectance is used as the second electrode 34, light exiting to the rear surface of the semiconductor substrate 10 may be reflected and directed back into the semiconductor substrate 10, thereby increasing the amount of light used.

본 실시예에 따른 제1 전극(24) 및/또는 제2 전극(34)은 다양한 평면 형상을 가질 수 있는데, 그 일 예를 도 2를 참조하여 설명한다. 제1 전극(24) 및 제2 전극(34)은 서로 다른 폭, 피치 등을 가질 수는 있지만, 그 기본 형상은 유사할 수 있다. 이에 따라 도 2에서는 제1 전극(24)을 위주로 설명하며, 제2 전극(34)에 대한 설명을 생략한다. 이하의 설명은 제1 및 제2 전극(24, 34)에 공통적으로 적용될 수 있다.The first electrode 24 and / or the second electrode 34 according to the present exemplary embodiment may have various planar shapes, an example of which will be described with reference to FIG. 2. Although the first electrode 24 and the second electrode 34 may have different widths, pitches, and the like, their basic shapes may be similar. Accordingly, the first electrode 24 will be mainly described in FIG. 2, and the description of the second electrode 34 will be omitted. The following description can be applied to the first and second electrodes 24 and 34 in common.

도 2를 참조하면, 제1 전극(24)은 제1 피치(D1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 포함할 수 있다. 이와 함께 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(D1)보다 더 큰 제2 피치(D2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭보다 버스바 전극(24b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일한 폭을 가질 수 있다. 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 2, the first electrode 24 may include a plurality of finger electrodes 24a having a first pitch D1 and arranged in parallel with each other. In addition, the electrode 24 may include a bus bar electrode 24b formed in a direction crossing the finger electrodes 24a and connecting the finger electrodes 24a. Only one bus electrode 24b may be provided, or as illustrated in FIG. 2, a plurality of bus electrodes 24b may be provided while having a second pitch D2 larger than the first pitch D1. At this time, the width of the bus bar electrode 24b may be larger than the width of the finger electrode 24a, but the present invention is not limited thereto and may have the same width. The shape of the first electrode 24 described above is merely an example, and the present invention is not limited thereto.

단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 모두 반사 방지막(22)(제2 전극(34)일 경우에는 패시베이션 막(32), 이하 동일)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 반사 방지막(22)을 관통하고 버스바 전극(24b)은 반사 방지막(22) 상에서 형성될 수 있다. The finger electrode 24a and the bus bar electrode 24b both may be formed to penetrate through the antireflection film 22 (the passivation film 32 in the case of the second electrode 34, hereinafter the same) have. Alternatively, the finger electrode 24a may pass through the antireflection film 22 and the bus bar electrode 24b may be formed on the antireflection film 22.

그리고 제1 전극(24)의 폭(좀더 정확하게는 핑거 전극(24a)의 폭)이 10~50㎛(일례로, 10~30㎛)의 얇은 폭을 가질 수 있다. 이에 의하여 수광 면적을 넓혀 쉐이딩 손실(shading loss)를 줄일 수 있어 태양 전지(100)의 효율을 향상할 수 있다. 본 실시예에서는 제1 전극(24)을 형성할 때 사용하는 전극용 페이스트의 물질, 전극용 페이스트의 도포량, 소성 온도 등을 조절하여 얇은 폭의 제1 전극(24)을 형성하고 균일한 도핑 농도를 가지는 제1 부분(20a)을 형성할 수 있다. 이에 대해서는 제조 방법에서 후술한다. The width of the first electrode 24 (more accurately, the width of the finger electrode 24a) may have a thin width of 10 to 50 μm (eg, 10 to 30 μm). As a result, the light receiving area may be widened to reduce shading loss, thereby improving efficiency of the solar cell 100. In the present embodiment, the first electrode 24 having a thin width is formed by adjusting the material of the electrode paste used to form the first electrode 24, the coating amount of the electrode paste, the firing temperature, and the like, and the uniform doping concentration. A first portion 20a having a portion may be formed. This will be described later in the manufacturing method.

본 실시예에서 태양 전지(100)는 제2 불순물(202)을 구비하는 제1 전극(24)을 구비하여, 선택적인 구조를 가지는 불순물층(좀더 구체적으로, 에미터층(20))을 간단한 공정으로 제조할 수 있으며 태양 전지(100)의 제조 공정 또한 단순화할 수 있다. 이와 함께 태양 전지(100)의 특성을 향상할 수 있다. 이에 대해서는 이하에서 태양 전지(100)의 제조 방법을 설명하면서 좀더 상세하게 설명한다. In the present embodiment, the solar cell 100 includes a first electrode 24 having a second impurity 202, and thus, a simple process of an impurity layer (more specifically, an emitter layer 20) having an optional structure. It can be manufactured as and the manufacturing process of the solar cell 100 can be simplified. In addition, the characteristics of the solar cell 100 can be improved. This will be described in more detail with reference to the manufacturing method of the solar cell 100 below.

이하, 도 3a 내지 도 3e를 참조하여 본 발명의 일 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명하면 다음과 같다. 앞서 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대해서만 상세하게 설명한다. Hereinafter, a method of manufacturing the solar cell 100 according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3E. The foregoing description will be omitted in detail and only the parts not described in detail will be described in detail.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제1 도전형의 반도체 기판(10)을 준비한다. 반도체 기판(10)의 전면 및 후면은 텍스쳐링에 의하여 요철을 가질 수 있다. 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 또는 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)의 전면 및 후면 중 어느 하나에만 텍스쳐링을 형성할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.First, as shown in FIG. 3A, the first conductive semiconductor substrate 10 is prepared. The front and rear surfaces of the semiconductor substrate 10 may have irregularities by texturing. As texturing, wet or dry texturing can be used. The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. Or texturing may be formed only on one of the front surface and the rear surface of the semiconductor substrate 10 by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 제2 도전형을 가지는 불순물을 도핑하여 후면 전계층(30)을 형성하고, 반도체 기판(10)의 전면에 제1 도전형을 가지는 제1 불순물(201)을 도핑하여 제1 층(200)을 형성한다. 이러한 후면 전계층(30) 및 제1 층(200)은 전체적으로 균일한 도핑 농도를 가지도록 형성되어, 전체적으로 균일한 저항을 가질 수 있다. Subsequently, as shown in FIG. 3B, the back surface electric field layer 30 is formed by doping an impurity having a second conductivity type on the back surface of the semiconductor substrate 10, and the first conductivity type on the front surface of the semiconductor substrate 10. The first layer 200 is formed by doping the first impurity 201 having. The back surface field layer 30 and the first layer 200 may be formed to have a uniform doping concentration as a whole, and may have a uniform resistance as a whole.

불순물을 도핑하는 방법으로는 열 확산법, 이온 주입법 등의 다양한 방법을 사용할 수 있다. As a method of doping impurities, various methods, such as a thermal diffusion method and an ion implantation method, can be used.

열 확산법은 반도체 기판(10)을 가열한 상태에서 제1 불순물(201)의 기체 화합물(일례로, BBr3)을 확산시켜 제1 불순물(201)을 도핑하고, 제2 도전형의 불순물의 기체 화합물(일례로, POCl3)을 확산시켜 제2 불순물을 도핑할 수 있다. 제조 공정이 단순하여 비용이 저렴한 장점이 있다. 이온 주입법은 불순물을 이온 주입한 후에 활성화 열처리하여 도핑하는 것이다. 또한, 원하는 일면에만 도핑이 가능한 단면 도핑으로 반도체 기판(10)의 전면 및 후면을 서로 다른 불순물로 도핑할 경우에 쉽게 적용할 수 있다. In the thermal diffusion method, a gas compound (eg, BBr 3 ) of the first impurity 201 is diffused while the semiconductor substrate 10 is heated to dope the first impurity 201, and a gas of impurity of the second conductivity type is used. The compound (eg, POCl 3 ) can be diffused to dope the second impurity. The manufacturing process is simple and the cost is low. In the ion implantation method, dopants are implanted by activation heat treatment after ion implantation. In addition, it is easy to apply when doping the front surface and the rear surface of the semiconductor substrate 10 with different impurities by the cross-sectional doping that can be doped only on one surface.

이때, 반도체 기판(10)의 후면에 후면 전계층(30)을 형성한 다음에 반도체 기판(10)의 전면에 제1 층(200)을 형성할 수 있다. 또는, 반도체 기판(10)의 전면에 제1 층(200)을 형성한 후에 반도체 기판(10)의 후면에 후면 전계층(30)을 형성할 수도 있다. 즉, 후면 전계층(30) 및 제1 층(200)의 형성 순서는 자유롭게 변형될 수 있다. In this case, after forming the rear electric field layer 30 on the rear surface of the semiconductor substrate 10, the first layer 200 may be formed on the front surface of the semiconductor substrate 10. Alternatively, after the first layer 200 is formed on the front surface of the semiconductor substrate 10, the rear electric field layer 30 may be formed on the rear surface of the semiconductor substrate 10. That is, the order in which the rear electric field layer 30 and the first layer 200 are formed may be freely modified.

이어서, 도 3c에 도시한 바와 같이, 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(10)의 전면 및 후면에 형성한다. 이러한 반사 방지막(22) 및 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Subsequently, as shown in FIG. 3C, the antireflection film 22 and the passivation film 32 are formed on the front and rear surfaces of the semiconductor substrate 10, respectively. The antireflection film 22 and the passivation film 32 may be formed by various methods such as a vacuum evaporation method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method.

이때, 반도체 기판(10)의 후면에 패시베이션 막(32)을 형성한 다음에 반도체 기판(10)의 전면에 반사 방지막(22)을 형성할 수 있다. 또는, 반도체 기판(10)의 전면에 반사 방지막(22)을 형성한 후에 반도체 기판(10)의 후면에 패시베이션 막(32)을 형성할 수도 있다. 또는, 경우에 따라서, 반사 방지막(22)과 패시베이션 막(32)이 동일한 물질을 포함할 경우에는, 반사 방지막(22)과 패시베이션 막(32)을 동시에 형성할 수도 있다. 즉, 반사 방지막(22)과 패시베이션 막(32)의 형성 순서는 자유롭게 변형될 수 있다. In this case, the passivation film 32 may be formed on the rear surface of the semiconductor substrate 10, and then the antireflection film 22 may be formed on the entire surface of the semiconductor substrate 10. Alternatively, the passivation film 32 may be formed on the back surface of the semiconductor substrate 10 after the antireflection film 22 is formed on the front surface of the semiconductor substrate 10. Alternatively, in some cases, when the antireflection film 22 and the passivation film 32 include the same material, the antireflection film 22 and the passivation film 32 may be formed simultaneously. That is, the formation order of the anti-reflection film 22 and the passivation film 32 can be freely modified.

이어서, 도 3d에 도시한 바와 같이, 반도체 기판(10)의 전면에 제1 전극용 페이스트(240)를 도포하고 반도체 기판(10)의 후면에 제2 전극용 페이스트(340)를 도포한다. 제1 및/또는 제2 전극용 페이스트(340)는 스크린 인쇄 등의 방법에 의하여 도포될 수 있다. Subsequently, as shown in FIG. 3D, the first electrode paste 240 is coated on the entire surface of the semiconductor substrate 10, and the second electrode paste 340 is coated on the rear surface of the semiconductor substrate 10. The first and / or second electrode paste 340 may be applied by a method such as screen printing.

이때, 반도체 기판(10)의 후면에 제2 전극용 페이스트(340)를 도포한 다음에 반도체 기판(10)의 전면에 제1 전극용 페이스트(240)를 도포할 수 있다. 또는, 반도체 기판(10)의 전면에 제1 전극용 페이스트(240)를 도포한 후에 반도체 기판(10)의 후면에 제2 전극용 페이스트(340)를 도포할 수도 있다. 또는, 제1 전극용 페이스트(240)와 제2 전극용 페이스트(340)를 동시에 도포할 수도 있다. 즉, 제1 전극용 페이스트(240)와 제2 전극용 페이스트(340)의 도포 순서는 자유롭게 변형 가능하다. In this case, the second electrode paste 340 may be coated on the rear surface of the semiconductor substrate 10, and then the first electrode paste 240 may be coated on the entire surface of the semiconductor substrate 10. Alternatively, the first electrode paste 240 may be applied to the entire surface of the semiconductor substrate 10, and then the second electrode paste 340 may be applied to the rear surface of the semiconductor substrate 10. Alternatively, the first electrode paste 240 and the second electrode paste 340 may be applied simultaneously. That is, the application order of the first electrode paste 240 and the second electrode paste 340 can be freely modified.

앞서 설명한 바와 같이, 본 실시예에서 제1 전극(도 1의 참조부호 24, 이하 동일)은 알루미늄을 포함하여 형성되므로, 제1 전극용 페이스트(240)도 알루미늄을 포함할 수 있다. 이 외에도 제1 전극용 페이스트(240)는 유리 프릿, 바인더 및 용매를 포함할 수 있다. As described above, in the present embodiment, since the first electrode (reference numeral 24 of FIG. 1, the same below) is formed to include aluminum, the first electrode paste 240 may also include aluminum. In addition, the first electrode paste 240 may include a glass frit, a binder, and a solvent.

유리 프릿은 제1 전극(24)과 반도체 기판(10)의 접착 특성을 향상하고 알루미늄의 소결이 잘 일어나도록 한다. 또한, 유리 프릿은 반사 방지막(22)을 용해 및 제거하여 반도체 기판(10)의 에미터층(20)에 접촉할 수 있도록 하는 파이어 스루(fire through) 현상을 유도한다. 유리 프릿은 PbO-B2O3-SiO2계, PbO-B2O3 -Al2O3계, PbO-B2O3-ZnO계, Bi2O3-B2O3-SiO2계 및 Bi2O3-B2O3-ZnO계 등일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 유리 프릿이 다른 다양한 물질을 포함할 수 있다. The glass frit improves adhesion characteristics of the first electrode 24 and the semiconductor substrate 10 and facilitates sintering of aluminum. In addition, the glass frit induces a fire through phenomenon in which the antireflection film 22 is dissolved and removed to be in contact with the emitter layer 20 of the semiconductor substrate 10. Glass frits are based on PbO-B 2 O 3 -SiO 2 , PbO-B 2 O 3 -Al 2 O 3 , PbO-B 2 O 3 -ZnO, Bi 2 O 3 -B 2 O 3 -SiO 2 And a Bi 2 O 3 -B 2 O 3 -ZnO system. However, the present invention is not limited thereto, and the glass frit may include various other materials.

유기 비히클은 용매와 이에 용해된 바인더를 포함하며, 제1 전극용 페이스트(240)의 점도, 인쇄성 등을 조절할 수 있다. 일례로, 바인더로는 에틸셀룰로오스나 알키드 등을 사용할 수 있고, 용매로는 글리콜에테르계나 테르피네올계 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 유기 비히클이 다른 다양한 물질을 포함할 수 있다.The organic vehicle may include a solvent and a binder dissolved therein, and may control viscosity, printability, and the like of the first electrode paste 240. For example, ethyl cellulose, alkyd, or the like may be used as the binder, and glycol ethers, terpineol or the like may be used as the solvent. However, the present invention is not limited thereto, and the organic vehicle may include various other materials.

일례로, 제1 전극용 페이스트(240)는 전체 100 중량부에 대하여 60~80 중량부의 알루미늄, 3~10 중량부의 유리 프릿, 나머지 유기 비히클을 포함할 수 있다. For example, the first electrode paste 240 may include 60 to 80 parts by weight of aluminum, 3 to 10 parts by weight of glass frit, and the remaining organic vehicle based on 100 parts by weight of the total.

알루미늄의 중량부가 60 미만이면 제1 전극(24)의 저항이 높아져서 태양 전지(100)의 효율을 저하시킬 수 있다. 그리고 알루미늄의 중량부가 80 중량부를 초과하면 제1 전극용 페이스트(240)의 인쇄성이 저하될 수 있다. When the weight part of aluminum is less than 60, the resistance of the first electrode 24 may be increased to reduce the efficiency of the solar cell 100. When the weight part of aluminum exceeds 80 parts by weight, the printability of the first electrode paste 240 may decrease.

유리 프릿의 중량부가 3 미만이면 유리 프릿에 의한 접착 특성 향상 등의 효과가 작을 수 있다. 유리 프릿의 중량부가 10을 초과하면 반도체 기판(10)이 휘는 현상이 발생할 수 있다. If the weight part of a glass frit is less than 3, effects, such as the improvement of the adhesion characteristic by a glass frit, may be small. If the weight part of the glass frit exceeds 10, the semiconductor substrate 10 may be bent.

이때, 제1 전극용 페이스트(240)의 폭이 10~50㎛(일례로, 10~30㎛)일 수 있다. 이와 같이 본 실시예에서는 제1 전극용 페이스트(240)(또는 제1 전극(24))의 폭을 종래에 비하여 줄일 수 있다. 이는 알루미늄을 포함하는 제1 전극용 페이스트(240)의 점성이 낮아 스크린 인쇄 시 스크린을 잘 통과하여 반사 방지막(22) 위로 도포될 수 있기 때문이다. In this case, the width of the first electrode paste 240 may be 10 to 50 μm (for example, 10 to 30 μm). As described above, in the present embodiment, the width of the first electrode paste 240 (or the first electrode 24) can be reduced. This is because the viscosity of the first electrode paste 240 including aluminum may be low and pass through the screen to be applied onto the anti-reflection film 22 during screen printing.

이때, 제1 전극용 페이스트(240)는 13~15 mg/cm2의 양만큼 도포되어, 얇은 폭의 제1 전극(24)을 안정적으로 형성할 수 있도록 한다. 즉, 제1 전극용 페이스트(240)의 도포량이 13 mg/cm2 미만이면 제1 전극(24)의 두께가 작아 저항이 커질 수 있다. 제1 전극용 페이스트(240)의 도포량이 15 mg/cm2를 초과하면 두께가 커져서 제1 전극용 페이스트(240)가 무너질 수 있다. At this time, the first electrode paste 240 is applied in an amount of 13 to 15 mg / cm 2 , so that the first electrode 24 having a thin width can be stably formed. That is, when the coating amount of the first electrode paste 240 is less than 13 mg / cm 2 , the thickness of the first electrode 24 may be small, thereby increasing resistance. When the coating amount of the first electrode paste 240 exceeds 15 mg / cm 2 , the thickness of the first electrode paste 240 may increase, thereby causing the first electrode paste 240 to collapse.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극용 페이스트(240)의 물질, 조성비 등은 다양하게 변형될 수 있다.However, the present invention is not limited thereto, and a material, a composition ratio, and the like of the first electrode paste 240 may be variously modified.

제2 전극용 페이스트(340)은 은(Ag)을 포함할 수 있다. 이 외에도 제2 전극용 페이스트(340)는 유리 프릿, 바인더 및 용매를 포함할 수 있다. 일례로, 제2 전극용 페이스트(340)는 전체 100 중량부에 대하여 60~80 중량부의 은, 3~10 중량부의 유리 프릿, 나머지 유기 비히클을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극용 페이스트(340)의 물질, 조성비 등은 다양하게 변형될 수 있다. The second electrode paste 340 may include silver (Ag). In addition, the second electrode paste 340 may include a glass frit, a binder, and a solvent. For example, the second electrode paste 340 may include 60 to 80 parts by weight of silver, 3 to 10 parts by weight of glass frit, and the remaining organic vehicle based on 100 parts by weight of the total. However, the present invention is not limited thereto, and a material, a composition ratio, and the like of the second electrode paste 340 may be variously modified.

이어서, 도 3e에 도시한 바와 같이, 반도체 기판(10)을 열처리하여 제1 및 제2 전극용 페이스트(도 3d의 참조부호 240, 340, 이하 동일)를 소성하여 제1 전극(24) 및 제2 전극(34)을 형성한다. Subsequently, as shown in FIG. 3E, the semiconductor substrate 10 is heat-treated to bake the first and second electrode pastes 240, 340 and the same reference numerals in FIG. 3D to form the first electrode 24 and the first electrode. 2 electrodes 34 are formed.

제1 전극용 페이스트(240)는 유리 프릿을 포함하므로 열처리에 의하여 파이어 스루 현상이 일어나게 되고, 이에 의하여 제1 전극(24)이 반사 방지막(22)을 관통하여 제1 층(200)에 접촉하여 제1 층(200)과 전기적으로 연결된다. 이와 동시에, 제1 전극용 페이스트(240)에 포함된 제2 불순물(202)이 반도체 기판(10) 내부로 확산된다. 그러면, 제1 전극용 페이스트(240)와 접촉하는 부분에서만 제2 불순물(202)이 확산되므로 이 부분이 다른 부분보다 높은 도핑 농도를 가지는 제1 부분(20a)을 형성하게 되고, 나머지 제1 층(200) 부분이 제2 부분(20b)을 형성하게 된다. 즉, 제1 전극용 페이스트(240)와 접촉하는 부분에는 제1 불순물(201)과 제2 불순물(202)이 함께 구비되고, 나머지 부분에서는 제1 불순물(201)만이 구비된다. 이에 의하여 선택적 구조의 에미터층(20)이 형성된다. Since the first electrode paste 240 includes a glass frit, a fire through phenomenon occurs by heat treatment, whereby the first electrode 24 penetrates the antireflection film 22 to contact the first layer 200. It is electrically connected with the first layer 200. At the same time, the second impurity 202 included in the first electrode paste 240 diffuses into the semiconductor substrate 10. Then, since the second impurity 202 is diffused only in the portion in contact with the first electrode paste 240, the portion forms the first portion 20a having a higher doping concentration than the other portions, and the remaining first layer. The portion 200 forms the second portion 20b. That is, the first impurity 201 and the second impurity 202 are together provided in the portion contacting the first electrode paste 240, and only the first impurity 201 is provided in the remaining portion. As a result, the emitter layer 20 of the optional structure is formed.

또한, 제2 전극용 페이스트(240)가 유리 프릿을 포함하므로 열처리에 의하여 파이어 스루 현상이 일어나게 되고, 이에 의하여 제2 전극(34)이 패시베이션 막(32)을 관통하여 후면 전계층(30)에 접촉하여 후면 전계층(30)과 전기적으로 연결된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제2 전극(34)을 형성할 수 있다. In addition, since the second electrode paste 240 includes a glass frit, a fire-through phenomenon occurs by heat treatment, whereby the second electrode 34 penetrates the passivation film 32 to the rear electric field layer 30. In contact with and is electrically connected to the rear field layer 30. However, the present invention is not limited thereto. Therefore, an opening is formed in the passivation film 32, and the second electrode 34 can be formed in the opening by various methods such as a plating method and a vapor deposition method.

이를 위하여 반도체 기판(10)을 열처리하는 단계에서 소성 피크 온도(firing peak temperature)가 대략 720~760℃가 되도록 할 수 있다. 이는 제1 및 제2 전극용 페이스트(240, 340)을 소성하면서 제1 전극용 페이스트(240) 내의 제2 불순물(202)을 반도체 기판(10) 쪽으로 균일하게 확산시킬 수 있는 온도 범위이다. 소성 피크 온도가 720℃ 미만이면 제2 불순물(202)의 확산이 균일하게 일어나지 않을 수 있고, 760℃를 초과하면 온도가 높아져서 공정 비용이 증가하고 반도체 기판(10) 등에 열적 스트레스가 가해질 수 있다. To this end, the firing peak temperature may be approximately 720 ° -760 ° C. in the heat treatment of the semiconductor substrate 10. This is a temperature range in which the second impurities 202 in the first electrode paste 240 may be uniformly diffused toward the semiconductor substrate 10 while baking the first and second electrode pastes 240 and 340. If the firing peak temperature is less than 720 ° C., the diffusion of the second impurity 202 may not occur uniformly. If the firing peak temperature is higher than 760 ° C., the temperature may be increased to increase the process cost, and thermal stress may be applied to the semiconductor substrate 10.

이와 같이 본 실시예에서는 제1 전극(24)을 형성하는 단계(즉, 좀더 상세하게는 소성을 위한 열처리 단계)에서 제1 전극(24)에 포함된 제2 불순물(202)을 확산시켜 선택적 구조를 가지는 에미터층(20)을 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있고 에미터층(20)의 특성을 향상할 수 있다. As described above, in the present embodiment, the second impurity 202 included in the first electrode 24 is diffused in the step of forming the first electrode 24 (that is, more specifically, the heat treatment step for firing) to selectively select the structure. Emitter layer 20 having a can be formed. As a result, the manufacturing process may be simplified and the characteristics of the emitter layer 20 may be improved.

즉, 종래에는 마스크 등을 이용하여 각 부분의 불순물 주입량을 서로 다르게 하여 이온 주입을 하는 것에 의하여 선택적 구조를 가지는 불순물층을 형성하였다. 이 경우에는 마스크의 얼라인이 정밀하게 이루어지지 않을 수 있으며, 마스크 제작의 한계 때문에 고농도 부분의 폭을 줄이는데도 한계가 있었다. 일례로, 이러한 방법에 의하면 고농도 부분의 폭은 최소 500㎛ 정도였다. 또한 고농도 도핑부와 전극과의 얼라인 시 발생할 수 있는 미스 얼라인(misalign)을 고려하여 전극의 두께 대비 10% 정도의 마진 영역을 형성하여야 한다. 이러한 마진 영역은 일종의 쉐이딩을 일으키는 영역으로 작용할 수 있다. That is, in the related art, an impurity layer having a selective structure is formed by performing ion implantation by varying the impurity implantation amount of each part using a mask or the like. In this case, the alignment of the mask may not be precise, and there is a limit in reducing the width of the high concentration part due to the limitation of the mask manufacturing. For example, according to this method, the width of the high concentration portion was at least about 500 μm. In addition, a margin area of about 10% of the thickness of the electrode should be formed in consideration of misalignment that may occur when the highly doped portion is aligned with the electrode. This margin area can act as an area causing some kind of shading.

이외에도 종래에는 선택적 구조의 에미터층(20)을 형성하기 위하여 에칭, 레이저 등의 공정을 포함하여 표면이 손상되거나 공정 비용이 상승되는 문제 등이 있었다. In addition, in order to form the emitter layer 20 of the selective structure, there is a problem that the surface is damaged or the process cost is increased, including the process of etching, laser, and the like.

반면, 본 실시예에서는 제1 전극용 페이스트(240)를 인쇄 등의 방법으로 형성하여 공정 비용을 절감할 수 있으며, 제1 전극용 페이스트(240)의 소성을 위한 열처리 시에 제2 불순물(202)을 반도체 기판(10)으로 확산시켜 고농도 도핑부인 제1 부분(20a)을 형성한다. 이에 의하여 별도의 공정을 추가하지 않고 선택적 구조의 에미터층(20)을 형성할 수 있어 공정 비용을 절감할 수 있다. On the other hand, in the present embodiment, the first electrode paste 240 may be formed by printing or the like, thereby reducing the process cost, and the second impurity 202 during the heat treatment for firing the first electrode paste 240. ) Is diffused into the semiconductor substrate 10 to form the first portion 20a, which is a highly doped portion. As a result, the emitter layer 20 having the selective structure can be formed without adding a separate process, thereby reducing the process cost.

또한, 제1 전극용 페이스트(240)에 접촉하는 부분에서 제2 불순물(202)의 확산이 일어나므로 제1 전극(24)과 고농도 도핑부인 제1 부분(20a)과의 얼라인이 정확하게 이루어질 수 있다. 따라서 얼라인을 위한 별도의 공정 등을 생략할 수 있고, 마진 영역을 제거할 수 있다. 또한, 제1 전극용 페이스트(240)의 폭을 줄여 쉐이딩 손실을 절감할 수 있다. 앞서 설명한 바와 같이, 제1 전극용 페이스트(240)의 폭이 10~50㎛(일례로, 10~30㎛)일 수 있고, 이에 의하여 제1 전극(24)의 폭이 10~50㎛(일례로, 10~30㎛)일 수 있다. 이에 따라 수광 면적을 높이고 에미터층(20)의 제1 부분(20a)과 제1 전극(24)의 접촉 특성을 향상하여 태양 전지(100)의 성능을 향상할 수 있다. In addition, since the diffusion of the second impurities 202 occurs in a portion in contact with the first electrode paste 240, alignment between the first electrode 24 and the first portion 20a, which is a highly doped portion, may be accurately performed. have. Therefore, a separate process for alignment can be omitted, and the margin area can be removed. In addition, it is possible to reduce the shading loss by reducing the width of the first electrode paste 240. As described above, the width of the first electrode paste 240 may be 10 to 50 μm (for example, 10 to 30 μm), whereby the width of the first electrode 24 is 10 to 50 μm (an example). 10 to 30 μm). Accordingly, the performance of the solar cell 100 may be improved by increasing the light receiving area and improving the contact characteristics between the first portion 20a of the emitter layer 20 and the first electrode 24.

상술한 실시예에서는 후면 전계층(30)이 균일한 도핑 농도를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 후면 전계층(30)이 선택적 구조를 가질 수도 있으며 이 또한 본 발명의 범위에 속한다. In the above-described embodiment, the back field layer 30 has a uniform doping concentration, but the present invention is not limited thereto. The back field layer 30 may have an optional structure, which is also within the scope of the present invention.

그리고 상술한 실시예에서 제1 층(200), 후면 전계층(30), 반사 방지막(22), 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서 또한 일 예로 제시한 것에 불과하므로, 이들의 형성 순서 등은 다양하게 변형될 수 있다. In the above-described embodiment, the order of forming the first layer 200, the rear electric field layer 30, the antireflection film 22, the passivation film 32, the first electrode 24, and the second electrode 34 may also be one. Since the examples are provided only as examples, the order of formation thereof may be variously modified.

그리고 본 실시예에서는, 반도체 기판(10) 및 후면 전계층(30)이 n형이고 에미터층(20)이 p형이며 제1 전극(24)이 p형 불순물인 알루미늄을 포함하여, 제1 전극(24) 형성 시 알루미늄이 확산하여 에미터층(20)이 선택적 구조를 가지는 것을 예시하였다. 이에 의하여 제1 전극(24)을 얇은 폭으로 형성하여 폭을 줄여 수광 면적을 넓힐 수 있으며, 제2 전극(34)을 반사성이 우수한 은(Ag)으로 형성하여 제2 전극(34) 부근에서 반사가 잘 일어나도록 하여 광의 손실을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In the present embodiment, the first electrode includes aluminum, in which the semiconductor substrate 10 and the rear electric field layer 30 are n-type, the emitter layer 20 is p-type, and the first electrode 24 is p-type impurity. Aluminum was diffused during the formation of (24) to illustrate that the emitter layer 20 has a selective structure. As a result, the first electrode 24 may be formed to have a thin width to reduce the width thereof to increase the light receiving area, and the second electrode 34 may be formed of silver (Ag) having excellent reflectivity to reflect near the second electrode 34. It is possible to prevent the loss of light by making it happen well. However, the present invention is not limited thereto.

따라서, 도 4에 도시한 바와 같이, 반도체 기판(10) 및 후면 전계층(30)이 p형이고 에미터층(20)이 n형이며 제2 전극(34)이 p형 불순물인 알루미늄을 포함하여, 제2 전극(34) 형성 시 알루미늄이 확산하여 선택적인 구조의 후면 전계층(30)을 형성할 수 있다. 이러한 태양 전지의 제조 방법을 도 5a 내지 도 5e를 참조하여 상세하게 설명한다. 상술한 실시예에서 설명된 부분은 상세한 설명을 생략하고 서로 다른 부분에 대하여 상세하게 설명한다. Therefore, as shown in FIG. 4, the semiconductor substrate 10 and the back surface field layer 30 include p-type, emitter layer 20 includes n-type, and the second electrode 34 includes p-type impurities. In the formation of the second electrode 34, aluminum may be diffused to form the rear electric field layer 30 having a selective structure. A method of manufacturing such a solar cell will be described in detail with reference to FIGS. 5A to 5E. The parts described in the above embodiments will be omitted in detail and will be described in detail with respect to different parts.

도 5a 내지 도 5e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 5A to 5E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 5a에 도시한 바와 같이, p형의 반도체 기판(10)을 준비한다. First, as shown in FIG. 5A, a p-type semiconductor substrate 10 is prepared.

이어서, 도 5b에 도시한 바와 같이, 반도체 기판(10)의 전면에 n형의 불순물을 도핑하여 에미터층(20)을 형성하고, 반도체 기판(10)의 후면에 p형의 제1 불순물(301)을 도핑하여 제2 층(300)을 형성한다. 이러한 에미터층(20) 및 제2 층(300)은 각기 전체적으로 균일한 도핑 농도를 가지도록 형성되어, 전체적으로 균일한 저항을 가질 수 있다. Subsequently, as shown in FIG. 5B, the emitter layer 20 is formed by doping n-type impurities on the entire surface of the semiconductor substrate 10, and p-type first impurities 301 on the rear surface of the semiconductor substrate 10. ) To form the second layer 300. The emitter layer 20 and the second layer 300 are each formed to have a uniform doping concentration as a whole, it may have a uniform resistance as a whole.

이때, 반도체 기판(10)의 후면에 제2 층(300)을 형성한 다음에 반도체 기판(10)의 전면에 에미터층(20)을 형성할 수 있다. 또는, 반도체 기판(10)의 전면에 에미터층(20)을 형성한 후에 반도체 기판(10)의 후면에 제2 층(300)을 형성할 수도 있다. 즉, 에미터층(20) 및 제2 층(300)의 형성 순서는 자유롭게 변형될 수 있다. In this case, the second layer 300 may be formed on the rear surface of the semiconductor substrate 10, and then the emitter layer 20 may be formed on the entire surface of the semiconductor substrate 10. Alternatively, after the emitter layer 20 is formed on the front surface of the semiconductor substrate 10, the second layer 300 may be formed on the rear surface of the semiconductor substrate 10. That is, the order of forming the emitter layer 20 and the second layer 300 may be freely modified.

이어서, 도 5c에 도시한 바와 같이, 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(10)의 전면 및 후면에 형성한다. Subsequently, as shown in FIG. 5C, the antireflection film 22 and the passivation film 32 are formed on the front and rear surfaces of the semiconductor substrate 10, respectively.

이어서, 도 5d에 도시한 바와 같이, 반도체 기판(10)의 전면에 제1 전극용 페이스트(240)를 도포하고 반도체 기판(10)의 후면에 제2 전극용 페이스트(340)를 도포한다. Subsequently, as shown in FIG. 5D, the first electrode paste 240 is coated on the entire surface of the semiconductor substrate 10, and the second electrode paste 340 is coated on the rear surface of the semiconductor substrate 10.

본 실시예에서 제2 전극(도 4의 참조부호 34, 이하 동일)은 알루미늄을 포함하여 형성되므로, 제2 전극용 페이스트(340)도 알루미늄을 포함할 수 있다. 이 외에도 제2 전극용 페이스트(340)는 유리 프릿, 바인더 및 용매를 포함할 수 있다. In the present embodiment, since the second electrode (reference numeral 34 of FIG. 4, hereinafter identical) is formed to include aluminum, the second electrode paste 340 may also include aluminum. In addition, the second electrode paste 340 may include a glass frit, a binder, and a solvent.

일례로, 제2 전극용 페이스트(340)는 전체 100 중량부에 대하여 60~80 중량부의 알루미늄, 3~10 중량부의 유리 프릿, 나머지 유기 비히클을 포함할 수 있다. For example, the second electrode paste 340 may include 60 to 80 parts by weight of aluminum, 3 to 10 parts by weight of glass frit, and the remaining organic vehicle based on 100 parts by weight of the total.

알루미늄의 중량부가 60 미만이면 제2 전극(34)의 저항이 높아져서 태양 전지(100)의 효율을 저하시킬 수 있다. 그리고 알루미늄의 중량부가 80 중량부를 초과하면 제2 전극용 페이스트(340)의 인쇄성이 저하될 수 있다. When the weight part of aluminum is less than 60, the resistance of the second electrode 34 may be increased to reduce the efficiency of the solar cell 100. When the weight part of aluminum exceeds 80 parts by weight, the printability of the second electrode paste 340 may decrease.

유리 프릿의 중량부가 3 미만이면 유리 프릿에 의한 접착 특성 향상 등의 효과가 작을 수 있다. 유리 프릿의 중량부가 10을 초과하면 반도체 기판(10)이 휘는 현상이 발생할 수 있다. If the weight part of glass frit is less than 3, effects, such as the improvement of the adhesion characteristic by glass frit, may be small. If the weight part of the glass frit exceeds 10, the semiconductor substrate 10 may be bent.

이때, 제2 전극용 페이스트(340)의 폭이 10~50㎛(일례로, 10~30㎛)일 수 있다. 제2 전극용 페이스트(340)의 폭을 줄이면 양면 수광형(bi-ficial)에 적용될 경우 후면으로 들어오는 광의 양을 증가시킬 수 있다. 그리고 제2 전극용 페이스트(340)는 13~15 mg/cm2의 양만큼 도포되어, 얇은 폭의 제2 전극(34)을 안정적으로 형성할 수 있도록 한다. 즉, 제2 전극용 페이스트(340)의 도포량이 13 mg/cm2 미만이면 제2 전극(34)의 두께가 작아 저항이 커질 수 있다. 제2 전극용 페이스트(340)의 도포량이 15 mg/cm2를 초과하면 두께가 커져서 제2 전극용 페이스트(340)가 무너질 수 있다. In this case, the width of the second electrode paste 340 may be 10 to 50 μm (for example, 10 to 30 μm). When the width of the second electrode paste 340 is reduced, the amount of light entering the rear surface of the second electrode paste 340 may be increased when applied to a bi-ficial light receiving type (bi-ficial). The second electrode paste 340 is applied in an amount of 13 to 15 mg / cm 2 , so that the second electrode 34 having a thin width can be stably formed. That is, when the coating amount of the second electrode paste 340 is less than 13 mg / cm 2 , the thickness of the second electrode 34 may be small, thereby increasing resistance. When the coating amount of the second electrode paste 340 exceeds 15 mg / cm 2 , the thickness of the second electrode paste 340 may increase, thereby causing the second electrode paste 340 to collapse.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극용 페이스트(340)의 물질, 조성비 등은 다양하게 변형될 수 있다.However, the present invention is not limited thereto, and a material, a composition ratio, and the like of the second electrode paste 340 may be variously modified.

제1 전극용 페이스트(240)는 은(Ag)을 포함할 수 있다. 이 외에도 제1 전극용 페이스트(240)는 유리 프릿, 바인더 및 용매를 포함할 수 있다. 일례로, 제1 전극용 페이스트(240)는 전체 100 중량부에 대하여 60~80 중량부의 은, 3~10 중량부의 유리 프릿, 나머지 유기 비히클을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극용 페이스트(240)의 물질, 조성비 등은 다양하게 변형될 수 있다. The first electrode paste 240 may include silver (Ag). In addition, the first electrode paste 240 may include a glass frit, a binder, and a solvent. For example, the first electrode paste 240 may include 60 to 80 parts by weight of silver, 3 to 10 parts by weight of glass frit, and the remaining organic vehicle based on 100 parts by weight of the total. However, the present invention is not limited thereto, and a material, a composition ratio, and the like of the first electrode paste 240 may be variously modified.

이어서, 도 3e에 도시한 바와 같이, 반도체 기판(10)을 열처리하여 제1 및 제2 전극용 페이스트(도 3d의 참조부호 240, 340, 이하 동일)를 소성하여 제1 전극(24) 및 제2 전극(34)을 형성한다. Subsequently, as shown in FIG. 3E, the semiconductor substrate 10 is heat-treated to bake the first and second electrode pastes 240, 340 and the same reference numerals in FIG. 3D to form the first electrode 24 and the first electrode. 2 electrodes 34 are formed.

제2 전극용 페이스트(340)는 유리 프릿을 포함하므로 열처리에 의하여 파이어 스루 현상이 일어나게 되고, 이에 의하여 제2 전극(34)이 패시베이션 막(32)을 관통하여 제2 층(300)에 접촉하여 제2 층(300)과 전기적으로 연결된다. 이와 동시에, 제2 전극용 페이스트(340)에 포함된 제2 불순물(302)인 알루미늄이 반도체 기판(10) 내부로 확산된다. 그러면, 제2 전극용 페이스트(340)와 접촉하는 부분에서만 제2 불순물(302)이 확산되므로 이 부분이 다른 부분보다 높은 도핑 농도를 가지는 제1 부분(30a)을 형성하게 되고, 나머지 제2 층(300) 부분이 제2 부분(30b)을 형성하게 된다. 즉, 제1 전극(34)와 접촉하는 제1 부분(30a)에는 p형의 제1 불순물(301)과 제2 불순물(302)이 함께 구비되고, 나머지 제2 부분(30b)에서는 제1 불순물(301)만이 구비된다. 이에 의하여 선택적 구조의 후면 전계층(30)이 형성된다. Since the second electrode paste 340 includes a glass frit, a fire through phenomenon occurs by heat treatment, whereby the second electrode 34 penetrates the passivation film 32 to contact the second layer 300. Is electrically connected to the second layer 300. At the same time, aluminum, which is the second impurity 302 included in the second electrode paste 340, is diffused into the semiconductor substrate 10. Then, since the second impurity 302 is diffused only in the portion in contact with the second electrode paste 340, this portion forms the first portion 30a having a higher doping concentration than the other portions, and the remaining second layer. The portion 300 forms the second portion 30b. That is, the p-type first impurity 301 and the second impurity 302 are together provided in the first portion 30a in contact with the first electrode 34, and the first impurity in the remaining second portion 30b. Only 301 is provided. As a result, a rear electric field layer 30 having an optional structure is formed.

또한, 제1 전극용 페이스트(240)가 유리 프릿을 포함하므로 열처리에 의하여 파이어 스루 현상이 일어나게 되고, 이에 의하여 제1 전극(24)이 반사 방지막(22)을 관통하여 에미터층(20)에 접촉하여 에미터층(20)과 전기적으로 연결된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반사 방지막(22)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 전극(24)을 형성할 수 있다. In addition, since the first electrode paste 240 includes a glass frit, a fire through phenomenon occurs by heat treatment, whereby the first electrode 24 penetrates through the antireflection film 22 to contact the emitter layer 20. Is electrically connected to the emitter layer 20. However, the present invention is not limited thereto. Therefore, an opening is formed in the antireflection film 22, and the first electrode 24 can be formed in the opening by various methods such as a plating method and a vapor deposition method.

반도체 기판(10)을 열처리하는 단계에서 소성 피크 온도(firing peak temperature)가 대략 720~760℃가 되도록 할 수 있다. 이는 제1 및 제2 전극용 페이스트(240, 340)을 소성하면서 제2 전극용 페이스트(340) 내의 제2 불순물(302)을 반도체 기판(10) 쪽으로 균일하게 확산시킬 수 있는 온도 범위이다. 소성 피크 온도가 720℃ 미만이면 제2 불순물(202)의 확산이 균일하게 일어나지 않을 수 있고, 760℃를 초과하면 온도가 높아져서 공정 비용이 증가하고 반도체 기판(10) 등에 열적 스트레스가 가해질 수 있다. In the heat treatment of the semiconductor substrate 10, the firing peak temperature may be about 720 ° C. to 760 ° C. This is a temperature range in which the second impurities 302 in the second electrode paste 340 can be uniformly diffused toward the semiconductor substrate 10 while firing the first and second electrode pastes 240 and 340. If the firing peak temperature is less than 720 ° C., the diffusion of the second impurity 202 may not occur uniformly. If the firing peak temperature is higher than 760 ° C., the temperature may be increased to increase the process cost, and thermal stress may be applied to the semiconductor substrate 10.

이와 같이 본 실시예에서는 제2 전극(34)을 형성하는 단계(즉, 좀더 상세하게는 소성을 위한 열처리 단계)에서 제2 전극(34)에 포함된 제2 불순물(302)을 확산시켜 선택적 구조를 가지는 후면 전계층(30)을 형성할 수 있다. 이에 의하여 단순한 제조 공정에 의하여 선택적 구조의 후면 전계층(30)을 제조할 수 있다. 또한, 후면 전계층(30)의 제1 부분(30a)과 제2 전극(34)의 얼라인을 위한 별도의 공정 등을 생략할 수 있고, 마진 영역을 제거할 수 있다. As described above, in the present embodiment, the second impurity 302 included in the second electrode 34 is diffused in the step of forming the second electrode 34 (that is, more specifically, a heat treatment step for sintering). The rear electric field layer 30 may be formed. As a result, it is possible to manufacture the back surface field layer 30 of the selective structure by a simple manufacturing process. In addition, a separate process for aligning the first portion 30a and the second electrode 34 of the rear electric field layer 30 may be omitted, and the margin area may be removed.

상술한 실시예에서는 에미터층(20)이 균일한 도핑 농도를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 에미터층(20)이 선택적 구조를 가질 수도 있으며 이 또한 본 발명의 범위에 속한다. In the above-described embodiment, the emitter layer 20 is illustrated to have a uniform doping concentration, but the present invention is not limited thereto. Emitter layer 20 may have an optional structure, which is also within the scope of the present invention.

그리고 상술한 실시예에서 에미터층(20), 제2 층(300), 반사 방지막(22), 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서 또한 일 예로 제시한 것에 불과하므로, 이들의 형성 순서 등은 다양하게 변형될 수 있다. In the above-described embodiment, the order of forming the emitter layer 20, the second layer 300, the anti-reflection film 22, the passivation film 32, the first electrode 24, and the second electrode 34 is also an example. Since it is only presented, the order of formation thereof may be variously modified.

즉, 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. That is, the features, structures, effects, and the like described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
20: 에미터층
30: 후면 전계층
24: 제1 전극
34: 제2 전극
201, 301: 제1 불순물
202, 302: 제2 불순물100: Solar cell
10: semiconductor substrate
20: Emitter layer
30: rear front layer
24: first electrode
34: Second electrode
201, 301: first impurity
202 and 302: second impurity

Claims (20)

반도체 기판을 준비하는 단계;
상기 반도체 기판에 제1 도전형을 가지는 제1 불순물을 포함하는 제1 층을 형성하는 단계;
상기 제1 층 위에 절연막을 형성하는 단계;
상기 절연막 위에 상기 제1 도전형을 가지는 제2 불순물을 포함하는 제1 전극용 페이스트를 형성하는 단계; 및
상기 제1 전극용 페이스트를 소성하여 제1 전극을 형성하는 열처리 단계
를 포함하고,
상기 열처리 단계에서는, 상기 절연막을 관통하여 상기 제1 전극을 형성하면서 상기 반도체 기판으로 상기 제2 불순물을 확산시켜 상기 제1 층보다 높은 도핑 농도를 가지는 제1 부분을 형성하고 나머지 상기 제1 층이 상기 제1 부분보다 낮은 도핑 농도의 제2 부분을 이루도록 하여 제1 불순물층 형성하는 태양 전지의 제조 방법. Preparing a semiconductor substrate;
Forming a first layer including a first impurity having a first conductivity type in the semiconductor substrate;
Forming an insulating film on the first layer;
Forming a first electrode paste including the second impurity having the first conductivity type on the insulating film; And
A heat treatment step of baking the first electrode paste to form a first electrode
Lt; / RTI >
In the heat treatment step, the second impurity is diffused into the semiconductor substrate while the first electrode is formed through the insulating layer to form a first portion having a higher doping concentration than the first layer, and the remaining first layer is A first impurity layer is formed by forming a second portion having a lower doping concentration than the first portion. 제1항에 있어서,
상기 소성하는 단계의 피크 온도(peak temperature)는 720~760℃인 태양 전지의 제조 방법. The method of claim 1,
Peak temperature of the firing step (peak temperature) is 720 ~ 760 ℃ manufacturing method of a solar cell. 제1항에 있어서,
상기 제1 전극용 페이스트를 형성하는 단계에서는, 상기 제1 전극용 페이스트가 인쇄에 의하여 도포되는 태양 전지의 제조 방법. The method of claim 1,
In the forming of the first electrode paste, the first electrode paste is coated by printing. 제3항에 있어서,
상기 제1 전극용 페이스트는 13~15 mg/cm2의 양만큼 도포되는 태양 전지의 제조 방법. The method of claim 3,
The first electrode paste is coated with an amount of 13 ~ 15 mg / cm 2 of the solar cell manufacturing method. 제1항에 있어서,
상기 제1 전극용 페이스트의 폭이 10~50㎛인 태양 전지의 제조 방법. The method of claim 1,
The manufacturing method of the solar cell whose width | variety of the said 1st electrode paste is 10-50 micrometers. 제5항에 있어서,
상기 제1 전극용 페이스트의 폭이 10~30㎛인 태양 전지의 제조 방법.The method of claim 5,
The manufacturing method of the solar cell whose width | variety of the said 1st electrode paste is 10-30 micrometers. 제1항에 있어서,
상기 제1 불순물과 상기 제2 불순물이 서로 다른 물질인 태양 전지의 제조 방법. The method of claim 1,
The method of manufacturing a solar cell, wherein the first impurity and the second impurity are different materials. 제1항에 있어서,
상기 제1 전극용 페이스트는 알루미늄을 포함하는 태양 전지의 제조 방법. The method of claim 1,
The first electrode paste is a manufacturing method of a solar cell containing aluminum. 제8항에 있어서,
상기 제1 전극용 페이스트는 상기 알루미늄, 유리 프릿 및 유기 비히클을 포함하는 태양 전지의 제조 방법. 9. The method of claim 8,
The first electrode paste includes the aluminum, the glass frit and the organic vehicle. 제1항에 있어서,
상기 제1 불순물이 보론을 포함하는 태양 전지의 제조 방법. The method of claim 1,
The manufacturing method of the solar cell in which said 1st impurity contains boron. 제1항에 있어서,
상기 제1 및 상기 제2 불순물이 p형이고,
상기 제1 불순물층이 에미터층인 태양 전지의 제조 방법. The method of claim 1,
The first and second impurities are p-type,
The method of manufacturing a solar cell, wherein the first impurity layer is an emitter layer. 반도체 기판;
상기 반도체 기판에 형성되며, 서로 동일한 도전형의 제1 불순물 및 제2 불순물을 포함하여 제1 저항을 가지는 제1 부분과 상기 제1 불순물을 포함하여 상기 제1 저항보다 큰 제2 저항을 가지는 제2 부분을 포함하는 제1 불순물층;
상기 불순물층 위에 형성되는 절연막; 및
상기 절연막을 관통하여 상기 제1 부분에 전기적으로 연결되며, 상기 제2 불순물을 포함하는 제1 전극
을 포함하는 태양 전지. A semiconductor substrate;
A first portion formed on the semiconductor substrate and having a first portion including a first impurity and a second impurity of the same conductivity type, and having a second resistance greater than the first resistance including the first impurity; A first impurity layer comprising two portions;
An insulating film formed on the impurity layer; And
A first electrode electrically connected to the first portion through the insulating layer, the first electrode including the second impurity
≪ / RTI > 제12항에 있어서,
상기 제1 불순물과 상기 제2 불순물이 서로 다른 물질인 태양 전지. The method of claim 12,
The solar cell of which the first impurity and the second impurity are different materials. 제12항에 있어서,
상기 제1 전극은 알루미늄을 포함하는 태양 전지. The method of claim 12,
The first electrode is a solar cell comprising aluminum. 제12항에 있어서,
상기 제1 불순물이 보론을 포함하고,
상기 제2 불순물이 알루미늄을 포함하는 태양 전지. The method of claim 12,
The first impurity comprises boron,
The solar cell of which the second impurity comprises aluminum. 제12항에 있어서,
상기 제1 및 상기 제2 불순물이 p형이고,
상기 제1 불순물층이 에미터층인 태양 전지. The method of claim 12,
The first and second impurities are p-type,
The solar cell of which the first impurity layer is an emitter layer. 제12항에 있어서,
상기 제1 전극의 폭이 10~50㎛인 태양 전지. The method of claim 12,
A solar cell having a width of the first electrode of 10 to 50㎛. 제17항에 있어서,
상기 제1 전극의 폭이 10~30㎛인 태양 전지.18. The method of claim 17,
The solar cell has a width of the first electrode of 10 ~ 30㎛. 제12항에 있어서,
상기 제1 부분의 두께가 0.3~1.0㎛인 태양 전지.The method of claim 12,
The solar cell having a thickness of the first portion is 0.3 ~ 1.0㎛. 제12항에 있어서,
상기 반도체 기판에서 상기 제1 불순물층과 서로 이격되어 형성되며, 상기 제1 및 제2 불순물의 도전형과 반대되는 도전형을 가지는 제2 불순물층; 및
상기 제2 불순물층에 전기적으로 연결되는 제2 전극
을 더 포함하는 태양 전지.
The method of claim 12,
A second impurity layer formed on the semiconductor substrate to be spaced apart from the first impurity layer and having a conductivity type opposite to that of the first and second impurities; And
A second electrode electrically connected to the second impurity layer
Solar cell comprising more.
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