KR20140043213A - Method for manufacturing solar cell - Google Patents

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KR20140043213A
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최형욱
조근태
김진성
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엘지전자 주식회사
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Abstract

A method for manufacturing a solar cell according to an embodiment comprises the steps of: preparing a semiconductor substrate; forming a mask layer on the semiconductor substrate; forming an etching paste on the mask layer; using the etching paste to form an opening part exposing the semiconductor substrate at the mask layer; and doping impurities through the opening part.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}[0001] METHOD FOR MANUFACTURING SOLAR CELL [0002]

본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는, 생산성을 향상할 수 있는 태양 전지의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a solar cell, and more particularly, to a method of manufacturing a solar cell capable of improving productivity.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지를 형성하기 위해서는 광전 변환을 일으킬 수 있도록 불순물층을 형성한 다음 불순물층에 전기적으로 연결되는 전극을 형성하여야 한다. 이와 같이 태양 전지의 제조를 위해서는 다양한 공정을 이용하여 다양한 층, 배선 등을 형성하여야 한다. 이에 따라 제조 공정이 복잡해져서 생산성이 저하될 수 있다. 특히, 포토 리소그라피 공정과 같은 복잡한 공정이 사용되는 경우에는 생산성이 크게 저하될 수 있었다. In order to form such a solar cell, an impurity layer should be formed so as to cause photoelectric conversion, and then an electrode electrically connected to the impurity layer should be formed. In order to manufacture a solar cell, various layers, wiring, and the like must be formed using various processes. As a result, the manufacturing process becomes complicated and the productivity may be lowered. Particularly, when a complicated process such as a photolithography process is used, the productivity may be significantly lowered.

본 실시예는 제조 공정을 단순화하여 생산성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다. The present embodiment is intended to provide a manufacturing method of a solar cell that can simplify a manufacturing process and improve productivity.

본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판 위에 마스크층을 형성하는 단계; 상기 마스크층 위에 패턴을 가지는 상태로 에칭 페이스트를 형성하는 단계; 상기 에칭 페이스트를 이용하여 상기 마스크층에 상기 반도체 기판을 노출하는 개구부를 형성하는 단계; 및 상기 개구부를 통하여 불순물을 도핑하는 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: preparing a semiconductor substrate; Forming a mask layer on the semiconductor substrate; Forming an etching paste with a pattern on the mask layer; Forming an opening for exposing the semiconductor substrate in the mask layer using the etching paste; And doping the impurity through the opening.

본 실시예에 따른 태양 전지의 제조 방법은, 국부적 구조를 가지는 불순물층을 형성하는 공정을 단순화할 수 있다. 즉, 양산성 높은 장비를 이용한 단순한 공정에 의하여 불순물층을 형성할 수 있어, 태양 전지의 제조 방법을 단순화할 수 있다. 특히, 본 실시예는 n형을 가지는 국부적 후면 전계 구조의 후면 전계층을 형성하는 데 적용될 경우 그 효과가 배가될 수 있다. The manufacturing method of the solar cell according to this embodiment can simplify the step of forming the impurity layer having the local structure. That is, the impurity layer can be formed by a simple process using high-mass-production equipment, and the manufacturing method of the solar cell can be simplified. Particularly, this embodiment can be doubled in its effect when applied to form the rear whole layer of the local back electric field structure having n-type.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 도시한 부분 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 다른 예를 도시한 부분 단면도이다. FIG. 1 is a partial cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
3 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5 is a partial cross-sectional view illustrating another example of a solar cell manufactured by the method of manufacturing a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명하면 다음과 같다. 먼저, 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 설명한 후에 태양 전지의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described with reference to the accompanying drawings. First, an example of a solar cell manufactured by the manufacturing method of the solar cell according to an embodiment of the present invention will be described, and then a manufacturing method of the solar cell will be described.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에 의해 제조되는 태양 전지의 일 예를 도시한 부분 단면도이다. 그리고 도 2는 도 1에 도시한 태양 전지의 평면도이다. FIG. 1 is a partial cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention. And FIG. 2 is a plan view of the solar cell shown in FIG.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)에 형성되는 불순물층(20, 30)과, 불순물층(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물층(20, 30)은 에미터층(20)과 후면 전계층(30)을 포함할 수 있고, 전극(24, 34)은 에미터층(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 반사 방지막(22), 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 10, impurity layers 20 and 30 formed in the semiconductor substrate 10, and impurity layers 20 and 30 And electrodes 24 and 34 electrically connected to each other. The impurity layers 20 and 30 may include an emitter layer 20 and a back front layer 30 and the electrodes 24 and 34 may include a first electrode 24 electrically connected to the emitter layer 20, And a second electrode 34 electrically connected to the rear front layer 30. In addition, the solar cell 100 may further include an antireflection film 22, a passivation film 32, and the like. This will be explained in more detail.

반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제2 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제2 도전형 불순물은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. The semiconductor substrate 10 may comprise various semiconductor materials, for example silicon containing a second conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the second conductivity type impurity may be n-type, for example. That is, the semiconductor substrate 10 may be formed of single crystal or polycrystalline silicon doped with a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb)

이와 같이 n형의 불순물을 가지는 반도체 기판(10)을 사용하면, 반도체 기판(10)의 전면에 p형의 불순물을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그려면, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. When the semiconductor substrate 10 having the n-type impurity is used, the emitter layer 20 having the p-type impurity is formed on the entire surface of the semiconductor substrate 10 to form a pn junction. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the rear surface of the semiconductor substrate 10, are collected by the second electrode 34, and the holes move toward the front surface of the semiconductor substrate 10 1 electrode 24, respectively. Thereby, electric energy is generated. In this case, holes having a slower moving speed than electrons may move to the front surface of the semiconductor substrate 10 rather than the rear surface thereof, thereby improving the conversion efficiency.

그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10) 및 후면 전계층(30)이 p형을 가지고 에미터층(20)이 n형을 가지는 것도 가능함은 물론이다. However, the present invention is not limited thereto, and it goes without saying that the semiconductor substrate 10 and the rear front layer 30 may have a p-type and the emitter layer 20 may have an n-type.

도면에 도시하지는 않았지만, 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. Although not shown in the figure, the front and / or rear surface of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. When the surface roughness of the semiconductor substrate 10 is increased by forming concaves and convexes on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased, thereby minimizing the optical loss.

반도체 기판(10)의 전면 쪽에는 제1 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. An emitter layer 20 having a first conductivity type impurity may be formed on the front surface of the semiconductor substrate 10. [ In the present embodiment, the emitter layer 20 is a first conductivity type impurity, and a p-type impurity such as boron (B), aluminum (Al), gallium (Ga), or indium (In) as a Group III element can be used.

본 실시예에서는 에미터층(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 에미터(homogeneous emitter)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 5에서와 같이, 에미터층(20)이 서로 다른 도핑 농도를 가지는 부분을 포함하는 선택적 에미터(selective emitter) 일 수 있다. 또한, 본 실시예에서는 에미터층(20)이 반도체 기판(10)의 전면 쪽에만 형성되지만 본 발명이 이에 한정되는 것은 아니다. 즉, 에미터층(20)이 후면으로 연장되어 태양 전지(100)가 후면 전극형 구조를 가질 수도 있다. In this embodiment, the emitter layer 20 may be a homogeneous emitter with a uniformly uniform doping concentration. However, the present invention is not limited thereto. As shown in FIG. 5, the emitter layer 20 may be a selective emitter including portions having different doping densities. In this embodiment, the emitter layer 20 is formed only on the front surface of the semiconductor substrate 10, but the present invention is not limited thereto. That is, the emitter layer 20 may extend to the backside, and the solar cell 100 may have a rear electrode structure.

반도체 기판(10) 위에, 좀더 정확하게는 반도체 기판(10)에 형성된 에미터층(20) 위에 반사 방지막(22) 및 제1 전극(24)이 형성된다. The antireflection film 22 and the first electrode 24 are formed on the semiconductor substrate 10 and more precisely on the emitter layer 20 formed on the semiconductor substrate 10.

반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 반사 방지막(22)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. The antireflection film 22 may be formed substantially entirely on the entire surface of the semiconductor substrate 10 except for the portion where the first electrode 24 is formed. The antireflection film 22 reduces the reflectivity of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the emitter layer 20. [

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.The amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the emitter layer 20 can be increased by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 10. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. In addition, it is possible to increase the open-circuit voltage (Voc) of the solar cell 100 by immobilizing defects present in the emitter layer 20 and removing recombination sites of minority carriers. The efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 with the anti-reflection film 22.

방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 반도체 기판(10)과 반사 방지막(22) 사이에 패시베이션을 위한 전면 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다. The anti-radiation film 22 may be formed of various materials. For example, the antireflection film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the anti-reflection film 22 may include various materials. Further, a front passivation film (not shown) may be further provided between the semiconductor substrate 10 and the antireflection film 22 for passivation. Are also within the scope of the present invention.

제1 전극(24)은 반사 방지막(22)에 형성된 개구부를 통하여(즉, 반사 방지막(22)을 관통하여) 에미터층(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있는데 이에 대해서는 추후에 다시 설명한다. The first electrode 24 is electrically connected to the emitter layer 20 through an opening formed in the antireflection film 22 (i.e., through the antireflection film 22). The first electrode 24 may be formed to have various shapes by various materials, which will be described later.

반도체 기판(10)의 후면 쪽에는 반도체 기판(10)보다 높은 도핑 농도로 제2 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. 일례로, 후면 전계층(30)은 제2 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 포함할 수 있다. A rear front layer 30 including a second conductive impurity at a higher doping concentration than the semiconductor substrate 10 is formed on the rear surface of the semiconductor substrate 10. For example, the rear front layer 30 may include an n-type impurity such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) which are Group 5 elements as a second conductive impurity.

본 실시예에서 후면 전계층(30)은 제2 전극(34)이 형성될 부분(즉, 제2 전극(34)과 인접한 부분)에 국부적으로 형성된 제1 부분(30a)만을 포함하여, 국부적 후면 전계 구조(local back surface field structure)를 가질 수 있다. 이에 의하여 후면 전계층(30)에 의하여 제2 전극(34)과의 접촉 저항을 최소화할 수 있으며 이 부근에서 정공과 전자의 재결합을 방지할 수 있다. 또한, 후면 전계층(30)의 면적을 최소화하여 후면 전계층(30)을 형성할 때 해당 부분에서 반도체 기판(10)이 손상되는 문제 등을 방지할 수 있다. 이에 따라 후면 전계층(30)의 특성을 향상할 수 있다. In this embodiment, the rear front layer 30 includes only the first portion 30a formed locally at the portion where the second electrode 34 is to be formed (i.e., the portion adjacent to the second electrode 34) And may have a local back surface field structure. Accordingly, the contact resistance with the second electrode 34 can be minimized by the rear whole layer 30, and the recombination of holes and electrons can be prevented in the vicinity of this. In addition, it is possible to minimize the area of the backside front layer 30 and to prevent the semiconductor substrate 10 from being damaged at the front side back layer 30 when the rear front layer 30 is formed. Thus, the characteristics of the rear front layer 30 can be improved.

이와 함께 반도체 기판(10)의 후면에는 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다. In addition, a passivation film 32 and a second electrode 34 may be formed on the rear surface of the semiconductor substrate 10.

패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(10)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.The passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 10 except for the portion where the second electrode 34 is formed. This passivation film 32 can pass the defects present on the back surface of the semiconductor substrate 10 to remove recombination sites of minority carriers. Accordingly, the open-circuit voltage of the solar cell 100 can be increased.

이러한 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(32)을 통하여 반도체 기판(10)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The passivation film 32 may be made of a transparent insulating material so that light can be transmitted. Therefore, light can be incident also on the rear surface of the semiconductor substrate 10 through the passivation film 32, thereby improving the efficiency of the solar cell 100. For example, the passivation film 32 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. However, the present invention is not limited thereto, and it goes without saying that the passivation film 32 may include various materials.

제2 전극(34)은 패시베이션 막(32)에 형성된 개구부를 통하여(즉, 패시베이션 막(32)을 관통하여) 후면 전계층(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. The second electrode 34 is electrically connected to the rear front layer 30 through an opening formed in the passivation film 32 (i.e., through the passivation film 32). The second electrode 34 may be formed to have various shapes by various materials.

즉, 본 실시예에 따른 제1 전극(24) 및/또는 제2 전극(34)은 다양한 평면 형상을 가질 수 있는데, 그 일 예를 도 2를 참조하여 설명한다. 제1 전극(24) 및 제2 전극(34)은 서로 다른 폭, 피치 등을 가질 수는 있지만, 그 기본 형상은 유사할 수 있다. 이에 따라 도 2에서는 제1 전극(24)을 위주로 설명하며, 제2 전극(34)에 대한 설명을 생략한다. 이하의 설명은 제1 및 제2 전극(24, 34)에 공통적으로 적용될 수 있다.That is, the first electrode 24 and / or the second electrode 34 according to the present embodiment may have various planar shapes, and an example thereof will be described with reference to FIG. Although the first electrode 24 and the second electrode 34 may have different widths, pitches, and the like, their basic shapes may be similar. Accordingly, the first electrode 24 will be mainly described in FIG. 2, and the description of the second electrode 34 will be omitted. The following description can be applied to the first and second electrodes 24 and 34 in common.

도 2를 참조하면, 제1 전극(24)은 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 포함할 수 있다. 이와 함께 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일한 폭을 가질 수 있다. 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 2, the first electrode 24 may include a plurality of finger electrodes 24a having a first pitch P1 and disposed in parallel with each other. In addition, the electrode 24 may include a bus bar electrode 24b formed in a direction crossing the finger electrodes 24a and connecting the finger electrodes 24a. Only one bus electrode 24b may be provided or a plurality of bus electrodes 24b may be provided with a second pitch P2 larger than the first pitch P1 as shown in FIG. At this time, the width W2 of the bus bar electrode 24b may be larger than the width W1 of the finger electrode 24a, but the present invention is not limited thereto and may have the same width. The shape of the first electrode 24 described above is merely an example, and the present invention is not limited thereto.

단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 모두 반사 방지막(22)(제2 전극(34)일 경우에는 패시베이션 막(32), 이하 동일)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 반사 방지막(22)을 관통하고 버스바 전극(24b)은 반사 방지막(22) 상에서 형성될 수 있다. The finger electrode 24a and the bus bar electrode 24b both may be formed to penetrate through the antireflection film 22 (the passivation film 32 in the case of the second electrode 34, hereinafter the same) have. Alternatively, the finger electrode 24a may pass through the antireflection film 22 and the bus bar electrode 24b may be formed on the antireflection film 22.

상술한 바와 같이 태양 전지(100)는 국부적 후면 전계 구조를 가지는 후면 전계층(30)을 포함한다. 본 실시예에 따른 태양 전지(100)의 제조 방법에서는 이와 같이 국부적 후면 전계 구조를 가지는 후면 전계층(30)을 형성하는 방법을 단순화할 수 있다. 이하에서 좀더 상세하게 설명한다. As described above, the solar cell 100 includes a rear front layer 30 having a local rear electric field structure. In the method of manufacturing the solar cell 100 according to the present embodiment, the method of forming the rear front layer 30 having the local rear electric field structure can be simplified. This will be described in more detail below.

도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 나타내는 흐름도이다. 3 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 기판을 준비하는 단계(ST10), 불순물층을 형성하는 단계(ST20), 반사 방지막 및 패시베이션 막을 형성하는 단계(ST30) 및 전극을 형성하는 단계(ST40)를 포함한다. Referring to FIG. 3, a method of manufacturing a solar cell according to the present embodiment includes a step ST10 of preparing a substrate, a step ST20 of forming an impurity layer, a step ST30 of forming an antireflection film and a passivation film, (ST40).

이러한 태양 전지의 제조 방법을 도 4a 내지 도 4i를 함께 참조하여 좀더 상세하게 설명한다. 도 4a 내지 도 4i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 나타내는 단면도들이다.A method of manufacturing such a solar cell will be described in more detail with reference to FIGS. 4A to 4I. 4A to 4I are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 기판을 준비하는 단계(ST10)에서는 제2 도전형 불순물을 가지는 반도체 기판(10)을 준비한다. 이때, 도면에 도시하지는 않았지만, 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링에 의하여 요철을 가질 수 있다. 텍스쳐링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 또는 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)의 전면 및 후면 중 어느 하나에만 텍스쳐링을 형성할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. First, as shown in FIG. 4A, a semiconductor substrate 10 having a second conductivity type impurity is prepared in a step ST10 of preparing a substrate. At this time, although not shown in the drawing, the front surface and / or the rear surface of the semiconductor substrate 10 may have irregularities by texturing. Texturing can be either wet or dry texturing. The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. Or texturing may be formed only on one of the front surface and the rear surface of the semiconductor substrate 10 by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

이어서, 도 4b 내지 도 4g에 도시한 바와 같이, 불순물층을 형성하는 단계(ST20)에서는 불순물층인 에미터층(20) 및 후면 전계층(30)을 형성한다. 좀더 상세하게 설명하면 다음과 같다. Subsequently, as shown in FIGS. 4B to 4G, in the step of forming the impurity layer (ST20), the emitter layer 20 and the backside electric field layer 30 which are impurity layers are formed. More detailed description is as follows.

즉, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 마스크층(340)을 형성한다. 본 실시예에 따른 마스크층(340)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. That is, as shown in FIG. 4B, a mask layer 340 is formed on the rear surface of the semiconductor substrate 10. The mask layer 340 according to the present exemplary embodiment may be entirely formed on the rear surface of the semiconductor substrate 10.

마스크층(340)은 질화물 또는 산화물을 증착법(일례로, 화학 기상 증착법)의 의하여 증착하여 형성될 수 있다. 질화물 또는 산화물로는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 이러한 실리콘 질화물 또는 실리콘 산화물은 반도체 기판(10) 위에 쉽게 형성할 수 있고, 일정 두께에서 불순물의 도핑을 효과적으로 방지할 수 있다. The mask layer 340 may be formed by depositing a nitride or an oxide by a deposition method (e.g., a chemical vapor deposition method). The nitride or oxide may include silicon nitride or silicon oxide. Such silicon nitride or silicon oxide can be easily formed on the semiconductor substrate 10, and doping of the impurity can be effectively prevented at a certain thickness.

이어서, 도 4c에 도시한 바와 같이, 마스크층(340) 위에 에칭 페이스트(320)을 형성한다. 에칭 페이스트(320)은 마스크층(340)에 개구부(도 4e의 참조부호 342, 이하 동일)를 형성하기 위한 것인 바, 개구부(342)에 대응하는 패턴을 가지도록 형성된다. Next, as shown in FIG. 4C, an etching paste 320 is formed on the mask layer 340. The etching paste 320 is formed to form an opening (reference numeral 342 of FIG. 4E, hereinafter the same) in the mask layer 340, and is formed to have a pattern corresponding to the opening 342.

이때, 본 실시예에서는 다양한 방법에 의하여 패턴을 가지는 상태로 에칭 페이스트(320)을 형성한다. 일례로, 에칭 페이스트(320)는 페이스트를 인쇄법에 의하여 도포하여 형성될 수 있다. At this time, in the present embodiment, the etching paste 320 is formed in a state having a pattern by various methods. In one example, the etching paste 320 may be formed by applying the paste by a printing method.

에칭 페이스트(320)로는 인쇄법에 의하여 형성된 다음 이후 공정에서 쉽게 제거될 수 있는 다양한 물질이 사용될 수 있다. 일례로, 에칭 페이스트(320)은 이때, 에칭 페이스트(160)는 인산(H3P04), 불산(HF) 등의 산성 물질로 구성되는 에천트(etchant)를 구비할 수 있다. 그리고 알려진 다양한 바인더, 첨가제 등을 더 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에칭 페이스트(320)로 다양한 물질을 사용할 수 있다. As the etching paste 320, various materials may be used, which may be formed by a printing method and then easily removed in a subsequent process. For example, the etching paste 320 may include an etchant formed of an acidic material, such as phosphoric acid (H 3 PO 4 ) and hydrofluoric acid (HF). And it may further comprise a variety of known binders, additives and the like. However, the present invention is not limited thereto, and various materials may be used as the etching paste 320.

본 실시예에서 에칭 페이스트(320)는 마스크층(340)보다 두껍게 형성될 수 있다. 이는 에칭 페이스트(320)와 마스크층(340)의 형성 공정을 고려한 것이다. 에칭 페이스트(320)는 후막을 형성하기에 적합한 인쇄법에 의하여 형성되므로 박막을 형성하기에 적합한 증착법에 의하여 형성된 마스크층(340)보다 두껍게 형성될 수 있다. In the present embodiment, the etching paste 320 may be formed thicker than the mask layer 340. This takes into account the process of forming the etching paste 320 and the mask layer 340. Since the etching paste 320 is formed by a printing method suitable for forming a thick film, the etching paste 320 may be formed thicker than the mask layer 340 formed by a deposition method suitable for forming a thin film.

일례로, 에칭 페이스트(320)의 두께는 5~50㎛일 수 있고, 마스크층(340)의 두께는 50~500nm일 수 있다. For example, the thickness of the etching paste 320 may be 5 to 50 μm, and the thickness of the mask layer 340 may be 50 to 500 nm.

에칭 페이스트(320)의 두께가 50㎛를 초과하면 인쇄를 많은 회수로 수행하여야 하며 재료 비용이 증가할 수 있다. 그리고 에칭 페이스트(320)의 두께가 5㎛ 미만이면 에칭 페이스트(320)에 의하여 해당 부분의 마스크층(340)이 깔끔하게 제거되지 않아 개구부(342)가 잘 형성되지 않을 수 있다. If the thickness of the etching paste 320 exceeds 50 μm, the printing must be performed a large number of times and the material cost may increase. When the thickness of the etching paste 320 is less than 5 μm, the mask layer 340 of the corresponding portion may not be neatly removed by the etching paste 320, and thus the opening 342 may not be formed well.

마스크층(340)의 두께가 500nm를 초과하면, 마스크층(340)을 형성하는 공정 및 제거하는 공정 시간이 길어지고 재료 비용이 증가할 수 있다. 그리고 마스크층(340)의 두께가 50nm 미만이면, 불순물 도핑 시 불순물을 막는 역할을 충분하게 수행하지 못할 수 있다. If the thickness of the mask layer 340 exceeds 500 nm, the process of forming the mask layer 340 and the process time of removing it may become longer and the material cost may increase. If the thickness of the mask layer 340 is less than 50 nm, it may not sufficiently perform the function of blocking the impurities in doping the impurity.

그러나 본 발명이 이에 한정되는 것은 아니며 에칭 페이스트(320) 및 마스크층(340)이 다양한 방법에 의하여 형성될 수 있고, 다양한 물질을 포함할 수 있으며, 다양한 두께를 가질 수 있다. However, the present invention is not limited thereto, and the etching paste 320 and the mask layer 340 may be formed by various methods, may include various materials, and may have various thicknesses.

이어서, 도 4d에 도시한 바와 같이, 열처리를 하여 에칭 페이스트(320)를 이용하여 에칭 페이스트(320)가 형성된 부분의 마스크층(340)을 식각한다. 즉, 핫 플레이트, 오븐 등을 이용하여 300? 이하(일례로, 100~300?, 좀더 상세하게는 150~300?)의 온도에서 열처리하면, 에칭 페이스트(320)가 형성된 부분의 마스크층(340)이 식각되도록 할 수 있다. 온도가 300?를 초과하면 공정 비용이 증가하고 과에칭 등이 발생할 수 있고, 100? 미만이면 식각이 잘 일어나지 않을 수 있다.Subsequently, as shown in FIG. 4D, the mask layer 340 of the portion where the etching paste 320 is formed is etched using the etching paste 320. That is, using a hot plate, oven, etc. 300? When the heat treatment is performed at a temperature of about 100 ° C. to about 300 ° C., more specifically 150 ° C. to 300 ° C., the mask layer 340 of the portion where the etching paste 320 is formed may be etched. If the temperature exceeds 300 ° C, the process cost may increase, overetching, etc. may occur. If less than, etching may not occur well.

이어서, 도 4e에 도시한 바와 같이, 에칭 페이스트(320)를 제거하면, 에칭 페이스트(320)가 위치하였던 부분에 개구부(342)를 가지는 마스크층(340a)이 형성된다. 에칭 페이스트(320)는 다양한 방법에 의하여 제거될 수 있는데, 일례로 물 등에 의하여 세정되어 제거될 수 있다. 에칭 페이스트(320)를 좀더 효과적으로 제거하기 위해서 초음파 등을 함께 이용할 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 알려진 다양한 방법에 의하여 에칭 페이스트(320)가 제거될 수 있다. Subsequently, as shown in FIG. 4E, when the etching paste 320 is removed, a mask layer 340a having an opening 342 is formed in the portion where the etching paste 320 is located. The etching paste 320 may be removed by various methods. For example, the etching paste 320 may be removed by washing with water or the like. In order to more effectively remove the etching paste 320, ultrasonic waves or the like may be used together. However, the present invention is not limited thereto, and the etching paste 320 may be removed by various known methods.

이어서, 도 4f에 도시한 바와 같이, 제1 도전형 불순물을 반도체 기판(10)의 전면에 도핑하여 에미터층(20)을 형성하고, 제2 도전형 불순물을 개구부(342)를 통하여 반도체 기판(10)의 후면에 도핑하여 후면 전계층(30)을 포함할 수 있다. Subsequently, as shown in FIG. 4F, the emitter layer 20 is formed by doping the first conductivity type impurity on the entire surface of the semiconductor substrate 10, and the second conductivity type impurity is formed through the opening 342. 10) may include a rear electric field layer 30 by doping on the rear surface.

이때, 반도체 기판(10)의 전면에서는 전체적으로 도핑이 이루어지므로 에미터층(20)이 균일한 도핑 농도를 가지는 균일한 에미터 구조를 가질 수 있다. 그리고 반도체 기판(10)의 후면에서는 개구부(342)를 통해서만 도핑이 이루어지므로 개구부(342)에 의하여 노출된 부분에서만 후면 전계층(30)이 형성된다. 이에 따라 후면 전계층(30)은 개구부(342)에 의하여 노출되는 부분에서 형성되는 제1 부분(30a)만을 구비하는 국부적 후면 전계 구조를 가질 수 있다. At this time, the entire surface of the semiconductor substrate 10 is doped so that the emitter layer 20 can have a uniform emitter structure having a uniform doping concentration. Since the doping is performed only through the opening 342 in the rear surface of the semiconductor substrate 10, the rear front layer 30 is formed only in the portion exposed by the opening 342. [ Accordingly, the rear front layer 30 may have a local rear electric field structure including only the first portion 30a formed at the portion exposed by the opening portion 342. [

에미터층(20) 및 후면 전계층(30)은 다양한 방법에 의하여 형성될 수 있다. 일례로, 열 확산법, 이온 주입법 등의 방법으로 에미터층(20) 및 후면 전계층(30)을 형성할 수 있다. The emitter layer 20 and the back front layer 30 may be formed by various methods. For example, the emitter layer 20 and the rear front layer 30 can be formed by a thermal diffusion method, an ion implantation method, or the like.

열 확산법은 반도체 기판(10)을 가열한 상태에서 제1 또는 제2 도전형 불순물의 기체 화합물(일례로, BBr3 또는 POCl3)을 확산시켜 제1 또는 제2 도전형 불순물을 도핑하는 것이다. 제조 공정이 단순하여 비용이 저렴한 장점이 있다. The heat diffusion method diffuses the gaseous compound (for example, BBr 3 or POCl 3 ) of the first or second conductivity type impurity while the semiconductor substrate 10 is heated, thereby doping the first or second conductivity type impurity. The manufacturing process is simple and the cost is low.

이온 주입법은 제1 또는 제2 도전형 불순물을 이온 주입하는 것이다. 이러한 이온 주입법은 수평 방향(lateral direction)으로의 도핑을 줄일 수 있어 집적도를 향상할 수 있으며 농도를 쉽게 조절할 수 있다. 또한, 원하는 일면에만 도핑이 가능한 단면 도핑으로 반도체 기판(10)의 전면 및 후면을 서로 다른 불순물로 도핑할 경우에 쉽게 적용할 수 있다. 이와 같이 이온 주입법을 사용한 경우에는 각각의 이온 주입 공정 이후 또는 모든 이온 주입 공정이 완료된 후에 활성화 열처리를 수행할 수 있다.The ion implantation method implants ions of the first or second conductivity type impurity. Such an ion implantation method can reduce the doping in the lateral direction, thereby improving the degree of integration and adjusting the concentration easily. In addition, the present invention can be easily applied to the case where the front surface and the rear surface of the semiconductor substrate 10 are doped with different impurities with a single-sided doping capable of doping only a desired surface. In the case of using the ion implantation method as described above, the activation heat treatment can be performed after each ion implantation process or after all ion implantation processes are completed.

도면에서는 에미터층(20)과 후면 전계층(30)이 동시에 형성되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 에미터층(20)을 먼저 형성한 다음 후면 전계층(30)을 형성할 수 있다. 또는, 후면 전계층(30)을 먼저 형성한 다음 에미터층(20)을 형성할 수 있다. Although the emitter layer 20 and the front layer 30 are formed simultaneously in the drawing, the present invention is not limited thereto. That is, the emitter layer 20 may be formed first, and then the rear front layer 30 may be formed. Alternatively, the backside front layer 30 may be formed first and then the emitter layer 20 may be formed.

이어서, 도 4g에 도시한 바와 같이, 마스크층(도 4f의 참조부호 340a, 이하 동일)을 제거할 수 있다. 마스크층(340a)은 산화물 또는 질화물을 제거할 수 있는 다양한 방법에 의하여 제거될 수 있다. 일례로, 산성 물질(일례로, 불산 계열의 물질)에 마스크층(340a)이 형성된 반도체 기판(10)을 침지하는 것에 의하여 마스크층(340a)을 쉽게 제거할 수 있다. Subsequently, as shown in FIG. 4G, the mask layer (reference numeral 340a in FIG. 4F, hereinafter the same) can be removed. The mask layer 340a may be removed by various methods that can remove the oxide or nitride. For example, the mask layer 340a can be easily removed by immersing the semiconductor substrate 10 in which a mask layer 340a is formed on an acidic substance (for example, a hydrofluoric acid-based substance).

이어서, 도 4h에 도시한 바와 같이, 반사 방지막 및 패시베이션 막을 형성하는 단계(ST30)에서 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(10)의 전면 및 후면에 형성한다. 이러한 반사 방지막(22) 및 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Subsequently, as shown in FIG. 4H, in the step ST30 of forming the antireflection film and the passivation film, the antireflection film 22 and the passivation film 32 are formed on the front and rear surfaces of the semiconductor substrate 10, respectively. The antireflection film 22 and the passivation film 32 may be formed by various methods such as a vacuum evaporation method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method.

이어서, 도 4h에 도시한 바와 같이, 전극을 형성하는 단계(ST40)에서는, 반도체 기판(10)의 전면에 에미터층(20)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(10)의 후면에 후면 전계층(30)의 제1 부분(30a)에 접촉하는 제2 전극(34)을 형성한다. 4H, in the step of forming the electrode (ST40), the first electrode 24 contacting the emitter layer 20 is formed on the entire surface of the semiconductor substrate 10, and the semiconductor substrate 10 A second electrode 34 contacting the first portion 30a of the rear front layer 30 is formed.

반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 전극(24)을 형성할 수 있다. 그리고 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제2 전극(34)을 형성할 수 있다. The first electrode 24 may be formed in various ways such as a plating method, a deposition method, or the like, in the opening portion of the antireflection film 22. Then, an opening is formed in the passivation film 32, and the second electrode 34 can be formed in this opening by various methods such as a plating method and a vapor deposition method.

또는, 제1 및 제2 전극 형성용 페이스트를 반사 방지막(22) 및 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 수행하지 않아도 된다. Alternatively, the first and second electrode formation paste may be applied on the antireflection film 22 and the passivation film 32 by screen printing or the like, and then fire through or laser firing contact may be performed It is possible to form the first and second electrodes 24 and 34 having the above-described shape. In this case, it is not necessary to carry out the step of forming the opening separately.

상술한 실시예에서는 불순물층인 에미터층(20) 및 후면 전계층(30)을 형성한 다음에 반사 방지막(22) 및 패시베이션 막(32)을 형성하고, 그 다음에 제1 및 제2 전극(24, 34)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터층(20), 후면 전계층(30), 반사 방지막(22), 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서는 다양하게 변형될 수 있다. The emitter layer 20 and the rear front layer 30 are formed and then the antireflection film 22 and the passivation film 32 are formed in the above embodiment and then the first and second electrodes 24, and 34 are formed. However, the present invention is not limited thereto. Therefore, the order of forming the emitter layer 20, the backside front layer 30, the antireflection film 22, the passivation film 32, the first electrode 24, and the second electrode 34 can be variously modified .

본 실시예에 따르면 국부적 후면 전계 구조의 후면 전계층(30)을 형성하는 공정을 크게 단순화할 수 있다. 즉, 종래에는 국부적 후면 전계 구조의 후면 전계층(30)을 형성하기 위한 마스크를 형성하기 위하여 감광성 물질을 이용한 포토 리소그라피 공정을 사용하였는데, 이러한 포토 리소그라피 공정에서는 양산성이 매우 낮은 설비를 이용하여 다양한 공정을 수행하여야 한다. 이에 따라 다양한 공정을 수행하여야 하는 태양 전지(100)의 공정을 더 복잡하게 하였다. 반면, 본 실시예에서는 마스크층(340)을 형성한 다음, 인쇄법을 이용한 단순한 방법에 의하여 에칭 페이스트(320)를 형성하고, 에칭 페이스트(320)를 이용하여 마스크층(340)의 해당 부분을 제거하는 공정에 의하여 쉽게 개구부(342)를 가지는 마스크층(340a)을 형성할 수 있다. 이에 따라 인쇄 장비, 증착 장비 등 양산성 높은 장비만을 사용하여 제조 공정을 단순화할 수 있다. According to the present embodiment, the process of forming the rear front layer 30 of the local rear electric field structure can be greatly simplified. That is, conventionally, a photolithography process using a photosensitive material is used to form a mask for forming the rear front layer 30 of the local rear electric field structure. In such a photolithography process, Process should be carried out. This further complicates the process of the solar cell 100 which requires various processes. On the other hand, in the present embodiment, after forming the mask layer 340, the etching paste 320 is formed by a simple method using a printing method, and the corresponding portion of the mask layer 340 is formed using the etching paste 320. The mask layer 340a having the openings 342 may be easily formed by the removing process. Accordingly, the manufacturing process can be simplified by using only high-mass-production equipment such as printing equipment and deposition equipment.

특히, 본 실시예는 n형을 가지는 국부적 후면 전계 구조의 후면 전계층(30)을 형성하는 데 적용되어 태양 전지(100)의 생산성을 향상할 수 있다. 즉, p형을 가지는 후면 전계층의 경우에는 제2 전극을 형성하기 위한 소성 시 제2 전극 내의 물질(일례로, 알루미늄 등)이 반도체 기판으로 확산하여 국부적 후면 전계 구조를 형성할 수 있다. 따라서, p형을 가지는 후면 전계층의 국부적 후면 전계 구조를 형성할 경우에는 별도로 후면 전계층을 형성하는 공정을 포함하지 않아도 된다. 그러나 본 실시예와 같이 n형을 가지는 후면 전계층의 경우에는 별도로 후면 전계층을 형성하는 공정을 포함하여야 하는데, 이때, 본 실시예가 적용되어 생산성을 크게 향상할 수 있다. In particular, the present embodiment can be applied to form the rear whole layer 30 of the n-type local back electric field structure to improve the productivity of the solar cell 100. [ That is, in the case of the front-back layer having the p-type, the material (for example, aluminum or the like) in the second electrode may diffuse into the semiconductor substrate during firing to form the second electrode to form a local rear electric field structure. Therefore, in the case of forming the local back surface electric field structure of the p-type back surface front layer, the process of forming the rear front layer separately may not be included. However, as in the present embodiment, in the case of the rear whole layer having the n-type, it is necessary to separately include a process of forming the rear whole layer. At this time, the present embodiment can be applied to greatly improve the productivity.

상술한 실시예에서는 에미터층(20)이 균일한 에미터 구조를 가지고 후면 전계층(30)이 국부적 후면 전계 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 에미터층(20)이 선택적 에미터 구조를 가질 수도 있다. 즉, 도 5에 도시한 바와 같이, 에미터층(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. In the above-described embodiment, it is illustrated that the emitter layer 20 has a uniform emitter structure and the rear front layer 30 has a local rear electric field structure. However, the present invention is not limited thereto. Thus, the emitter layer 20 may have a selective emitter structure. 5, the emitter layer 20 has a first portion 20a having a high impurity concentration and a relatively low resistance, and a second portion 20b having a lower impurity concentration than the first portion 20a, And a second portion 20b having a high resistance. The first portion 20a is formed to be in contact with a part or all (i.e., at least a part of) the first electrode 24.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100a)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지(100a)의 효율을 최대화할 수 있다.  As described above, in the present embodiment, a second portion 20b having a relatively high resistance is formed at a portion corresponding to a portion between the first electrodes 24 to which light is incident, thereby implementing a shallow emitter. Thus, the current density of the solar cell 100a can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 24 by forming the first portion 20a having a relatively low resistance at the portion adjacent to the first electrode 24. [ That is, the emitter layer 20 of this embodiment can maximize the efficiency of the solar cell 100a by the selective emitter structure.

이러한 구조의 에미터층(20)은 콤 마스크(comb mask)를 사용하여 제1 부분(20a)과 제2 부분(20b)의 주입량을 서로 다르게 하는 것에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)의 도핑 횟수를 제2 부분(20b)의 도핑 횟수보다 많게 하는 등의 다양한 방법을 사용할 수 있다.The emitter layer 20 having such a structure can be formed by using a comb mask to make the injection amounts of the first portion 20a and the second portion 20b different from each other. However, the present invention is not limited thereto, and various methods such as increasing the number of doping of the first portion 20a to more than the number of doping of the second portion 20b can be used.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

10: 반도체 기판
20: 에미터층
24: 제1 전극
30: 후면 전계층
34: 제2 전극
100: 태양 전지
320: 에칭 페이스트
340, 340a: 마스크층
342: 개구부10: semiconductor substrate
20: Emitter layer
24: first electrode
30: rear front layer
34: Second electrode
100: Solar cell
320: etching paste
340, 340a: mask layer
342:

Claims (14)

반도체 기판을 준비하는 단계;
상기 반도체 기판 위에 마스크층을 형성하는 단계;
상기 마스크층 위에 에칭 페이스트를 형성하는 단계;
상기 에칭 페이스트를 이용하여 상기 마스크층에 상기 반도체 기판을 노출하는 개구부를 형성하는 단계; 및
상기 개구부를 통하여 불순물을 도핑하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate;
Forming a mask layer on the semiconductor substrate;
Forming an etching paste on the mask layer;
Forming an opening for exposing the semiconductor substrate in the mask layer using the etching paste; And
Doping the impurity through the opening
Wherein the method comprises the steps of: 제1항에 있어서,
상기 에칭 페이스트를 형성하는 단계에서는 인쇄에 의하여 상기 에칭 페이스트를 도포하는 태양 전지의 제조 방법. The method of claim 1,
In the step of forming the etching paste, the manufacturing method of the solar cell to apply the etching paste by printing. 제2항에 있어서,
상기 개구부를 형성하는 단계에서는 상기 에칭 페이스트를 100 내지 300℃의 온도에서 열처리하는 태양 전지의 제조 방법. 3. The method of claim 2,
In the forming of the opening, the etching paste is heat-treated at a temperature of 100 to 300 ℃ manufacturing method of a solar cell. 제1항에 있어서,
상기 에칭 페이스트가 상기 마스크층보다 두꺼운 태양 전지의 제조 방법. The method of claim 1,
The manufacturing method of the solar cell whose said etching paste is thicker than the said mask layer. 제4항에 있어서,
상기 에칭 페이스트의 두께가 5~50㎛인 태양 전지의 제조 방법. 5. The method of claim 4,
The manufacturing method of the solar cell whose thickness of the said etching paste is 5-50 micrometers. 제4항에 있어서,
상기 마스크층의 두께가 50~500nm인 태양 전지의 제조 방법. 5. The method of claim 4,
Wherein the mask layer has a thickness of 50 to 500 nm. 제2항에 있어서,
상기 에칭 페이스트가 산성 물질을 포함하는 태양 전지의 제조 방법. 3. The method of claim 2,
And the etching paste comprises an acidic material. 제1항에 있어서,
상기 마스크층을 형성하는 단계에서 상기 마스크층은 증착법에 의하여 증착되는 태양 전지의 제조 방법. The method of claim 1,
Wherein the mask layer is deposited by a deposition method in the step of forming the mask layer. 제1항에 있어서,
상기 마스크층은 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함하는 태양 전지의 제조 방법. The method of claim 1,
Wherein the mask layer comprises at least one of silicon nitride and silicon oxide. 제1항에 있어서,
상기 불순물을 도핑하는 단계 이후에 산성 물질을 이용하여 상기 마스크층을 제거하는 단계를 더 포함하는 태양 전지의 제조 방법. The method of claim 1,
And removing the mask layer using an acidic material after the step of doping the impurity. 제1항에 있어서,
상기 불순물을 도핑하는 단계에 의하여 국부적인 구조의 불순물층이 형성되는 태양 전지의 제조 방법. The method of claim 1,
Wherein an impurity layer of a local structure is formed by doping the impurity. 제11항에 있어서,
상기 불순물층이 후면 전계층을 포함하는 태양 전지의 제조 방법. 12. The method of claim 11,
Wherein the impurity layer comprises a rear whole layer. 제12항에 있어서,
상기 후면 전계층의 n형의 도전형을 가지는 태양 전지의 제조 방법. The method of claim 12,
And the n-type conductivity of the rear whole layer. 제12항에 있어서,
상기 반도체 기판의 다른 일면에 상기 불순물과 다른 도전형을 가지는 불순물을 도핑하여 에미터층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법. The method of claim 12,
And forming an emitter layer by doping the other surface of the semiconductor substrate with an impurity having a conductivity type different from that of the impurity.
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