KR102010390B1 - Method for manufacturing solar cell and dopant region thereof - Google Patents

Method for manufacturing solar cell and dopant region thereof Download PDF

Info

Publication number
KR102010390B1
KR102010390B1 KR1020130060557A KR20130060557A KR102010390B1 KR 102010390 B1 KR102010390 B1 KR 102010390B1 KR 1020130060557 A KR1020130060557 A KR 1020130060557A KR 20130060557 A KR20130060557 A KR 20130060557A KR 102010390 B1 KR102010390 B1 KR 102010390B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
forming
solar cell
opening
impurity
Prior art date
Application number
KR1020130060557A
Other languages
Korean (ko)
Other versions
KR20140140201A (en
Inventor
김진성
이대용
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130060557A priority Critical patent/KR102010390B1/en
Priority to US14/289,172 priority patent/US9640707B2/en
Publication of KR20140140201A publication Critical patent/KR20140140201A/en
Application granted granted Critical
Publication of KR102010390B1 publication Critical patent/KR102010390B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/542—Dye sensitized solar cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Photovoltaic Devices (AREA)

Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판에 불순물을 이온 주입하여 서로 다른 불순물 농도를 가지는 제1 부분과 제2 부분을 포함하는 불순물 영역을 형성하는 단계; 및 상기 불순물 영역에 연결되는 전극을 형성하는 단계를 포함한다. 상기 불순물 영역을 형성하는 단계에서, 상기 제1 부분과 상기 제2 부분을 동일한 공정에서 함께 형성한다. According to an embodiment of the present invention, a method of manufacturing a solar cell includes: forming an impurity region including first and second portions having different impurity concentrations by implanting impurities into a semiconductor substrate; And forming an electrode connected to the impurity region. In the forming of the impurity region, the first portion and the second portion are formed together in the same process.

Description

태양 전지의 제조 방법 및 불순물 영역의 형성 방법{METHOD FOR MANUFACTURING SOLAR CELL AND DOPANT REGION THEREOF}Manufacturing method of solar cell and formation method of impurity region {METHOD FOR MANUFACTURING SOLAR CELL AND DOPANT REGION THEREOF}

본 발명은 태양 전지의 제조 방법 및 불순물 영역의 형성 방법에 관한 것으로서, 좀더 상세하게는, 공정을 개선한 태양 전지의 제조 방법 및 불순물 영역의 형성 방법에 관한 것이다. The present invention relates to a method for manufacturing a solar cell and a method for forming an impurity region, and more particularly, to a method for manufacturing a solar cell and a method for forming an impurity region with improved processes.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 반도체 소자를 이용하여 태양광 에너지를 직접 전기 에너지로 변환 시키는 차세대 전지로서 각광받고 있다.Recently, with the anticipation of depletion of existing energy sources such as oil and coal, there is increasing interest in alternative energy to replace them. Among them, solar cells are spotlighted as next generation cells that convert solar energy directly into electrical energy using semiconductor devices.

태양 전지는 실리콘 태양 전지, 화합물 태양 전지, 염료감응 태양 전지, 박막 태양 전지 등으로 구분될 수 있다. 이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이와 같이 다양한 층 및 전극을 형성하여야 하므로 태양 전지의 제조 공정이 복잡해지고 다양한 제조 공정 중에 특성이 저하되는 등의 문제가 발생할 수 있다. Solar cells may be classified into silicon solar cells, compound solar cells, dye-sensitized solar cells, thin film solar cells, and the like. In such solar cells can be produced by forming various layers and electrodes according to design. Since various layers and electrodes must be formed as described above, problems such as complicated manufacturing process of the solar cell and deterioration of characteristics during various manufacturing processes may occur.

본 발명은 우수한 특성을 유지하면서 공정을 단순화할 수 있는 태양 전지의 제조 방법 및 불순물 영역의 형성 방법을 제공하고자 한다. The present invention is to provide a method for manufacturing a solar cell and a method for forming an impurity region that can simplify the process while maintaining excellent characteristics.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판에 불순물을 이온 주입하여 서로 다른 불순물 농도를 가지는 제1 부분과 제2 부분을 포함하는 불순물 영역을 형성하는 단계; 및 상기 불순물 영역에 연결되는 전극을 형성하는 단계를 포함한다. 상기 불순물 영역을 형성하는 단계에서, 상기 제1 부분과 상기 제2 부분을 동일한 공정에서 함께 형성한다. According to an embodiment of the present invention, a method of manufacturing a solar cell includes: forming an impurity region including first and second portions having different impurity concentrations by implanting impurities into a semiconductor substrate; And forming an electrode connected to the impurity region. In the forming of the impurity region, the first portion and the second portion are formed together in the same process.

본 발명의 실시예에 따른 불순물 영역의 형성 방법은, 반도체 기판에 불순물을 이온 주입하여 서로 다른 불순물 농도를 가지는 제1 부분과 제2 부분을 포함하는 불순물 영역을 형성하는 불순물 영역의 형성 방법으로서, 상기 불순물 영역을 형성하는 단계에서 상기 제1 부분과 상기 제2 부분을 동일한 공정에서 함께 형성한다. A method of forming an impurity region according to an embodiment of the present invention is a method of forming an impurity region in which impurities are ion implanted into a semiconductor substrate to form impurity regions including first and second portions having different impurity concentrations. In the forming of the impurity region, the first portion and the second portion are formed together in the same process.

본 실시예에서는 서로 다른 불순물 농도를 가지는 제1 및 제2 부분을 1회의 이온 주입 공정으로 형성할 수 있다. 이에 의하여 제1 및 제2 부분을 각기 별개의 도핑 공정에 의하여 형성하여야 하는 종래에 비하여 생산 비용을 줄이고 이온 주입 시 발생할 수 있는 반도체 기판의 손상을 최소화할 수 있다. 이에 의하여 태양 전지의 특성 및 생산성을 함께 향상할 수 있다. In this embodiment, the first and second portions having different impurity concentrations may be formed by a single ion implantation process. As a result, it is possible to reduce production costs and minimize damage to the semiconductor substrate that may occur during ion implantation, compared to the conventional method in which the first and second portions must be formed by separate doping processes. Thereby, the characteristic and productivity of a solar cell can be improved together.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 평면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 실험예에 의하여 제조된 후면 전계 영역을 포함하는 반도체 기판의 사진이다.
도 8은 도 7의 A 내지 D 부분의 반도체 기판으로부터의 깊이에 따른 도핑 농도를 측정하여 그 결과를 비교예 1 및 2와 비교하여 나타낸 그래프이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a plan view of a solar cell according to an embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
FIG. 7 is a photograph of a semiconductor substrate including a backside field region manufactured by an experimental example of the present invention. FIG.
FIG. 8 is a graph illustrating a doping concentration according to a depth from a semiconductor substrate of parts A to D of FIG. 7, and comparing the results with Comparative Examples 1 and 2.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, illustrations of parts not related to the description are omitted in order to clearly and briefly describe the present invention, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. And when any part of the specification "includes" other parts, unless otherwise stated, other parts are not excluded, and may further include other parts. In addition, when a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "just above" but also the other part located in the middle. When parts such as layers, films, regions, plates, etc. are "just above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이고, 도 2는 본 발명의 일 실시예에 따른 태양 전지의 평면도이다. 참고로, 도 1은 도 2의 I-I 선을 잘라서 본 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention, Figure 2 is a plan view of a solar cell according to an embodiment of the present invention. For reference, FIG. 1 is a cross-sectional view taken along line II of FIG. 2.

도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(110)과, 반도체 기판(110)에 형성되는 불순물 영역(20, 30)과, 불순물 영역(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 불순물 영역(20, 30)은 에미터 영역(20)과 후면 전계 영역(30)을 포함할 수 있고, 전극(24, 34)은 에미터 영역(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계 영역(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이와 함께 태양 전지(100)는 반사 방지막(22), 패시베이션 막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1 and 2, the solar cell 100 according to the present embodiment includes a substrate (for example, a semiconductor substrate) (hereinafter referred to as a “semiconductor substrate”) 110 and impurities formed on the semiconductor substrate 110. The regions 20 and 30 and the electrodes 24 and 34 electrically connected to the impurity regions 20 and 30 may be included. The impurity regions 20 and 30 may include an emitter region 20 and a back electric field region 30, and the electrodes 24 and 34 may be first electrodes 24 electrically connected to the emitter region 20. ) And a second electrode 34 electrically connected to the rear electric field region 30. In addition, the solar cell 100 may further include an anti-reflection film 22, a passivation film 32, and the like. This is explained in more detail.

반도체 기판(110)은, 불순물 영역(20, 30)이 형성되는 영역과 불순물 영역(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형일 수 있다. 즉, 베이스 영역(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. The semiconductor substrate 110 includes a region where the impurity regions 20 and 30 are formed and a base region 10 that is a portion where the impurity regions 20 and 30 are not formed. The base region 10 may include, for example, silicon containing a first conductivity type impurity. As silicon, single crystal silicon or polycrystalline silicon may be used, and the first conductivity type impurity may be, for example, n-type. That is, the base region 10 may be made of single crystal or polycrystalline silicon doped with Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb).

이와 같이 n형의 불순물을 가지는 베이스 영역(10)을 사용하면, 반도체 기판(110)의 제1 면(이하 "전면")에 p형의 불순물을 가지는 에미터 영역(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그려면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 후면 전계 영역(30)이 p형을 가지고 에미터 영역(20)이 n형을 가지는 것도 가능하다. When the base region 10 having n-type impurities is used as described above, the emitter region 20 having p-type impurities is formed on the first surface (hereinafter, “front surface”) of the semiconductor substrate 110 to form a pn junction. (junction) is achieved. When light is irradiated to the pn junction, electrons generated by the photoelectric effect move toward the second side (hereinafter, the "back side") of the semiconductor substrate 110 and are collected by the second electrode 34, and holes are collected in the semiconductor substrate ( It is moved toward the front of 110 and collected by the first electrode 24. As a result, electrical energy is generated. To this end, holes having a slower moving speed than electrons may move to the front surface instead of the rear surface of the semiconductor substrate 110 to improve conversion efficiency. However, the present invention is not limited thereto, and the base region 10 and the rear electric field region 30 may have a p-type, and the emitter region 20 may have an n-type.

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 또는 후면에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 또는 후면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. The front surface and / or rear surface of the semiconductor substrate 110 may be textured to have irregularities in the form of a pyramid or the like. If unevenness is formed on the front or rear surface of the semiconductor substrate 110 by such texturing, and the surface roughness is increased, the reflectance of light incident through the front or rear surface of the semiconductor substrate 110 may be lowered. Therefore, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 110 and the emitter region 20 can be increased, thereby minimizing light loss.

반도체 기판(110)의 전면 쪽에는 제2 도전형 불순물을 가지는 에미터 영역(20)이 형성될 수 있다. 본 실시예에서 에미터 영역(20)은 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. 에미터 영역(20)은 열 확산법, 이온 주입법 등의 다양한 방법에 의하여 형성될 수 있다. An emitter region 20 having a second conductivity type impurity may be formed on the front side of the semiconductor substrate 110. In the present embodiment, the emitter region 20 may use p-type impurities such as boron (B), aluminum (Al), gallium (Ga), and indium (In), which are Group 3 elements, as the second conductivity type impurities. The emitter region 20 may be formed by various methods, such as a thermal diffusion method and an ion implantation method.

이때, 본 실시예에서 에미터 영역(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 포함할 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. At this time, in the present embodiment, the emitter region 20 has a high impurity concentration and a relatively high resistance to the first portion 20a and lower impurity concentration than the first portion 20a. The branch may include a second portion 20b. The first portion 20a is formed to be in contact with part or all (ie, at least part) of the first electrode 24.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)을 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터 영역(20)은 선택적 구조(selective structure)에 의하여 태양 전지(100)의 효율을 최대화 할 수 있다.  As such, in the present embodiment, a shallow emitter is realized by forming a second portion 20b having a relatively high resistance in a portion corresponding to the first electrode 24 to which light is incident. Thereby, the current density of the solar cell 100 can be improved. In addition, a relatively low resistance first portion 20a may be formed in a portion adjacent to the first electrode 24 to reduce contact resistance with the first electrode 24. That is, the emitter region 20 of the present embodiment may maximize the efficiency of the solar cell 100 by the selective structure.

에미터 영역(20)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 이온 주입법에 의하여 형성될 수 있다. 본 실시예에서는 상술한 같은 선택적 구조의 에미터 영역(20)을 한 번의 이온 주입 공정에 의하여 형성할 수 있다. 이에 대해서 추후에 좀더 상세하게 설명한다. The emitter region 20 may be formed by various methods. For example, the emitter region 20 may be formed by an ion implantation method. In this embodiment, the emitter region 20 having the same selective structure as described above may be formed by one ion implantation process. This will be described in more detail later.

반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(20) 위에 반사 방지막(22) 및 제1 전극(24)이 형성된다. The anti-reflection film 22 and the first electrode 24 are formed on the semiconductor substrate 110 and more precisely on the emitter region 20 formed on the semiconductor substrate 110.

반사 방지막(22)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 반사 방지막(22)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시키고, 에미터 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. The anti-reflection film 22 may be formed on the entire front surface of the semiconductor substrate 110 except for a portion corresponding to the first electrode 24. The anti-reflection film 22 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110 and immobilizes defects existing in the surface or bulk of the emitter region 20.

반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(110)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 에미터 영역(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(22)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.By decreasing the reflectance of light incident through the front surface of the semiconductor substrate 110, the amount of light reaching the pn junction formed at the interface between the semiconductor substrate 110 and the emitter region 20 may be increased. Accordingly, the short circuit current Isc of the solar cell 100 may be increased. The defect in the emitter region 20 may be immobilized to remove the recombination site of the minority carriers, thereby increasing the open voltage Voc of the solar cell 100. As described above, the open circuit voltage and the short circuit current of the solar cell 100 may be increased by the anti-reflection film 22 to improve the efficiency of the solar cell 100.

방사 방지막(22)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 반도체 기판(110)과 반사 방지막(22) 사이에 패시베이션을 위한 별도의 전면 패시베이션 막(도시하지 않음)을 더 구비할 수도 있다. 이 또한 본 발명의 범위에 속한다. The anti-reflection film 22 may be formed of various materials. In one example, the anti-reflection film 22 is any one single film or 2 selected from the group consisting of silicon nitride film, silicon nitride film including hydrogen, silicon oxide film, silicon oxide nitride film, aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 . It may have a multi-layered film structure in which more than one film is combined. However, the present invention is not limited thereto, and the anti-reflection film 22 may include various materials. In addition, a separate front passivation film (not shown) may be further provided between the semiconductor substrate 110 and the anti-reflection film 22 for passivation. This also belongs to the scope of the present invention.

제1 전극(24)은 반사 방지막(22)에 형성된 개구부를 통하여(즉, 반사 방지막(22)을 관통하여) 에미터 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있는데, 제1 전극(24)의 구조에 대해서는 추후에 다시 설명한다. The first electrode 24 is electrically connected to the emitter region 20 through an opening formed in the anti-reflection film 22 (that is, through the anti-reflection film 22). The first electrode 24 may be formed to have various shapes by various materials. The structure of the first electrode 24 will be described later.

반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도(불순물 농도)로 제1 도전형 불순물을 포함하는 후면 전계 영역(30)이 형성된다. 본 실시예에서 후면 전계 영역(30)에는 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물이 사용될 수 있다. 후면 전계 영역(30)은 열 확산법, 이온 주입법 등의 다양한 방법에 의하여 형성될 수 있다.The rear surface field region 30 including the first conductivity type impurities is formed on the rear side of the semiconductor substrate 110 at a higher doping concentration (impurity concentration) than the semiconductor substrate 110. In the present exemplary embodiment, n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb), which are Group 5 elements, may be used as the first conductivity type impurities in the back surface area 30. The back field region 30 may be formed by various methods, such as a thermal diffusion method and an ion implantation method.

한편, 본 실시예에서 후면 전계 영역(30)은 선택적 구조를 가질 수 있다. 즉, 구체적으로, 후면 전계 영역(30)은, 제2 전극(34)과 인접하여(일례로, 접촉하여) 형성되는 제1 부분(30a)과, 적어도 제2 전극(34)이 위치하지 않는 영역에 형성되는 제2 부분(30b)을 포함할 수 있다. 제1 부분(30a)은 제2 부분(30b)보다 높은 불순물 농도를 가져 제2 부분(30b)보다 작은 저항을 가지고, 제2 부분(30b)은 상대적으로 작은 불순물 농도를 가져 상대적으로 큰 저항을 가진다. Meanwhile, in the present exemplary embodiment, the rear electric field region 30 may have an optional structure. That is, specifically, the back surface field region 30 includes the first portion 30a formed adjacent to (eg, in contact with) the second electrode 34 and at least the second electrode 34 is not located. It may include a second portion 30b formed in the region. The first portion 30a has a higher impurity concentration than the second portion 30b and has a smaller resistance than the second portion 30b, and the second portion 30b has a relatively small impurity concentration to provide a relatively large resistance. Have

이와 같이, 본 실시예에서는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)을 형성하여 정공과 전자의 재결합을 효과적으로 방지할 수 있다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제2 전극(34)(특히, 제2 전극(34)을 구성하는 복수의 핑거 전극(34a))과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제2 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계 영역(30)은 선택적 후면 전계 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.As described above, in the present exemplary embodiment, the second portion 30b having a relatively high resistance may be formed in the portions corresponding to the second electrodes 34 to effectively prevent recombination of holes and electrons. Thereby, the current density of the solar cell 100 can be improved. In addition, the first portion 30a having a relatively low resistance is formed at a portion adjacent to the second electrode 34 (particularly, the plurality of finger electrodes 34a constituting the second electrode 34). The contact resistance with the electrode 34 can be reduced. That is, the back field region 30 of the present embodiment may maximize the efficiency of the solar cell 100 by the selective back field structure.

이와 같은 후면 전계 영역(30)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 이온 주입법에 의하여 형성될 수 있다. 본 실시예에서는 상술한 같은 선택적 구조의 후면 전계 영역(30)을 한 번의 이온 주입 공정에 의하여 형성할 수 있다. 이에 대해서 추후에 좀더 상세하게 설명한다. The back field region 30 may be formed by various methods, for example, may be formed by an ion implantation method. In the present exemplary embodiment, the back surface field region 30 having the same selective structure may be formed by one ion implantation process. This will be described in more detail later.

반도체 기판(110)의 후면에는 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다. The passivation film 32 and the second electrode 34 may be formed on the rear surface of the semiconductor substrate 110.

패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.The passivation film 32 may be formed on substantially the entire rear surface of the semiconductor substrate 110 except for the portion where the second electrode 34 is formed. The passivation film 32 may passivate defects on the back surface of the semiconductor substrate 110 to remove recombination sites of minority carriers. As a result, the open voltage of the solar cell 100 may be increased.

이러한 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 패시베이션 막(32)을 통하여 반도체 기판(110)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 즉, 본 실시예의 태양 전지(100)는 양면으로 광이 입사될 수 있는 양면 수광형 방식이 적용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다. The passivation film 32 may be made of a transparent insulating material to transmit light. Therefore, light may be incident through the back surface of the semiconductor substrate 110 through the passivation layer 32, thereby improving efficiency of the solar cell 100. That is, in the solar cell 100 of the present embodiment, a double-sided light receiving type method in which light may be incident on both sides may be applied. However, the present invention is not limited thereto and various modifications are possible.

일례로, 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다. In one example, the passivation film 32 is any one single film selected from the group consisting of silicon nitride film, silicon nitride film including hydrogen, silicon oxide film, silicon oxynitride film, aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 . It may have a multi-layered film structure in which more than one film is combined. However, the present invention is not limited thereto, and the passivation film 32 may include various materials.

제2 전극(34)은 패시베이션 막(32)에 형성된 개구부를 통하여(즉, 패시베이션 막(32)을 관통하여) 후면 전계 영역(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 형상을 가지도록 형성될 수 있다. The second electrode 34 is electrically connected to the backside electric field region 30 through an opening formed in the passivation film 32 (ie, through the passivation film 32). The second electrode 34 may be formed to have various shapes.

본 실시예에 따른 제1 전극(24) 및 제2 전극(34)은 다양한 평면 형상을 가질 수 있다. The first electrode 24 and the second electrode 34 according to the present embodiment may have various planar shapes.

도 2를 참조하면, 제1 및 제2 전극(24, 34)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(24a, 34a)을 포함할 수 있다. 도면에서는 핑거 전극(24a, 34a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(24, 34)은 핑거 전극들(24a, 34a)과 교차하는 방향으로 형성되어 핑거 전극(24a, 34a)을 연결하는 버스바 전극(24b, 34b)을 포함할 수 있다. 이러한 버스 전극(24b, 34b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(24a, 34a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a, 34a)의 폭보다 버스바 전극(24b, 34b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 24 and 34 may include a plurality of finger electrodes 24a and 34a spaced apart from each other while having a predetermined pitch. In the drawings, the finger electrodes 24a and 34a are parallel to each other and parallel to the edge of the semiconductor substrate 10, but the present invention is not limited thereto. The first and second electrodes 24 and 34 may include bus bar electrodes 24b and 34b that are formed in a direction crossing the finger electrodes 24a and 34a to connect the finger electrodes 24a and 34a. have. Only one bus electrode 24b or 34b may be provided, and as shown in FIG. 2, a plurality of bus electrodes 24b and 34b may be provided while having a larger pitch than that of the finger electrodes 24a and 34a. In this case, the widths of the busbar electrodes 24b and 34b may be greater than the widths of the finger electrodes 24a and 34a, but the present invention is not limited thereto and may have the same or smaller width.

단면 상으로 볼 때, 핑거 전극(24a, 34a) 및 버스바 전극(24b, 34b)이 모두 반사 방지막(22) 또는 패시베이션 막(32)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a, 34a)이 반사 방지막(22) 또는 패시베이션 막(32)을 관통하고 버스바 전극(24b, 34b)은 반사 방지막(22) 또는 패시베이션 막(32) 상에 형성될 수 있다. When viewed in cross section, both the finger electrodes 24a and 34a and the busbar electrodes 24b and 34b may be formed through the antireflection film 22 or the passivation film 32. Alternatively, the finger electrodes 24a and 34a may pass through the antireflection film 22 or the passivation film 32 and the busbar electrodes 24b and 34b may be formed on the antireflection film 22 or the passivation film 32. .

에미터 영역(20)의 제1 부분(20a)은 적어도 핑거 전극(24a)에 대응하는 부분에 형성되고, 버스바 전극(24b)에 대응하는 부분을 더 포함할 수 있다. 이와 비슷하게, 후면 전계 영역(30)의 제1 부분(30a)은 적어도 핑거 전극(34a)에 대응하는 부분에 형성되고, 버스바 전극(34b)에 대응하는 부분을 더 포함할 수 있다. The first portion 20a of the emitter region 20 may be formed at least in a portion corresponding to the finger electrode 24a and may further include a portion corresponding to the busbar electrode 24b. Similarly, the first portion 30a of the rear electric field region 30 may be formed at least in a portion corresponding to the finger electrode 34a and may further include a portion corresponding to the busbar electrode 34b.

도면 및 상술한 설명에서는 제1 및 제2 전극(24, 34)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(24, 34)이 서로 다른 형상을 가질 수 있고, 핑거 전극(24a, 34a) 및 버스바 전극(24b, 34b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. In the drawings and the description above, the first and second electrodes 24 and 34 have the same shape. However, the present invention is not limited thereto, and the first and second electrodes 24 and 34 may have different shapes, and the widths and pitches of the finger electrodes 24a and 34a and the busbar electrodes 24b and 34b may be different. These may be different. Many other variations are possible.

상술한 설명과 같이 본 실시예에서는 에미터 영역(20) 및 후면 전계 영역(30)이 각기 1회의 이온 주입 공정에 의하여 형성되는데, 도 3a 내지 도 3e를 참조하여 이를 좀더 상세하게 설명한다. As described above, in the present embodiment, the emitter region 20 and the rear electric field region 30 are formed by one ion implantation process, respectively, which will be described in more detail with reference to FIGS. 3A to 3E.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

도 3a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 본 실시예에서 반도체 기판(110)은 n형 또는 p형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. p형의 불순물로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 사용될 수 있다. As shown in FIG. 3A, a semiconductor substrate 110 composed of a base region 10 having a first conductivity type impurity is prepared. In this embodiment, the semiconductor substrate 110 may be made of silicon having an n-type or p-type impurity. As the n-type impurities, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. As the p-type impurity, Group III elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used.

이때, 필요한 전처리(예를 들어, 소우 식각(saw etching)), 텍스쳐링 등이 모두 완료된 상태의 반도체 기판(110)을 준비한다. 반도체 기판(110)의 전면 및/또는 후면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(110)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다. In this case, the semiconductor substrate 110 in a state where all necessary pretreatment (eg, saw etching), texturing, and the like are completed is prepared. The texturing of the front and / or backside of the semiconductor substrate 110 may use wet or dry texturing. Wet texturing may be performed by immersing the semiconductor substrate 110 in a texturing solution, which has an advantage of short processing time. Dry texturing is to cut the surface of the semiconductor substrate 110 using a diamond grill or a laser, such as irregularities can be uniformly formed while the process time is long and damage to the semiconductor substrate 110 may occur. In addition, the semiconductor substrate 110 may be textured by reactive ion etching (RIE). As described above, the semiconductor substrate 110 may be textured by various methods. The rear surface of the semiconductor substrate 110 may be processed by known mirror polishing.

이어서, 도 3b 및 도 3c에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽에 선택적 구조의 후면 전계 영역(30)을 형성하고, 반도체 기판(110)의 전면 쪽에 선택적 구조의 에미터 영역(20)을 형성한다. 이를 좀더 구체적으로 형성한다. 3B and 3C, the back side electric field region 30 of the optional structure is formed on the back side of the semiconductor substrate 110, and the emitter region 20 of the selective structure is formed on the front side of the semiconductor substrate 110. ). This is more specifically formed.

도 3b에 도시한 바와 같이, 반도체 기판(110)의 후면에 일정한 거리(T)를 두고 마스크(300)를 위치시킨 상태에서 제1 도전형 불순물을 이온 주입한다. 마스크(300)로는 다양한 구조, 방식이 사용될 수 있으며, 일례로, 쉐도우 마스크(shadow mask)가 마스크(300)로 사용될 수 있다. As shown in FIG. 3B, the first conductivity type impurities are implanted with the mask 300 positioned at a predetermined distance T on the rear surface of the semiconductor substrate 110. Various structures and methods may be used as the mask 300. For example, a shadow mask may be used as the mask 300.

이때, 본 실시예에서는 반도체 기판(110)과 마스크(300)의 거리(T)를 조절하거나, 이온 주입 에너지를 조절하여 1회의 이온 주입 공정에서 서로 다른 불순물 농도를 가지는 제1 부분(30a) 및 제2 부분(30b)을 동시에 형성할 수 있다. 좀더 상세하게는, 반도체 기판(110)과 마스크(300)의 거리(T)가 작아지면 이온이 넓게 퍼지기 어려워서 마스크(300)의 개구부(302)에 해당하는 부분에 집중하여 이온이 주입될 수 있고, 반도체 기판(110)과 마스크(300)의 거리(T)가 커지면 주입되는 이온이 넓은 영역에 넓게 퍼져서 주입될 수 있다. 그리고 이온 주입 에너지를 크게 하면 이온의 직진성이 상대적으로 커져서 마스크(300)의 개구부(302)에 해당하는 부분에 집중하여 이온이 주입될 수 있고, 이온 주입 에너지를 작게 하면 이온의 직진성이 상대적으로 작아져서 이온이 넓은 영역에 넓게 퍼져서 주입될 수 있다In this embodiment, the first portion 30a having different impurity concentrations in one ion implantation process by adjusting the distance T of the semiconductor substrate 110 and the mask 300 or by controlling the ion implantation energy; The second portion 30b can be formed at the same time. In more detail, when the distance T between the semiconductor substrate 110 and the mask 300 decreases, it is difficult for the ions to spread widely, so that ions can be implanted by concentrating on a portion corresponding to the opening 302 of the mask 300. As the distance T between the semiconductor substrate 110 and the mask 300 increases, the implanted ions may be spread and spread in a wide area. When the ion implantation energy is increased, the linearity of the ions is relatively increased, and ions can be implanted by concentrating on the portion corresponding to the opening 302 of the mask 300. When the ion implantation energy is small, the linearity of the ions is relatively small. Can be spread and implanted in a wide area

본 실시예에서는 반도체 기판(110)에서 마스크(300)의 커버부(304)에 대응하는 부분까지 이온이 퍼질 수 있도록 이온 주입 에너지, 반도체 기판(110)과 마스크(300) 사이의 거리(T), 마스크(300)의 개구부(302)의 폭(W) 및 피치(L)를 조절한다. 즉, 서로 인접한 제1 개구부(302a)와 제2 개구부(302b) 사이의 거리(L)를 제1 거리(l)이라 할 때, 제1 및 제2 개구부(302a, 302b)를 통과한 이온이 반도체 기판(110)까지 향하면서 제1 및 제2 개구부(302a, 302b)의 외부로 제1 거리의 반(0.5l) 내지 제1 거리(l)의 거리만큼 퍼져서 반도체 기판(110)의 주입될 수 있도록 한다. 그러면, 커버부(204)에 대응하는 반도체 기판(110)의 부분에 미도핑부가 형성되지 않고, 다른 개구부(202)에 대응하는 부분에 간섭하지 않을 수 있다. In the present embodiment, the ion implantation energy, the distance T between the semiconductor substrate 110 and the mask 300 to spread the ions from the semiconductor substrate 110 to the portion corresponding to the cover portion 304 of the mask 300. The width W and the pitch L of the opening 302 of the mask 300 are adjusted. That is, when the distance L between the first openings 302a and the second openings 302b adjacent to each other is referred to as the first distance l, ions passing through the first and second openings 302a and 302b The semiconductor substrate 110 may be implanted by spreading the first and second openings 302a and 302b to the outside of the first and second openings 302a and 302b by a distance of 0.5 l to the first distance l. To be able. As a result, an undoped portion may not be formed in the portion of the semiconductor substrate 110 corresponding to the cover portion 204, and may not interfere with the portion corresponding to the other opening 202.

그러면, 제1 및 제2 개구부(302a, 302b)를 통과한 많은 양의 이온들은 반도체 기판(110)에서 제1 및 제2 개구부(302a, 302b)에 해당하는 부분에 주입된다. 이에 따라 제1 및 제2 개구부(302a, 302b)에 해당하는 부분에 상대적으로 높은 불순물 농도를 가지는 제1 부분(30a)이 형성된다. 그리고 제1 및 제2 개구부(302a, 302b)를 통과한 후에 제1 및 제2 개구부(302a, 302b)의 외부로 퍼지는 이온들에 의하여 개구부(304)에 해당하는 반도체 기판(110)의 부분에 일부 이온들이 주입된다. 제1 및 제2 개구부(302a, 302b)의 외부로 퍼지는 이온들의 양은 제1 및 제2 개구부(302a, 302b)에 대응하도록 이동한 이온들보다 적은 양이므로, 반도체 기판(110)의 커버부(304)에 대응하는 부분에는 상대적으로 낮은 불순물 농도를 가지는 제2 부분(30b)이 형성된다. Then, a large amount of ions passing through the first and second openings 302a and 302b are implanted in the portion corresponding to the first and second openings 302a and 302b in the semiconductor substrate 110. As a result, a first portion 30a having a relatively high impurity concentration is formed at portions corresponding to the first and second openings 302a and 302b. After passing through the first and second openings 302a and 302b, ions spread to the outside of the first and second openings 302a and 302b to the portion of the semiconductor substrate 110 corresponding to the opening 304. Some ions are implanted. Since the amount of ions spreading to the outside of the first and second openings 302a and 302b is less than the ions moved to correspond to the first and second openings 302a and 302b, the cover portion of the semiconductor substrate 110 ( In the portion corresponding to 304, a second portion 30b having a relatively low impurity concentration is formed.

이때, 제1 개구부(302a)를 통과한 이온과 제2 개구부(302b)를 통과한 이온이 제1 개구부(302a)와 제2 개구부(302b) 사이에 위치한 커버부(304)에 대응하는 위치에서 서로 겹치면서 주입되도록 할 수 있다. 즉, 커버부(304)에 대응하는 부분에서 제1 개구부(302a)를 통과한 이온과 제2 개구부(302b)를 통과한 이온이 함께 주입되는 중첩부(OA)가 형성될 수 있다. 중첩부(OA)를 구비하면, 제조 공정의 오차 등이 발생하더라도 커버부(304)에 대응하는 반도체 기판(110)의 부분에 도핑되지 않은 부분이 잔존하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 중첩부(OA)를 구비하지 않는 것도 가능하다. At this time, the ions passing through the first opening 302a and the ions passing through the second opening 302b correspond to the cover portion 304 positioned between the first opening 302a and the second opening 302b. It can be injected overlapping each other. That is, an overlapping portion OA may be formed in which the ions passing through the first opening 302a and the ions passing through the second opening 302b are injected together at a portion corresponding to the cover portion 304. When the overlapping portion OA is provided, an undoped portion may not remain in a portion of the semiconductor substrate 110 corresponding to the cover portion 304 even if an error in a manufacturing process occurs. However, the present invention is not limited thereto, and the present invention may not include the overlapping portion OA.

이를 위하여, 일례로, 이온 주입 에너지가 3KeV 내지 20KeV일 수 있다. 이온 주입 에너지가 3KeV 미만이면 이온 주입이 원활하게 일어나지 않을 수 있고, 이온 주입 에너지가 20KeV를 초과하면 이온의 직진성이 커져서 커버부(304)에 대응하는 반도체 기판(110)의 부분에서 도핑되지 않는 부분이 잔존할 수 있다. 이때, 미도핑부의 생성을 좀더 효과적으로 방지하기 위하여 이온 주입 에너지를 3KeV 내지 10KeV로 할 수 있다. To this end, for example, the ion implantation energy may be 3 KeV to 20 KeV. If the ion implantation energy is less than 3KeV, ion implantation may not occur smoothly. If the ion implantation energy exceeds 20KeV, the portion of the semiconductor substrate 110 corresponding to the cover portion 304 may be increased due to the linearity of the ions. This may remain. At this time, in order to more effectively prevent the formation of the undoped portion, the ion implantation energy may be 3KeV to 10KeV.

이때, 이온 주입 공정으로는 플라스마를 이용하는 플라스마 이온 주입 공정을 사용한다. 플라스마 이온 주입 공정에서는 플라스마 챔버 내에 반도체 기판(110)을 넣고, 그라운드로 접지되어 있는 진공 챔버벽에 비하여 상대적으로 높은 전압(일례로, 음의 전압)을 반도체 기판(110)에 반복하여 인가한다. 고전압의 펄스가 반도체 기판(110)에 인가되어 있는 동안 그 주위에 플라스마 쉬스(plasma sheath)가 형성되어, 인가된 전압에 해당하는 에너지를 가지는 이온들이 반도체 기판(110)으로 주입된다. 이와 같은 플라스마 이온 주입 공정에서는 플라스마를 이용하여 이온 주입 에너지를 크게 낮출 수 있어 상술한 이온 주입 에너지로 이온 주입을 할 수 있다. At this time, a plasma ion implantation process using plasma is used as the ion implantation process. In the plasma ion implantation process, the semiconductor substrate 110 is placed in the plasma chamber, and a relatively high voltage (for example, a negative voltage) is repeatedly applied to the semiconductor substrate 110 as compared with the vacuum chamber wall grounded to the ground. While a high voltage pulse is applied to the semiconductor substrate 110, a plasma sheath is formed around the ion, and ions having energy corresponding to the applied voltage are injected into the semiconductor substrate 110. In such a plasma ion implantation step, the ion implantation energy can be greatly reduced by using plasma, and ion implantation can be performed using the ion implantation energy described above.

그리고, 반도체 기판(110)과 마스크(300) 사이의 거리(T)가, 일례로, 4mm 내지 8mm일 수 있다. 반도체 기판(110)과 마스크(300)의 거리(T)가 4mm 미만이면 이온이 넓게 퍼지기 어려워서 개구부(304)에 대응하는 반도체 기판(110)의 부분에서 미도핑부가 형성될 수 있다. 반도체 기판(110)과 마스크(300)의 거리(T)가 8mm를 초과하면, 반도체 기판(110)에 주입되는 이온의 양이 전체적으로 저하되어 도핑 품질이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상술한 거리(T)는 반도체 기판(110)의 크기, 불순물 영역(300)의 불순물 농도 등에 따라 달라질 수 있다. The distance T between the semiconductor substrate 110 and the mask 300 may be, for example, 4 mm to 8 mm. If the distance T between the semiconductor substrate 110 and the mask 300 is less than 4 mm, ions do not spread widely, and thus an undoped portion may be formed in a portion of the semiconductor substrate 110 corresponding to the opening 304. When the distance T between the semiconductor substrate 110 and the mask 300 is greater than 8 mm, the amount of ions injected into the semiconductor substrate 110 may be lowered as a whole, thereby reducing the doping quality. However, the present invention is not limited thereto, and the above-described distance T may vary depending on the size of the semiconductor substrate 110 and the impurity concentration of the impurity region 300.

여기서, 개구부(302)의 폭(W)은 개구부(302) 사이의 거리(L)(즉, 커버부(304)의 폭)과 동일하거나 그보다 작을 수 있다. 이는 마스크(300)의 구조적 안정성을 향상하면서 제1 부분(30a)과 제2 부분(30b)의 불순물 농도 차이를 일정 수준 이상으로 유지하기 위함이다. Here, the width W of the opening 302 may be equal to or smaller than the distance L between the openings 302 (ie, the width of the cover portion 304). This is to maintain the difference in the impurity concentration between the first portion 30a and the second portion 30b while maintaining the structural stability of the mask 300 to a predetermined level or more.

일례로, 개구부(302) 사이의 거리(L)에 대한 개구부(302)의 폭(W)의 비율(W/L)은 0.18 내지 1.00일 수 있다. 상기 비율이 0.18 미만이면, 개구부(302)의 폭(W)이 작고 개구부(302) 사이의 거리(L)가 커서 개구부(302)를 통과한 이온이 커버부(304)에 대응하는 반도체 기판(110)의 부분에 전체적으로 도달하기 어려울 수 있다. 그러면, 커버부(304)에 해당하는 반도체 기판(110)의 부분에 미도핑부가 형성될 수 있다. 상기 비율이 1.00을 초과하면, 개구부(302)의 폭(W)이 크고 개구부(302) 사이의 거리(L)가 작아져서 커버부(304)에 대응하는 반도체 기판(110)의 부분에 주입되는 불순물의 양이 많아질 수 있다. 그러면, 높은 불순물 농도의 제1 부분(30a)과 낮은 불순물 농도의 제2 부분(30b)의 경계가 명확하지 않을 수 있다. 이에 따라 선택적 구조의 후면 전계 영역(30)을 형성하는 데 어려움이 있다. 이때, 제1 부분(30a)과 제2 부분(30b)의 경계를 좀더 명확하게 하면서 미도핑부 없이 제1 및 제2 부분(30a, 30b)를 형성하기 위해서 상기 비율(W/L)은 0.25 내지 0.428일 수 있다. In one example, the ratio W / L of the width W of the opening 302 to the distance L between the openings 302 may be 0.18 to 1.00. When the ratio is less than 0.18, the width W of the opening 302 is small, and the distance L between the openings 302 is large so that ions passing through the opening 302 correspond to the cover portion 304 ( It may be difficult to reach a part of 110 as a whole. Then, an undoped portion may be formed in a portion of the semiconductor substrate 110 corresponding to the cover portion 304. When the ratio exceeds 1.00, the width W of the opening 302 becomes large and the distance L between the openings 302 becomes small to be injected into the portion of the semiconductor substrate 110 corresponding to the cover portion 304. The amount of impurities may be high. Then, the boundary between the high impurity concentration first portion 30a and the low impurity concentration second portion 30b may not be clear. Accordingly, there is a difficulty in forming the back field region 30 of the selective structure. At this time, the ratio (W / L) is 0.25 to make the boundary between the first portion 30a and the second portion 30b clearer and to form the first and second portions 30a and 30b without the undoped portion. To 0.428.

일례로, 마스크(300)에 형성된 개구부(302)의 폭(W)이 150nm 내지 500nm일 수 있고, 개구부(302) 사이의 거리(L)가 500nm 내지 850nm일 수 있다. 개구부(302)의 폭(W)이 150nm 미만이거나 개구부(302) 사이의 거리(L)가 850nm를 초과하면, 커버부(304)에 해당하는 반도체 기판(110)의 부분에 미도핑부가 형성될 수 있다. 개구부(302)의 폭(W)이 500nm를 초과하거나 개구부(302) 사이의 거리(L)가 500nm 미만이면, 제1 부분(30a)과 제2 부분(30b)의 경계가 명확하지 않을 수 있다. 이때, 제1 부분(30a)과 제2 부분(30b)의 경계를 명확하게 하면서 미도핑부 없이 제1 및 제2 부분(30a, 30b)를 형성하기 위해서 개구부(302)의 폭(W)이 200nm 내지 300nm일 수 있고 개구부(302) 사이의 거리(L)이 700nm 내지 800nm일 수 있다. For example, the width W of the opening 302 formed in the mask 300 may be 150 nm to 500 nm, and the distance L between the openings 302 may be 500 nm to 850 nm. If the width W of the opening 302 is less than 150 nm or the distance L between the openings 302 is more than 850 nm, an undoped portion may be formed in a portion of the semiconductor substrate 110 corresponding to the cover portion 304. Can be. If the width W of the opening 302 exceeds 500 nm or the distance L between the openings 302 is less than 500 nm, the boundary between the first portion 30a and the second portion 30b may not be clear. . At this time, the width W of the opening portion 302 is formed to form the first and second portions 30a and 30b without the undoped portion while clarifying the boundary between the first portion 30a and the second portion 30b. 200 nm to 300 nm and the distance L between the openings 302 may be 700 nm to 800 nm.

이러한 개구부(302)의 폭(W)은 반도체 기판(110)과 마스크(300) 사이의 거리(T)와 반비례 관계를 가진다. 즉, 개구부(302)의 폭(W)이 상대적으로 작으면 이온들이 멀리 퍼지도록 하기 위하여 반도체 기판(110)과 마스크(300) 사이의 거리(T)를 상대적으로 크게 할 수 있다. 개구부(302)의 폭(W)이 상대적으로 크면 이온들이 멀리 퍼지도록 하기 위하여 반도체 기판(110)과 마스크(300) 사이의 거리(T)를 상대적으로 작게 할 수 있다.The width W of the opening 302 has an inverse relationship with the distance T between the semiconductor substrate 110 and the mask 300. That is, when the width W of the opening 302 is relatively small, the distance T between the semiconductor substrate 110 and the mask 300 may be relatively large in order to spread ions away. When the width W of the opening 302 is relatively large, the distance T between the semiconductor substrate 110 and the mask 300 may be relatively small in order to spread the ions away.

이와 같이 본 실시예에서는 이온 주입 시 이온 주입 에너지, 반도체 기판(110)과 마스크(300) 사이의 거리(T), 개구부(302)의 폭(W) 및 개구부(302) 사이의 거리(L)를 한정하는 것에 의하여 서로 다른 불순물 농도를 가지는 제1 및 제2 부분(30a, 30b)을 1회의 이온 주입 공정으로 동시에 형성하는 것이 가능하다. 이에 의하여 제1 및 제2 부분(30a, 30b)을 별개의 도핑 공정에 의하여 형성하여야 하는 종래에 비하여 생산 비용을 줄이고 이온 주입 시 발생할 수 있는 반도체 기판(110)의 손상(damage)을 최소화할 수 있다. As described above, in the present embodiment, the ion implantation energy during the ion implantation, the distance T between the semiconductor substrate 110 and the mask 300, the width W of the opening 302, and the distance L between the opening 302. By defining a, it is possible to simultaneously form the first and second portions 30a and 30b having different impurity concentrations in one ion implantation process. This reduces the production cost and minimizes the damage of the semiconductor substrate 110 that may occur during ion implantation, compared to the prior art in which the first and second portions 30a and 30b should be formed by separate doping processes. have.

이와 같은 이온 주입에 의하여 형성된 제1 부분(30a)은, 불순물 농도가 2.0 X 1019/cm3 내지 5.0 X 1019/cm3이고 폭(W1)이 300nm 내지 700nm일 수 있다. 그리고 제2 부분(30b)은, 불순물 농도가 1.0 X 1018/cm3 내지 2.0 X 1019/cm3(또는 1.0 X 1018/cm3 내지 2.0 X 1019/cm3 미만)일 수 있고, 폭(W2)이 300nm 내지 700nm일 수 있다. 좀더 구체적으로는, 제1 부분(30a)의 폭(W1)이 400nm 내지 700nm일 수 있고, 제2 부분(30b)의 폭(W2)이 300nm 내지 600nm일 수 있다.The first portion 30a formed by the ion implantation may have an impurity concentration of 2.0 × 10 19 / cm 3 to 5.0 × 10 19 / cm 3 and a width W1 of 300 nm to 700 nm. And the second portion 30b may have an impurity concentration of 1.0 X 10 18 / cm 3 to 2.0 X 10 19 / cm 3 (or 1.0 X 10 18 / cm 3 to 2.0 X 10 19 / cm 3 ), The width W2 may be 300 nm to 700 nm. More specifically, the width W1 of the first portion 30a may be 400 nm to 700 nm, and the width W2 of the second portion 30b may be 300 nm to 600 nm.

이때, 제2 부분(30b)의 폭(W2)에 대한 제1 부분(30a)의 폭(W1)의 비율(W1/W2)이 0.43 내지 2.33일 수 있다. 이러한 범위는 추후에 형성될 제2 전극(34)의 폭 및 얼라인 공차 등을 고려하여 제1 전극(34)이 전체적으로 제1 부분(30a) 내에 위치하면서도 제1 부분(30a)의 면적을 최소화할 수 있도록 결정된 것이다. In this case, the ratio W1 / W2 of the width W1 of the first portion 30a to the width W2 of the second portion 30b may be 0.43 to 2.33. This range minimizes the area of the first portion 30a while the first electrode 34 is entirely located in the first portion 30a in consideration of the width and alignment tolerance of the second electrode 34 to be formed later. It is decided to be able to.

이어서, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 도전형 불순물을 이온 주입하여 에미터 영역(20)을 형성한다. 1회의 이온 주입에 의하여 서로 다른 불순물 농도를 가지는 에미터 영역(20)을 형성하는 방법, 마스크(200)의 개구부(202) 및 커버부(204), 이온 주입 방법, 이온 주입 에너지, 반도체 기판(110)과 마스크(200)의 거리, 마스크(200)의 개구부(202)의 폭 및 피치, 에미터 영역(20)을 구성하는 제1 및 제2 부분(20a, 20b)의 폭, 피치 등은 후면 전계 영역(30)에서 설명한 것과 동일 또는 유사하므로 상세한 설명을 생략한다. 그러나 본 발명이 이에 한정되는 것은 아니며 에미터 영역(20)과 후면 전계 영역(30)에서 상술한 수치 등이 달라질 수도 있다. 3C, the emitter region 20 is formed by ion implanting a second conductivity type impurity onto the entire surface of the semiconductor substrate 110. A method of forming the emitter region 20 having different impurity concentrations by one ion implantation, the opening 202 and the cover portion 204 of the mask 200, the ion implantation method, the ion implantation energy, the semiconductor substrate ( The distance between the mask 110 and the mask 200, the width and pitch of the opening 202 of the mask 200, the width and pitch of the first and second portions 20a and 20b constituting the emitter region 20 are described. Since it is the same as or similar to that described in the rear electric field region 30, detailed description thereof will be omitted. However, the present invention is not limited thereto, and the above-described numerical values may be changed in the emitter region 20 and the rear electric field region 30.

상술한 바와 같은 이온 주입 후에는 활성화 열처리를 수행할 수 있다. 일반적으로 이온 주입 후에는 반도체 기판(110)이 손상 또는 파괴되어 다수의 격자 결함 등이 존재하게 되어 전자나 정공의 이동도를 저하시키고, 이온 주입된 불순물은 격자 위치가 아닌 위치에 위치하여 활성화되지 않는다. 이런 상태의 반도체 기판(110)에 열처리를 수행하면 이온 주입된 불순물이 격자 위치로 옮겨져 활성화된다. 후면 전계 영역(30)을 위한 이온 주입을 한 다음 후면 전계 영역(30)을 활성화 열처리하고, 그 후에 에미터 영역(20)을 위한 이온 주입을 한 다음 활성화 열처리를 수행할 수 있다. 즉, 후면 전계 영역(30) 및 에미터 영역(20)을 위한 활성화 열처리를 각기 별개로 수행할 수 있다. 또는, 후면 전계 영역(30)을 위한 이온 주입과 에미터 영역(20)을 위한 이온 주입을 모두 마친 후에 함께 활성화(co-activation) 열처리를 할 수도 있다. After the ion implantation as described above, the activation heat treatment may be performed. In general, after the ion implantation, the semiconductor substrate 110 is damaged or destroyed, resulting in a large number of lattice defects, etc., thereby reducing the mobility of electrons or holes, and the implanted impurities are not activated at the position other than the lattice position. Do not. When the heat treatment is performed on the semiconductor substrate 110 in this state, the implanted impurities are moved to the lattice position to be activated. Ion implantation for the backside field region 30 may be performed, followed by activation heat treatment of the backside field region 30, followed by ion implantation for the emitter region 20, and then activation heat treatment. That is, the activation heat treatment for the back surface field region 30 and the emitter region 20 may be performed separately. Alternatively, co-activation heat treatment may be performed together after the ion implantation for the rear field region 30 and the ion implantation for the emitter region 20 are completed.

또한, 상술한 설명에서는 후면 전계 영역(30)을 먼저 형성한 다음 에미터 영역(20)을 형성하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니고 에미터 영역(20)을 먼저 형성한 다음 후면 전계 영역(30)을 형성할 수 있다.In addition, in the above description, the rear electric field region 30 is first formed, and then the emitter region 20 is formed. However, the present invention is not limited thereto. The electric field region 30 may be formed.

상술한 바와 같이 본 실시예에서는 선택적 구조의 에미터 영역(20) 및 후면 전계 영역(30)을 1회의 이온 주입 공정에 의하여 형성하여 우수한 특성을 가지는 태양 전지(100)를 낮은 생산 비용으로 제조할 수 있다. As described above, in the present embodiment, the emitter region 20 and the rear electric field region 30 of the selective structure are formed by one ion implantation process to manufacture the solar cell 100 having excellent characteristics at low production cost. Can be.

이어서, 도 3d에 도시한 바와 같이, 반사 방지막(22) 및 패시베이션 막(32)을 각기 반도체 기판(110)의 전면 및 후면에 형성한다. Subsequently, as shown in FIG. 3D, the antireflection film 22 and the passivation film 32 are formed on the front and rear surfaces of the semiconductor substrate 110, respectively.

반사 방지막(22) 및 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.The antireflection film 22 and the passivation film 32 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 3e에 도시한 바와 같이, 반도체 기판(110)의 전면에 에미터 영역(20)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(110)의 후면에 후면 전계 영역(30)에 접촉하는 제2 전극(34)을 형성한다. Subsequently, as shown in FIG. 3E, the first electrode 24 contacting the emitter region 20 is formed on the front surface of the semiconductor substrate 110, and the rear electric field region 30 is formed on the rear surface of the semiconductor substrate 110. ) To form a second electrode 34.

반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 전극 물질을 채워 제1 전극(24)을 형성할 수 있다. 그리고 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 전극 물질을 채워 제2 전극(34)을 형성할 수 있다. An opening may be formed in the anti-reflection film 22, and the first electrode 24 may be formed by filling an electrode material in various ways such as a plating method and a deposition method. An opening may be formed in the passivation film 32, and the second electrode 34 may be formed by filling an electrode material in various ways such as a plating method and a deposition method.

또는, 제1 및 제2 전극 형성용 페이스트를 반사 방지막(22) 및 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다. Alternatively, the first and second electrode forming pastes are applied to the anti-reflection film 22 and the passivation film 32 by screen printing or the like, and then fire through or laser firing contact or the like is applied. It is also possible to form the first and second electrodes 24, 34 of the above-described shape. In this case, it is not necessary to add the process of forming an opening part separately.

이때, 제1 및 제2 전극(24, 34)의 폭은 제1 부분(20a, 30a)의 폭보다 작을 수 있다. 이에 의하여 제1 및 제2 전극(24, 34)의 면적을 줄여 광학적 손실을 최소화하고 비용을 절감할 수 있고, 얼라인 오차가 발생하더라도 제1 및 제2 전극(24, 34)이 제1 부분(20a, 30a)에 전체적으로 접촉할 수 있다. 일례로, 제1 부분(20a, 30a)의 폭에 대한 제1 및 제2 전극(24, 34)의 폭의 비율은 0.2 내지 0.8일 수 있다. 상기 비율이 0.2 미만이면 제1 및 제2 전극(24, 34)의 폭이 작아 저항이 커질 수 있고, 상기 비율이 0.8을 초과하면 얼라인 오차에 의하여 제1 및 제2 전극(24, 34)의 일부가 제2 부분(20b, 30b)에 접촉하여 저항 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 수치가 달라질 수 있음은 물론이다. In this case, the widths of the first and second electrodes 24 and 34 may be smaller than the widths of the first parts 20a and 30a. As a result, the area of the first and second electrodes 24 and 34 can be reduced to minimize optical loss and the cost can be reduced, and even if an alignment error occurs, the first and second electrodes 24 and 34 have a first portion. 20a, 30a can be contacted as a whole. For example, a ratio of the widths of the first and second electrodes 24 and 34 to the widths of the first parts 20a and 30a may be 0.2 to 0.8. If the ratio is less than 0.2, the width of the first and second electrodes 24 and 34 may be small, thereby increasing resistance. If the ratio is greater than 0.8, the first and second electrodes 24 and 34 may be misaligned due to alignment errors. The portion of the contact with the second portion (20b, 30b) may reduce the resistance characteristics. However, the present invention is not limited thereto, and the numerical values may of course vary.

본 실시예에서는 반사 방지막(22), 패시베이션 막(32), 그리고 제1 및 제2 전극(24, 34)을 형성하기 전에 에미터 영역(20) 및 후면 전계 영역(30)을 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터 영역(20) 및 후면 전계 영역(30)의 전체 또는 일부가 반사 방지막(22), 패시베이션 막(32), 그리고 제1 및 제2 전극(24, 34) 중 적어도 하나를 형성하는 공정 후 또는 공정 중에 형성되는 등 다양한 변형이 가능하다. In the present embodiment, the emitter region 20 and the rear electric field region 30 are formed before the anti-reflection film 22, the passivation film 32, and the first and second electrodes 24 and 34 are formed. It was. However, the present invention is not limited thereto. Thus, all or part of the emitter region 20 and the backside electric field region 30 form at least one of the anti-reflection film 22, the passivation film 32, and the first and second electrodes 24, 34. Various modifications are possible, such as being formed after or during a process.

본 실시예에서는 에미터 영역(20) 및 후면 전계 영역(30)이 모두 선택적 구조를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터 영역(20) 및 후면 전계 영역(30) 중 어느 하나가 선택적 구조를 가지고 다른 하나는 선택적 구조 이외의 구조를 가질 수 있다. In the present exemplary embodiment, the emitter region 20 and the rear electric field region 30 both have optional structures, but the present invention is not limited thereto. Thus, either the emitter region 20 or the backside field region 30 may have an optional structure and the other may have a structure other than the selective structure.

예를 들어, 에미터 영역(20)이 선택적 구조를 가지고, 후면 전계 영역(30)이 도 4에 도시한 바와 같은 균일한 구조(homogeneous structure) 또는 도 5에 도시한 바와 같은 국부적 구조(local structure)를 가질 수 있다. 이 때에는 에미터 영역(20)을 상술한 이온 주입 방법에 의하여 형성할 수 있다. 다른 예로, 도 6에 도시한 바와 같이 후면 전계 영역(30)이 선택적 구조를 가지고 에미터 영역(20)이 균일한 구조를 가질 수 있다. 이 때에는 후면 전계 영역(30)을 상술한 이온 주입 방법에 의하여 형성할 수 있다.
For example, the emitter region 20 has an optional structure, and the back electric field region 30 has a homogeneous structure as shown in FIG. 4 or a local structure as shown in FIG. 5. ) In this case, the emitter region 20 can be formed by the ion implantation method described above. As another example, as shown in FIG. 6, the rear electric field region 30 may have an optional structure, and the emitter region 20 may have a uniform structure. In this case, the rear electric field region 30 can be formed by the above-described ion implantation method.

이하, 본 발명의 실험예를 참조하여 본 발명을 좀더 상세하게 설명한다. 아래의 실험예는 본 발명의 예시를 위하여 제시한 것에 불과할 뿐, 본 발명이 이에 한정되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to experimental examples of the present invention. The following experimental examples are only presented for illustration of the present invention, but the present invention is not limited thereto.

실험예Experimental Example

n형의 반도체 기판에 개구부 및 커버부를 구비하는 마스크를 놓은 상태에서 인(P)을 플라스마 이온 주입하여 후면 전계 영역을 형성하였다. 이때, 마스크는 반도체 기판과 4mm만큼 이격된 상태였고 이온 주입 에너지는 20KeV였다. Phosphorus (P) was implanted by plasma ions in a state in which a mask including an opening and a cover part was placed on an n-type semiconductor substrate, thereby forming a rear field region. At this time, the mask was spaced apart from the semiconductor substrate by 4 mm and the ion implantation energy was 20 KeV.

비교예Comparative example 1 One

마스크를 사용하지 않았다는 점을 제외하고는 실험예와 동일한 방법에 의하여 후면 전계 영역을 형성하였다. 이에 의하여 균일한 구조의 후면 전계 영역이 형성되었다. A backside electric field was formed by the same method as the experimental example except that no mask was used. As a result, a rear electric field region having a uniform structure was formed.

비교예Comparative example 2 2

실험예와 동일한 n형의 반도체 기판을 준비하였다. An n-type semiconductor substrate similar to the experimental example was prepared.

실험예에 의하여 제조된 후면 전계 영역을 포함하는 반도체 기판의 사진을 도 7에 나타내었다. 도 7의 A 내지 D 부분의 반도체 기판으로부터의 깊이에 따른 도핑 농도를 측정하여 그 결과를 비교예 1 및 2와 비교하여 도 8에 나타내었다. A photograph of a semiconductor substrate including a backside electric field region prepared by an experimental example is shown in FIG. 7. Doping concentration according to the depth from the semiconductor substrate of parts A to D of FIG. 7 was measured and the results are shown in FIG. 8 in comparison with Comparative Examples 1 and 2. FIG.

도 8을 참조하면, 실험예의 커버부 대응 부분에 해당하는 A 및 B 부분은 개구부 대응 부분에 해당하는 C 및 D 부분에 비하여 높은 도핑 농도를 가지는 것을 알 수 있다. 이때, A 및 B 부분은 도핑이 이루어지지 않은 비교예 2보다는 높은 도핑 농도를 가지고, C 및 D는 균일한 구조의 후면 전계 영역을 구비하는 비교예 1과 유사한 도핑를 가지는 것을 알 수 있다. 즉, A 및 B 부분이 상대적으로 높은 도핑 농도의 제1 부분에 해당하고, C 및 B 부분이 상대적으로 낮은 도핑 농도의 제2 부분에 해당함을 알 수 있다.Referring to FIG. 8, it can be seen that the A and B portions corresponding to the corresponding cover portions of the experimental example have a higher doping concentration than the C and D portions corresponding to the opening corresponding portions. In this case, it can be seen that the A and B portions have a higher doping concentration than Comparative Example 2 without doping, and C and D have similar doping with Comparative Example 1 having a backside electric field region having a uniform structure. That is, it can be seen that the A and B portions correspond to the first portion having a relatively high doping concentration, and the C and B portions correspond to the second portion having a relatively low doping concentration.

이에 의하여 본 실험예에 따르면 선택적 구조의 후면 전계 영역을 1회의 이온 주입 공정에 의하여 쉽게 형성할 수 있음을 알 수 있다. Accordingly, according to the present experimental example, it can be seen that the backside electric field region of the selective structure can be easily formed by one ion implantation process.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. In addition, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
20: 에미터 영역
30: 후면 전계 영역
24: 제1 전극
34: 제2 전극100: solar cell
110: semiconductor substrate
20: emitter area
30: Rear field area
24: first electrode
34: second electrode

Claims (20)

반도체 기판에 상기 반도체 기판 위의 제1 부분에 대응하는 영역을 개구하는 개구부와 제2 부분에 대응하는 영역을 덮는 커버부를 구비하는 마스크를 소정거리 이격하여 위치시키는 단계,
상기 마스크의 개구부를 통해 불순물을 이온 주입하여 상기 제1 부분에 제1불순물 농도를 가지고 상기 제2 부분에 상기 제1불순물 농도보다 낮은 제2 불순물 농도를 가지는 불순물 영역을 동시에 형성하는 단계;
상기 불순물 영역에 연결되는 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Positioning a mask on the semiconductor substrate, the mask having an opening for opening a region corresponding to the first portion on the semiconductor substrate and a cover portion covering the region corresponding to the second portion, at a predetermined distance,
Implanting impurities through the openings of the mask to simultaneously form impurity regions having a first impurity concentration in the first portion and having a second impurity concentration in the second portion lower than the first impurity concentration;
Forming an electrode connected to the impurity region
Method for manufacturing a solar cell comprising a. 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서, 1회의 이온 주입 공정에 의하여 상기 제1 부분과 상기 제2 부분을 함께 형성하는 태양 전지의 제조 방법. The method of claim 1,
In the step of forming the impurity region, the solar cell manufacturing method of forming the first portion and the second portion together by a single ion implantation process. 삭제delete 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서,
상기 개구부 사이의 거리를 제1 거리라 할 때, 상기 각 개구부를 통과한 이온이 상기 반도체 기판으로 향하면서 상기 개구부의 외부로 상기 제1 거리의 반 또는 그보다 큰 거리만큼 퍼져서 상기 반도체 기판에 주입되는 태양 전지의 제조 방법. The method of claim 1,
In the forming of the impurity region,
When the distance between the openings is referred to as a first distance, the ions passing through each of the openings are diffused to the semiconductor substrate and injected into the semiconductor substrate by a distance of half or greater of the first distance to the outside of the opening. Method for manufacturing a solar cell. 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서,
상기 개구부는 서로 인접한 제1 및 제2 개구부를 포함하고,
상기 제1 개구부의 외부로 퍼진 이온과 상기 제2 개구부의 외부로 퍼진 이온이 상기 반도체 기판에서 서로 겹쳐서 중첩부가 형성되는 태양 전지의 제조 방법.
The method of claim 1,
In the forming of the impurity region,
The openings include first and second openings adjacent to each other,
A method of manufacturing a solar cell in which overlapping portions are formed by overlapping ions spread out of the first opening and ions spread out of the second opening in the semiconductor substrate.
삭제delete 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서는, 상기 이온 주입 시 이온 주입 에너지가 3KeV 내지 20KeV인 태양 전지의 제조 방법. The method of claim 1,
In the step of forming the impurity region, the ion implantation energy during the ion implantation method of 3KeV to 20KeV solar cell manufacturing method. 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서는, 상기 이온 주입으로는 플라스마 이온 주입을 이용하는 태양 전지의 제조 방법. The method of claim 1,
In the step of forming the impurity region, a method of manufacturing a solar cell using plasma ion implantation as the ion implantation. 제1항에 있어서,
상기 불순물 영역을 형성하는 단계에서는, 상기 반도체 기판과 상기 마스크 사이의 거리가 4mm 내지 8mm인 태양 전지의 제조 방법. The method of claim 1,
In the forming of the impurity region, a distance between the semiconductor substrate and the mask is 4mm to 8mm. 제1항에 있어서,
상기 개구부의 폭은 상기 커버부의 폭과 동일하거나 그보다 작은 태양 전지의 제조 방법. The method of claim 1,
The width of the opening is less than or equal to the width of the cover portion manufacturing method of a solar cell. 제10항에 있어서,
상기 커버부의 폭에 대한 상기 개구부의 폭의 비율이 0.18 내지 1.00인 태양 전지의 제조 방법. The method of claim 10,
The ratio of the width | variety of the said opening part to the width | variety of the said cover part is a manufacturing method of the solar cell. 제1항에 있어서,
상기 개구부의 폭이 150nm 내지 500nm이고, 상기 커버부의 폭이 500nm 내지 850nm인 태양 전지의 제조 방법. The method of claim 1,
The width of the opening is 150nm to 500nm, the width of the cover portion 500nm to 850nm manufacturing method of a solar cell. 제1항에 있어서,
상기 제1 부분의 불순물 농도가 2.0 X 1019/cm3 내지 5.0 X 1019/cm3이고 상기 제1 부분의 폭이 300nm 내지 700nm이고,
상기 제2 부분의 불순물 농도가 1.0 X 1018/cm3 내지 2.0 X 1019/cm3이며 상기 제2 부분의 폭이 300nm 내지 700nm인 태양 전지의 제조 방법. The method of claim 1,
The impurity concentration of the first portion is 2.0 × 10 19 / cm 3 to 5.0 × 10 19 / cm 3 and the width of the first portion is 300nm to 700nm,
The impurity concentration of the second portion is 1.0 X 10 18 / cm 3 To 2.0 X 10 19 / cm 3 And the width of the second portion 300nm to 700nm manufacturing method of a solar cell. 제13항에 있어서,
상기 제2 부분의 폭에 대한 상기 제1 부분의 폭의 비율이 0.43 내지 2.33인 태양 전지의 제조 방법. The method of claim 13,
The ratio of the width | variety of the said 1st part with respect to the width | variety of the said 2nd part is the manufacturing method of the solar cell. 제1항에 있어서,
상기 불순물 영역이 에미터 영역 및 후면 전계 영역 중 적어도 하나인 태양 전지의 제조 방법. The method of claim 1,
And the impurity region is at least one of an emitter region and a backside field region. 반도체 기판에 불순물을 이온 주입하여 서로 다른 불순물 농도를 가지는 제1 부분과 제2 부분을 포함하는 불순물 영역을 형성하는 불순물 영역의 형성 방법에 있어서,
상기 불순물 영역을 형성하는 단계에서, 상기 반도체 기판 위의 상기 제1 부분에 대응하는 영역을 개구하는 개구부와 상기 제2 부분에 대응하는 영역을 덮는 커버부를 구비하는 마스크를 소정거리 이격하여 위치시키고, 상기 마스크의 개구부를 통해 불순물을 이온 주입하여 상기 제1부분에 제1 불순물 농도를 가지고 상기 제2 부분에 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가지는 불순물 영역을 동시에 형성하는 불순물 영역의 형성 방법. A method of forming an impurity region in which an impurity region is formed by ion implanting impurities into a semiconductor substrate to form an impurity region including a first portion and a second portion having different impurity concentrations.
In the forming of the impurity region, a mask including an opening for opening a region corresponding to the first portion on the semiconductor substrate and a cover portion covering a region corresponding to the second portion is spaced a predetermined distance apart, Forming an impurity region ion-implanted through an opening of the mask to simultaneously form an impurity region having a first impurity concentration in the first portion and a second impurity concentration in the second portion having a second impurity concentration lower than the first impurity concentration Way. 제16항에 있어서,
1회의 이온 주입 공정에 의하여 상기 제1 부분과 상기 제2 부분을 함께 형성하는 불순물 영역의 형성 방법.The method of claim 16,
A method of forming an impurity region in which the first portion and the second portion are formed together by a single ion implantation process. 제16항에 있어서,
상기 이온이 상기 개구부를 통과하여 상기 개구부 외부로 퍼지면서 상기 반도체 기판에 주입되는 불순물 영역의 형성 방법.The method of claim 16,
And implanting the impurity region into the semiconductor substrate while the ions pass through the opening and spread out of the opening. 제18항에 있어서,
상기 이온 주입 시 이온 주입 에너지가 3KeV 내지 20KeV인 불순물 영역의 형성 방법.The method of claim 18,
The method of forming an impurity region having an ion implantation energy of 3KeV to 20KeV during the ion implantation. 제18항에 있어서,
상기 불순물 영역을 형성하는 단계에서는, 상기 반도체 기판과 상기 마스크 사이의 거리가 4mm 내지 8mm인 불순물 영역의 형성 방법.The method of claim 18,
In the forming of the impurity region, a method for forming an impurity region having a distance between 4 mm and 8 mm between the semiconductor substrate and the mask.
KR1020130060557A 2013-05-28 2013-05-28 Method for manufacturing solar cell and dopant region thereof KR102010390B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130060557A KR102010390B1 (en) 2013-05-28 2013-05-28 Method for manufacturing solar cell and dopant region thereof
US14/289,172 US9640707B2 (en) 2013-05-28 2014-05-28 Method of manufacturing solar cell and method of forming doping region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130060557A KR102010390B1 (en) 2013-05-28 2013-05-28 Method for manufacturing solar cell and dopant region thereof

Publications (2)

Publication Number Publication Date
KR20140140201A KR20140140201A (en) 2014-12-09
KR102010390B1 true KR102010390B1 (en) 2019-08-13

Family

ID=51985564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130060557A KR102010390B1 (en) 2013-05-28 2013-05-28 Method for manufacturing solar cell and dopant region thereof

Country Status (2)

Country Link
US (1) US9640707B2 (en)
KR (1) KR102010390B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6745089B2 (en) * 2015-01-16 2020-08-26 株式会社カネカ Solar cell module
US11804558B2 (en) * 2017-12-29 2023-10-31 Maxeon Solar Pte. Ltd. Conductive contacts for polycrystalline silicon features of solar cells
CN114975652B (en) * 2022-07-25 2022-12-23 浙江晶科能源有限公司 Photovoltaic cell and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252082A (en) * 1993-02-25 1994-09-09 Nec Corp Ion implantation method
KR100766254B1 (en) * 2005-10-20 2007-10-15 동부일렉트로닉스 주식회사 Method for forming of junction for solar cell
US20090142875A1 (en) * 2007-11-30 2009-06-04 Applied Materials, Inc. Method of making an improved selective emitter for silicon solar cells
US8110431B2 (en) * 2010-06-03 2012-02-07 Suniva, Inc. Ion implanted selective emitter solar cells with in situ surface passivation
KR101969032B1 (en) * 2011-09-07 2019-04-15 엘지전자 주식회사 Solar cell and manufacturing method thereof
KR101363141B1 (en) * 2012-06-29 2014-02-18 주식회사 신성솔라에너지 Method for manufacturing solar cell

Also Published As

Publication number Publication date
US9640707B2 (en) 2017-05-02
KR20140140201A (en) 2014-12-09
US20140357008A1 (en) 2014-12-04

Similar Documents

Publication Publication Date Title
JP6059173B2 (en) Solar cell
US9356182B2 (en) Solar cell and method of manufacturing the same
KR101613843B1 (en) Solar cell and method for manufacturing the same
US20190334049A1 (en) Solar cell and method of manufacturing the same
US20170200850A1 (en) Solar cell and method of manufacturing the same
KR101889775B1 (en) Solar cell and method for manufacturing the smae
KR20140135881A (en) Solar cell and method for manufacturing the same
JP6538009B2 (en) Solar cell and method of manufacturing the same
KR101871273B1 (en) Solar cell and method for manufacutring the same
KR20160139750A (en) Solar cell and method for manufacturing the same
JP2019004159A (en) Method of manufacturing solar battery
KR102010390B1 (en) Method for manufacturing solar cell and dopant region thereof
KR102053140B1 (en) Solar cell
KR102018650B1 (en) Solar cell and method for manufacturing the same
KR20150045801A (en) Solar cell and method for manufacutring the same
KR101879781B1 (en) Solar cell, method for manufacturing dopant layer, and method for manufacturing solar cell
KR102132741B1 (en) Solar cell and method for manufacturing the same
KR102298671B1 (en) Solar cell and method for manufacturing the same
KR20150029203A (en) Solar cell
KR102065595B1 (en) Method for manufacturing solar cell
KR101889774B1 (en) Solar cell
KR20160061947A (en) Solar cell and method for manufacturing the same
KR102005439B1 (en) Method of manufacturing solar cell
KR102219795B1 (en) Solar cell
KR20140038030A (en) Method for manufacturing solar cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant