KR102298671B1

KR102298671B1 - Solar cell and method for manufacturing the same

Info

Publication number: KR102298671B1
Application number: KR1020140166455A
Authority: KR
Inventors: 이기원; 정일형; 김진아; 김기수
Original assignee: 엘지전자 주식회사
Priority date: 2014-11-26
Filing date: 2014-11-26
Publication date: 2021-09-03
Also published as: KR20160063010A

Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 반도체 기판은, 제1 부분과, 상기 반도체 기판의 상기 일면 쪽에 위치하며 상기 제1 부분보다 높은 저항을 가지는 제2 부분을 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate; a conductivity-type region including a first conductivity-type region and a second conductivity-type region disposed on one surface of the semiconductor substrate; and an electrode including a first electrode connected to the first conductivity-type region and a second electrode connected to the second conductivity-type region. The semiconductor substrate includes a first portion and a second portion positioned on the one surface side of the semiconductor substrate and having a higher resistance than the first portion.

Description

Solar cell and manufacturing method thereof

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell having an improved structure and a method for manufacturing the same.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, as existing energy resources such as oil and coal are expected to be depleted, interest in alternative energy to replace them is increasing. Among them, a solar cell is spotlighted as a next-generation battery that converts solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. In such a solar cell, various layers and electrodes can be manufactured according to design. However, the solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize a solar cell, low efficiency must be overcome, and a solar cell capable of maximizing the efficiency of the solar cell is required.

본 발명은 태양 전지의 효율 및 특성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a solar cell capable of improving the efficiency and characteristics of the solar cell and a method for manufacturing the same.

한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 물질로 구성되는 베이스 영역을 포함하는 반도체 기판의 일면에 상기 반도체 물질과 반응하여 화합물을 형성하는 반응 물질을 제공하여, 상기 베이스 영역으로 구성되는 제1 부분보다 높은 저항을 가지는 제2 부분을 형성하는 단계; 상기 반도체 기판의 상기 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다. On the other hand, in the method of manufacturing a solar cell according to an embodiment of the present invention, a reactive material reacting with the semiconductor material to form a compound is provided on one surface of a semiconductor substrate including a base region made of a semiconductor material, and the base region Forming a second portion having a higher resistance than the first portion consisting of; forming a conductivity-type region including a first conductivity-type region and a second conductivity-type region on the one surface of the semiconductor substrate; and forming an electrode including a first electrode connected to the first conductivity-type region and a second electrode connected to the second conductivity-type region.

본 실시예에서는 제1 부분보다 높은 저항을 가지는 제2 부분이 반도체 기판의 일부를 구성하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이때, 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하고 이를 패터닝하는 등의 공정을 수행하지 않아도 된다. 이에 따라 본 실시예에서는 간단한 방법에 의하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 의하여 불필요한 재결합에 의한 태양 전지의 개방 전압 저하를 방지하여, 태양 전지의 효율을 향상할 수 있다. In the present embodiment, the second portion having a higher resistance than the first portion constitutes a part of the semiconductor substrate, so that tunneling in an unwanted portion can be effectively prevented. In this case, it is not necessary to perform a process such as forming a separate layer and patterning it in order to prevent tunneling in an unwanted portion. Accordingly, in the present embodiment, tunneling in an unwanted portion can be effectively prevented by a simple method. Accordingly, it is possible to prevent a decrease in the open circuit voltage of the solar cell due to unnecessary recombination, thereby improving the efficiency of the solar cell.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 단면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention.
FIG. 2 is a partial rear plan view of the solar cell shown in FIG. 1 .
3 is a partial cross-sectional view of a solar cell according to another embodiment of the present invention.
4A to 4L are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, in order to clearly and briefly describe the present invention, the illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In addition, in the drawings, the thickness, width, etc. are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to the bars shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. And, when a certain part "includes" another part throughout the specification, other parts are not excluded unless otherwise stated, and other parts may be further included. Also, when a part of a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where the other part is “directly on” but also the case where another part is located in the middle. When a part, such as a layer, film, region, plate, etc., is "directly above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시에에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다. 명확한 설명을 위하여 도 2에서는 절연층(40)의 도시를 생략한다. 1 is a cross-sectional view illustrating a solar cell according to an embodiment of the present invention, and FIG. 2 is a partial rear plan view of the solar cell shown in FIG. 1 . For clarity, illustration of the insulating layer 40 is omitted in FIG. 2 .

도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 후면) 위에 위치하는 제1 및 제2 도전형 영역(32, 34)과, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 그리고 태양 전지(100)는 반도체 기판(10)과 제1 및 제2 도전형 영역(32, 34) 사이에 위치하는 터널링층(20)을 더 구비할 수 있다. 그 외에 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 1 and 2 , the solar cell 100 according to the present embodiment includes a semiconductor substrate 10 and first and second conductive surfaces positioned on one surface (eg, a rear surface) of the semiconductor substrate 10 . It includes mold regions 32 and 34, and first and second electrodes 42 and 44 respectively connected to the first and second conductivity-type regions 32 and 34, respectively. In addition, the solar cell 100 may further include a tunneling layer 20 positioned between the semiconductor substrate 10 and the first and second conductivity-type regions 32 and 34 . In addition, the solar cell 100 may further include a passivation layer 24 , an anti-reflection layer 26 , an insulating layer 40 , and the like.

이때, 본 실시예에서 반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역으로 구성되는 제1 부분(110)과, 제1 및 제2 도전형 영역(32, 34)이 위치하는 반도체 기판(10)의 일면(좀더 구체적으로, 후면) 쪽에 위치하며 제1 부분(110)보다 높은 저항을 가지는 제2 부분(120)을 포함할 수 있다. 그리고 반도체 기판(10)은 선택적으로 반도체 기판(10)의 다른 일면(좀더 구체적으로, 전면) 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. In this case, in the present embodiment, the semiconductor substrate 10 includes a first portion 110 including a base region having a second conductivity type including a dopant of a second conductivity type at a relatively low doping concentration, and first and second portions. The second portion 120 is positioned on one surface (more specifically, the rear surface) of the semiconductor substrate 10 on which the conductive regions 32 and 34 are positioned and may include a second portion 120 having a higher resistance than that of the first portion 110 . . In addition, the semiconductor substrate 10 may optionally include the front electric field region 130 positioned on the other side (more specifically, the front side) of the semiconductor substrate 10 . This will be described in more detail later.

본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합(또는 pn 터널 접합)까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.In this embodiment, the front surface of the semiconductor substrate 10 may be textured to have irregularities in the shape of a pyramid or the like. When unevenness is formed on the front surface of the semiconductor substrate 10 and the surface roughness is increased by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 may be reduced. Accordingly, the amount of light reaching the pn junction (or pn tunnel junction) formed by the first portion 110 serving as the base region and the first conductivity type region 32 may be increased, thereby minimizing light loss.

그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다. In addition, the rear surface of the semiconductor substrate 10 may be formed of a relatively smooth and flat surface having a lower surface roughness than the front surface by mirror polishing or the like. In the case where the first and second conductivity-type regions 32 and 34 are formed together on the rear side of the semiconductor substrate 10 as in the present embodiment, the characteristics of the solar cell 100 according to the characteristics of the rear surface of the semiconductor substrate 10 . Because this can make a big difference. Accordingly, the passivation characteristic may be improved by not forming unevenness by texturing on the rear surface of the semiconductor substrate 10 , thereby improving the characteristics of the solar cell 100 . However, the present invention is not limited thereto, and in some cases, irregularities may be formed on the rear surface of the semiconductor substrate 10 by texturing. Various other modifications are also possible.

반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 제1 및 제2 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 배리어로서의 역할을 수행할 수 있다. A tunneling layer 20 may be formed on the rear surface of the semiconductor substrate 10 . The tunneling layer 20 acts as a kind of barrier to electrons and holes, prevents minority carriers from passing through, and after accumulating in a portion adjacent to the tunneling layer 20, majority carriers having a certain energy or more. Only a (majority carrier) is allowed to pass through the tunneling layer 20 . In this case, the majority carriers having energy above a certain level may easily pass through the tunneling layer 20 due to the tunneling effect. In addition, the tunneling layer 20 may serve as a barrier preventing the dopants of the first and second conductivity-type regions 32 and 34 from diffusing into the semiconductor substrate 10 .

이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면의 계면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다. The tunneling layer 20 may include various materials through which carriers can be tunneled. For example, the tunneling layer 20 may include oxides, nitrides, semiconductors, conductive polymers, and the like. For example, the tunneling layer 20 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, or the like. In this case, the tunneling layer 20 may be entirely formed on the rear surface of the semiconductor substrate 10 . Accordingly, the interface characteristics of the rear surface of the semiconductor substrate 10 can be improved as a whole, and can be easily formed without separate patterning.

터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 절연층(40), 패시베이션막(24) 및/또는 반사 방지막(26)보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 1.8nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 터널링층(20)의 두께(T1)가 1.8nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(20)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 본 실시예에서는 반도체 기판(10)이 상대적으로 높은 저항을 가지는 제2 부분(120)을 구비하여, 터널링층(20)의 두께를 종래보다 작게 하여도 불필요한 부분에서 터널링이 이루어지는 것을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다. The thickness T1 of the tunneling layer 20 may be smaller than that of the insulating layer 40 , the passivation layer 24 , and/or the anti-reflection layer 26 to sufficiently implement the tunneling effect. For example, the thickness T1 of the tunneling layer 20 may be 1.8 nm or less, for example, 0.1 nm to 1.5 nm (more specifically, 0.5 nm to 1.2 nm). When the thickness T1 of the tunneling layer 20 exceeds 1.8 nm, tunneling does not occur smoothly and the efficiency of the solar cell 100 may decrease, and if the thickness T1 of the tunneling layer 20 is less than 0.1 nm It may be difficult to form the tunneling layer 20 of a desired quality. In order to further improve the tunneling effect, the thickness T1 of the tunneling layer 20 may be 0.1 nm to 1.5 nm (more specifically, 0.5 nm to 1.2 nm). In this embodiment, since the semiconductor substrate 10 includes the second portion 120 having a relatively high resistance, even if the thickness of the tunneling layer 20 is made smaller than that of the prior art, it is possible to effectively prevent tunneling in an unnecessary portion. have. However, the present invention is not limited thereto, and the thickness T1 of the tunneling layer 20 may have various values.

터널링층(20) 위에는 서로 동일 평면 상에 위치하는 제1 및 제2 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 본 실시예에서 제1 및 제2 도전형 영역(32, 24)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다. First and second conductivity-type regions 32 and 34 positioned on the same plane as each other may be positioned on the tunneling layer 20 . More specifically, in the present embodiment, the first and second conductivity-type regions 32 and 24 include a first conductivity-type region 32 having a first conductivity-type dopant to represent the first conductivity type, and a second conductivity-type dopant. and may include a second conductivity type region 34 representing a second conductivity type. In addition, a barrier region 36 may be positioned between the first conductivity-type region 32 and the second conductivity-type region 34 .

제1 도전형 영역(32)은 베이스 영역인 제1 부분(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. The first conductivity-type region 32 is an emitter region that forms a pn junction (or pn tunnel junction) with the first portion 110 serving as a base region and the tunneling layer 20 interposed therebetween to generate carriers by photoelectric conversion. make up

이때, 제1 도전형 영역(32)은 베이스 영역인 제1 부분(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In this case, the first conductivity-type region 32 may include a semiconductor (eg, silicon) including a first conductivity-type dopant opposite to the first portion 110 serving as the base region. In this embodiment, the first conductivity type region 32 is formed on the semiconductor substrate 10 (more specifically, on the tunneling layer 20 ) separately from the semiconductor substrate 10 and is doped with a first conductivity type dopant. made up of a semiconductor layer. Accordingly, the first conductivity type region 32 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so as to be easily formed on the semiconductor substrate 10 . For example, the first conductivity type region 32 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (eg, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily manufactured by various methods such as vapor deposition. It may be formed by doping a first conductivity-type dopant on the back. The first conductivity type dopant may be included in the semiconductor layer in the process of forming the semiconductor layer, or may be included in the semiconductor layer by various doping methods such as thermal diffusion and ion implantation after the semiconductor layer is formed.

이때, 제1 도전형 도펀트는 베이스 영역인 제1 부분(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. In this case, the dopant of the first conductivity type may be a dopant capable of exhibiting a conductivity type opposite to that of the first portion 110 serving as the base region. That is, when the first conductivity-type dopant is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. When the first conductivity-type dopant is n-type, a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb) may be used.

제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. The second conductivity type region 34 forms a back surface field to prevent loss of carriers by recombination at the surface of the semiconductor substrate 10 (more precisely, the back surface of the semiconductor substrate 10). constituting the rear electric field region.

이때, 제2 도전형 영역(34)은 베이스 영역인 제1 부분(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In this case, the second conductivity-type region 34 may include a semiconductor (eg, silicon) including the same second conductivity-type dopant as the first portion 110 serving as the base region. In this embodiment, the second conductivity type region 34 is formed on the semiconductor substrate 10 (more specifically, on the tunneling layer 20 ) separately from the semiconductor substrate 10 , and is doped with a second conductivity type dopant. made up of a semiconductor layer. Accordingly, the second conductivity-type region 34 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so as to be easily formed on the semiconductor substrate 10 . For example, the second conductivity type region 34 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (eg, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily manufactured by various methods such as vapor deposition. It may be formed by doping the back with a second conductivity type dopant. The second conductivity type dopant may be included in the semiconductor layer in the process of forming the semiconductor layer, or may be included in the semiconductor layer by various doping methods such as thermal diffusion and ion implantation after the semiconductor layer is formed.

이때, 제2 도전형 도펀트는 베이스 영역인 제1 부분(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. In this case, the dopant of the second conductivity type may be a dopant capable of exhibiting the same conductivity type as that of the first portion 110 serving as the base region. That is, when the second conductivity-type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb) may be used. When the second conductivity-type dopant is p-type, a group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used.

그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다. In addition, a barrier region 36 is positioned between the first conductivity type region 32 and the second conductivity type region 34 to space the first conductivity type region 32 and the second conductivity type region 34 apart from each other. When the first conductivity-type region 32 and the second conductivity-type region 34 come into contact with each other, a shunt may occur, thereby degrading the performance of the solar cell 100 . Accordingly, in the present embodiment, the barrier region 36 is positioned between the first conductivity-type region 32 and the second conductivity-type region 34 to prevent unnecessary shunts.

배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다. The barrier region 36 may include a variety of materials that may substantially insulate between the first conductivity type region 32 and the second conductivity type region 34 . That is, an undoped (ie, undoped) insulating material (eg, oxide or nitride) may be used as the barrier region 36 . Alternatively, the barrier region 36 may include an intrinsic semiconductor. At this time, the first conductivity type region 32 , the second conductivity type region 34 , and the barrier region 36 are continuously formed with the same semiconductor (eg, amorphous silicon, microcrystalline silicon, polycrystalline silicon) formed while the side surfaces are in contact with each other. ), but the barrier region 36 may be an i-type semiconductor material substantially free of a dopant. For example, after forming a semiconductor layer including a semiconductor material, a portion of the semiconductor layer is doped with a first conductivity type dopant to form a first conductivity type region 32 , and a second conductivity type dopant is formed in a portion of the other area. When the second conductivity-type region 34 is formed by doping with , the first conductivity-type region 32 and the region in which the second conductivity-type region 34 is not formed may constitute the barrier region 36 . Accordingly, the manufacturing method of the first conductivity type region 32 , the second conductivity type region 34 , and the barrier region 36 can be simplified.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. However, the present invention is not limited thereto. Accordingly, when the barrier region 36 is formed separately from the first conductivity type region 32 and the second conductivity type region 34 , the thickness of the barrier region 36 is equal to the first conductivity type region 32 and the second conductivity type region 34 . It may be different from the conductive region 34 . For example, in order to more effectively prevent a short circuit between the first conductivity type region 32 and the second conductivity type region 34 , the barrier region 36 is formed by the first conductivity type region 32 and the second conductivity type region 34 . It may also have a thicker thickness. Alternatively, in order to save raw materials for forming the barrier region 36 , the thickness of the barrier region 36 may be made smaller than that of the first conductivity type region 32 and the second conductivity type region 34 . Of course, various other modifications are possible. In addition, the basic constituent material of the barrier region 36 may include a material different from that of the first conductivity-type region 32 and the second conductivity-type region 34 .

그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. In addition, in this embodiment, the barrier region 36 exemplifies that the first conductivity-type region 32 and the second conductivity-type region 34 are completely spaced apart. However, the present invention is not limited thereto. Accordingly, the barrier region 36 may be formed to separate only a portion of the boundary portion between the first conductivity-type region 32 and the second conductivity-type region 34 . Accordingly, other portions of the boundary between the first conductivity-type region 32 and the second conductivity-type region 34 may contact each other.

여기서, 베이스 영역인 제1 부분(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역인 제1 부분(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 제1 부분(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조의 일 예는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.Here, the first conductivity type region 32 having a different conductivity type from that of the first portion 110 as the base region than the area of the second conductivity type region 34 having the same conductivity type as the first portion 110 as the base region. ) can be formed over a large area. Accordingly, the pn junction formed through the tunneling layer 20 between the first portion 110 serving as the base region and the first conductivity-type region 32 may be formed more widely. At this time, when the first portion 110 and the second conductivity type region 34 have an n-type conductivity type and the first conductivity type region 32 has a p-type conductivity type, the first conductivity type is formed widely. Holes having a relatively slow moving speed can be effectively collected by the region 32 . An example of the planar structure of the first conductivity-type region 32 and the second conductivity-type region 34 and the barrier region 36 will be described later in more detail with reference to FIG. 2 .

제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연층(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다. An insulating layer 40 may be formed on the first and second conductivity-type regions 32 and 34 and the barrier region 36 . The insulating layer 40 includes a first opening 402 for connecting the first conductive region 32 and the first electrode 42 , and a connection between the second conductive region 34 and the second electrode 44 . and a second opening 404 for Accordingly, the insulating layer 40 is an electrode to which the first conductivity-type region 32 and the second conductivity-type region 34 are not to be connected (ie, in the case of the first conductivity-type region 32 , the second electrode 44 is ), in the case of the second conductivity-type region 34, serves to prevent the connection with the first electrode 42). In addition, the insulating layer 40 may have an effect of passivating the first and second conductivity-type regions 32 and 34 and/or the barrier region 36 .

반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)(좀더 정확하게는, 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The insulating layer 40 may be positioned on the semiconductor layer 30 where the electrodes 42 and 44 are not positioned. The insulating layer 40 may have a thickness greater than that of the tunneling layer 20 (more precisely, the tunneling layer 20). Thereby, insulating properties and passivation properties may be improved. However, the present invention is not limited thereto no.

절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al₂O₃, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.The insulating layer 40 may be made of various insulating materials (eg, oxide, nitride, etc.). For example, the insulating layer 40 is a single layer selected from the group consisting of a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, Al ₂ O ₃ , MgF ₂ , ZnS, TiO ₂ and CeO _{2 .} Alternatively, it may have a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and the insulating layer 40 may include various materials.

반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다. The electrodes 42 and 44 positioned on the rear surface of the semiconductor substrate 10 are electrically and physically connected to the first conductivity-type region 32 and the second conductivity-type region 34 . and a second electrode 44 that is electrically and physically connected.

이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 전도성 물질(일 예로, 금속 물질)을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.At this time, the first electrode 42 penetrates the first opening 402 of the insulating layer 40 and is connected to the first conductivity-type region 32 , and the second electrode 44 is connected to the second electrode of the insulating layer 40 . It is connected to the second conductivity type region 34 through the second opening 404 . The first and second electrodes 42 and 44 may include various conductive materials (eg, metal materials). In addition, the first and second electrodes 42 and 44 are respectively connected to the first conductivity type region 32 and the second conductivity type region 34 without being electrically connected to each other to collect the generated carriers and deliver them to the outside. It can have a variety of possible planar shapes. That is, the present invention is not limited to the planar shape of the first and second electrodes 42 and 44 .

이하에서는 도 2를 참조하여 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다.Hereinafter, planar structures of the first and second conductivity-type regions 32 and 34 , the barrier region 36 , and the first and second electrodes 42 and 44 will be described in detail with reference to FIG. 2 .

도 2를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 2 , in this embodiment, the first conductivity-type region 32 and the second conductivity-type region 34 are alternately positioned in a direction crossing the longitudinal direction while being elongated to form a stripe shape, respectively. . A barrier region 36 spaced apart from the first conductivity-type region 32 and the second conductivity-type region 34 may be positioned. Although not shown in the drawings, a plurality of first conductivity-type regions 32 spaced apart from each other may be connected to each other at one edge, and a plurality of second conductivity-type regions 34 spaced apart from each other may be connected to each other at the other edge. However, the present invention is not limited thereto.

이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. In this case, the area of the first conductivity type region 32 may be larger than the area of the second conductivity type region 34 . For example, the areas of the first conductivity-type region 32 and the second conductivity-type region 34 may be adjusted by varying their widths. That is, the width W1 of the first conductivity type region 32 may be greater than the width W2 of the second conductivity type region 34 . Accordingly, the area of the first conductivity type region 32 constituting the emitter region may be sufficiently formed to allow photoelectric conversion to occur in a wide region. In this case, when the first conductivity-type region 32 has a p-type, the area of the first conductivity-type region 32 may be sufficiently secured to effectively collect holes having a relatively slow moving speed.

그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404 참조, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.In addition, the first electrode 42 may be formed in a stripe shape corresponding to the first conductivity type region 32 , and the second electrode 44 may be formed in a stripe shape corresponding to the second conductivity type region 34 . . The first and second openings (see reference numerals 402 and 404 in FIG. 1 , hereinafter the same) correspond to the first and second electrodes 42 and 44, respectively, and the total area of the first and second electrodes 42 and 44 may be formed in Accordingly, the contact area between the first and second electrodes 42 and 44 and the first conductivity-type region 32 and the second conductivity-type region 34 can be maximized, thereby improving carrier collection efficiency. However, the present invention is not limited thereto. The first and second openings 402 and 404 are formed to connect only a portion of the first and second electrodes 42 and 44 to the first and second conductive regions 32 and 34, respectively. Of course it is possible. For example, the first and second openings 402 and 404 may include a plurality of contact holes. Also, although not shown in the drawings, the first electrodes 42 may be connected to each other at one edge, and the second electrodes 44 may be formed to be connected to each other at the other edge. However, the present invention is not limited thereto.

다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.Referring back to FIG. 1 , the passivation film 24 and/or the anti-reflection film 26 is formed on the front surface of the semiconductor substrate 10 (more precisely, on the front electric field region 130 formed on the front surface of the semiconductor substrate 10 ). ) can be located. According to an embodiment, only the passivation film 24 may be formed on the semiconductor substrate 10 , only the anti-reflection film 26 may be formed on the semiconductor substrate 10 , or the passivation film 24 may be formed on the semiconductor substrate 10 . ) and the anti-reflection film 26 may be sequentially positioned. In the drawing, the passivation film 24 and the anti-reflection film 26 are sequentially formed on the semiconductor substrate 10 , and the semiconductor substrate 10 is formed in contact with the passivation film 24 . However, the present invention is not limited thereto, and the semiconductor substrate 10 may be formed in contact with the anti-reflection film 26 , and various other modifications may be made.

패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The passivation film 24 and the anti-reflection film 26 may be substantially formed entirely on the entire surface of the semiconductor substrate 10 . Here, the term “formed as a whole” includes not only those that are physically perfectly formed, but also a case in which some parts are unavoidably excluded.

패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The passivation film 24 is formed in contact with the front surface of the semiconductor substrate 10 to passivate defects existing in the front surface or the bulk of the semiconductor substrate 10 . Accordingly, the open-circuit voltage of the solar cell 100 may be increased by removing the recombination site of minority carriers. The anti-reflection film 26 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10 . Accordingly, the amount of light reaching the pn junction formed at the interface between the first portion 110 serving as the base region and the first conductivity-type region 32 may be increased. Accordingly, the short-circuit current Isc of the solar cell 100 may be increased. As described above, by increasing the open circuit voltage and short circuit current of the solar cell 100 by the passivation layer 24 and the antireflection layer 26 , the efficiency of the solar cell 100 can be improved.

패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, 알루미늄 산화막, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물 또는 실리콘 탄화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. The passivation layer 24 and/or the anti-reflection layer 26 may be formed of various materials. For example, the passivation film 24 and/or the antireflection film 26 may include a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, a silicon carbide film, an aluminum oxide film, MgF ₂ , ZnS, TiO ₂ and CeO ₂ Any single layer selected from the group consisting of or may have a multilayer structure in which two or more layers are combined. For example, the passivation layer 24 may include silicon oxide or silicon carbide, and the anti-reflection layer 26 may include silicon nitride.

앞서 언급한 바와 같이 본 실시예에서는 반도체 기판(10)이 제1 부분(110)과 제2 부분(120)을 포함하고, 선택적으로 전면 전계 영역(130)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. As mentioned above, in this embodiment, the semiconductor substrate 10 may include the first portion 110 and the second portion 120 , and may optionally further include the front electric field region 130 . This will be described in more detail.

제1 부분(110)은 제1 도전형 영역(32)과 pn 접합(또는 pn 터널 접합)을 형성하는 베이스 영역으로서, 반도체 기판(10)에서 가장 큰 부피를 가지는 부분이다. 즉, 제1 부분(110)은 광전 변환에 직접 관여하는 부분으로서 반도체 기판(10)의 대부분을 차지하는 영역으로서, 제2 부분(120) 및 전면 전계 영역(130) 각각, 그리고 제2 부분(120)과 전면 전계 영역(130)의 부피의 합보다 큰 부피를 가질 수 있다. 이러한 제1 부분(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 부분(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘) 물질로 구성될 수 있다. 특히, 제1 부분(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역인 제1 부분(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 기반으로 하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역인 제1 부분(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다. The first portion 110 is a base region that forms a pn junction (or pn tunnel junction) with the first conductivity type region 32 , and has the largest volume in the semiconductor substrate 10 . That is, the first portion 110 is a portion directly involved in photoelectric conversion and occupies most of the semiconductor substrate 10 , each of the second portion 120 and the front electric field region 130 , and the second portion 120 . ) and the volume of the front electric field region 130 may have a larger volume. The first portion 110 may be formed of a crystalline semiconductor including a second conductivity type dopant. For example, the first portion 110 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon) material including a second conductivity type dopant. In particular, the first portion 110 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a semiconductor silicon wafer) including a second conductivity type dopant. As described above, when the first portion 110 serving as the base region is made of single crystal silicon, the solar cell 100 is based on the single crystal silicon solar cell. As described above, the solar cell 100 having the single crystal semiconductor has excellent electrical characteristics because it is based on the first portion 110 or the semiconductor substrate 10 , which is a base region with high crystallinity and fewer defects.

제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역인 제1 부분(110)이 n형을 가지면 베이스 영역인 제1 부분(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The second conductivity type may be p-type or n-type. For example, when the first portion 110 as the base region has an n-type junction (for example, pn with the tunneling layer 20 interposed therebetween) that forms a carrier by photoelectric conversion with the first portion 110 as the base region. The photoelectric conversion area may be increased by widening the p-type first conductivity-type region 32 forming the junction). Also, in this case, the first conductivity-type region 32 having a large area effectively collects holes having a relatively slow moving speed, thereby further contributing to the improvement of photoelectric conversion efficiency. However, the present invention is not limited thereto.

그리고 제1 및 제2 도전형 영역(32, 34)이 위치하는 반도체 기판(10)의 일면(즉, 후면)에 위치하는 제2 부분(120)은, 반도체 기판(10)의 일부로부터 형성되어 제1 부분(110)보다 높은 저항을 가지는 부분이다. 즉, 제2 부분(120)은 원래 제2 도전형 도펀트를 가지는 베이스 영역의 일부에 제1 부분(110)을 구성하는 반도체 물질과 반응하여 화합물을 형성할 수 있는 반응 물질을 제공하여 형성된 부분이다. 일 예로, 반도체 물질 및 반응 물질에 의하여 형성된 화합물은 절연 물질을 구성하여 제2 부분(120)이 절연 특성을 가질 수 있다. In addition, the second portion 120 located on one surface (ie, the rear surface) of the semiconductor substrate 10 on which the first and second conductivity-type regions 32 and 34 are located is formed from a portion of the semiconductor substrate 10 , A portion having a higher resistance than the first portion 110 . That is, the second portion 120 is a portion formed by providing a reactive material capable of forming a compound by reacting with the semiconductor material constituting the first portion 110 to a part of the base region originally having the second conductivity type dopant. . For example, a compound formed of a semiconductor material and a reactive material may constitute an insulating material, so that the second portion 120 may have insulating properties.

즉, 제2 부분(120)은 제1 부분(110)과 동일하게 제2 도전형 도펀트를 포함하면서 제1 부분(110)과 달리 절연 특성을 가지는 부분이다. 좀더 구체적으로, 제1 부분(110)에서는 제2 도전형 도펀트가 활성화 열처리 등에 의하여 반도체 물질의 격자 위치에 위치하여 제1 부분(110)이 n형 또는 p형을 가질 수 있다. 즉, 제1 부분(110)에서는 반도체 물질(일 예로, 실리콘)과 도펀트의 결합(예를 들어, 제1 부분이 n형인 경우 Si-P 결합, p형인 경우 Si-B 결합)이 존재한다. 반면, 제2 부분(120)에서는 제2 도전형 도펀트가 반도체 물질의 격자 위치에 위치하지 못하고 침입형 자리(interstitial)에 위치하며 반도체 물질은 반응 물질과 결합된 상태이므로 n형 또는 p형과 같은 반도체 특성을 구비하지 않는다. 즉, 반도체 물질(반도체 물질(일 예로, 실리콘)과 도펀트의 결합(예를 들어, 제1 부분이 n형인 경우 Si-P 결합, p형인 경우 Si-B 결합)이 존재하지 않는다. 제2 부분(120)이 제2 도전형 도펀트를 포함한다는 것으로부터 제2 부분(120)이 원래 베이스 영역에 해당하는 영역임을 알 수 있고, 절연 특성을 가지는 것에 의하여 제1 부분(110)과 달리 반응 물질이 제공되어 반도체 물질과 반응 물질이 결합된 부분임을 알 수 있다. That is, the second portion 120 is a portion that includes the second conductivity-type dopant in the same way as the first portion 110 , but has insulating properties unlike the first portion 110 . More specifically, in the first portion 110 , the second conductivity-type dopant is positioned at a lattice position of the semiconductor material by activation heat treatment or the like, so that the first portion 110 may have an n-type or a p-type. That is, in the first portion 110 , a bond between a semiconductor material (eg, silicon) and a dopant (eg, Si-P bond when the first portion is n-type, Si-B bond when p-type) exists. On the other hand, in the second portion 120 , the second conductivity-type dopant is not located in the lattice position of the semiconductor material, but is located in the interstitial position, and the semiconductor material is in a state combined with the reactant material, such as n-type or p-type. It does not have semiconductor characteristics. That is, there is no bonding of the semiconductor material (semiconductor material (eg, silicon) with the dopant (eg, Si-P bonding when the first portion is n-type, Si-B bonding when the first portion is p-type). It can be seen from the fact that 120 includes the second conductivity-type dopant, that the second portion 120 is a region corresponding to the original base region, and unlike the first portion 110 , the reactant material is different from the first portion 110 by having an insulating property. provided so that it can be seen that the semiconductor material and the reactive material are combined.

일 예로, 제1 부분(110)은 pn 접합 또는 pn 터널 접합을 형성할 수 있도록 0.100 옴/cm³ 또는 15 0.100 옴/cm³의 비저항을 가질 수 있고, 제2 부분(120)은 이 부분을 통한 터널링을 방지할 수 있도록 100 옴/cm³ 이상(좀더 구체적으로 1 기가옴/cm³ 이상)의 비저항을 가질 수 있다. ^{For example, the first part 110 may have a resistivity of 0.100 ohm/cm 3} or 15 0.100 ohm/cm ³ to form a pn junction or a pn tunnel junction, and the second part 120 may form a pn junction or a pn tunnel junction. It may have a specific resistance of ^{100 ohms/cm 3} or more (more specifically, 1 gigaohm/cm ³ or more) to prevent tunneling through the tunnel.

예를 들어, 제1 부분(110)은 반도체 물질로 실리콘을 포함하고, 제2 부분(120)은 화합물로 실리콘과 산소의 화합물인 실리콘 산화물을 포함할 수 있다. 이와 같은 제2 부분(120)은 반도체 기판(10)의 해당 영역에 산소를 주입하고 열처리하는 것에 의하여 형성될 수 있는데, 이에 대해서는 추후에 설명한다. 제2 부분(120)은 추후에 수행되는 열처리 등에 의하여 결정질 실리콘 산화물로 구성될 수 있다. For example, the first portion 110 may include silicon as a semiconductor material, and the second portion 120 may include silicon oxide, which is a compound of silicon and oxygen as a compound. The second portion 120 may be formed by injecting oxygen into the corresponding region of the semiconductor substrate 10 and performing heat treatment, which will be described later. The second portion 120 may be formed of crystalline silicon oxide by heat treatment performed later.

본 실시예에서 제2 부분(120)은 제1 및 제2 도전형 영역(32, 34)이 위치한 반도체 기판(10)의 후면 쪽에 부분적으로 위치할 수 있다. 즉, 반도체 기판(10)의 후면 쪽에는 제1 부분(110)과 제2 부분(120)이 함께 위치할 수 있다. 이때, 반도체 기판(10)의 후면에서 제2 부분(120)의 면적은 제1 부분(110)의 면적보다 작을 수 있다. 이는 제2 부분(120)의 면적을 최소화하여 광전 변환에 직접 관여하는 베이스 영역인 제1 부분(110)의 면적을 충분하게 확보하기 위함이다. In the present embodiment, the second portion 120 may be partially located on the back side of the semiconductor substrate 10 on which the first and second conductivity-type regions 32 and 34 are located. That is, the first part 110 and the second part 120 may be located together on the back side of the semiconductor substrate 10 . In this case, the area of the second part 120 on the rear surface of the semiconductor substrate 10 may be smaller than the area of the first part 110 . This is to minimize the area of the second part 120 to sufficiently secure the area of the first part 110 which is the base region directly involved in the photoelectric conversion.

반도체 기판(10)의 후면을 구성하는 제1 부분(110)의 면과 제2 부분(120)의 면은 동일 평면 상에 위치할 수 있다. 특히, 앞서 설명한 바와 같이, 반도체 기판(10)의 후면은 경면 연마된 면일 수 있는바, 제1 부분(110)과 제2 부분(120)이 낮은 표면 거칠기를 가지는 경면 연마된 면에서 서로 단차 없이 연속적으로 형성되는 동일 평면으로 구성될 수 있다. ㄱThe surface of the first portion 110 and the surface of the second portion 120 constituting the rear surface of the semiconductor substrate 10 may be located on the same plane. In particular, as described above, the back surface of the semiconductor substrate 10 may be a mirror-polished surface, and the first portion 110 and the second portion 120 are mirror-polished surfaces having a low surface roughness without a step difference. It may be composed of the same plane formed continuously. G

이에 따라 제2 부분(120)은 터널링층(20)의 하부에서(좀더 정확하게는, 터널링층(20)에 접촉하면서 터널링층(20)의 하부에서) 반도체 기판(10)의 후면으로부터 반도체 기판(10)의 다른 일면인 전면을 향해 돌출되는 형상을 가질 수 있다. 즉, 제2 부분(120)의 일면은 반도체 기판(10)의 후면을 구성하고 이에 반대되는 다른 일면은 반도체 기판(10)의 후면으로부터 일정 거리만큼 이격된 면으로 구성되며, 제2 부분(120)의 측면들은 반도체 기판(10)과 수직 또는 경사진 면으로 구성될 수 있다. 이러한 형상으로부터 제2 부분(120)이 반도체 기판(10)의 일부에 반응 물질이 제공되어 형성된 부분임을 알 수 있다. Accordingly, the second portion 120 is formed under the tunneling layer 20 (more precisely, under the tunneling layer 20 while in contact with the tunneling layer 20) from the back surface of the semiconductor substrate 10 to the semiconductor substrate ( 10) may have a shape protruding toward the front, which is the other surface. That is, one surface of the second portion 120 constitutes the rear surface of the semiconductor substrate 10 , and the other surface opposite to this is constituted by a surface spaced apart from the rear surface of the semiconductor substrate 10 by a predetermined distance, and the second portion 120 . ) side surfaces may be configured to be perpendicular or inclined to the semiconductor substrate 10 . From this shape, it can be seen that the second portion 120 is a portion formed by providing a reactive material to a portion of the semiconductor substrate 10 .

좀더 구체적으로, 제2 부분(120)은 적어도 배리어 영역(36)과 제1 도전형 영역(32) 사이의 경계 및/또는 배리어 영역(36)과 제2 도전형 영역(34) 사이의 경계에 대응하도록 위치할 수 있다. 도 2를 함께 참조하면, 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)이 스트라이프 형상을 가지므로, 이들의 경계에 대응하도록 위치하는 제2 부분(120)이 길게 이어지는 스트라이프 형상을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제2 부분(120)은 상술한 경계에 부분적으로 위치할 수도 있고, 제2 부분(120)의 평면 형상이 다양한 형상을 가질 수 있다. More specifically, the second portion 120 is at least at the boundary between the barrier region 36 and the first conductivity type region 32 and/or at the boundary between the barrier region 36 and the second conductivity type region 34 . can be positioned to correspond. Referring to FIG. 2 together, since the first and second conductivity-type regions 32 and 34 and the barrier region 36 have a stripe shape, the second portion 120 positioned to correspond to the boundary between them is elongated. It may have a continuous stripe shape. However, the present invention is not limited thereto. The second part 120 may be partially located at the above-described boundary, and the planar shape of the second part 120 may have various shapes.

좀더 구체적으로는, 제2 부분(120)이 적어도 제1 및 제2 도전형 영역(32, 34) 중에서 p형의 도전형을 가지는 영역과 배리어 영역(36) 사이의 경계가 위치한 부분에 대응하도록(즉, 평면으로 볼 때 서로 겹치도록) 위치할 수 있다. More specifically, so that the second portion 120 corresponds to a portion in which the boundary between the region having the p-type conductivity and the barrier region 36 is located among at least the first and second conductivity-type regions 32 and 34 . (i.e., overlapping each other in plan view).

이는 배리어 영역(36)으로 터널링되는 전자 및 정공 중에서, 이동 속도가 높은 전자가 제1 및 제2 도전형 영역(32, 34) 중에서 p형의 도전형을 가지는 영역(본 실시예에서는 제1 도전형 영역(32), 이하 제1 도전형 영역(32))과 배리어 영역(36)의 경계로 이동하여 제1 도전형 영역(32)에서 재결합될 수 있기 때문이다. 본 실시예에서는 제1 도전형 영역(32)과 배리어 영역(36)의 경계에 대응하도록 높은 저항을 가지는(일 예로, 절연 특성을 가지는) 제2 부분(120)을 위치시켜 이 부분으로 전자 및 정공이 터널링되는 것을 방지할 수 있다. 이에 의하여 배리어 영역(36)으로 터널링되는 전자 등이 이동하여 재결합되는 것을 효과적으로 방지할 수 있다. 이에 의하여 재결합에 의한 태양 전지(100)의 개방 전압 저하를 방지하여 태양 전지(100)의 효율을 향상할 수 있다. This is a region in which electrons and holes tunneling into the barrier region 36 have a p-type conductivity among the first and second conductivity-type regions 32 and 34 (in this embodiment, the first conductivity type). This is because the mold region 32, hereinafter the first conductivity type region 32) may move to the boundary between the barrier region 36 and recombine in the first conductivity type region 32 . In the present embodiment, the second portion 120 having a high resistance (eg, having an insulating property) is positioned to correspond to the boundary between the first conductivity type region 32 and the barrier region 36, and the electron and It is possible to prevent holes from being tunneled. Accordingly, it is possible to effectively prevent electrons or the like tunneling into the barrier region 36 from moving and recombination. Accordingly, it is possible to prevent a decrease in the open circuit voltage of the solar cell 100 due to recombination, thereby improving the efficiency of the solar cell 100 .

이때, 본 실시예에서 제2 부분(120)은 평면으로 볼 때 배리어 영역(36)의 적어도 일부와 제1 도전형 영역(32)의 적어도 일부에 걸쳐서 위치할 수 있다. 그러면 제1 도전형 영역(32)과 배리어 영역(36)의 경계 부근에서 전자 및 정공이 배리어 영역(36)으로 터널링되는 것을 효과적으로 방지할 수 있다. In this case, in the present embodiment, the second portion 120 may be positioned over at least a portion of the barrier region 36 and at least a portion of the first conductivity-type region 32 when viewed in a plan view. Then, it is possible to effectively prevent electrons and holes from tunneling into the barrier region 36 in the vicinity of the boundary between the first conductivity type region 32 and the barrier region 36 .

본 실시예에서 배리어 영역(36)의 폭(W3)에 대한, 배리어 영역(36)에 걸쳐지는(또는 겹쳐지는) 제2 부분(120)의 폭(W4)의 비율(W4/W3)이 0.5 이상(즉, 0.5 내지 1)일 수 있다. 상기 비율(W4/W3)이 0.5 이상일 경우에 배리어 영역(36)의 전자가 제1 도전형 영역(32)으로 이동하여 발생할 수 있는 재결합을 효과적으로 방지할 수 있기 때문이다. 또는, 배리어 영역(36)에 걸쳐지는 제2 부분(120)의 폭(W4)이 10um 이상(일 예로, 20um 이상)일 수 있다. 상기 제2 부분(120)의 폭(W4)이 10um 이상일 때 상술한 효과를 발휘할 수 있고, 20um 이상일 때 상술한 효과를 효과적으로 발휘할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율(W4/W3) 또는 상기 제2 부분(120)의 폭(W4)이 다른 값을 가질 수도 있다. In this embodiment, the ratio (W4/W3) of the width W4 of the second portion 120 spanning (or overlapping) the barrier region 36 to the width W3 of the barrier region 36 is 0.5 or more (ie, 0.5 to 1). This is because, when the ratio (W4/W3) is 0.5 or more, recombination that may occur due to electrons in the barrier region 36 moving to the first conductivity-type region 32 can be effectively prevented. Alternatively, the width W4 of the second portion 120 that spans the barrier region 36 may be 10 μm or more (eg, 20 μm or more). This is because, when the width W4 of the second portion 120 is 10 μm or more, the above-described effects can be exhibited, and when the width W4 is 20 μm or more, the above-described effects can be effectively exhibited. However, the present invention is not limited thereto, and the ratio W4/W3 or the width W4 of the second portion 120 may have different values.

본 실시예에서 제2 부분(120)은 배리어 영역(36)의 일부 또는 전부와 제1 도전형 영역(32)의 일부에 걸쳐서 위치하고, 제2 도전형 영역(34)에는 걸쳐지지 않을 수 있다. 이에 따라 제2 부분(120)의 면적을 최소화하여 pn 접합 또는 pn 터널 접합을 형성하는 베이스 영역으로 기능하는 제1 부분(110)의 면적을 최대화할 수 있다. 이에 따라 제1 부분(110)이 제1 및 제2 도전형 영역(32, 34)과 충분한 면적을 가지도록 대응할 수 있다. In the present exemplary embodiment, the second portion 120 may be positioned over a portion or all of the barrier region 36 and a portion of the first conductivity-type region 32 , but may not span the second conductivity-type region 34 . Accordingly, by minimizing the area of the second portion 120 , the area of the first portion 110 serving as a base region forming a pn junction or a pn tunnel junction may be maximized. Accordingly, the first portion 110 may correspond to the first and second conductivity-type regions 32 and 34 to have a sufficient area.

다른 실시예로, 도 3에 도시한 바와 같이, 제2 부분(120)이 배리어 영역(36) 전체와 제1 및 제2 도전형 영역(32, 34)의 일부에 걸쳐서 형성될 수 있다. 이와 같이 제2 부분(120)의 폭(W5)을 배리어 영역(36)의 폭(W3)보다 크게 하면, 공정 오차 등이 발생하여도 배리어 영역(36)에 대응하는 부분에 전체적으로 제2 부분(120)이 위치하도록 할 수 있다. 이에 의하여 배리어 영역(36)으로의 터널링을 효과적으로 방지할 수 있다. In another embodiment, as shown in FIG. 3 , the second portion 120 may be formed over the entire barrier region 36 and a portion of the first and second conductivity-type regions 32 and 34 . As described above, if the width W5 of the second portion 120 is larger than the width W3 of the barrier region 36, even if a process error occurs, the second portion ( 120) can be located. Thereby, tunneling into the barrier region 36 can be effectively prevented.

여기서, 배리어 영역(36)의 폭(W3) : 제2 부분(120)의 폭(W5)의 비율(W3:W5)이 1.8 이하(좀더 구체적으로는, 1:1 내지 1.8, 일 예로, 1:1.1 내지 1:1.8)일 수 있다. 상기 비율(W3:W5)이 1:1.8를 초과하면 제2 부분(120)의 폭(W5)이 지나치게 커져 제1 부분(110)에서 제1 및 제2 도전형 영역(32, 34)으로의 터널링을 방해할 수 있다. 그리고 상기 비율(W3: W5)이 1:1.1 미만이면 공정 오차 등이 발생할 경우에 제2 부분(120)이 배리어 영역(36) 전체에 대응하기 어려울 수 있다. 또는, 배리어 영역(36)의 폭(W3)이 50um 내지 100um이고, 제2 부분(120)의 폭(W5)이 50um 내지 180um일 수 있다. 이러한 범위에서 배리어 영역(36)이 제1 및 제2 도전형 영역(32, 34) 사이의 션트를 효과적으로 방지하면서 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보할 수 있다. 그리고 이러한 범위에서 제2 부분(120)이 제1 부분(110)의 부피를 지나치게 줄이지 않으면서 원하지 않는 영역에서의 터널링을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율(W3:W5), 배리어 영역(36)의 폭(W3), 제2 부분(120)의 폭(W5)이 다양한 값을 가질 수 있다. Here, the ratio (W3:W5) of the width W3 of the barrier region 36 to the width W5 of the second portion 120 is 1.8 or less (more specifically, 1:1 to 1.8, for example, 1 :1.1 to 1:1.8). When the ratio (W3:W5) exceeds 1:1.8, the width W5 of the second portion 120 becomes excessively large, so that the width W5 of the second portion 120 is increased from the first portion 110 to the first and second conductivity-type regions 32 and 34 . It can interfere with tunneling. In addition, if the ratio (W3:W5) is less than 1:1.1, it may be difficult for the second portion 120 to correspond to the entire barrier region 36 when a process error or the like occurs. Alternatively, the width W3 of the barrier region 36 may be 50 μm to 100 μm, and the width W5 of the second portion 120 may be 50 μm to 180 μm. In this range, the barrier region 36 effectively prevents a shunt between the first and second conductivity-type regions 32 and 34 while sufficiently securing the area of the first and second conductivity-type regions 32 and 34. have. And in this range, the second part 120 can effectively prevent tunneling in an unwanted area without excessively reducing the volume of the first part 110 . However, the present invention is not limited thereto, and the ratio (W3:W5), the width W3 of the barrier region 36, and the width W5 of the second portion 120 may have various values.

본 실시예에서 제2 부분(120)의 가상의 중심선과 배리어 영역(36)의 중심선이 서로 일치하여 제2 부분(120)이 배리어 영역(36)에 대하여 대칭적으로 위치할 수 있다. 그러면, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분과 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭이 동일할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 부분(120)이 제1 도전형 영역(32) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭보다 클 수 있다. 이에 의하면 제1 도전형 영역(32)과 배리어 영역(36) 사이에서 발생할 수 있는 재결합을 좀더 효과적으로 방지할 수 있다. 또는, 제2 부분(120)이 제2 도전형 영역(34) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭보다 작을 수 있다. 그 외의 다양한 변형이 가능하다.In this embodiment, the imaginary centerline of the second portion 120 and the centerline of the barrier region 36 may coincide with each other, so that the second portion 120 may be symmetrically positioned with respect to the barrier region 36 . Then, the portion of the second portion 120 positioned toward the first conductivity-type region 32 may have the same width as the portion of the second portion 120 positioned toward the second conductivity-type region 34 . However, the present invention is not limited thereto. Accordingly, the second portion 120 is formed to be biased toward the first conductivity type region 32 , so that the width of the portion of the second portion 120 positioned toward the first conductivity type region 32 is equal to the second conductivity type region 34 . ) may be greater than the width of the portion of the second portion 120 located on the side. Accordingly, recombination that may occur between the first conductivity-type region 32 and the barrier region 36 can be more effectively prevented. Alternatively, the second portion 120 is formed to be biased toward the second conductivity type region 34 , so that the width of the portion of the second portion 120 positioned toward the first conductivity type region 32 is the second conductivity type region 34 . ) may be smaller than the width of the portion of the second portion 120 located on the side. Various other variations are possible.

다시 도 1을 참조하면, 일 예로, 제2 부분(120)의 두께(T2)가 1um 이하일 수 있다. 제2 부분(120)의 두께(T2)가 1um를 초과하면 베이스 영역인 제1 부분(110)의 부피가 줄어 광전 변환에 불리할 수 있기 때문이다. 일 예로, 제2 부분(120)의 두께(T2)가 1nm 내지 1um일 수 있고, 좀더 구체적으로는 10nm 내지 1um일 수 있다. 제2 부분(120)의 두께(T2)가 10nm 미만이면 터널링을 방지하는 효과가 작을 수 있고, 제2 부분(120)의 두께(T2)가 1um를 초과하면 광전 변환에 불리할 수 있다. Referring back to FIG. 1 , as an example, the thickness T2 of the second portion 120 may be 1 μm or less. This is because, when the thickness T2 of the second portion 120 exceeds 1 μm, the volume of the first portion 110 serving as the base region is reduced, which may be disadvantageous for photoelectric conversion. For example, the thickness T2 of the second portion 120 may be 1 nm to 1 um, and more specifically, 10 nm to 1 um. If the thickness T2 of the second portion 120 is less than 10 nm, the effect of preventing tunneling may be small, and if the thickness T2 of the second portion 120 exceeds 1 μm, it may be disadvantageous to photoelectric conversion.

또는, 제2 부분(120)의 두께(T2)는 터널링층(20)의 두께(T1)보다 클 수 있다. 이에 의하여 제2 부분(120)에 의하여 터널링을 방지하는 효과를 최대화할 수 있다. 일 예로, 터널링층(20)의 두께(T1) : 제2 부분(120)의 두께(T2)의 비율이 1:2 이상(일 예로, 1:10 이상, 예를 들어, 1:10 내지 1:1000)일 수 있다. 이러한 두께 비율 범위를 가지면, 터널링층(20)이 상대적으로 얇은 두께를 가져 터널링이 원활하게 이루어지도록 하고 제2 부분(120)이 상대적으로 두꺼운 두께를 가져 터널링을 충분하게 방지할 수 있다. Alternatively, the thickness T2 of the second portion 120 may be greater than the thickness T1 of the tunneling layer 20 . Accordingly, the effect of preventing tunneling by the second part 120 can be maximized. For example, a ratio of the thickness T1 of the tunneling layer 20 to the thickness T2 of the second portion 120 is 1:2 or more (eg, 1:10 or more, for example, 1:10 to 1). :1000). With such a thickness ratio range, the tunneling layer 20 has a relatively thin thickness to facilitate tunneling, and the second portion 120 has a relatively thick thickness to sufficiently prevent tunneling.

그리고 제2 부분(120)의 두께(T2)는 절연층(40), 패시베이션막(24) 및/또는 반사 방지막(26)의 두께보다 클 수 있다. 이는 반응 물질을 제공한 후에 후속 열처리 등에 의하여 반응 물질이 확산되면서 제2 부분(120)이 형성되어 제2 부분(120)이 충분한 두께(T2)를 가질 수 있기 때문인데, 본 발명이 이에 한정되는 것은 아니다. In addition, the thickness T2 of the second portion 120 may be greater than the thickness of the insulating layer 40 , the passivation layer 24 , and/or the anti-reflection layer 26 . This is because the second part 120 is formed as the reactant is diffused by subsequent heat treatment after providing the reactant, so that the second part 120 can have a sufficient thickness T2, but the present invention is not limited thereto. it is not

그리고 반도체 기판(10)은 전면 쪽에 전체적으로 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역인 제1 부분(110)과 동일한 도전형을 가지면서 베이스 영역인 제1 부분(110)보다 높은 도핑 농도를 가질 수 있다. 전면 전계 영역(130)은 필수적인 것은 아니며 실시예에 따라 생략될 수도 있다. In addition, the semiconductor substrate 10 may include a front electric field region 130 positioned entirely on the front side. The front electric field region 130 may have the same conductivity type as that of the first portion 110 serving as the base region, but may have a higher doping concentration than the first portion 110 serving as the base region. The front electric field region 130 is not essential and may be omitted in some embodiments.

본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역인 제1 부분(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역인 제1 부분(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역인 제1 부분(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다. In this embodiment, it is exemplified that the front electric field region 130 is composed of a doped region formed by doping the semiconductor substrate 10 with a second conductivity-type dopant at a relatively high doping concentration. Accordingly, the front electric field region 130 constitutes a part of the semiconductor substrate 10 including the crystalline (single crystal or polycrystalline) semiconductor having the second conductivity type. For example, the front electric field region 130 may form a part of a single crystal semiconductor substrate having the second conductivity type (eg, a single crystal silicon wafer substrate). However, the present invention is not limited thereto. Therefore, the front electric field region 130 may be formed by doping a second conductivity type dopant into a semiconductor layer (eg, an amorphous semiconductor layer, a microcrystalline semiconductor layer, or a polycrystalline semiconductor layer) different from the semiconductor substrate 10 . have. Alternatively, the front electric field region 130 is doped by a fixed charge of a layer (eg, the passivation film 24 and/or the anti-reflection film 26 ) formed adjacent to the semiconductor substrate 10 . It may consist of an electric field region. For example, when the first portion 110 serving as the base region is n-type, the passivation film 24 is formed of an oxide (eg, aluminum oxide) having a fixed negative charge, so that the base region of the first portion 110 is An inversion layer may be formed on the surface and used as an electric field region. In this case, since the semiconductor substrate 10 does not include a separate doping region and consists only of the first portion 110 serving as the base region, defects in the semiconductor substrate 10 can be minimized. The front electric field region 130 having various structures may be formed by various other methods.

본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합(또는 pn 터널 접합)에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)으로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다. When light is incident on the solar cell 100 according to the present embodiment, photoelectric conversion occurs at a pn junction (or pn tunnel junction) formed between the first portion 110 serving as the base region and the first conductivity type region 32 . Electrons and holes are generated, and the generated holes and electrons tunnel through the tunneling layer 20 and move to the first conductivity type region 32 and the second conductivity type region 34, respectively, and then the first and second electrodes ( 42, 44). Thereby, electrical energy is generated.

제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. Since the first and second conductivity-type regions 32 and 34 are formed on the semiconductor substrate 10 with the tunneling layer 20 interposed therebetween, they are configured as separate layers different from the semiconductor substrate 10 . Accordingly, loss due to recombination can be minimized compared to the case where the doped region formed by doping the semiconductor substrate 10 with a dopant is used as the conductivity type region.

그리고 본 실시예에 따른 태양 전지(100)는 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조를 가진다. 이에 의하여 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. In addition, the solar cell 100 according to the present embodiment has a rear electrode structure in which electrodes 42 and 44 are formed on the rear surface of the semiconductor substrate 10 and electrodes are not formed on the front surface of the semiconductor substrate 10 . Accordingly, it is possible to minimize shading loss on the front surface of the semiconductor substrate 10 . Thereby, the efficiency of the solar cell 100 can be improved.

또한, 본 실시예에서는 제1 부분(110)보다 높은 저항을 가지는 제2 부분(120)이 반도체 기판(10)의 일부를 구성하여, 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 따라 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하고 이를 패터닝하는 등의 공정을 생략할 수 있다. 이에 따라 본 실시예에서는 간단한 방법에 의하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 의하여 불필요한 재결합에 의한 태양 전지(100)의 개방 전압 저하를 방지하여, 태양 전지(100)의 효율을 향상할 수 있다. In addition, in the present embodiment, the second part 120 having a higher resistance than the first part 110 constitutes a part of the semiconductor substrate 10 , so that tunneling in an unwanted part can be effectively prevented. Accordingly, in order to prevent tunneling in an unwanted portion, a process of forming a separate layer and patterning it may be omitted. Accordingly, in the present embodiment, tunneling in an unwanted portion can be effectively prevented by a simple method. Accordingly, it is possible to prevent a decrease in the open circuit voltage of the solar cell 100 due to unnecessary recombination, thereby improving the efficiency of the solar cell 100 .

이때, 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하여 패터닝하는 경우에는 공정 특성 등에 따라 별도의 층의 두께가 균일하지 않은 것이 일반적이다. 즉, 별도의 층의 단면이 라운드진 형상을 가지게 되므로 얇은 두께 부분이 배리어 영역(36)과 제1 도전형 영역(32)의 경계에 대응하게 되면 터널링을 방지하는 효과가 충분하지 않을 수 있다. 또한, 별도의 층을 형성하면 별도의 층이 제1 및 제2 도전형 영역(32, 34)에 인접하여(예를 들어, 터널링층(20)과 제1 및 제2 도전형 영역(32, 34) 사이에) 위치하게 되는데, 이 경우에 별도의 층이 제1 및 제2 도전형 영역(32, 34)이 안정적으로 형성되지 못하도록 하거나 제1 및 제2 도전형 영역(32, 34)을 오염시킬 수 있다. 본 실시예에서는 원하지 않는 터널링을 방지하는 제2 부분(120)을 터널링층(20)을 사이에 두고 제1 및 제2 도전형 영역(32, 34)과 이격하여 형성하여 반도체 기판(10) 내부에 형성하므로 제1 및 제2 도전형 영역(32, 34)의 특성이 저하되는 것을 원천적으로 방지할 수 있다. In this case, in the case of patterning by forming a separate layer in order to prevent tunneling in an unwanted portion, it is common that the thickness of the separate layer is not uniform depending on process characteristics and the like. That is, since the cross-section of the separate layer has a rounded shape, if the thin portion corresponds to the boundary between the barrier region 36 and the first conductivity-type region 32 , the effect of preventing tunneling may not be sufficient. In addition, when separate layers are formed, the separate layers are adjacent to the first and second conductivity type regions 32 and 34 (eg, the tunneling layer 20 and the first and second conductivity type regions 32, 34), in which case a separate layer prevents the first and second conductivity type regions 32 and 34 from being stably formed or separates the first and second conductivity type regions 32 and 34 may contaminate In the present embodiment, the second portion 120 for preventing undesired tunneling is formed to be spaced apart from the first and second conductivity-type regions 32 and 34 with the tunneling layer 20 interposed therebetween to form the inside of the semiconductor substrate 10 . Since it is formed in the , it is possible to fundamentally prevent deterioration of the characteristics of the first and second conductivity-type regions 32 and 34 .

이때, 본 실시예에서는 제2 부분(120)의 형성 공정을 단순한 공정에 의하여 수행할 수 있다. 이를 도 4a 내지 도 4l을 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다. In this case, in the present embodiment, the forming process of the second part 120 may be performed by a simple process. This will be described in more detail with reference to FIGS. 4A to 4L. Hereinafter, detailed descriptions of the contents described in the above-mentioned parts will be omitted, and only different parts will be described in detail.

도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.4A to 4L are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110a)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다. First, as shown in FIG. 4A , a semiconductor substrate 10 including a base region 110a having a second conductivity type dopant is prepared. In this embodiment, the semiconductor substrate 10 may be formed of a silicon substrate (eg, a silicon wafer) having an n-type dopant. As the n-type dopant, a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb) may be used. However, the present invention is not limited thereto, and the base region 110 may have a p-type dopant.

이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. In this case, the front surface of the semiconductor substrate 10 may be textured to have irregularities, and the rear surface of the semiconductor substrate 10 may be processed by mirror polishing, etc. to have a smaller surface roughness than the front surface of the semiconductor substrate 10 .

반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다. As texturing of the entire surface of the semiconductor substrate 10 , wet or dry texturing may be used. Wet texturing may be performed by immersing the semiconductor substrate 10 in a texturing solution, and has the advantage of a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut using a diamond grill or a laser, and the unevenness may be uniformly formed, but the processing time may be long and damage may occur to the semiconductor substrate 10 . In addition, the semiconductor substrate 10 may be textured by reactive ion etching (RIE) or the like. As described above, in the present invention, the semiconductor substrate 10 may be textured by various methods. In addition, the back surface of the semiconductor substrate 10 may be processed by known mirror polishing.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)의 양면은 경면 연마되고 텍스쳐링되지 않은 상태일 수 있고, 추후의 공정 중에 반도체 기판(10)의 전면에 텍스쳐링될 수 있다. However, the present invention is not limited thereto. Accordingly, both surfaces of the semiconductor substrate 10 may be mirror-polished and untextured, and the entire surface of the semiconductor substrate 10 may be textured during a subsequent process.

이어서, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 부분적으로 제2 부분(120)을 형성하여, 반도체 기판(10)이 제1 부분(110)과 제2 부분(120)을 포함하도록 한다. 제2 부분(120)을 형성하기 위해서는 반도체 기판(10)을 구성하는 반도체 물질과 화학적으로 결합하여 화합물을 형성할 수 있는 반응 물질을 해당 부분에 제공하여야 한다. 다양한 방법이 적용될 수 있으나, 본 실시예에서는 일 예로 이온 주입법을 이용하여 반응 물질을 제공할 수 있다. Next, as shown in FIG. 4B , the second part 120 is partially formed on the rear surface of the semiconductor substrate 10 so that the semiconductor substrate 10 forms the first part 110 and the second part 120 . to include In order to form the second portion 120 , a reactive material capable of chemically bonding with a semiconductor material constituting the semiconductor substrate 10 to form a compound must be provided to the corresponding portion. Various methods may be applied, but in this embodiment, the reactant may be provided using, for example, an ion implantation method.

즉, 반도체 기판(10)의 후면 위에 마스크(200)를 위치한 상태에서 제2 부분(120)이 형성될 부분에 대응하여 형성된 개구부(200a)를 통하여 반응 물질(예를 들어, 산소)를 이온 주입할 수 있다. 그러면, 산소가 반도체 기판(10)의 내부로 주입되고, 이온 주입 단계 또는 추후의 열처리 단계에서 반도체 기판(10)을 구성하는 반도체 물질(일 예로, 실리콘)과 반응하여 화합물(일 예로, 실리콘 산화물)을 형성하게 된다. 그리고 베이스 영역(도 4a의 참조부호 110a)에 포함되어 있던 제2 도전형 불순물은 이온 주입 단계 또는 추후의 열처리 단계에서 침입형 자리로 이동하게 된다. That is, in a state in which the mask 200 is positioned on the rear surface of the semiconductor substrate 10 , a reactive material (eg, oxygen) is ion implanted through the opening 200a formed corresponding to the portion where the second portion 120 is to be formed. can do. Then, oxygen is implanted into the semiconductor substrate 10 , and reacts with a semiconductor material (eg, silicon) constituting the semiconductor substrate 10 in an ion implantation step or a subsequent heat treatment step to form a compound (eg, silicon oxide). ) is formed. In addition, the second conductivity type impurities included in the base region (reference numeral 110a in FIG. 4A ) move to the interstitial site in the ion implantation step or the subsequent heat treatment step.

산소 주입 시 산소의 주입량은 1 X 10²⁰ atom/cm² 이하(일 예로, 1 X 10¹⁴ atom/cm² 내지 1 X 10²⁰ atom/cm²)일 수 있고, 이온 주입 에너지는 10 keV 이하 (일 예로, 1 keV 내지 10keV)일 수 있다. 산소의 주입량이 1 X 10²⁰ atom/cm²를 초과하여도 효과의 상승을 크게 기대하기 어렵고, 산소의 주입량이 1 X 10¹⁴ atom/cm² 미만이면 제2 부분(120)이 충분한 절연 특성을 가지지 않을 수 있다. 이온 주입 에너지가 10 keV를 초과하면, 산소의 주입 깊이가 깊어지거나 반도체 기판(10)이 손상될 우려가 있다. 그리고 이온 주입 에너지가 1 keV 미만이면 산소 주입이 원활하게 이루어지지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 산소 주입시 주입량, 이온 주입 에너지 등의 공정 조건은 달라질 수 있다. When injecting oxygen, the amount of oxygen injected is 1 X 10 ²⁰ atom/cm ² or less (eg, 1 X 10 ¹⁴ atom/cm ² to 1 X 10 ²⁰ atom/cm ² ), and the ion implantation energy may be 10 keV or less (eg, 1 keV to 10 keV). Even if the injection amount of oxygen exceeds 1 X 10 ²⁰ atom/cm ² , it is difficult to expect a significant increase in the effect, and the injection amount of oxygen is 1 X 10 ¹⁴ atom/cm ² If it is less than that, the second portion 120 may not have sufficient insulating properties. When the ion implantation energy exceeds 10 keV, there is a risk that the implantation depth of oxygen increases or the semiconductor substrate 10 is damaged. In addition, if the ion implantation energy is less than 1 keV, oxygen implantation may not be performed smoothly. However, the present invention is not limited thereto, and process conditions such as an implantation amount and ion implantation energy during oxygen implantation may vary.

본 실시예에서 제2 부분(120)을 위한 열처리를 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 열처리에서 수행하여 공정을 단순화할 수 있는데, 이에 대해서는 추후에 다시 설명한다. In this embodiment, the heat treatment for the second portion 120 may be performed in the heat treatment for forming the first and second conductivity-type regions 32 and 34 to simplify the process, which will be described later.

이어서, 도 4c에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.Next, as shown in FIG. 4C , a tunneling layer 20 is formed on the rear surface of the semiconductor substrate 10 . The tunneling layer 20 may be entirely formed on the rear surface of the semiconductor substrate 10 .

터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.The tunneling layer 20 may be formed by, for example, a thermal growth method, a vapor deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. However, the present invention is not limited thereto, and the tunneling layer 20 may be formed by various methods.

이어서, 도 4d 내지 도 4i에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다. Next, as shown in FIGS. 4D to 4I , a first conductivity-type region 32 and a second conductivity-type region 34 are formed on the tunneling layer 20 . This will be described in more detail as follows.

먼저, 도 4c에 도시한 바와 같이, 터널링층(20) 위에 진성(i형)을 가지는 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.First, as shown in FIG. 4C , a semiconductor layer 30 having an intrinsic (i-type) is formed on the tunneling layer 20 . The semiconductor layer 30 may be formed of a microcrystalline, amorphous, or polycrystalline semiconductor. The semiconductor layer 30 may be formed by, for example, a thermal growth method or a vapor deposition method (eg, chemical vapor deposition (PECVD)). However, the present invention is not limited thereto, and the semiconductor layer 30 may be formed by various methods.

이어서, 도 4e 내지 도 4i에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다. Next, as shown in FIGS. 4E to 4I , a first conductivity type region 32 , a second conductivity type region 34 , and a barrier region 36 are formed in the semiconductor layer 30 . This will be described in more detail.

즉, 도 4e에 도시한 바와 같이, 제1 도전형 영역(32)에 대응하는 부분에 제1 도핑층(322)을 형성한다. 제1 도핑층(322)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 제1 도핑층(322)으로 보론 실리케이트 유리를 형성하면 쉽게 제1 도핑층(322)을 형성할 수 있다. 이때, 제1 도핑층(322)은 복수 개의 제1 도전형 영역(32)에 대응하도록 복수의 도핑 부분을 포함할 수 있다. 복수의 도핑 부분은 제1 도전형 영역(32)에 대응하는 형상을 가질 수 있다.That is, as shown in FIG. 4E , the first doped layer 322 is formed in a portion corresponding to the first conductivity type region 32 . The first doped layer 322 may be various layers including second conductivity type impurities, and may be boron silicate glass (BSG). When boron silicate glass is formed as the first doped layer 322 , the first doped layer 322 can be easily formed. In this case, the first doped layer 322 may include a plurality of doped portions to correspond to the plurality of first conductivity-type regions 32 . The plurality of doped portions may have a shape corresponding to the first conductivity type region 32 .

이러한 제1 도핑층(322)은 마스크를 이용하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 제1 도핑층(322)에 해당하는 물질을 반도체층(30) 위에 전체적으로 형성한 다음 제1 도전형 영역(32)이 형성되지 않을 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 제1 도핑층(322)을 형성할 수도 있다. The first doped layer 322 may be formed on the semiconductor layer 30 using a mask to have a shape corresponding to the first conductivity-type region 32 . Alternatively, it may be formed on the semiconductor layer 30 in a state corresponding to the first conductivity type region 32 by a method such as inkjet or screen printing. Alternatively, a material corresponding to the first doped layer 322 is formed entirely on the semiconductor layer 30 , and then a portion in which the first conductivity-type region 32 is not to be formed is removed with an etching solution, etching paste, or the like to do the first doping. A layer 322 may be formed.

이어서, 도 4f에 도시한 바와 같이, 제1 도핑층(322) 위에 언도프트층(324)를 형성한다. 이러한 언도프트층(324)은 제1 및 제2 도전형 불순물을 포함하지 않는 물질로 구성된다. 일례로, 언도프트층(324)은 언도프트 실리케이트 또는 절연막으로 구성될 수 있다. 이러한 언도프트층(324)은 제1 도핑층(322)에 포함된 제1 도전형 불순물이 외부 확산(out-diffusion)되는 것을 방지할 수 있다. Next, as shown in FIG. 4F , an undoped layer 324 is formed on the first doped layer 322 . The undoped layer 324 is made of a material that does not include the first and second conductivity type impurities. For example, the undoped layer 324 may be formed of undoped silicate or an insulating layer. The undoped layer 324 may prevent out-diffusion of the first conductivity type impurities included in the first doped layer 322 .

이러한 언도프트층(324)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 제1 도핑층(322) 위에 형성될 수 있다. 또는, 언도프트층(324)에 해당하는 물질을 제1 도핑층(322) 및 반도체층(30)에 전체적으로 형성한 다음 원하지 않는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 언도프층(324)을 형성할 수도 있다. The undoped layer 324 may be formed on the first doped layer 322 in a state having a desired shape using a mask. Alternatively, it may be formed on the first doped layer 322 in a state having a desired shape by a method such as inkjet or screen printing. Alternatively, a material corresponding to the undoped layer 324 is formed entirely on the first doped layer 322 and the semiconductor layer 30 , and then an undesired portion is removed with an etching solution, an etching paste, etc. to form the undoped layer 324 . may form.

이어서, 도 4g에 도시한 바와 같이, 제1 도핑층(322) 및 언도프트층(342)과 이의 주변부의 상기 반도체층(30)을 덮으면서 배리어 형성층(362)을 형성한다. 이러한 배리어 형성층(362)은 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질로 구성된다. 일례로, 배리어 형성층(362)은 실리콘 탄화물로 구성될 수 있다. 이때, 배리어 형성층(362)은 복수 개의 제1 도핑층(322) 및 이들에 위치하는 언도프트층(342)에 대응하면서 이보다 큰 면적을 덮도록 형성되는 복수의 부분을 포함할 수 있다. Subsequently, as shown in FIG. 4G , a barrier forming layer 362 is formed while covering the first doped layer 322 and the undoped layer 342 and the semiconductor layer 30 around the first doped layer 322 . The barrier forming layer 362 is made of an undoped material that does not include the first and second conductivity type impurities. For example, the barrier forming layer 362 may be formed of silicon carbide. In this case, the barrier forming layer 362 may include a plurality of portions corresponding to the plurality of first doped layers 322 and the undoped layer 342 disposed thereon and formed to cover a larger area.

이러한 배리어 형성층(362)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322), 언도프트층(342) 및 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 배리어 형성층(362)에 해당하는 물질을 제1 도핑층(322), 언도프트층(342) 및 반도체층(30)에 전체적으로 형성한 다음 원하지 않는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 배리어 형성층(362)을 형성할 수도 있다.The barrier forming layer 362 may be formed on the first doped layer 322 , the undoped layer 342 , and the semiconductor layer 30 in a state having a desired shape using a mask. Alternatively, it may be formed on the semiconductor layer 30 in a state having a desired shape by a method such as inkjet or screen printing. Alternatively, a material corresponding to the barrier forming layer 362 is formed entirely on the first doped layer 322, the undoped layer 342, and the semiconductor layer 30, and then the unwanted portion is removed with an etching solution, etching paste, etc. A barrier forming layer 362 may be formed.

이어서, 도 4h에 도시한 바와 같이, 배리어 형성층(362) 및 반도체층(30) 위에 제2 도핑층(342)을 형성한다. 제2 도핑층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 인 실리케이트 유리(PSG) 일 수 있다. 제2 도핑층(342)으로 인 실리케이트 유리를 형성하면 쉽게 제2 도핑층(342)을 형성할 수 있다. 제2 도핑층(342)은 배리어 형성층(362) 및 반도체층(30)을 덮으면서 전체적으로 형성될 수 있다. Next, as shown in FIG. 4H , a second doped layer 342 is formed on the barrier forming layer 362 and the semiconductor layer 30 . The second doped layer 342 may be various layers including second conductivity type impurities, and may be phosphorus silicate glass (PSG). When phosphorus silicate glass is formed as the second doped layer 342 , the second doped layer 342 can be easily formed. The second doped layer 342 may be formed as a whole while covering the barrier forming layer 362 and the semiconductor layer 30 .

이어서, 도 4i에 도시한 바와 같이, 열처리에 의하여 제1 도핑층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 도핑층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 형성층(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 제1 도전형 영역(32)과 제2 도전형 영역(34)을 이격하면서 위치하게 된다. Subsequently, as shown in FIG. 4I , the first conductivity type impurity in the first doped layer 322 is diffused into the semiconductor layer 30 by heat treatment to form the first conductivity type region 32 , and the second doping The second conductivity type impurity in the layer 342 is diffused into the semiconductor layer 30 to form the second conductivity type region 34 . Since doping is not performed in a portion positioned between the first conductivity-type region 32 and the second conductivity-type region 34 adjacent to the barrier forming layer 362 , the semiconductor layer 30 remains as it is to form the barrier region 36 . will make up Accordingly, the barrier region 36 is positioned between the first conductivity-type region 32 and the second conductivity-type region 34 while spaced apart from the first conductivity-type region 32 and the second conductivity-type region 34 . .

이때, 제2 부분(120) 내의 반도체 물질(일 예로, 실리콘)과 이온 주입으로 제공된 반응 물질(일 예로, 산소)이 반응하여 화합물(일 예로, 실리콘 산화물)을 형성한다. 열처리에 의하여 제2 부분(120)이 형성되므로 제2 부분(120)이 결정질 화합물(일 예로, 결정질 실리콘 산화물)로 구성될 수 있다. 이때, 제2 부분(120) 내에 위치한 제2 도전형 불순물은 침입형 자리로 이동하여 활성화되지 않으므로 제2 부분(120)이 반도체 특성을 가지지 않고 절연 특성을 가지게 된다. In this case, a semiconductor material (eg, silicon) in the second portion 120 and a reactant material (eg, oxygen) provided by ion implantation react to form a compound (eg, silicon oxide). Since the second portion 120 is formed by heat treatment, the second portion 120 may be formed of a crystalline compound (eg, crystalline silicon oxide). At this time, since the second conductivity-type impurity located in the second portion 120 moves to the interstitial site and is not activated, the second portion 120 does not have a semiconductor characteristic but has an insulating characteristic.

그리고 열처리 시에 반응 물질이 반도체 기판(10)의 내부로 확산하므로 제2 부분(120)이 상대적으로 두꺼운 두께(예를 들어, 1um 이하, 또는 터널링층(20) 또는 추후에 형성될 패시베이션막(24), 반사 방지막(26) 및/또는 절연층(40)보다 두꺼운 두께)를 가질 수 있다. 이와 같이 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 열처리에서 제2 부분(120)을 함께 열처리하면, 제2 부분(120)을 형성하기 위한 열처리 공정을 별도로 구비하지 않아도 된다. And since the reactive material diffuses into the inside of the semiconductor substrate 10 during heat treatment, the second portion 120 has a relatively thick thickness (for example, less than 1 μm, or the tunneling layer 20 or a passivation film to be formed later ( 24), the anti-reflection film 26 and/or the insulating layer 40). If the second portion 120 is heat treated together in the heat treatment for forming the first and second conductivity-type regions 32 and 34 as described above, there is no need to separately provide a heat treatment process for forming the second portion 120 . .

그리고 제1 도핑층(322), 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 도핑층(322), 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.Then, the first doped layer 322 , the undoped layer 324 , the barrier forming layer 362 , and the second doped layer 342 are removed. As the removal method, various known methods may be applied. For example, the first doped layer 322 , the undoped layer 324 , the barrier forming layer 362 , and the second doped layer 342 may be formed with diluted HF ) can be removed by immersion in water and then washing with water. However, the present invention is not limited thereto.

이어서, 도 4j에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)의 위에 절연층(40)을 형성한다. 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Next, as shown in FIG. 4J , an insulating layer 40 is formed on the first and second conductivity-type regions 32 and 34 and the barrier region 36 . The insulating layer 40 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 4k에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26)을 형성한다. Next, as shown in FIG. 4K , a front electric field region 130 , a passivation film 24 , and an antireflection film 26 are formed on the entire surface of the semiconductor substrate 10 .

전면 전계 영역(130)은 반도체 기판(10)의 전면에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 일례로, 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 제1 도전형 불순물을 반도체 기판(10)에 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 패시베이션막(24) 및 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.The front electric field region 130 may be formed by doping the semiconductor substrate 10 with a first conductivity type impurity. For example, the front electric field region 130 may be formed by doping the semiconductor substrate 10 with an impurity of the first conductivity type by various methods such as an ion implantation method and a thermal diffusion method. The passivation film 24 and the antireflection film 26 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 4l에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Subsequently, as shown in FIG. 4L , first and second electrodes 42 and 44 electrically connected to the first and second conductivity-type regions 32 and 34, respectively, are formed.

일 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(400 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(402, 404)가 형성되므로, 별도로 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다. In one embodiment, the first and second electrode forming pastes are applied on the insulating layer 400 by screen printing, respectively, and then fire through or laser firing contact is performed to form the above-described shape. It is also possible to form the first and second electrodes 42 and 44 of It is not necessary to add the process of forming 402, 404).

다른 실시예로, 절연층(40)에 개구부(402, 404)를 형성한 다음, 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 금속층을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 그 외의 다양한 방법이 적용될 수 있다. In another embodiment, after forming the openings 402 and 404 in the insulating layer 40, the first and second electrodes 42, 44) can be formed. Various other methods may be applied.

본 실시예에 따르면 반도체 기판(10)의 후면에 부분적으로 반응 물질을 주입하는 단순한 공정에 의하여 쉽게 특정 부분에서 터널링을 방지할 수 있는 제2 부분(120)을 형성할 수 있다. 이에 의하여 단순한 공정에 의하여 개선된 구조를 가지는 태양 전지(100)를 형성할 수 있다. According to the present embodiment, the second part 120 capable of preventing tunneling in a specific part can be easily formed by a simple process of partially injecting a reactant into the rear surface of the semiconductor substrate 10 . Accordingly, the solar cell 100 having an improved structure can be formed by a simple process.

상술한 실시예에서는 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 절연층(40)을 형성한 다음, 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 절연층(40), 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다. In the above-described embodiment, the tunneling layer 20, the first and second conductivity-type regions 32 and 34, the barrier region 36, and the insulating layer 40 are formed, and then the front electric field region 130 and the passivation film are formed. (24) and the formation of the anti-reflection film 26, followed by the formation of the first and second electrodes 42 and 44 are exemplified. However, the present invention is not limited thereto. Accordingly, the tunneling layer 20, the first and second conductivity type regions 32 and 34, the barrier region 36, the insulating layer 40, the front electric field region 130, the passivation film 24 and the anti-reflection film ( 26), and the formation order of the first and second electrodes 42 and 44 may be variously modified.

또한, 상술한 실시예에서는 제1 도핑층(322)을 형성한 다음 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)을 차례로 형성하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 도핑층(342)을 먼저 형성한 후에 언도프트층(362), 배리어 형성층(362) 및 제1 도핑층(322)을 차례로 형성하는 것도 가능하고, 배리어 영역(36)에 대응하는 영역에만 배리어 형성층(362)을 형성한 다음 제1 및 제2 도핑층(322, 342)을 형성하는 것도 가능하다. 따라서 이와 같이 제1 및 제2 도핑층(322, 342) 및 배리어 영역(362)의 형성 순서를 다양하게 변형할 수 있다. In addition, in the above-described embodiment, the first doped layer 322 is formed, and then the undoped layer 324 , the barrier forming layer 362 , and the second doped layer 342 are sequentially formed, but the present invention is limited thereto. it's not going to be That is, after forming the second doped layer 342 first, it is also possible to sequentially form the undoped layer 362 , the barrier forming layer 362 , and the first doped layer 322 , and corresponding to the barrier region 36 . It is also possible to form the first and second doped layers 322 and 342 after forming the barrier forming layer 362 only in the region. Accordingly, the formation order of the first and second doped layers 322 and 342 and the barrier region 362 may be variously modified as described above.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. The features, structures, effects, etc. as described above are included in at least one embodiment of the present invention, and are not necessarily limited to one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.

100: 태양 전지
10: 반도체 기판
110: 제1 부분
120: 제2 부분
130: 전면 전계 영역
20: 터널링층
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극 100: solar cell
10: semiconductor substrate
110: first part
120: second part
130: front electric field area
20: tunneling layer
32: first conductivity type region
34: second conductivity type region
42: first electrode
44: second electrode

Claims

semiconductor substrate;
a tunneling layer positioned on one surface of the semiconductor substrate;
a semiconductor layer in which a first conductivity-type region, a second conductivity-type region, and a barrier region between the first conductivity-type region and the second conductivity-type region are formed together on the tunneling layer in the same layer; and
An electrode comprising a first electrode connected to the first conductivity-type region and a second electrode connected to the second conductivity-type region
including,
The semiconductor substrate includes a first portion and a second portion positioned on the one surface side of the semiconductor substrate and having a higher resistance than the first portion,
The solar cell in which the second portion is formed to correspond to a boundary between the first conductivity-type region and the barrier region.

According to claim 1,
wherein the first portion comprises a semiconductor material;
and wherein said second portion comprises an insulating material comprised of a compound comprising said semiconductor material.

According to claim 1,
the first portion comprises a dopant;
The solar cell in which the second portion includes the same dopant as the dopant included in the first portion.

According to claim 1,
wherein the first portion comprises silicone;
The solar cell wherein the second portion comprises silicon oxide.

According to claim 1,
wherein the second portion is partially located on the one surface side of the semiconductor substrate.

According to claim 1,
The first part and the second part are located together on the one surface side of the semiconductor substrate,
A solar cell in which a surface of the first portion and a surface of the second portion constituting the one surface of the semiconductor substrate are located on the same plane.

According to claim 1,
The solar cell having a shape in which the second portion protrudes from the one surface of the semiconductor substrate toward the other surface of the semiconductor substrate.

According to claim 1,
The solar cell is positioned such that the second portion corresponds to a boundary between the second conductivity-type region and the barrier region.

9. The method of claim 8,
wherein the barrier region comprises an i-type semiconductor material,
and wherein the first conductivity-type region or the second conductivity-type region corresponding to the second portion includes a p-type semiconductor material.

9. The method of claim 8,
wherein the second portion spans at least a portion of the first conductivity type region and at least a portion of the barrier region.

11. The method of claim 10,
A solar cell in which a ratio of a width of the second portion spanning the barrier region to a width of the barrier region is 0.5 or more.

11. The method of claim 10,
A solar cell in which a width of the second portion spanning the barrier region is 10 μm or more.

11. The method of claim 10,
The solar cell in which the second portion is formed over the first conductivity type region, the barrier region and the second conductivity type region.

11. The method of claim 10,
A solar cell in which a ratio of a width of the barrier region to a width of the second portion is 1.8 or less.

According to claim 1,
A solar cell in which the thickness of the second portion is greater than that of the tunneling layer.

According to claim 1,
A solar cell in which the thickness of the second portion is 1 μm or less.

A reactive material that reacts with the semiconductor material to form a compound is provided on one surface of a semiconductor substrate including a base region made of a semiconductor material to form a second portion having a higher resistance than the first portion including the base region to do;
forming a tunneling layer on the one surface of the semiconductor substrate;
forming a first conductivity-type region, a second conductivity-type region, and a barrier region between the first conductivity-type region and the second conductivity-type region co-located on the tunneling layer in the same layer; and
forming an electrode including a first electrode connected to the first conductivity-type region and a second electrode connected to the second conductivity-type region
includes,
The method of manufacturing a solar cell in which the second portion is formed to correspond to a boundary between the first conductivity-type region and the barrier region.

18. The method of claim 17,
In the forming of the second part, the reactive material is provided by an ion implantation method.

18. The method of claim 17,
The method of manufacturing a solar cell, wherein the second portion is partially located on the one surface side of the semiconductor substrate.

18. The method of claim 17,
The method of manufacturing a solar cell wherein the second portion is heat-treated together in the heat treatment for forming the conductive region.