KR102053140B1 - Solar cell - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 형성되는 터널링층; 상기 반도체 기판 위에서 상기 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하는 제1 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극을 포함한다. A solar cell according to an embodiment of the present invention, a semiconductor substrate; A tunneling layer formed on the semiconductor substrate; A first conductivity type region including a plurality of portions positioned on the semiconductor substrate with the tunneling layer interposed therebetween; And a first electrode connected to the first conductivity type region.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 도전형 영역의 구조를 개선한 태양 전지에 관한 것이다. The present invention relates to a solar cell, and more particularly, to a solar cell having an improved structure of a conductive region.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, with the anticipation of depletion of existing energy sources such as oil and coal, there is increasing interest in alternative energy to replace them. Among them, solar cells are in the spotlight as next generation cells for converting solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such solar cells can be produced by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize solar cells, low efficiency must be overcome, and various layers and electrodes are required to be designed to maximize solar cell efficiency.

본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다.The present invention is to provide a solar cell having a high efficiency.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 형성되는 터널링층; 상기 반도체 기판 위에서 상기 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하는 제1 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극을 포함한다. A solar cell according to an embodiment of the present invention, a semiconductor substrate; A tunneling layer formed on the semiconductor substrate; A first conductivity type region including a plurality of portions positioned on the semiconductor substrate with the tunneling layer interposed therebetween; And a first electrode connected to the first conductivity type region.

상기 제1 도전형 영역은, 상기 반도체 기판의 내부 또는 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함할 수 있다. The first conductivity type region may include a first portion located inside or on the semiconductor substrate, and a second portion located between the tunneling layer and the first electrode.

상기 제1 부분과 상기 제2 부분은 도전형 불순물의 도핑 농도가 서로 다를 수 있다. The first portion and the second portion may have different doping concentrations of conductive impurities.

상기 제1 부분의 도핑 농도보다 상기 제2 부분의 도핑 농도가 클 수 있다. The doping concentration of the second portion may be greater than the doping concentration of the first portion.

상기 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높을 수 있다. The doping concentration in the second portion adjacent to the first electrode may be higher than the doping concentration in the region of the second portion adjacent to the tunneling layer.

상기 제1 부분의 도핑 농도에 대한 상기 제2 부분의 도핑 농도 비율이 5배 내지 106배일 수 있다. The doping concentration ratio of the second portion to the doping concentration of the first portion may be 5 to 10 6 times.

상기 제1 부분과 상기 제2 부분의 두께가 서로 다를 수 있다. The thickness of the first portion and the second portion may be different.

상기 제1 부분보다 상기 제2 부분이 두꺼울 수 있다. The second portion may be thicker than the first portion.

상기 제1 부분 및 상기 제2 부분보다 상기 터널링층이 얇을 수 있다. The tunneling layer may be thinner than the first portion and the second portion.

상기 제1 부분의 두께가 5nm 내지 500nm이고, 상기 제2 부분과 상기 제1 전극의 접촉 저항이 10-7/Ωcm 내지 10-2/Ωcm일 수 있다. The thickness of the first portion may be 5 nm to 500 nm, and the contact resistance between the second portion and the first electrode may be 10 −7 / Ωcm to 10 −2 / Ωcm.

상기 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함할 수 있다. The tunneling layer may include at least one of silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, and intrinsic polycrystalline silicon.

상기 제1 부분이 단결정, 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. 상기 제2 부분이 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. The first portion may be formed by doping conductive impurities into any one of single crystal, amorphous, polycrystalline, and microcrystalline semiconductor. The second portion may be formed by doping conductive impurities into any one of an amorphous, polycrystalline, and microcrystalline semiconductor.

상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성될 수 있다. 상기 제2 부분이 상기 터널링층 위에 위치하는 비정질 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. The first portion may be formed of a doped region formed by doping a conductive impurity to the semiconductor substrate. The second portion may be formed by doping a conductive impurity into any one of an amorphous and a polycrystalline semiconductor positioned on the tunneling layer.

상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일할 수 있다. The material of the conductive impurity of the first portion and the material of the conductive impurity of the second portion may be the same.

상기 제1 도전형 영역이 p형을 가질 수 있다. The first conductivity type region may have a p-type.

상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함할 수 있다. The first conductivity type region may include boron (B) as a conductive impurity.

상기 제1 도전형 영역과 반대되는 도전형을 가지는 제2 도전형 영역과, 상기 제2 도전형 영역에 연결되는 제2 전극을 더 포함하고, 상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 일면 쪽에 같이 위치할 수 있다. And a second conductivity type region having a conductivity type opposite to the first conductivity type region, and a second electrode connected to the second conductivity type region, wherein the first and second conductivity type regions are the semiconductor substrate. It can be located together on one side of.

상기 제1 도전형이 p형을 가지고, 상기 제2 도전형이 n형을 가지며, 상기 제2 도전형 영역이 상기 터널링층 위에서 상기 제1 도전형 영역의 상기 제2 부분과 동일 평면 상에 위치하는 부분을 포함할 수 있다. The first conductivity type is p-type, the second conductivity type is n-type, and the second conductivity type region is coplanar with the second portion of the first conductivity type region above the tunneling layer. It can include a part.

상기 제2 도전형 영역은, 상기 반도체 기판의 내부 또는 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 터널링층과 상기 제2 전극 사이에 위치하는 제2 부분을 포함할 수 있다. The second conductivity type region may include a first portion located inside or on the semiconductor substrate, and a second portion located between the tunneling layer and the second electrode.

상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함하고, 상기 제2 도전형 영역이 도전형 불순물로 인(P)을 포함할 수 있다. The first conductivity type region may include boron (B) as a conductive impurity, and the second conductivity type region may include phosphorus (P) as a conductive impurity.

본 실시예에 따른 태양 전지에서는, 도전형 영역이 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하여 반도체 기판 내에서의 재결합을 최소화하면서 전극과의 전기적 연결 특성을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.In the solar cell according to the present exemplary embodiment, the conductive region may include a plurality of portions having the tunneling layer interposed therebetween, thereby improving electrical connection characteristics with the electrodes while minimizing recombination in the semiconductor substrate. Thereby, the efficiency of a solar cell can be improved.

또한, 후면 전극 구조에 의하여 태양 전지의 전면에서의 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. In addition, the shading loss in the front side of the solar cell can be minimized by the back electrode structure. Thereby, the efficiency of a solar cell can be improved.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 변형예에 따른 태양 전지의 부분 후면 평면도이다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a partial rear plan view of a solar cell according to an embodiment of the present invention.
3 is a partial rear plan view of a solar cell according to a modification of the present invention.
4A to 4J are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
7 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
8 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
9 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, illustrations of parts not related to the description are omitted in order to clearly and briefly describe the present invention, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to clarify the description. The thickness, the width, and the like of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. And when any part of the specification "includes" other parts, unless otherwise stated, other parts are not excluded, and may further include other parts. In addition, when a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "just above" but also the other part located in the middle. When parts such as layers, films, regions, plates, etc. are "just above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다. Hereinafter, a solar cell according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 터널링층(20)과, 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 각기 연결되는 전극(42, 44)을 포함한다. 도전형 영역(42, 44)은 서로 반대되는 도전형을 가지는 제1 도전형 영역(이하 "에미터 영역")(32) 및 제2 도전형 영역(이하 "후면 전계 영역")(34)을 포함할 수 있다. 이때, 도전형 영역(32, 34) 중 적어도 하나는 터널링층(20)을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다. 또한, 반도체 기판(10)의 다른 일면 위에 반사 방지막(50) 등이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 10, a tunneling layer 20, conductive regions 32 and 34, and conductive regions 32 and 34. Electrodes 42 and 44 respectively connected to the electrodes. The conductive regions 42 and 44 are formed of a first conductive region (hereinafter referred to as "emitter region") 32 and a second conductive region (hereinafter referred to as "back electric field region") 34 having opposite conductivity types. It may include. In this case, at least one of the conductive regions 32 and 34 may include a plurality of portions positioned with the tunneling layer 20 therebetween. In addition, an anti-reflection film 50 may be further formed on the other surface of the semiconductor substrate 10. This is explained in more detail.

반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 그리고 반도체 기판(10)은 베이스 영역(110)에 도핑되어 형성되는 전면 전계 영역(120) 및 도핑 영역(본 실시예에서는 도 1의 참조부호 32a 참조)을 구비할 수 있다. 본 실시예에서 도핑 영역은 도전형 영역(32)의 일부를 구성하는 영역인데, 이에 대해서는 추후에 좀더 상세하게 설명한다. The semiconductor substrate 10 may include a base region 110 including a first conductivity type impurity at a low doping concentration. The semiconductor substrate 10 may include a front electric field region 120 and a doped region (refer to reference numeral 32a of FIG. 1) formed by being doped in the base region 110. In this embodiment, the doped region constitutes a part of the conductive region 32, which will be described in more detail later.

이때, 베이스 영역(110)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. In this case, the base region 110 may include, for example, silicon including a first conductivity type impurity. As silicon, single crystal silicon may be used, and the first conductivity type impurity may be, for example, n-type or p-type. That is, n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb), which are Group 5 elements, may be used as the first conductivity type impurities. Alternatively, p-type impurities such as boron (B), aluminum (Al), gallium (Ga), and indium (In), which are Group 3 elements, may be used as the first conductivity type impurities.

이때, 베이스 영역(110)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(110)과 pn 정션을 이루는 에미터 영역(32)이 p형을 가질 수 있다. 그러면 에미터 영역(32)을 넓게 형성할 수 있고, 이에 의하여 전자보다 이동 속도가 느린 정공을 효과적으로 수집할 수 있다. pn 정션에 광이 조사되면 광전 효과에 의해 생성된 정공이 제1 전극(42)에 의하여 수집되고, 전자가 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(110) 및 후면 전계 영역(34)이 p형을 가지고 에미터 영역(32)이 n형을 가지는 것도 가능하다. In this case, the base region 110 may have n-type impurities as the first conductivity type impurities. Then, the emitter region 32 forming the pn junction with the base region 110 may have a p-type. This makes it possible to form the emitter region 32 wide, thereby effectively collecting holes that are slower in movement than electrons. When light is irradiated to the pn junction, holes generated by the photoelectric effect are collected by the first electrode 42, and electrons are collected by the second electrode 44. As a result, electrical energy is generated. However, the present invention is not limited thereto, and the base region 110 and the rear electric field region 34 may have a p-type, and the emitter region 32 may have an n-type.

반도체 기판(10)의 전면 및 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터 영역(32)에 의하여 형성된 터널 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. The front and rear surfaces of the semiconductor substrate 10 may be textured to have irregularities such as pyramids. If unevenness is formed on the front surface of the semiconductor substrate 10 by such texturing and the surface roughness is increased, the reflectance of light incident through the front surface of the semiconductor substrate 10 may be lowered. Therefore, the amount of light reaching the tunnel junction formed by the semiconductor substrate 10 and the emitter region 32 can be increased, thereby minimizing light loss.

반도체 기판(10)의 전면(즉, 베이스 영역(110) 위)에는 전면 전계 영역(120)이 형성될 수 있다. 이러한 전면 전계 영역(120)은 반도체 기판(10)보다 높은 농도로 제1 도전형 불순물이 도핑된 도핑 영역으로, 후면 전계 영역(34)과 유사하게 작용한다. 즉, 입사되는 태양 광에 의해 분리된 전자와 정공이 반도체 기판(10)의 전면에서 재결합되어 소멸되는 것을 방지한다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(120)을 형성하지 않는 것도 가능하다. 이러한 예를 도 9를 참조하여 추후에 좀더 상세하게 설명한다. The front electric field region 120 may be formed on the front surface of the semiconductor substrate 10 (ie, on the base region 110). The front electric field region 120 is a doped region doped with a first conductivity type impurity at a higher concentration than the semiconductor substrate 10 and functions similarly to the rear electric field region 34. That is, the electrons and holes separated by the incident solar light are prevented from being recombined and extinguished in the entire surface of the semiconductor substrate 10. However, the present invention is not limited thereto, and it is also possible not to form the front electric field region 120. This example will be described in more detail later with reference to FIG. 9.

그리고 전면 전계 영역(120) 위에는 반사 방지막(50)이 형성될 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 전면 전계 영역(120)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. An anti-reflection film 50 may be formed on the front electric field region 120. The anti-reflection film 50 may be formed on the entire surface of the semiconductor substrate 10. The anti-reflection film 50 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the front surface area region 120.

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 터널 정션까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(50)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.The amount of light reaching the tunnel junction may be increased by lowering the reflectance of light incident through the front surface of the semiconductor substrate 10. Accordingly, the short circuit current Isc of the solar cell 100 may be increased. In addition, the open voltage Voc of the solar cell 100 may be increased by immobilizing defects to remove recombination sites of minority carriers. As described above, the conversion voltage of the solar cell 100 may be improved by increasing the open voltage and the short circuit current of the solar cell 100 by the anti-reflection film 50.

이러한 반사 방지막(50)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(50)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(50)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 반도체 기판(10)과 반사 방지막(50) 사이에 패시베이션을 위한 패시베이션 막(도시하지 않음)이 위치할 수 있다. The anti-reflection film 50 may be formed of various materials. In one example, the anti-reflection film 50 is a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxide nitride film, a single film selected from the group consisting of MgF 2 , ZnS, TiO 2 and CeO 2 or two or more films. It can have a combined multilayer structure. However, the present invention is not limited thereto, and the anti-reflection film 50 may include various materials. In addition, a passivation film (not shown) for passivation may be disposed between the semiconductor substrate 10 and the anti-reflection film 50.

반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다. The tunneling layer 20 is formed on the rear surface of the semiconductor substrate 10. The tunneling layer 20 may improve the interface characteristics of the rear surface of the semiconductor substrate 10 and the generated carriers may be smoothly transferred by the tunneling effect. The tunneling layer 20 may include various materials through which the carrier can be tunneled. For example, the tunneling layer 20 may include an oxide, a nitride, a semiconductor, a conductive polymer, or the like. For example, the tunneling layer 20 may include silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, or the like. In this case, the tunneling layer 20 may be entirely formed on the rear surface of the semiconductor substrate 10. Accordingly, the back surface of the semiconductor substrate 10 may be passivated as a whole, and may be easily formed without additional patterning.

터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T2)는 5nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T2)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T2)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T2)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T2)가 달라질 수 있다. In order to fully realize the tunneling effect, the thickness T2 of the tunneling layer 20 may be 5 nm or less, and may be 0.5 nm to 10 nm (more specifically, 0.5 nm to 5 nm, for example, 1 nm to 4 nm). If the thickness T2 of the tunneling layer 20 exceeds 10 nm, tunneling may not occur smoothly, and thus the solar cell 100 may not operate. If the thickness T2 of the tunneling layer 20 is less than 0.5 nm, the desired quality may be required. It may be difficult to form the tunneling layer 20 of. In order to further improve the tunneling effect, the thickness T2 of the tunneling layer 20 may be 0.5 nm to 5 nm (more specifically, 1 nm to 4 nm). However, the present invention is not limited thereto, and the thickness T2 of the tunneling layer 20 may vary.

그리고 반도체 기판(10) 위에는 서로 반대되는 도전형을 가지는 후면 전계 영역(34) 및 에미터 영역(32)이 위치한다. 후면 전계 영역(34)은 베이스 영역(110)과 동일한 제1 도전형을 가지고, 에미터 영역(32)은 베이스 영역(110) 및 후면 전계 영역(34)과 반대되는 제2 도전형을 가질 수 있다. In addition, the back surface field region 34 and the emitter region 32 having opposite conductivity types are disposed on the semiconductor substrate 10. The back field region 34 may have the same first conductivity type as the base region 110, and the emitter region 32 may have a second conductivity type opposite to the base region 110 and the back field region 34. have.

에미터 영역(32) 및 후면 전계 영역(34) 중 어느 하나는 터널링층(20)을 사이에 두고 위치하는 복수의 부분을 포함한다. 구체적으로, 본 실시예에서는 에미터 영역(32)이 터널링층(20)을 사이에 두고 위치하는 제1 부분(32a) 및 제2 부분(32b)을 포함하고, 후면 전계 영역(34)이 터널링층(20) 위에 위치하는 제2 부분(34b)만을 포함한다. 도면 및 설명에서는 에미터 영역(32)의 복수의 부분이 총 두 층으로 이루어진 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 세 층 이상의 복수의 부분을 포함할 수도 있다. 이를 좀더 상세하게 설명한다. One of the emitter region 32 and the backside electric field region 34 includes a plurality of portions positioned with the tunneling layer 20 interposed therebetween. Specifically, in the present embodiment, the emitter region 32 includes a first portion 32a and a second portion 32b positioned with the tunneling layer 20 interposed therebetween, and the rear field region 34 tunnels. It includes only the second portion 34b located above the layer 20. In the drawings and the description, the plurality of portions of the emitter region 32 are illustrated as being composed of a total of two layers, but the present invention is not limited thereto and may include a plurality of portions of three or more layers. This is explained in more detail.

에미터 영역(32)의 제1 부분(32a)은 반도체 기판(10)의 내부에 형성되거나, 반도체 기판(10) 위에서 반도체 기판(10)에 인접한 부분일 수 있다. 일 예로, 본 실시예에서 제1 부분(32a)은 반도체 기판(10)에서 에미터 영역(32)에 대응하는 영역에서 제2 도전형 불순물이 도핑된 도핑 영역으로 구성될 수 있다. 이에 따라 제1 부분(32a)은 제2 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)으로 구성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. The first portion 32a of the emitter region 32 may be formed inside the semiconductor substrate 10 or may be a portion adjacent to the semiconductor substrate 10 on the semiconductor substrate 10. For example, in the present exemplary embodiment, the first portion 32a may be formed of a doped region doped with a second conductivity type impurity in a region corresponding to the emitter region 32 in the semiconductor substrate 10. Accordingly, the first portion 32a may be formed of a single crystal semiconductor (for example, single crystal silicon) doped with a second conductivity type impurity. In this case, the second conductivity type impurities may be impurities having a second conductivity type opposite to the base region 110. That is, when the second conductivity type impurity is p type, Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used. When the second conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used.

에미터 영역(32)의 제2 부분(32b)은, 제1 부분(32a) 위에 위치한 터널링층(20) 위에서 터널링층(20)과 제1 전극(42) 사이에 위치한다. 그리고 평면적으로는 제1 부분(32a)과 대응되는 위치에 위치할 수 있다. 제2 부분(32b)은 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 부분(32b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제2 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 그리고 제2 도전형 불순물은 제2 부분(32b)을 구성하는 반도체층의 증착과 동시에 증착될 수 있으며, 제2 부분(32b)을 구성하는 반도체층의 증착 후에 도핑될 수도 있다. The second portion 32b of the emitter region 32 is located between the tunneling layer 20 and the first electrode 42 over the tunneling layer 20 located above the first portion 32a. The plane may be located at a position corresponding to the first portion 32a. The second portion 32b may include a semiconductor (for example, silicon) including a second conductivity type impurity. The second portion 32b may be formed by doping a second conductive type impurity into an amorphous, microcrystalline, or polycrystalline semiconductor which can be easily manufactured by various methods such as deposition. In this case, the second conductivity type impurities may be impurities having a second conductivity type opposite to the base region 110. That is, when the second conductivity type impurity is p type, Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used. When the second conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. The second conductivity type impurity may be deposited at the same time as the deposition of the semiconductor layer constituting the second portion 32b and may be doped after the deposition of the semiconductor layer constituting the second portion 32b.

제1 부분(32a)은 제2 부분(32b) 내의 제2 도전형 불순물을 반도체 기판(10)의 내부로 확산시켜 형성되는 도핑 영역으로 구성될 수 있다. 이 경우에 제1 부분(32a) 내의 제1 도전형 불순물과 제2 부분(32b) 내의 제1 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 제2 부분(32b)이 제1 도전형 불순물로 보론(B)을 포함할 경우에 제1 부분(32a)도 제1 도전형 불순물로 보론을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(32a)과 제2 부분(32b)을 서로 별개로 형성하는 등 다양한 공정이 가능하다. The first portion 32a may be formed of a doped region formed by diffusing a second conductivity type impurity in the second portion 32b into the semiconductor substrate 10. In this case, the first conductivity type impurity in the first portion 32a and the first conductivity type impurity in the second portion 32b include the same material. For example, when the second portion 32b includes boron B as the first conductivity type impurity, the first portion 32a may also include boron as the first conductivity type impurity. This will be described in more detail later. However, the present invention is not limited thereto, and various processes are possible, such as forming the first portion 32a and the second portion 32b separately from each other.

제1 부분(32a)은 반도체 기판(10)의 내부에서 베이스 영역(110)과 pn 정션을 형성하는 부분이다. 제2 부분(32b)은 터널링층(20) 위에서 제1 전극(42)과 연결되는 부분이다. The first portion 32a is a portion forming the pn junction with the base region 110 in the semiconductor substrate 10. The second portion 32b is a portion connected to the first electrode 42 on the tunneling layer 20.

여기서, 에미터 영역(32)의 제1 부분(32a)과 제2 부분(32b)은 제2 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로는, 제1 부분(32a)의 도핑 농도보다 제2 부분(32b)의 도핑 농도보다 커서, 제1 부분(32a)이 저농도 도핑부를 형성하고 제2 부분(32b)이 고농도 도핑부를 형성한다. 이때, 제2 부분(32b) 내에서의 도핑 농도를 균일하게 할 수 있다. 또는, 터널링층(20)에 인접한 영역보다 제1 전극(42)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 제2 부분(32b)을 형성할 때 공정 조건을 조절하는 것에 의하여 터널링층(20)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제1 전극(42)에 인접한 부분에서의 도핑 농도를 높게 하면, 에미터 영역(32)과 제1 전극(42)과의 접촉 저항을 최소화할 수 있다. Here, the first portion 32a and the second portion 32b of the emitter region 32 have different doping concentrations of the second conductivity type impurities. Specifically, the doping concentration of the second portion 32b is greater than the doping concentration of the first portion 32a so that the first portion 32a forms a low concentration doping portion and the second portion 32b forms a high concentration doping portion. . At this time, the doping concentration in the second portion 32b can be made uniform. Alternatively, the doping concentration of the region adjacent to the first electrode 42 may be higher than that of the region adjacent to the tunneling layer 20. In this case, the doping concentration may be gradually or stepwise increased while being separated from the tunneling layer 20 by adjusting the process conditions when forming the second portion 32b. As such, when the doping concentration in the portion adjacent to the first electrode 42 is increased, the contact resistance between the emitter region 32 and the first electrode 42 can be minimized.

반도체 기판(10)의 내부에 위치하는 제1 부분(32a)을 저농도로 형성하여 제1 부분(32a)에서 발생할 수 있는 재결합(특히, 오제 재결합(Auger recombination))을 최소화할 수 있다. 또한, 제1 전극(42)과 접촉하여 제1 전극(42)에 연결되는 제2 부분(32b)을 고농도로 하여 제1 전극(42)과의 접촉 저항을 최소화할 수 있다. The first portion 32a positioned inside the semiconductor substrate 10 may be formed at a low concentration to minimize recombination (particularly, Auger recombination) that may occur in the first portion 32a. In addition, the contact resistance with the first electrode 42 may be minimized by making the second portion 32b connected to the first electrode 42 in contact with the first electrode 42 at a high concentration.

일 예로, 제1 부분(32a)의 도핑 농도가 1 X 1016/cm3 내지 1 X 1020/cm3이고, 좀더 구체적으로는 1 X 1016/cm3 내지 1 X 1018/cm3일 수 있다. 이보다 낮은 도핑 농도는 구현하기 어려우며 이보다 높은 도핑 농도는 재결합을 방지하기에 충분하지 않을 수 있다. 제2 부분(32b)의 도핑 농도는 제1 부분(32a)의 도핑 농도의 비율이 5배 내지 106배(일 예로, 10배 내지 106배)일 수 있다. 상기 도핑 농도 비율이 106배를 초과하는 것은 구현하기가 어렵고, 5배 미만(일 예로, 10배 미만)인 것은 도핑 농도 차이가 충분하지 않아 제1 부분(32a)에 의한 재결합 저감 효과가 충분하지 않을 수 있다. 일 예로, 제2 부분(32b)과 제1 전극(42)의 접촉 저항은 10-7/Ωcm 내지 10-2/Ωcm일 수 있다. 10-7/Ωcm 미만의 접촉 저항은 구현하기 어려우며, 10-2/Ωcm을 초과하는 접촉 저항은 우수한 전기적 특성을 구현하기 어려울 수 있다. For example, the doping concentration of the first portion 32a is 1 X 10 16 / cm 3 to 1 X 10 20 / cm 3 , more specifically 1 X 10 16 / cm 3 to 1 X 10 18 / cm 3 days Can be. Lower doping concentrations are difficult to implement and higher doping concentrations may not be sufficient to prevent recombination. The doping concentration of the second portion 32b may be 5 to 10 6 times (eg, 10 to 10 6 times) of the ratio of the doping concentration of the first portion 32a. If the doping concentration ratio is more than 10 6 times, it is difficult to implement, less than 5 times (for example, less than 10 times) is not enough difference in doping concentration is enough to reduce the recombination effect by the first portion (32a) You can't. As an example, the contact resistance between the second portion 32b and the first electrode 42 may be 10 −7 / Ωcm to 10 −2 / Ωcm. Contact resistances below 10 −7 / Ωcm may be difficult to implement, and contact resistances above 10 −2 / Ωcm may be difficult to achieve good electrical properties.

상술한 도핑 농도 및 저항 값을 가질 때 제1 부분(32a)이 pn 정션을 형성하면서도 재결합을 최소화할 수 있고, 제2 부분(32b)이 제1 전극(42)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 도핑 농도 등은 달라질 수 있다. When the aforementioned doping concentration and resistance value are used, the first portion 32a may form a pn junction while minimizing recombination, and the second portion 32b may have excellent electrical characteristics with the first electrode 42. . However, the present invention is not limited thereto, and the doping concentrations of the first and second portions 20a and 20b may vary.

그리고 에미터 영역(32)의 제1 부분(32a)과 제2 부분(32b)은 서로 다른 두께를 가질 수 있다. 좀더 상세하게는, 제1 부분(32a)의 두께(T1)보다 제2 부분(32b)의 두께(T3)가 크고, 제1 및 제2 부분(32a, 32b)의 두께(T1, T3)가 터널링층(20)의 두께(T2)보다 클 수 있다. 제1 부분(32a)의 두께(T1)를 상대적으로 얇게 하여 반도체 기판(10)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 제2 부분(32b)을 상대적으로 두껍게 형성하여 제1 전극(42)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 터널링층(20)의 두께를 가장 작게 하여 제1 부분(32a)과 제2 부분(32b) 사이에서의 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(32a)을 제2 부분(32b)보다 두껍게 형성할 수도 있음은 물론이다.In addition, the first portion 32a and the second portion 32b of the emitter region 32 may have different thicknesses. More specifically, the thickness T3 of the second portion 32b is larger than the thickness T1 of the first portion 32a, and the thicknesses T1 and T3 of the first and second portions 32a and 32b are It may be larger than the thickness T2 of the tunneling layer 20. The thickness T1 of the first portion 32a may be made relatively thin to minimize recombination that may occur in the semiconductor substrate 10. In addition, the second portion 32b may be formed relatively thick to maintain excellent contact characteristics with the first electrode 42. In addition, the thickness of the tunneling layer 20 may be minimized so as not to disturb the flow of multiple carriers between the first portion 32a and the second portion 32b. However, the present invention is not limited thereto, and the first part 32a may be formed thicker than the second part 32b.

일 예로, 제1 부분(32a)의 두께(T1)에 대한 제2 부분(32b)의 두께(T3) 비율(T3/T1)이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율(T3/T1)이 1 내지 100배일 수 있다. 제1 부분(32a)에 의하여 발생될 수 있는 재결합 및 반도체 기판(10)의 손상 등을 최소화하고 제2 부분(32b)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 부분(32a)의 두께(T1)가 5nm 내지 500nm(좀더 구체적으로는, 5nm 내지 200nm)일 수 있고, 제2 부분(32b)의 두께(T3)가 50nm 내지 1000nm(좀더 구체적으로는, 50nm 내지 500nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(32a, 32b)의 두께 등은 달라질 수 있다.For example, the thickness T3 ratio T3 / T1 of the second portion 32b to the thickness T1 of the first portion 32a may be 0.5 to 100 times, and more precisely, the thickness ratio T3. / T1) may be 1 to 100 times. The thickness ratio may be 10 to 50 times in consideration of minimizing recombination and damage of the semiconductor substrate 10 that may be generated by the first portion 32a and the electrical characteristics of the second portion 32b. . Here, the thickness T1 of the first portion 32a may be 5 nm to 500 nm (more specifically, 5 nm to 200 nm), and the thickness T3 of the second portion 32b may be 50 nm to 1000 nm (more specifically). May be 50 nm to 500 nm). However, the present invention is not limited thereto, and the thicknesses of the first and second portions 32a and 32b may vary.

상술한 바와 같이, 저농도 도핑부인 제1 부분(32a)은 베이스 영역(110)과 pn 정션을 형성한다. 이에 의하여 본 실시예와 달리 에미터층을 터널링층(20) 위에만 형성하여 터널링층(20)과 에미터층 사이에 pn 접합을 형성하는 경우의 문제를 방지할 수 있다. 즉, 에미터층을 터널링층(20) 위에만 형성하면, pn 접합을 구성하는 터널링층(20)과 에미터층 사이에 물리적인 경계면(interface)이 형성되어 에미터층의 특성이 경계면의 특성에 민감하게 반응하게 된다. 이에 의하여 에미터층의 품질의 안정성을 확보하는 데 어려움이 있다. 반면, 본 실시예에서는 에미터 영역(32)의 제1 부분(32a)을 반도체 기판(10)의 내부에 위치시키거나 반도체 기판(10)과 접촉하여 pn 정션을 형성하므로 pn 정션의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. As described above, the first portion 32a, which is a lightly doped portion, forms a pn junction with the base region 110. As a result, unlike the present exemplary embodiment, the emitter layer may be formed only on the tunneling layer 20 to prevent a problem of forming a pn junction between the tunneling layer 20 and the emitter layer. That is, when the emitter layer is formed only on the tunneling layer 20, a physical interface is formed between the tunneling layer 20 and the emitter layer constituting the pn junction so that the characteristics of the emitter layer are sensitive to the characteristics of the interface. Will react. As a result, it is difficult to secure the stability of the quality of the emitter layer. On the other hand, in this embodiment, since the first portion 32a of the emitter region 32 is positioned inside the semiconductor substrate 10 or in contact with the semiconductor substrate 10 to form a pn junction, the stability of the pn junction is ensured. can do. As a result, the opening voltage of the solar cell 100 may be improved to improve the efficiency of the solar cell 100.

제1 부분(32a)과 제2 부분(32b) 사이에 위치한 터널링층(20)은 소수 캐리어가 제1 부분(32a)으로부터 제2 부분(32b)으로 주입되는 것을 차단하여 고농도인 제2 부분(32b) 사이에서의 재결합을 억제할 수 있다. 그리고 고농도 도핑부인 제2 부분(32b)에 제1 전극(42)을 연결하여 에미터 영역(32)과 제1 전극(42)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다. The tunneling layer 20 located between the first portion 32a and the second portion 32b prevents minority carriers from being injected from the first portion 32a into the second portion 32b. Recombination between 32b) can be suppressed. In addition, the contact resistance between the emitter region 32 and the first electrode 42 may be minimized by connecting the first electrode 42 to the second portion 32b which is a heavily doped portion. As a result, the density of the solar cell 100 can be improved to improve the efficiency of the solar cell 100.

후면 전계 영역(34)은 베이스 영역(110)과 동일한 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서 후면 전계 영역(34)은 터널링층(20) 위에 형성되는 제2 부분(32b)으로 구성되는 것을 예시하였다. 후면 전계 영역(34)의 제2 부분(34b)은, 터널링층(20) 위에서 터널링층(20)과 제2 전극(44) 사이에 위치한다. 이러한 제2 부분(32b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체(일례로, 실리콘)에 제2 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 그리고 제1 도전형 불순물은 제2 부분(34b)을 구성하는 반도체층의 증착과 동시에 증착될 수 있으며, 제2 부분(34b)을 구성하는 반도체층의 증착 후에 도핑될 수도 있다. The back surface field region 34 may include a semiconductor (for example, silicon) including the same first conductivity type impurity as the base region 110. In the present embodiment, the back field region 34 is illustrated as being composed of the second portion 32b formed on the tunneling layer 20. The second portion 34b of the back surface field region 34 is located between the tunneling layer 20 and the second electrode 44 over the tunneling layer 20. The second portion 32b may be formed by doping a second conductive type impurity into an amorphous, microcrystalline, or polycrystalline semiconductor (eg, silicon) that can be easily manufactured by various methods such as deposition. In this case, the first conductivity type impurities may be impurities having the same first conductivity type as the base region 110. That is, when the first conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the first conductivity type impurity is p type, Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In) may be used. The first conductivity type impurity may be deposited at the same time as the deposition of the semiconductor layer constituting the second portion 34b and may be doped after the deposition of the semiconductor layer constituting the second portion 34b.

상술한 후면 전계 영역(34)은 후면 전계 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제2 전극(44)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다. The above-described back field region 34 forms a back side electric field structure to prevent the carrier from being lost by recombination at the surface of the semiconductor substrate 10. In addition, the contact resistance of the second electrode 44 may also serve to reduce the contact resistance.

본 실시예에서는 에미터 영역(32)이 제1 부분(32a) 및 제2 부분(32b)을 포함하고, 후면 전계 영역(34)이 제2 부분(34b)을 포함한다. 이때, 에미터 영역(32)이 p형을 가지고, 후면 전계 영역(34)이 n형을 포함한다. 그러면, p형의 도전형 불순물과 n형의 도전형 불순물의 특성을 이용하여 상술한 구조의 에미터 영역(32) 및 후면 전계 영역(34)를 쉽게 형성할 수 있다. 이에 대해서는 추후에 도 4a 내지 도 4j를 참조로 한 제조 방법의 설명에서 좀더 상세하게 설명한다. In this embodiment, the emitter region 32 includes the first portion 32a and the second portion 32b, and the back field region 34 includes the second portion 34b. At this time, the emitter region 32 has a p-type, and the rear electric field region 34 includes an n-type. Then, the emitter region 32 and the backside field region 34 having the above-described structure can be easily formed by using the characteristics of the p-type conductivity type impurities and the n-type conductivity type impurities. This will be described in more detail later in the description of the manufacturing method with reference to FIGS. 4A to 4J.

상술한 에미터 영역(32)의 제2 부분(32b)과 후면 전계 영역(34)의 제2 부분(34b)은 터널링층(20) 위에 위치한 하나의 반도체층에 서로 다른 도전형 불순물을 도핑하는 것에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 에미터 영역(32)의 제2 부분(32b)을 구성하는 반도체층과 후면 전계 영역(34)의 제2 부분(34b)을 구성하는 반도체층을 서로 별개로 형성하는 등 다양한 변형이 가능하다. The second portion 32b of the emitter region 32 and the second portion 34b of the back surface region 34 are formed by doping different conductive impurities into one semiconductor layer on the tunneling layer 20. It can be formed by. However, the present invention is not limited thereto, and the semiconductor layer constituting the second portion 32b of the emitter region 32 and the semiconductor layer constituting the second portion 34b of the back surface region 34 are separated from each other. Various modifications are possible, such as to form.

여기서, 에미터 영역(32) 및 후면 전계 영역(34)의 제2 부분(32b, 34b)의 사이에 위치한 반도체층은 배리어 영역(36)이 위치할 수 있다. 즉, 제2 부분(32b, 34b)들은 배리어 영역(36)에 의하여 서로 이격될 수 있다. 이에 의하여 에미터 영역(32) 및 후면 전계 영역(34)이 서로 접촉하여 발생할 수 있는 문제(예를 들어, 션트(shunt)) 등을 방지할 수 있다. Here, the barrier region 36 may be positioned in the semiconductor layer between the emitter region 32 and the second portions 32b and 34b of the back surface field region 34. That is, the second portions 32b and 34b may be spaced apart from each other by the barrier region 36. As a result, problems (eg, shunts) or the like that may occur due to the emitter region 32 and the rear electric field region 34 contacting each other may be prevented.

배리어 영역(36)은 제2 부분(32b, 34b)들 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 도전형 영역(32, 34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)를 포함할 수 있다. 이러한 경우는 반도체 물질을 포함하는 반도체층(도 4c의 참조부호 30, 이하 동일)을 형성한 다음, 반도체층(30)의 일부 영역에 제1 도전형 불순물을 도핑하여 에미터 영역(32)의 제2 부분(32b)을 형성하고 다른 영역 중 일부에 제2 도전형 불순물을 도핑하여 후면 전계 영역(34)의 제2 부분(34b)을 형성하고 제2 부분(32b, 34b)들이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 하는 것에 의하여 제조된다. 즉, 이에 의하면 제2 부분(32b, 34b) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있는데, 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다. The barrier region 36 may include various materials that can substantially insulate them between the second portions 32b and 34b. That is, an insulating material (eg, oxide, nitride) or the like that is not doped (ie, undoped) may be used as the barrier region 36. Alternatively, the barrier region 36 may include an intrinsic semiconductor. In this case, the conductive regions 32 and 34 and the barrier region 36 are formed on the same plane and may include the same semiconductor (for example, amorphous silicon, microcrystalline silicon, and polycrystalline silicon). In this case, a semiconductor layer containing a semiconductor material (reference numeral 30 of FIG. 4C, hereinafter the same) is formed, and then a portion of the semiconductor layer 30 is doped with a first conductivity type impurity to form the emitter region 32. The second portion 32b is formed, and the second conductive type impurities are doped in some of the other regions to form the second portion 34b of the back field region 34 and the second portions 32b and 34b are not formed. The area is fabricated by making up the barrier area 36. In other words, this makes it possible to simplify the manufacturing method of the second portions 32b and 34b and the barrier region 36, which will be described in more detail later in the manufacturing method.

그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다. 즉, 도면에서는 배리어 영역(36)이 제2 부분(32b, 34b)과 동시에 형성되어 실질적으로 동일한 두께를 가지면서 형성되는 것을 예시하였다. 그러나 본 발명에서 배리어 영역(36)을 제2 부분(32b, 34b)과 별도로 형성한 경우, 즉, 패터닝 등을 통하여 형성한 경우에는 배리어 영역(36)의 두께가 제2 부분(32b, 34b)와 같지 않을 수도 있다. 일례로, 제2 부분(32b, 34b)의 션트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제2 부분(32b, 34b)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제2 부분(32b, 34b)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. However, the present invention is not limited thereto and various modifications are possible. That is, the drawing illustrates that the barrier region 36 is formed at the same time as the second portions 32b and 34b to have substantially the same thickness. However, in the present invention, when the barrier region 36 is formed separately from the second portions 32b and 34b, that is, when the barrier region 36 is formed through patterning or the like, the thickness of the barrier region 36 is greater than the second portions 32b and 34b. May not be the same as In one example, the barrier region 36 may have a thicker thickness than the second portions 32b and 34b to more effectively prevent the shunt of the second portions 32b and 34b. Alternatively, the thickness of the barrier region 36 may be smaller than the thickness of the second portions 32b and 34b in order to reduce the raw material for forming the barrier region 36. Of course, various modifications are possible.

여기서, 베이스 영역(110)과 다른 도전형을 가지는 에미터 영역(32)의 면적은 베이스 영역(110)과 같은 도전형을 가지는 후면 전계 영역(34)의 면적과 같거나 그 보다 넓을 수 있다. 이에 의하여 베이스 영역(110)과 에미터 영역(32)에 의하여 형성되는 pn 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 베이스 영역(110) 및 후면 전계 영역(34)이 p형의 도전형을 가지고 에미터 영역(32)이 n형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 도전형 영역(32, 34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2 및 도 3를 참조하여 좀더 상세하게 설명한다.Here, the area of the emitter region 32 having a conductivity type different from that of the base region 110 may be equal to or larger than that of the rear electric field region 34 having the same conductivity type as the base region 110. As a result, the pn junction formed by the base region 110 and the emitter region 32 can be formed more widely. In addition, as described above, when the base region 110 and the rear electric field region 34 have a p-type conductivity and the emitter region 32 has an n-type conductivity, the moving speed is relatively slow. Can collect holes effectively. The planar structure of the conductive regions 32 and 34 and the barrier region 36 will be described in more detail later with reference to FIGS. 2 and 3.

도전형 영역(32, 34)과 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 도전형 영역(32, 34)이 연결되어야 하지 않을 전극(즉, 에미터 영역(32)의 경우에는 제2 전극(44), 후면 전계 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 도전형 영역(32, 34)을 패시베이션하는 효과를 가질 수도 있다. 절연층(40)에는 에미터 영역(32)을 노출하는 제1 개구부(402)와, 후면 전계 영역(34)을 노출하는 제2 개구부(404)를 구비한다. An insulating layer 40 may be formed on the conductive regions 32 and 34 and the barrier region 36. The insulating layer 40 is an electrode to which the conductive regions 32 and 34 should not be connected (ie, the second electrode 44 in the case of the emitter region 32 and the first in the case of the rear field region 34). The connection with the electrode 42 may be prevented and the conductive regions 32 and 34 may be passivated. The insulating layer 40 includes a first opening 402 exposing the emitter region 32 and a second opening 404 exposing the rear electric field region 34.

이러한 절연층(40)은 터널링층(20)보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.The insulating layer 40 may be formed to a thicker thickness than the tunneling layer 20. As a result, the insulation characteristics and the passivation characteristics can be improved. The insulating layer 40 may be made of various insulating materials (eg, oxides, nitrides, and the like). For example, the insulating layer 40 is any one single film selected from the group consisting of silicon nitride film, silicon nitride film including hydrogen, silicon oxide film, silicon oxynitride film, Al 2 O 3 , MgF 2 , ZnS, TiO 2 and CeO 2 . Or it may have a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and the insulating layer 40 may include various materials.

제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 에미터 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 후면 전계 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 도전형 영역(32, 34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다. The first electrode 42 penetrates through the first opening 402 of the insulating layer 40 to the emitter region 32, and the second electrode 44 is the second opening 404 of the insulating layer 40. Is connected to the backside electric field region 34. The first and second electrodes 42 and 44 may include various metal materials. In addition, the first and second electrodes 42 and 44 may have various planar shapes that may collect and transfer carriers generated by being connected to the conductive regions 32 and 34, respectively, without being electrically connected to each other. . That is, the present invention is not limited to the planar shape of the first and second electrodes 42 and 44.

이하에서는 도 2 및 도 3을 참조하여, 도전형 영역(32, 34), 그리고 배리어 영역(36)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 부분 후면 평면도이다. Hereinafter, the planar shape of the conductive regions 32 and 34 and the barrier region 36 will be described in detail with reference to FIGS. 2 and 3. 2 is a partial rear plan view of a solar cell 100 according to an embodiment of the present invention.

도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. 즉, 도 2에서는 복수 개의 제1 및 제2 전극(42, 44)이 서로의 사이에 거리를 두고 교번하여 위치하는 것으로 도시되어 있다. 전체적으로 볼 때, 복수의 제1 전극(42)이 서로 이격되어 형성되고, 복수의 제2 전극(44)이 서로 이격되어 형성될 수 있다. 이 경우에는 본 실시예에서는 태양 전지(100)의 외부에 복수의 제1 전극(42)(또는 복수의 제2 전극(44))을 연결하는 연결 부분을 구비하는 밀봉재 등을 태양 전지(100)에 접착하는 것에 의하여 복수의 제1 전극(42)(또는 복수의 제2 전극(44))을 전기적으로 연결할 수 있다. 다른 실시예로, 태양 전지(100)의 일측에 복수의 제1 전극(42)을 연결하는 줄기 전극이 형성되고, 태양 전지(100)의 타측에 복수의 제2 전극(44)을 연결하는 또 다른 줄기 전극이 형성되는 것도 가능하다. 그러면, 제1 및 제2 전극(42, 44)이 콤(comb) 구조를 가질 수 있다. 그러나 앞서 설명한 바와 같이 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)의 형상, 연결 구조 등은 다양하게 변형될 수 있다. In FIG. 2, since the shapes of the first and second electrodes 42 and 44 are merely examples, the present invention is not limited thereto. That is, in FIG. 2, the plurality of first and second electrodes 42 and 44 are alternately positioned at a distance from each other. As a whole, the plurality of first electrodes 42 may be formed to be spaced apart from each other, and the plurality of second electrodes 44 may be formed to be spaced apart from each other. In this case, in the present embodiment, the solar cell 100 includes a sealing material having a connection portion for connecting the plurality of first electrodes 42 (or the plurality of second electrodes 44) to the outside of the solar cell 100. The plurality of first electrodes 42 (or the plurality of second electrodes 44) can be electrically connected by bonding to the plurality of first electrodes 42 (or the plurality of second electrodes 44). In another embodiment, a stem electrode connecting the plurality of first electrodes 42 to one side of the solar cell 100 is formed, and further connects the plurality of second electrodes 44 to the other side of the solar cell 100. It is also possible to form other stem electrodes. Then, the first and second electrodes 42 and 44 may have a comb structure. However, as described above, the present invention is not limited thereto, and shapes and connection structures of the first and second electrodes 42 and 44 may be variously modified.

도 2를 참조하면, 상술한 바와 같이 본 실시예에 따른 태양 전지(100)에서는 에미터 영역(32)이 후면 전계 영역(34)과 같거나 그보다 큰 면적을 가지도록 형성된다. Referring to FIG. 2, as described above, in the solar cell 100 according to the present exemplary embodiment, the emitter region 32 is formed to have an area equal to or larger than that of the rear electric field region 34.

이를 위하여 본 실시예에서는 후면 전계 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비될 수 있다. 그러면, 후면 전계 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 후면 전계 영역(34)이 위치하도록 할 수 있다. 그러면 후면 전계 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 에미터 영역(32)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(34)이 그 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다. To this end, in the present exemplary embodiment, a plurality of rear electric field regions 34 may be provided while being separated from each other while having an island shape. Then, the rear field region 34 may be located on the semiconductor substrate 10 as a whole while minimizing the area of the rear field region 34. The area of the emitter region 32 can then be maximized while effectively preventing surface recombination by the back field region 34. However, the present invention is not limited thereto, and the back field region 34 may have various shapes to minimize its area.

또한, 도면에서는 후면 전계 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 후면 전계 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다. In addition, although the rear electric field region 34 has a circular shape in the drawings, the present invention is not limited thereto. Thus, it is a matter of course that the rear electric field region 34 may have a planar shape of an ellipse, or a polygon such as a triangle, a square, a hexagon, or the like.

그리고 후면 전계 영역(34)은 각기 배리어 영역(36)에 의하여 둘러싸일 수 있다. 일례로, 후면 전계 영역(34)이 원형인 경우에 배리어 영역(36)은 환형 형상 또는 링 형상을 가질 수 있다. 즉, 배리어 영역(36)은 후면 전계 영역(34)을 둘러싸면서 형성되어 에미터 영역(32)과 후면 전계 영역(34) 사이에서 이들을 이격하여 불필요한 션트의 발생을 방지하는 역할을 할 수 있다. 도면에서는 배리어 영역(36)이 후면 전계 영역(34)의 전체를 둘러싸서 션트 발생을 원천적으로 방지하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 배리어 영역(36)이 후면 전계 영역(34)의 외곽 중 일부만을 둘러싸는 것도 가능하다. 즉, 배리어 영역(36)은 에미터 영역(32)과 후면 전계 영역(34)을 전체적으로 이격하는 것도 가능하고, 부분적으로 이격하는 것도 가능하다. The back field region 34 may be surrounded by the barrier region 36, respectively. For example, when the back surface field region 34 is circular, the barrier region 36 may have an annular shape or a ring shape. That is, the barrier region 36 may be formed to surround the rear electric field region 34, and may be spaced apart from the emitter region 32 and the rear electric field region 34 to prevent occurrence of unnecessary shunt. In the drawing, the barrier region 36 surrounds the entire rear field region 34 to prevent shunt generation at its source. However, the present invention is not limited thereto, and the barrier region 36 may surround only a part of the outside of the rear electric field region 34. That is, the barrier region 36 may be spaced apart from the emitter region 32 and the rear electric field region 34 as a whole, or may be partially spaced apart.

이때, 배리어 영역(36)은 에미터 영역(32)과 후면 전계 영역(34) 사이에서 이들을 이격하는 역할을 하므로, 이들을 이격할 수 있는 최소한의 폭으로 형성될 수 있다. 즉, 배리어 영역(36)의 폭(T1)은 상대적으로 작은 면적으로 형성되는 후면 전계 영역(34)의 폭(T2)보다 작을 수 있다. 여기서, 후면 전계 영역(34)의 폭(T2)은 후면 전계 영역(34)의 형상에 따라 달라질 수 있는데, 후면 전계 영역(34)이 도면과 같이 원형인 경우에는 직경, 다각형인 경우에는 장폭으로 정의될 수 있다. 이에 의하여 최소한의 면적으로 에미터 영역(32)과 후면 전계 영역(34)의 불필요한 션트만을 방지할 수 있도록 한다. In this case, since the barrier region 36 serves to space them apart between the emitter region 32 and the rear electric field region 34, the barrier region 36 may be formed to have a minimum width to separate them. That is, the width T1 of the barrier region 36 may be smaller than the width T2 of the rear field region 34 formed with a relatively small area. Here, the width T2 of the rear electric field region 34 may vary according to the shape of the rear electric field region 34. When the rear electric field region 34 is circular as shown in the drawing, the width T2 may be a diameter and a long width in the case of a polygon. Can be defined. This can prevent only unnecessary shunts in the emitter region 32 and the back electric field region 34 with a minimum area.

이때, 전체 면적에 대한 배리어 영역(36)의 면적 비율이 1% 내지 20%일 수 있다. 상기 배리어 영역(36)의 면적 비율이 1% 미만인 경우에는 도전형 영역(32, 34)을 전기적으로 절연하는 효과가 충분하지 않을 수 있고, 상기 배리어 영역(36)의 면적 비율이 20%를 초과하는 경우에는 광전 변환에 크게 기여하지 않는 영역(즉, 배리어 영역(36)에 해당하는 영역)의 비율이 커져서 태양 전지(100)의 효율이 저하될 수 있다. 절연 효과 및 태양 전지(100)의 효율을 좀더 고려하면 배리어 영역(36)의 면적 비율이 1% 내지 10%일 수 있다. In this case, the area ratio of the barrier region 36 to the total area may be 1% to 20%. When the area ratio of the barrier region 36 is less than 1%, the effect of electrically insulating the conductive regions 32 and 34 may not be sufficient, and the area ratio of the barrier region 36 exceeds 20%. In this case, the ratio of the region (that is, the region corresponding to the barrier region 36) that does not contribute significantly to the photoelectric conversion increases, so that the efficiency of the solar cell 100 may be lowered. In consideration of the insulation effect and the efficiency of the solar cell 100, the area ratio of the barrier region 36 may be 1% to 10%.

그리고 전체 면적에 대한 후면 전계 영역(34)의 면적 비율은 10% 내지 50%일 수 있다. 후면 전계 영역(34)의 면적 비율이 10% 미만이면 제2 전극(44)과의 전기적 연결이 원활하게 이루어지기 어려울 수 있고, 50%를 초과하는 경우에는 에미터 영역(32)의 면적이 줄어들 수 있다. 제2 전극(44)과의 연결, 후면 전계 영역(34)의 선폭 등을 좀더 고려하면 후면 전계 영역(34)의 면적 비율은 10% 내지 30%일 수 있다. The area ratio of the rear field area 34 to the total area may be 10% to 50%. If the area ratio of the rear electric field region 34 is less than 10%, it may be difficult for the electrical connection with the second electrode 44 to be made smoothly, and if it exceeds 50%, the area of the emitter region 32 is reduced. Can be. In consideration of the connection with the second electrode 44 and the line width of the rear electric field region 34, the area ratio of the rear electric field region 34 may be 10% to 30%.

전체 면적에 대한 에미터 영역(32)의 면적 비율은 50% 내지 90%일 수 있다. 에미터 영역(32)의 면적 비율이 50% 미만이면 에미터 영역(32)의 면적이 충분하지 않아 태양 전지(100)의 효율이 저하될 수 있다. 에미터 영역(32)의 면적 비율이 90%를 초과하는 경우에는 후면 전계 영역(34)의 면적이 작아져서 제2 전극(44)과의 연결이 원활하지 않을 수 있다. 태양 전지(100)의 효율 등을 좀더 고려하면 에미터 영역(32)의 면적 비율은 60% 내지 80%일 수 있다. The area ratio of the emitter region 32 to the total area may be 50% to 90%. If the area ratio of the emitter region 32 is less than 50%, the area of the emitter region 32 may not be sufficient, which may lower the efficiency of the solar cell 100. When the area ratio of the emitter region 32 is greater than 90%, the area of the rear electric field region 34 may be reduced, so that the connection with the second electrode 44 may not be smooth. In consideration of the efficiency of the solar cell 100, the area ratio of the emitter region 32 may be 60% to 80%.

이와 같이 본 실시예에 따른 태양 전지(100)는 반도체 기판(10)의 동일한 면(일례로, 후면)에 위치하는 에미터 영역(32)과 후면 전계 영역(34) 사이에 배리어 영역(36)을 형성한다. 이에 의하여 에미터 영역(32)과 후면 전계 영역(34)이 불필요하게 단락되어 발생하는 션트를 방지할 수 있다. 또한, 배리어 영역(36)은 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)의 얼라인이 조금 벗어나는 경우에 원하지 않는 도전형 영역(32, 34)과 연결되는 것을 방지하는 역할도 할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압 및 충밀도를 향상시켜 태양 전지(100)의 효율 및 출력을 증가시킬 수 있다.As described above, in the solar cell 100 according to the present exemplary embodiment, the barrier region 36 is disposed between the emitter region 32 and the rear electric field region 34 positioned on the same side (eg, the rear side) of the semiconductor substrate 10. To form. As a result, it is possible to prevent the shunt caused by unnecessary shorting of the emitter region 32 and the rear electric field region 34. In addition, the barrier region 36 may be formed of undesired conductive regions 32 and 34 when the alignment of the first and second electrodes 42 and 44 respectively connected to the conductive regions 32 and 34 is slightly deviated. It can also serve to prevent connection. As a result, the open circuit voltage and the charge density of the solar cell 100 may be improved to increase the efficiency and output of the solar cell 100.

그러나 본 발명이 상술한 후면 구조에 한정되는 것이 아니다. 후면 구조의 변형예를 도 3를 참조하여 설명한다. 도 3은 본 발명의 변형예에 따른 태양 전지의 부분 후면 평면도이다. However, the present invention is not limited to the back structure described above. A modification of the rear structure will be described with reference to FIG. 3. 3 is a partial rear plan view of a solar cell according to a modification of the present invention.

도 3을 참조하면, 본 변형예에서는 도전형 영역(32, 34)이 스트라이프 형상을 가지면서 배치될 수 있다. 즉, 길게 이어지는 형상을 가지는 복수 개의 에미터 영역(32)이 서로 일정 간격을 두고 위치하고, 길게 이어지는 형상을 가지는 복수 개의 후면 전계 영역(34)이 각기 인접한 두 개의 에미터 영역(32) 사이에서 배리어 영역(36)을 사이에 두고 에미터 영역(32)과 이격하여 형성될 수 있다. 이에 따라 배리어 영역(36)도 도전형 영역(32, 34)의 길이 방향을 따라 길게 이어지는 형상을 가질 수 있다. Referring to FIG. 3, in the present modified example, the conductive regions 32 and 34 may be disposed while having a stripe shape. That is, a plurality of emitter regions 32 having a long shape are positioned at a predetermined interval from each other, and a plurality of rear electric field regions 34 having a long shape are barriers between two adjacent emitter regions 32. It may be formed spaced apart from the emitter region 32 with the region 36 interposed therebetween. Accordingly, the barrier region 36 may also have a shape that extends in the longitudinal direction of the conductive regions 32 and 34.

이때, 후면 전계 영역(34)의 폭은 에미터 영역(32)의 폭과 같거나 이보다 작을 수 있다. 이에 의하여 에미터 영역(32)의 면적을 충분하게 형성하여 터널 정션 영역을 충분하게 확보할 수 있다. 그리고 배리어 영역(36)의 폭은 도전형 영역(32, 34)보다 작을 수 있다. 이에 의하여 도전형 영역(32, 34)의 션트를 방지할 수 있는 작은 폭으로 배리어 영역(36)을 형성할 수 있다. 배리어 영역(36), 그리고 도전형 영역(32, 34)의 면적 비율은 상술한 실시예에서와 유사하므로, 상세한 설명을 생략한다. In this case, the width of the rear electric field region 34 may be equal to or smaller than the width of the emitter region 32. As a result, the area of the emitter region 32 can be sufficiently formed to sufficiently secure the tunnel junction region. In addition, the width of the barrier region 36 may be smaller than that of the conductive regions 32 and 34. As a result, the barrier region 36 can be formed with a small width that can prevent the shunt of the conductive regions 32 and 34. Since the area ratios of the barrier region 36 and the conductive regions 32 and 34 are similar to those in the above-described embodiment, detailed description thereof will be omitted.

제1 전극(42)은 에미터 영역(32) 위에서 길게 이어지고, 제2 전극(44)은 후면 전계 영역(34) 위에서 길게 이어질 수 있다. 제1 전극(42)이 전체적으로 에미터 영역(32) 위에 위치하고 제2 전극(44)이 전체적으로 후면 전계 영역(34) 위에 위치하므로, 절연층(도 1의 참조부호 40, 이하 동일)은 구비하지 않아도 된다. 도면에서는 간략하고 명확한 도시를 위하여 절연층(40)을 도시하지 않았지만, 절연층(40)을 구비하여 패시베이션 및 절연 특성을 향상하는 것도 가능하다. The first electrode 42 may extend over the emitter region 32, and the second electrode 44 may extend over the rear field region 34. Since the first electrode 42 as a whole is located above the emitter region 32 and the second electrode 44 as a whole is located above the rear field region 34, an insulating layer (reference numeral 40 of FIG. 1, hereinafter same) is not provided. You don't have to. Although the insulating layer 40 is not shown in the drawings for the sake of simplicity and clarity, it is also possible to improve the passivation and insulation characteristics by providing the insulating layer 40.

이와 같이 도전형 영역(32, 34), 제1 및 제2 전극(42, 44)의 구조 등은 다양한 변형이 가능하다. As such, the structures of the conductive regions 32 and 34 and the first and second electrodes 42 and 44 may be variously modified.

상술한 바와 같은 다양한 구조의 후면 전극 구조의 태양 전지(100)는 반도체 기판(10)의 후면에 제1 및 제2 전극(42, 44)이 모두 위치하여 반도체 기판(10)의 전면에서의 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. As described above, in the solar cell 100 having the back electrode structure having various structures, both the first and second electrodes 42 and 44 are positioned on the rear surface of the semiconductor substrate 10 to shade the front surface of the semiconductor substrate 10. Shading loss can be minimized. Thereby, the efficiency of the solar cell 100 can be improved.

이때, 본 실시예에서는 도전형 영역(32, 34)과 배리어 영역(36)을 동일한 공정에서 함께 형성하여 단순한 공정에 의하여 개선된 구조의 태양 전지(100)를 형성할 수 있도록 한다. 이를 도 4a 내지 도 4j를 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.In this embodiment, the conductive regions 32 and 34 and the barrier region 36 are formed together in the same process so that the solar cell 100 having the improved structure can be formed by a simple process. This will be described in more detail with reference to FIGS. 4A to 4J. Hereinafter, the details described in the above-described parts will not be described in detail, and only different parts will be described in detail.

도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.4A to 4J are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 4a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. First, as shown in FIG. 4A, a semiconductor substrate 10 composed of a base region 110 having a first conductivity type impurity is prepared. In this embodiment, the semiconductor substrate 10 may be made of silicon having n-type impurities. As the n-type impurities, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. In this case, the front surface of the semiconductor substrate 10 may be textured to have irregularities, and the rear surface of the semiconductor substrate 10 may be processed by mirror polishing to have a surface roughness smaller than that of the front surface of the semiconductor substrate 10.

반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다. The texturing of the front surface of the semiconductor substrate 10 may use wet or dry texturing. Wet texturing can be performed by immersing the semiconductor substrate 10 in a texturing solution, which has the advantage of short process time. Dry texturing is to cut the surface of the semiconductor substrate 10 using a diamond grill or a laser, such as irregularities can be uniformly formed while the process time is long and damage to the semiconductor substrate 10 may occur. In addition, the semiconductor substrate 10 may be textured by reactive ion etching (RIE). As described above, the semiconductor substrate 10 may be textured by various methods. The rear surface of the semiconductor substrate 10 may be processed by known mirror polishing.

이어서, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.Subsequently, as shown in FIG. 4B, the tunneling layer 20 is formed on the rear surface of the semiconductor substrate 10. The tunneling layer 20 may be formed by, for example, a thermal growth method, a deposition method (eg, chemical vapor deposition (PECVD), atomic layer deposition (ALD)), or the like. However, the present invention is not limited thereto, and the tunneling layer 20 may be formed by various methods.

이어서, 도 4c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.Subsequently, as shown in FIG. 4C, the semiconductor layer 30 is formed on the tunneling layer 20. The semiconductor layer 30 may be composed of a fine crystalline, amorphous, or polycrystalline semiconductor. The semiconductor layer 30 may be formed by, for example, a thermal growth method, a deposition method (eg, chemical vapor deposition (PECVD)), or the like. However, the present invention is not limited thereto, and the semiconductor layer 30 may be formed by various methods.

이어서, 도 4d 내지 도 4g에 도시한 바와 같이, 반도체층(30)에 에미터 영역(32), 후면 전계 영역(34), 및 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다. 4D to 4G, the emitter region 32, the backside electric field region 34, and the barrier region 36 are formed in the semiconductor layer 30. This is explained in more detail.

즉, 도 4d에 도시한 바와 같이, 후면 전계 영역(34)에 대응하는 패턴을 가지도록 후면 전계 영역(34)에 대응하는 부분에 제1 불순물층(342)을 형성한다. 제1 불순물층(342)은 제1 도전형 불순물을 구비하는 다양한 층일 수 있다. 이때, 제1 불순물층(342) 형성용 페이스트를 후면 전계 영역(34)에 대응하는 형상으로, 즉, 복수의 후면 전계 영역(34)에 대응하는 패턴을 가지도록 반도체층(30) 위에 도포한 다음 건조 및/또는 열처리하는 것에 의하여 제1 불순물층(342)을 형성할 수 있다. That is, as shown in FIG. 4D, the first impurity layer 342 is formed in a portion corresponding to the rear field region 34 so as to have a pattern corresponding to the rear field region 34. The first impurity layer 342 may be various layers including the first conductivity type impurities. In this case, the paste for forming the first impurity layer 342 is coated on the semiconductor layer 30 to have a shape corresponding to the back surface field region 34, that is, to have a pattern corresponding to the plurality of back surface field regions 34. Next, the first impurity layer 342 may be formed by drying and / or heat treating.

제1 불순물층(342) 형성용 페이스트는, 제1 도전형 불순물을 포함하는 알려진 다양한 조성물일 수 있다. 일 예로, 제1 불순물층(342) 형성용 페이스트는, 제1 도전형 불순물과, 바인더, 용매 등을 포함할 수 있다. 바인더로는 메틸 셀룰로오스(methyl cellulose). 에틸 셀룰로오스(ethyl cellulose) 등과 같은 셀룰로오스 계열을 사용할 수 있다. 용매로는 에틸렌글리콜디에틸에테르(ethylenglycoldiethyl ether), 에틸렌글리콜부틸 에테르(ethylenglycolbutyl ether) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 바인더, 용매 등으로 다른 물질을 사용할 수 있음은 물론이다. The paste for forming the first impurity layer 342 may be various known compositions including the first conductivity type impurities. For example, the paste for forming the first impurity layer 342 may include a first conductivity type impurity, a binder, a solvent, and the like. As a binder, methyl cellulose. Cellulose series such as ethyl cellulose can be used. Ethylene glycol diethyl ether (ethylenglycoldiethyl ether), ethylene glycol butyl ether (ethylenglycolbutyl ether) and the like can be used as the solvent. However, the present invention is not limited thereto, and other materials may be used as a binder, a solvent, or the like.

일 예로, 제1 불순물층(342)을 형성하기 위한 페이스트는 스크린 프린팅, 잉크젯 프린팅과 같은 인쇄(즉, 직접 인쇄), 디스펜싱 등의 방법에 의하여 도포될 수 있다. 이에 의하여 제1 불순물층(342)을 패터닝하는 공정이 요구되지 않으므로 패터닝과 관련된 공정을 모두 생략할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 증착 등의 다양한 방법에 의하여 제1 불순물층(342)을 형성할 수도 있다. For example, the paste for forming the first impurity layer 342 may be applied by a method such as screen printing, printing such as inkjet printing (ie, direct printing), or dispensing. Accordingly, since the process of patterning the first impurity layer 342 is not required, all the processes related to the patterning can be omitted. This can simplify the manufacturing process. However, the present invention is not limited thereto, and the first impurity layer 342 may be formed by various methods such as deposition.

이어서, 도 4e에 도시한 바와 같이, 제1 불순물층(342)과 이의 주변부의 상기 반도체층(30)을 덮으면서 배리어 부재(362)를 형성한다. 이러한 배리어 부재(362)는 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질 또는 절연 물질 포함하는 층으로 구성될 수 있다. 이때, 배리어 부재(362) 형성용 페이스트를 제1 불순물층(342)과 이의 주변부의 상기 반도체층(30)을 덮는 형상(또는 패턴)을 가지는 상태로 반도체층(30) 및 제1 불순물층(342) 상에 도포하여 형성할 수 있다. Subsequently, as shown in FIG. 4E, the barrier member 362 is formed while covering the first impurity layer 342 and the semiconductor layer 30 at its periphery. The barrier member 362 may be formed of a layer including an undoped material or an insulating material that does not include the first and second conductivity type impurities. In this case, the semiconductor layer 30 and the first impurity layer (with the shape for forming the barrier member 362 covering the first impurity layer 342 and the semiconductor layer 30 in the peripheral portion thereof) are formed. 342 may be applied to form.

배리어 부재(362) 형성용 페이스트는, 쉽게 도포될 수 있는 알려진 다양한 조성물일 수 있다. 일예로, 배리어 부재(362) 형성용 페이스트는, 세라믹 입자, 바인더, 용매 등을 포함할 수 있다. 세라믹 입자로는 실리콘 산화물, 티타늄 산화물 등과 같은 금속 산화물을 사용할 수 있다. 이에 의하여 구조적 및 화학적 안정성이 우수한 배리어 부재(362)를 형성할 수 있다. 바인더 및 용매로는 제1 불순물층(342) 형성용 페이스트에 사용되는 바인더 및 용매를 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다른 물질을 사용할 수 있고 배리어 부재(362)를 증착 등의 다양한 방법에 의하여 형성할 수 있다. The paste for forming the barrier member 362 may be various known compositions that can be easily applied. For example, the paste for forming the barrier member 362 may include ceramic particles, a binder, a solvent, and the like. As the ceramic particles, metal oxides such as silicon oxide and titanium oxide may be used. As a result, the barrier member 362 having excellent structural and chemical stability can be formed. As the binder and the solvent, a binder and a solvent used for the paste for forming the first impurity layer 342 may be used. However, the present invention is not limited thereto, and other materials may be used, and the barrier member 362 may be formed by various methods such as deposition.

배리어 부재(362)는 제1 불순물층(342)과 제2 불순물층(322)이 반도체층(30) 위에서 서로 접촉하지 못하도록 하여 제1 및 제2 불순물층(342, 322)에 포함된 제1 및 제2 도전형 불순물이 해당 부분에서 반도체 기판(10)으로 확산되지 못하도록 한다. 이에 의하여 배리어 부재(362)가 형성된 부분에 대응하는 반도체층(30)은 도핑이 되지 않아 배리어 영역(36)을 구성하게 된다. The barrier member 362 may prevent the first impurity layer 342 and the second impurity layer 322 from contacting each other on the semiconductor layer 30, and thus may include the first and second impurity layers 342 and 322. And preventing the second conductivity type impurities from diffusing into the semiconductor substrate 10 in the corresponding portion. As a result, the semiconductor layer 30 corresponding to the portion where the barrier member 362 is formed is not doped to form the barrier region 36.

이어서, 도 4f에 도시한 바와 같이, 배리어 부재(362) 및 반도체층(30) 위에 제2 불순물층(322)을 형성한다. 제2 불순물층(322)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있다. 제2 불순물층(322)은 배리어 부재(362) 및 반도체층(30)을 덮으면서 전체적으로 형성될 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다. Next, as shown in FIG. 4F, a second impurity layer 322 is formed over the barrier member 362 and the semiconductor layer 30. The second impurity layer 322 may be various layers including second conductivity type impurities. The second impurity layer 322 may be entirely formed while covering the barrier member 362 and the semiconductor layer 30. This can simplify the manufacturing process.

이때, 제2 불순물층(322)은 페이스트 등의 인쇄, 디스펜싱 등에 의하여 형성될 수도 있다. 또는, 제2 불순물층(322)이 증착 등과 같은 방법에 의하여 형성되는 보론 실리케이트 유리(BSG)층을 포함할 수 있고, 일 예로, 제2 불순물층(322)이 보론 실리케이트 유리층과 언도프트 실리케이트 유리층의 적층 구조를 가질 수 있다. 제2 불순물층(322)을 제1 불순물층(342)과 유사하게 인쇄, 디스펜싱 등에 의하여 형성할 경우에는 제조 공정을 단순화할 수 있다. 제2 불순물층(322)이 증착 등에 의하여 형성된 보론 실케이트 유리층으로 형성되면, 인쇄 등에 의하여 제2 불순물층(322)을 형성할 때 기존 형성된 제1 불순물층(342)이 손상되는 등의 문제를 원천적으로 방지할 수 있다. 제2 불순물층(322)을 보론 실리케이트 유리층과 언도프트 실리케이트 유리층으로 형성하면, 증착 장비 내에서의 조건을 변경하는 것에 의하여 하나의 증착 장비 내에서 보론 실리케이트 유리층과 언도프트 실리케이트 유리층을 연속적으로 형성할 수 있다. 이렇게 형성된 언도프트 실리케이트 유리층은 외부 확산 방지막으로 작용하여 열처리 시 제1 및 제2 도전형 불순물의 확산 효율을 향상할 수 있다. In this case, the second impurity layer 322 may be formed by printing, dispensing, or the like of a paste. Alternatively, the second impurity layer 322 may include a boron silicate glass (BSG) layer formed by a method such as deposition. For example, the second impurity layer 322 may include a boron silicate glass layer and an undoped silicate. It may have a laminated structure of the glass layer. When the second impurity layer 322 is formed by printing, dispensing, etc. similarly to the first impurity layer 342, the manufacturing process can be simplified. If the second impurity layer 322 is formed of a boron silicate glass layer formed by vapor deposition or the like, the existing impurity layer 342 may be damaged when the second impurity layer 322 is formed by printing or the like. Can be prevented at the source. When the second impurity layer 322 is formed of the boron silicate glass layer and the undoped silicate glass layer, the boron silicate glass layer and the undoped silicate glass layer are changed in one deposition apparatus by changing the conditions in the deposition apparatus. It can form continuously. The undoped silicate glass layer thus formed may act as an external diffusion barrier to improve diffusion efficiency of the first and second conductivity type impurities during heat treatment.

이어서, 도 4g에 도시한 바와 같이, 열처리에 의하여 제1 불순물층(342) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 후면 전계 영역(34)을 형성하고, 제2 불순물층(322) 내의 제2 도전형 불순물을 반도체층(30) 및 반도체 기판(10)에 확산시켜 에미터 영역(32)을 형성한다. 이를 좀더 상세하게 설명한다. Subsequently, as shown in FIG. 4G, the first conductivity type impurities in the first impurity layer 342 are diffused into the semiconductor layer 30 by heat treatment to form the back surface field region 34, and the second impurity layer ( The second conductivity type impurities in the 322 are diffused into the semiconductor layer 30 and the semiconductor substrate 10 to form the emitter region 32. This is explained in more detail.

일 예로, 제1 도전형 불순물로 5족 원소인 인(P)을 사용하고, 제2 도전형 불순물로 3족 원소인 보론(B)을 사용한다. 보론은 반도체층(30)에 확산되어 에미터 영역(32)의 제2 부분(32b)을 형성한다. 제2 부분(32b) 내의 보론은 산화물 등으로 구성된 터널링층(20)의 내부로 확산하려는 경향이 크기 때문에 터널링층(20) 내의 보론 함량이 커진다. 그러면, 반도체 기판(10)과 터널링층(20) 사이의 농도 차이에 의하여 보론이 반도체 기판(10) 내부로 확산하여 에미터 영역(32)의 제1 부분(32a)을 형성한다. 이에 의하여 제1 부분(32a) 내의 제2 도전형 불순물과 제2 부분(32b) 내의 제2 도전형 불순물이 서로 동일한 보론으로 구성될 수 있다. 반면, 인은 산화물 등으로 확산하려는 경향이 작으므로 반도체층(30) 내부로 확산하여 반도체층(30)에 후면 전계 영역(34)의 제2 부분(34b)을 형성한다. 즉, 본 실시예에서는 도전형 불순물로 사용되는 보론과 인의 특성을 이용하여 제1 부분(32a)과 제2 부분(32b)을 구비하는 에미터 영역(32)을 쉽게 형성할 수 있다. 따라서 본 실시예에서는 제1 부분(32a)과 제2 부분(32b)을 포함하는 에미터 영역(32)을 형성하기 위한 별도의 공정을 추가하지 않아도 되므로 제조 공정을 단순화할 수 있다. For example, phosphorus (P), a Group 5 element, is used as the first conductivity type impurity, and boron (B), a Group 3 element, is used as the second conductivity type impurity. Boron diffuses into the semiconductor layer 30 to form the second portion 32b of the emitter region 32. Since the boron in the second portion 32b tends to diffuse into the tunneling layer 20 made of oxide or the like, the boron content in the tunneling layer 20 becomes large. Then, due to the difference in concentration between the semiconductor substrate 10 and the tunneling layer 20, boron diffuses into the semiconductor substrate 10 to form the first portion 32a of the emitter region 32. As a result, the second conductivity type impurities in the first portion 32a and the second conductivity type impurities in the second portion 32b may be formed of the same boron. On the other hand, since phosphorus has a small tendency to diffuse into an oxide or the like, it diffuses into the semiconductor layer 30 to form the second portion 34b of the back surface region 34 in the semiconductor layer 30. That is, in the present embodiment, the emitter region 32 having the first portion 32a and the second portion 32b can be easily formed using the characteristics of boron and phosphorus used as conductive impurities. Therefore, in this embodiment, a separate process for forming the emitter region 32 including the first portion 32a and the second portion 32b does not need to be added, thereby simplifying the manufacturing process.

배리어 부재(362)과 인접하여 후면 전계 영역(34)과 에미터 영역(32) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 후면 전계 영역(34)과 에미터 영역(32) 사이에 위치하여 후면 전계 영역(34)과 에미터 영역(32)이 이격하면서 위치하게 된다. Since the doping is not performed on the portion adjacent to the barrier member 362 between the rear electric field region 34 and the emitter region 32, the semiconductor layer 30 remains to form the barrier region 36. Accordingly, the barrier region 36 is positioned between the rear electric field region 34 and the emitter region 32 such that the rear electric field region 34 and the emitter region 32 are spaced apart from each other.

그리고 제1 불순물층(342), 배리어 부재(362) 및 제2 불순물층(322)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 불순물층(342), 배리어 부재(362) 및 제2 불순물층(322)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.The first impurity layer 342, the barrier member 362 and the second impurity layer 322 are removed. As the removal method, various known methods may be applied. For example, the first impurity layer 342, the barrier member 362 and the second impurity layer 322 may be immersed in diluted hydrofluoric acid (diluted HF) and then immersed in water. Can be removed by washing. However, the present invention is not limited thereto.

이어서, 도 4h에 도시한 바와 같이, 도전형 영역(32, 34)과 배리어 영역(36)의 위에 절연층(40)을 형성한다. 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Subsequently, as shown in FIG. 4H, the insulating layer 40 is formed over the conductive regions 32 and 34 and the barrier region 36. The insulating layer 40 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 4i에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 전계 영역(120) 및 반사 방지막(50)을 형성한다. Subsequently, as shown in FIG. 4I, the front surface electric field region 120 and the anti-reflection film 50 are formed on the entire surface of the semiconductor substrate 10.

전면 전계 영역(120)은 제1 도전형 불순물을 도핑하여 형성될 수 있다. 일례로, 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 제1 도전형 불순물을 반도체 기판(10)에 도핑하여 전면 전계 영역(120)을 형성할 수 있다.The front electric field region 120 may be formed by doping the first conductivity type impurities. For example, the front surface field region 120 may be formed by doping the first conductive dopant to the semiconductor substrate 10 by various methods such as an ion implantation method and a thermal diffusion method.

반사 방지막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.The anti-reflection film 50 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 4j에 도시한 바와 같이 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 절연층(40)에 개구부(402, 404)를 형성하고, 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. Subsequently, as illustrated in FIG. 4J, first and second electrodes 42 and 44 electrically connected to the conductive regions 32 and 34 are formed. In this case, for example, the openings 402 and 404 are formed in the insulating layer 40, and the first and second electrodes 42 and 44 are formed in the openings 402 and 404 by various methods such as plating and vapor deposition. Can be formed.

다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(402, 404)가 형성되므로, 별도로 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다. In another embodiment, the first and second electrode forming pastes are applied to the insulating layer 40 by screen printing, respectively, and then fire-fired or laser firing contact, or the like, as described above. It is also possible to form the first and second electrodes 42 and 44 in the shape. In this case, since the openings 402 and 404 are formed when the first and second electrodes 42 and 44 are formed, a step of forming the openings 402 and 404 need not be added.

본 실시예에 따르면 반도체층(30)을 형성한 다음에 이 일부에 불순물을 도핑하는 단순한 공정에 의하여 도전형 영역(32, 34)과 배리어 영역(36)을 함께 형성할 수 있어 태양 전지(100)의 제조 방법을 단순화하여 생산성을 향상할 수 있다. 특히, 제1 불순물층(342) 및 배리어 부재(362)을 복수의 부분을 가지도록 형성한 다음 제2 불순물층(322)을 전면으로 형성한 것에 의하여, 패터닝의 횟수를 최소화하면서 원하는 형상의 도전형 영역(32, 34)과 배리어 영역(36)을 함께 형성할 수 있다. 이에 따라 생산성을 크게 향상할 수 있다. According to the present exemplary embodiment, the conductive regions 32 and 34 and the barrier region 36 may be formed together by a simple process of forming a semiconductor layer 30 and then doping impurities therein to form a solar cell 100. Productivity can be improved by simplifying the manufacturing method of In particular, the first impurity layer 342 and the barrier member 362 are formed to have a plurality of portions, and then the second impurity layer 322 is formed on the entire surface, thereby minimizing the number of patterning, and thus, conducting a desired shape. The mold regions 32 and 34 and the barrier region 36 may be formed together. Thereby, productivity can be improved significantly.

본 실시예와 달리, 제1 및 제2 도전형 영역 사이를 식각하여 제1 및 제2 도전형 영역을 이격하는 경우에는, 반도체 기판 일부가 식각되어 외부로 노출된다. 그러면, 반도체 기판의 손상이 발생되어 태양 전지의 특성을 저하시킬 수 있고, 이를 방지하기 위해서는 반도체 기판이 외부로 노출된 부분에 별도의 패시베이션층을 형성하여야 한다. 결과적으로 태양 전지의 품질이 저하되고 생산성이 저하될 수 있다. Unlike the present embodiment, when the first and second conductive regions are separated by etching between the first and second conductive regions, a portion of the semiconductor substrate is etched and exposed to the outside. Then, damage to the semiconductor substrate may occur to deteriorate the characteristics of the solar cell, and in order to prevent this, a separate passivation layer should be formed on a portion of the semiconductor substrate exposed to the outside. As a result, the quality of the solar cell may be lowered and productivity may be lowered.

상술한 실시예에서는 터널링층(20), 도전형 영역(32, 34), 배리어 영역(36), 절연층(40)을 형성한 다음, 전면 전계 영역(120) 및 반사 방지막(50)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 도전형 영역(32, 34), 배리어 영역(36), 절연층(40), 전면 전계 영역(120), 반사 방지막(50), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다. In the above-described embodiment, the tunneling layer 20, the conductive regions 32 and 34, the barrier region 36, and the insulating layer 40 are formed, and then the front electric field region 120 and the anti-reflection film 50 are formed. Then, the formation of the first and second electrodes 42 and 44 is illustrated. However, the present invention is not limited thereto. Accordingly, the tunneling layer 20, the conductive regions 32 and 34, the barrier region 36, the insulating layer 40, the front electric field region 120, the antireflection film 50, and the first and second electrodes ( The order of formation of 42 and 44 may be variously modified.

그리고 상술한 실시예에서는 제1 불순물층(342)을 형성한 다음 배리어 부재(362) 및 제2 불순물층(322)을 차례로 형성하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 불순물층(322)을 먼저 형성한 후에 배리어 부재(362) 및 제1 불순물층(342)을 차례로 형성하는 것도 가능하다. 이 외에도 다양한 변형이 가능하다.In the above-described embodiment, the first impurity layer 342 is formed and then the barrier member 362 and the second impurity layer 322 are sequentially formed, but the present invention is not limited thereto. In other words, the barrier member 362 and the first impurity layer 342 may be sequentially formed after the second impurity layer 322 is first formed. Many other variations are possible.

그리고 상술한 실시예에서는 에미터 영역(32)의 제2 부분(32b) 내의 제2 도전형 불순물을 확산하여 제1 부분(32a)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 부분(32a)을 별도의 공정(이온 주입법, 열 확산법, 레이저 도핑법 등)에 의하여 형성하는 것도 가능하다. 그리고 상술한 설명에서는 에미터 영역(32)이 p형을 가지고 후면 전계 영역(34)이 n형을 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터 영역(32)이 n형을 가지고 후면 전계 영역(34)이 p형을 가질 수 있다.
In the above-described embodiment, the second conductive type impurities in the second portion 32b of the emitter region 32 are diffused to form the first portion 32a. However, the present invention is not limited thereto, and the first portion 32a may be formed by another process (ion implantation method, thermal diffusion method, laser doping method, or the like). In the above description, the emitter region 32 has a p-type and the rear electric field region 34 has an n-type, but the present invention is not limited thereto. Thus, emitter region 32 may have n-type and rear field region 34 may have p-type.

이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.Hereinafter, a solar cell and a manufacturing method thereof according to other embodiments of the present invention will be described in detail. Parts that are the same or extremely similar to the above description will be omitted in detail and only different parts will be described in detail.

도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다. 5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 5를 참조하면, 본 실시예의 태양 전지(100)에서는, 후면 전계 영역(34)이 터널링층(20)을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다. 후면 전계 영역(34)은 터널링층(20)을 사이에 두고 위치하는 제1 부분(34a) 및 제2 부분(34b)을 포함한다. 이에 따르면, 후면 전계 영역(34)은, 반도체 기판(10)에 상대적으로 낮은 도핑 농도를 가지는 제1 부분(34a)과, 터널링층(20) 위에 제1 부분(34a)에 대응하는 위치에서 제1 부분(34a)보다 높은 도핑 농도를 가지는 제2 부분(34b)을 포함한다. 그러면, 제1 부분(34a)의 낮은 도핑 농도에 의하여 재결합을 효과적으로 방지하면서도 제2 부분(34b)에 의하여 제2 전극(44)과의 접촉 저항을 효과적으로 저감할 수 있다. Referring to FIG. 5, in the solar cell 100 of the present embodiment, the rear electric field region 34 may include a plurality of portions positioned with the tunneling layer 20 interposed therebetween. The back field region 34 includes a first portion 34a and a second portion 34b positioned with the tunneling layer 20 interposed therebetween. Accordingly, the back surface field region 34 is formed at a position corresponding to the first portion 34a having a low doping concentration relatively to the semiconductor substrate 10 and the first portion 34a on the tunneling layer 20. A second portion 34b having a higher doping concentration than one portion 34a. Then, while the recombination is effectively prevented by the low doping concentration of the first portion 34a, the contact resistance with the second electrode 44 can be effectively reduced by the second portion 34b.

후면 전계 영역(34)의 제1 및 제2 부분(34a, 34b)의 도핑 농도, 두께 등은 도 1을 참조하여 설명한 실시예의 에미터 영역(32)의 제1 및 제2 부분(32a, 32b)의 도핑 농도, 두께 등과 각기 동일 또는 유사하므로, 이에 대한 구체적인 설명은 생략한다. Doping concentrations, thicknesses, and the like of the first and second portions 34a and 34b of the back surface field region 34 may be determined by the first and second portions 32a and 32b of the emitter region 32 of the embodiment described with reference to FIG. 1. Doping concentration, thickness, and the like, respectively, are the same or similar, detailed description thereof will be omitted.

이러한 구조의 태양 전지(100)는, 제1 부분(34a)에 해당하는 부분을 낮은 도핑 농도로 도핑하여 도핑 영역을 형성하는 공정을 추가하는 것에 의하여 제조될 수 있다. 또는, 제2 불순물층(도 4f의 참조부호 322, 이하 동일)을 형성한 다음 열처리하는 공정의 온도 등을 조절하여 제2 불순물층(322) 내의 인을 터널링층(20)을 통하여 반도체 기판(10)에 확산시켜 제1 부분(34a)을 추가로 형성하는 것도 가능하다. 그 외의 다양한 방법에 의하여 상술한 구조의 태양 전지(100)를 제조할 수 있다. The solar cell 100 having such a structure may be manufactured by adding a process of forming a doped region by doping a portion corresponding to the first portion 34a at a low doping concentration. Alternatively, phosphorus in the second impurity layer 322 may be formed through the tunneling layer 20 by controlling the temperature of the process of forming the second impurity layer (reference numeral 322 of FIG. 4F and the same below) and then performing heat treatment. It is also possible to further form the first portion 34a by diffusing into 10). The solar cell 100 having the above-described structure can be manufactured by various other methods.

본 실시예에서 에미터 영역(32)은 터널링층(20) 사이에 두고 위치하는 제1 부분(32a)과 제2 부분(32b)을 포함할 수 있다. 이에 대해서는 이미 설명하였으므로 상세한 설명을 생략한다. In the present embodiment, the emitter region 32 may include a first portion 32a and a second portion 32b positioned between the tunneling layer 20. Since this has already been described, a detailed description thereof will be omitted.

도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 6을 참조하면, 본 실시예에서는 후면 전계 영역(34)이 터널링층(20)을 사이에 두고 위치하는 제1 부분(34a) 및 제2 부분(34b)을 포함하고, 에미터 영역(32)이 터널링층(20) 위에 위치하는 제2 부분(32b)만을 포함한다. 일 예로, 후면 전계 영역(34)이 p형을 가지고, 에미터 영역(32)이 n형을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것이 아니다. 따라서, 후면 전계 영역(34)이 n형을 가지고, 에미터 영역(32)이 p형을 가질 수 있다. 이와 같이 본 발명에 따르면 에미터 영역(32) 및 후면 전계 영역(34) 중 적어도 어느 하나가 터널링층(20)을 사이에 두고 위치한 복수의 부분을 포함하면 족하다. Referring to FIG. 6, in the present embodiment, the back field region 34 includes a first portion 34a and a second portion 34b positioned with the tunneling layer 20 interposed therebetween, and the emitter region 32. ) Includes only the second portion 32b overlying the tunneling layer 20. For example, the rear electric field region 34 may have a p-type, and the emitter region 32 may have an n-type. However, the present invention is not limited thereto. Thus, the back field region 34 may have an n-type, and the emitter region 32 may have a p-type. As such, according to the present invention, at least one of the emitter region 32 and the rear electric field region 34 may include a plurality of portions positioned with the tunneling layer 20 interposed therebetween.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 7 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에서는 에미터 영역(32)이 터널링층(20)을 사이에 두고 위치하는 제1 부분(32a) 및 제2 부분(32b)을 포함하고, 후면 전계 영역(34)이 터널링층(20)을 사이에 두고 위치하는 제1 부분(34a) 및 제2 부분(34b)을 포함한다. 그리고 도전형 영역(32, 34)의 제1 부분(32a, 34a) 사이에는 배리어 영역(36a)이 형성될 수 있다. Referring to FIG. 7, in this embodiment, the emitter region 32 includes a first portion 32a and a second portion 32b positioned with the tunneling layer 20 interposed therebetween, and the back field region 34 ) Includes a first portion 34a and a second portion 34b positioned with the tunneling layer 20 interposed therebetween. In addition, a barrier region 36a may be formed between the first portions 32a and 34a of the conductive regions 32 and 34.

본 실시예에서는 도전형 영역(32, 34)의 제1 부분(32a, 34a)이 반도체 기판(10) 위에 형성된 비정질, 다결정 및 미세 결정 반도체층(일 예로, 실리콘층) 등에 도전형 불순물이 도핑되어 형성될 수 있다. 이때, 도전형 불순물은 제1 부분(32a, 34a)을 구성하는 반도체층의 증착과 동시에 증착될 수 있으며, 제1 부분(32a, 34a)을 구성하는 반도체층의 증착 후에 도핑될 수도 있다.In the present exemplary embodiment, conductive impurities are doped in an amorphous, polycrystalline and microcrystalline semiconductor layer (eg, a silicon layer) formed on the semiconductor substrate 10 with the first portions 32a and 34a of the conductive regions 32 and 34 formed on the semiconductor substrate 10. Can be formed. In this case, the conductive impurities may be deposited at the same time as the deposition of the semiconductor layers constituting the first portions 32a and 34a and may be doped after the deposition of the semiconductor layers constituting the first portions 32a and 34a.

제1 부분(32a, 34a)과 배리어 영역(36a)이 동일한 반도체층 상에 형성될 수 있다. 제1 부분(32a, 34a) 및 배리어 영역(36a)의 제조 방법으로는 제2 부분(32b, 34b) 및 배리어 영역(36)의 제조 방법에 적용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(32a, 34a)이 서로 다른 공정 등에 의하여 형성되는 것도 가능하다. 그리고 에미터 영역(32)의 제1 부분(32a) 및 후면 전계 영역(34)의 제1 부분(34a) 중 하나만 형성되는 것도 가능하다. The first portions 32a and 34a and the barrier region 36a may be formed on the same semiconductor layer. The method of manufacturing the first portions 32a and 34a and the barrier region 36a may be applied to the method of manufacturing the second portions 32b and 34b and the barrier region 36. However, the present invention is not limited thereto, and the first portions 32a and 34a may be formed by different processes. In addition, only one of the first portion 32a of the emitter region 32 and the first portion 34a of the rear field region 34 may be formed.

도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 8 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 8을 참조하면, 본 실시예에서는 에미터 영역(32)의 제2 부분(32b)과 후면 전계 영역(34)의 제2 부분(34b) 사이에 배리어 영역(36)을 형성하지 않는다. 그러면, 제1 부분(32b, 34b)의 면적을 최대화하여 태양 전지(100)의 효율을 최대화할 수 있다. Referring to FIG. 8, in the present embodiment, the barrier region 36 is not formed between the second portion 32b of the emitter region 32 and the second portion 34b of the back surface region 34. Then, the area of the first portions 32b and 34b may be maximized to maximize the efficiency of the solar cell 100.

도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 9 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 9를 참조하면, 본 실시예에 따른 태양 전지에서는 반도체 기판(10)에 별도의 전면 전계 영역(도 1의 참조부호 120, 이하 동일)이 형성되지 않는다. 대신, 반도체 기판(10)의 베이스 영역(110)에 접촉하며 고정 전하(fixed charge)를 가지는 전계 효과 형성층(52)이 형성된다. 이러한 전계 효과 형성층(52)은 전면 전계 영역(112)과 같이 일정한 전계 효과를 발생시켜 표면 재결합을 방지할 수 있도록 한다. 이러한 전계 효과 형성층(52)은 음전하를 가지는 알루미늄 산화물, 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등으로 구성될 수 있다. 도면에 별도로 도시하지는 않았지만 전계 효과 형성층(52) 위에 별도의 반사 방지막(도 1의 참조부호 50)이 더 형성될 수 있다. Referring to FIG. 9, in the solar cell according to the present exemplary embodiment, a separate front field region (refer to reference numeral 120 of FIG. 1) is not formed on the semiconductor substrate 10. Instead, a field effect forming layer 52 is formed in contact with the base region 110 of the semiconductor substrate 10 and having a fixed charge. The field effect forming layer 52 may generate a constant field effect like the front field region 112 to prevent surface recombination. The field effect forming layer 52 may be made of aluminum oxide having a negative charge, silicon oxide having a positive charge, silicon nitride, or the like. Although not separately illustrated in the drawing, a separate anti-reflection film (reference numeral 50 of FIG. 1) may be further formed on the field effect forming layer 52.

이와 같이 본 실시예에서는 반도체 기판(10)이 전면 전계 영역(120)을 형성하지 않는다. 이에 의하여 전면 전계 영역(120)을 형성하기 위한 공정을 제거하여 공정을 단순화할 수 있다. 전면 전계 영역(120)을 형성하기 위하여 도핑을 할 때 반도체 기판(10)에 손상이 발생하여 태양 전지(100)의 특성이 저하되는 것을 방지할 수 있다. As described above, in the present embodiment, the semiconductor substrate 10 does not form the front electric field region 120. As a result, the process for forming the front electric field region 120 may be removed to simplify the process. When doping to form the front electric field region 120, damage may occur to the semiconductor substrate 10 to prevent deterioration of characteristics of the solar cell 100.

여기서, 전계 효과 형성층(52)의 고정 전하의 양은, 일례로, 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 일 수 있다. 이러한 고정 전하의 양은 도핑 영역을 구비하지 않는 반도체 기판(10)에 전계 효과를 발생시킬 수 있는 양이다. 전계 효과를 좀더 고려하면, 고정 전하의 양이 1 X 1012 개/cm2 내지 1 X 1013 개/cm2일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 고정 전하의 양이 변화될 수 있음은 물론이다. Herein, the amount of the fixed charge of the field effect forming layer 52 may be, for example, 1 × 10 12 pieces / cm 2 to 9 × 10 13 pieces / cm 2 . The amount of such fixed charge is an amount that can cause an electric field effect on the semiconductor substrate 10 having no doped region. Further considering the electric field effect, the amount of fixed charge may be 1 X 10 12 pcs / cm 2 to 1 X 10 13 pcs / cm 2 . However, the present invention is not limited thereto, and the amount of fixed charge may be changed.

이때, 도핑 영역이 형성되지 않은 베이스 영역(110)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 이에 따라 전계 효과 형성층(52)에 인접한 부분에서 반도체 기판(10)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 그러나 이러한 비저항은 인(P)을 불순물로 사용하는 n형 베이스 영역(110)을 포함하는 반도체 기판(10)의 경우를 예시로 한 것인바, 도전형, 불순물의 종류 등에 따라 달라질 수 있다.In this case, the resistivity of the base region 110 in which the doped region is not formed may be 0.5 ohm · cm to 20 ohm · cm (for example, 1 ohm · cm to 15 ohm · cm). As a result, the resistivity of the semiconductor substrate 10 in a portion adjacent to the field effect forming layer 52 may be 0.5 ohm · cm to 20 ohm · cm (for example, 1 ohm · cm to 15 ohm · cm). However, the specific resistance is exemplified in the case of the semiconductor substrate 10 including the n-type base region 110 using phosphorus (P) as an impurity, and may vary depending on the conductivity type and the type of impurities.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. In addition, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
10: 반도체 기판
20: 터널링층
32: 에미터 영역
34: 후면 전계 영역
42: 제1 전극
44: 제2 전극100: solar cell
10: semiconductor substrate
20: tunneling layer
32: emitter area
34: Rear field area
42: first electrode
44: second electrode

Claims (20)

반도체 기판;
상기 반도체 기판 위에 형성되는 터널링층;
상기 터널링층 상에 형성된 다결정 실리콘층;
상기 다결정 실리콘층은 제1 도전형 영역, 상기 제1 도전형 영역과 반대되는 도전형의 제2 도전형 영역 및 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치하는 진성 다결정 실리콘인 배리어 영역으 포함하고,
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하며,
상기 제1 도전형 영역은 상기 반도체 기판의 내부 또는 상기 반도체 기판 위에 위치하는 제1 부분 및 상기 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함하고,
상기 제2 도전형 영역은 상기 반도체 기판의 내부 또는 상기 반도체 기판 위에 위치하는 제1 부분 및 상기 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함하며,
상기 제1 도전형 영역 및 상기 제2 도전형 영역 각각에서 상기 제1 부분의 도핑 농도 보다 상기 제2 부분의 도핑 농도가 큰 태양 전지. Semiconductor substrates;
A tunneling layer formed on the semiconductor substrate;
A polycrystalline silicon layer formed on the tunneling layer;
The polycrystalline silicon layer is a first conductivity type region, a second conductivity type region opposite to the first conductivity type region, and intrinsic polycrystalline silicon positioned between the first conductivity type region and the second conductivity type region. A barrier region,
A first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region,
The first conductivity type region includes a first portion located inside or on the semiconductor substrate and a second portion located between the tunneling layer and the first electrode.
The second conductivity type region includes a first portion located inside or on the semiconductor substrate, and a second portion located between the tunneling layer and the first electrode.
And a doping concentration of the second portion is greater than a doping concentration of the first portion in each of the first conductive type region and the second conductive type region. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높은 태양 전지. The method of claim 1,
And a doping concentration in the second portion adjacent to the first electrode is higher than a doping concentration in the region of the second portion adjacent to the tunneling layer. 제1항에 있어서,
상기 제1 부분의 도핑 농도에 대한 상기 제2 부분의 도핑 농도 비율이 5배 내지 106배인 태양 전지.The method of claim 1,
And a doping concentration ratio of the second portion to a doping concentration of the first portion is 5 to 10 6 times. 제1항에 있어서,
상기 제1 부분과 상기 제2 부분의 두께가 서로 다른 태양 전지. The method of claim 1,
The solar cell having a different thickness of the first portion and the second portion. 제7항에 있어서,
상기 제1 부분보다 상기 제2 부분이 두꺼운 태양 전지. The method of claim 7, wherein
The solar cell of which the second portion is thicker than the first portion. 제1항에 있어서,
상기 제1 부분 및 상기 제2 부분보다 상기 터널링층이 얇은 태양 전지. The method of claim 1,
And said tunneling layer is thinner than said first portion and said second portion. 제1항에 있어서,
상기 제1 부분의 두께가 5nm 내지 500nm이고,
상기 제2 부분과 상기 제1 전극의 접촉 저항이 10-7/Ωcm 내지 10-2/Ωcm인 태양 전지. The method of claim 1,
The thickness of the first portion is 5 nm to 500 nm,
The solar cell has a contact resistance of the second portion and the first electrode of 10 −7 / Ωcm to 10 −2 / Ωcm. 제1항에 있어서,
상기 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함하는 태양 전지. The method of claim 1,
And the tunneling layer comprises at least one of silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, and intrinsic polycrystalline silicon. 제1항에 있어서,
상기 제1 부분이 단결정, 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되는 태양 전지. The method of claim 1,
And the first portion is formed by doping a conductive impurity into any one of single crystal, amorphous, polycrystalline, and microcrystalline semiconductor. 제1항에 있어서,
상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성되는 태양 전지. The method of claim 1,
And the first portion is formed of a doped region formed by doping a conductive impurity to the semiconductor substrate. 제1항에 있어서,
상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일한 태양 전지. The method of claim 1,
The solar cell of which the material of the conductive impurity of the first part and the material of the conductive impurity of the second part are the same. 제1항에 있어서,
상기 제1 도전형 영역이 p형을 가지는 태양 전지. The method of claim 1,
The solar cell of which the first conductivity type region has a p-type. 제15항에 있어서,
상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함하는 태양 전지. The method of claim 15,
The solar cell of claim 1, wherein the first conductivity type region includes boron (B) as a conductive impurity. 제1항에 있어서,
상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 일면 쪽에 같이 위치하는 태양 전지. The method of claim 1,
And the first and second conductivity-type regions are co-located on one side of the semiconductor substrate. 제17항에 있어서,
상기 제1 도전형이 p형을 가지고,
상기 제2 도전형이 n형을 가지며,
상기 제2 도전형 영역이 상기 터널링층 위에서 상기 제1 도전형 영역의 상기 제2 부분과 동일 평면 상에 위치하는 부분을 포함하는 태양 전지.The method of claim 17,
The first conductivity type has a p-type,
The second conductivity type has an n type,
And the second conductivity type region is located above the tunneling layer and coplanar with the second portion of the first conductivity type region. 제17항에 있어서,
상기 제2 도전형 영역은, 상기 반도체 기판의 내부 또는 상기 반도체 기판 위에 위치하는 제1 부분과, 상기 터널링층과 상기 제2 전극 사이에 위치하는 제2 부분을 포함하는 태양 전지. The method of claim 17,
The second conductivity type region includes a first portion located inside or on the semiconductor substrate, and a second portion located between the tunneling layer and the second electrode. 제17항에 있어서,
상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함하고,
상기 제2 도전형 영역이 도전형 불순물로 인(P)을 포함하는 태양 전지. The method of claim 17,
The first conductivity type region includes boron (B) as a conductive impurity,
The solar cell of claim 2, wherein the second conductivity type region includes phosphorus (P) as a conductive impurity.
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