KR20150029203A - Solar cell - Google Patents

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Abstract

The present invention relates to a solar cell capable of improving electrical connection properties to an electrode while minimizing recombination in a semiconductor substrate. The solar cell according to an embodiment of the present invention comprises: a semiconductor substrate; a first conductivity type region located on a rear surface of the semiconductor substrate; a second conductivity type region located on a front surface of the semiconductor substrate; and an electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region. The first conductivity type region includes a plurality of parts located by placing a first tunneling layer disposed on the rear surface of the semiconductor substrate therebetween.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 도전형 영역의 구조를 개선한 태양 전지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell, and more particularly, to a solar cell improved in the structure of a conductive type region.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize solar cells, it is required to overcome low efficiency, and various layers and electrodes are required to be designed so as to maximize the efficiency of the solar cell.

본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다.The present invention provides a solar cell having high efficiency.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 후면에 위치하는 제1 도전형 영역; 상기 반도체 기판의 전면에 위치하는 제2 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 제1 도전형 영역은, 상기 반도체 기판의 후면 위에 위치하는 제1 터널링층을 사이에 두고 위치하는 복수의 부분을 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate; A first conductive type region located on a rear surface of the semiconductor substrate; A second conductive type region located on the front surface of the semiconductor substrate; And an electrode including a first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region. The first conductive type region includes a plurality of portions located between the first tunneling layer located on the rear surface of the semiconductor substrate.

상기 반도체 기판이 제1 도전형을 가지는 베이스 영역을 포함할 수 있다. 상기 제1 도전형 영역이 상기 제1 도전형과 반대되는 제2 도전형을 가지는 에미터 영역이고, 상기 제2 도전형 영역이 상기 제1 도전형을 가지며 상기 베이스 영역보다 높은 도핑 농도를 가지는 전면 전계 영역일 수 있다. The semiconductor substrate may include a base region having a first conductivity type. Wherein the first conductivity type region is an emitter region having a second conductivity type opposite to the first conductivity type and the second conductivity type region is an emitter region having a doping concentration higher than that of the base region, And may be an electric field region.

상기 제2 도전형 영역은, 상기 반도체 기판의 상기 전면 쪽에 위치하는 도핑 영역으로 구성될 수 있다. The second conductive type region may be a doped region located on the front side of the semiconductor substrate.

상기 제1 도전형 영역이 전체적으로 형성될 수 있다. The first conductive type region may be formed as a whole.

상기 제2 도전형 영역이 전체적으로 형성되거나, 상기 제2 전극에 대응하여 부분적으로 형성될 수 있다. The second conductive type region may be formed entirely or partially formed corresponding to the second electrode.

상기 제1 도전형 영역이 p형을 가질 수 있다. The first conductivity type region may have a p-type.

상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함할 수 있다. The first conductivity type region may include boron (B) as a conductive impurity.

상기 반도체 기판의 전면에서 상기 제2 도전형 영역 위에 위치하는 반사 방지막; 및 상기 반도체 기판의 후면에서 상기 제1 도전형 영역 위에 위치하는 반사막을 더 포함할 수 있다. An anti-reflection film located on the second conductive type region on the front surface of the semiconductor substrate; And a reflective layer disposed on the first conductive type region on the rear surface of the semiconductor substrate.

상기 반도체 기판의 전면보다 상기 반도체 기판의 후면이 작은 표면 거칠기를 가질 수 있다. The rear surface of the semiconductor substrate may have a smaller surface roughness than the front surface of the semiconductor substrate.

상기 제1 도전형 영역은, 상기 반도체 기판의 후면에 가까운 상기 반도체 기판의 부분에 위치하거나 또는 상기 반도체 기판의 후면 위에 위치하는 제1 부분과, 상기 제1 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함할 수 있다. Wherein the first conductive type region comprises a first portion located at a portion of the semiconductor substrate close to the rear surface of the semiconductor substrate or over the rear surface of the semiconductor substrate and a second portion located between the first tunneling layer and the first electrode And a second portion of the second portion.

상기 제1 부분과 상기 제2 부분은 도전형 불순물의 도핑 농도가 서로 다를 수 있다. The first portion and the second portion may have different doping densities of the conductive impurities.

상기 제1 부분의 도핑 농도보다 상기 제2 부분의 도핑 농도가 클 수 있다. The doping concentration of the second portion may be larger than the doping concentration of the first portion.

상기 제1 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높을 수 있다. The doping concentration in the second portion adjacent to the first electrode may be higher than the doping concentration in the region of the second portion adjacent the first tunneling layer.

상기 제1 부분 및 상기 제2 부분보다 상기 제1 터널링층이 얇을 수 있다. The first tunneling layer may be thinner than the first portion and the second portion.

상기 제1 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함할 수 있다. The first tunneling layer may include at least one of silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, and intrinsic polycrystalline silicon.

상기 제1 부분이 단결정, 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. 상기 제2 부분이 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. The first portion may be formed by doping a conductive impurity in any one of single crystal, amorphous, polycrystal, and microcrystalline semiconductor. The second portion may be formed by doping any one of amorphous, polycrystalline, and microcrystalline semiconductor with a conductive impurity.

상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성되고, 상기 제2 부분이 상기 제1 터널링층 위에 위치하는 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. Wherein the first portion is composed of a doped region formed by doping the semiconductor substrate with a conductive impurity, and the second portion is formed on the first tunneling layer by doping any one of amorphous, microcrystalline, and polycrystalline semiconductors with a conductive impurity May be formed by doping.

상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일할 수 있다. The material of the conductive impurity of the first part and the material of the conductive impurity of the second part may be the same.

상기 제1 부분 및 상기 제2 부분이 각기 전체적으로 위치할 수 있다. The first portion and the second portion may each be located entirely.

상기 제1 터널링층이 상기 반도체 기판 위에서 전체적으로 위치할 수 있다. The first tunneling layer may be entirely located on the semiconductor substrate.

본 실시예에 따른 태양 전지에서는, 반도체 기판의 후면에 위치한 도전형 영역이 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하여 반도체 기판 내에서의 재결합을 최소화하면서 전극과의 전기적 연결 특성을 향상할 수 있다. 또한, 또한, 반도체 기판의 전면에 위치한 전면 전계 영역이 도핑 영역으로 구성되어 반도체 기판의 전면에서 발생하는 광의 흡수를 최소화하여 전류 밀도의 감소를 방지할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. In the solar cell according to the present embodiment, the conductive region located on the rear surface of the semiconductor substrate includes a plurality of portions located with the tunneling layer interposed therebetween to improve the electrical connection property with the electrode while minimizing the recombination in the semiconductor substrate can do. In addition, the front electric field region located on the front surface of the semiconductor substrate may be formed as a doped region to minimize the absorption of light generated from the front surface of the semiconductor substrate, thereby preventing a decrease in current density. Thus, the efficiency of the solar cell can be improved.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a plan view of a solar cell according to an embodiment of the present invention.
3A to 3G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
7 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다. Hereinafter, a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 제1 터널링층(52)과, 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 각기 연결되는 전극(42, 44)을 포함한다. 도전형 영역(20, 30)은, 반도체 기판(10)의 후면에 위치하는 제1 도전형 영역(이하 "에미터 영역")(20)과, 반도체 기판(10)의 전면에 위치하는 제2 도전형 영역(이하 "전면 전계 영역")(30)을 포함한다. 그리고 전극(42, 44)은 에미터 영역(20)에 연결되는 제1 전극(42)과 전면 전계 영역(30)에 연결되는 제2 전극(44)을 포함한다. 이때, 에미터 영역(20)은 제1 터널링층(52)을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다. 또한, 패시베이션막(22, 32), 반사막(24), 그리고 반사 방지막(34)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 10, a first tunneling layer 52, conductive regions 20 and 30, conductive regions 20, 30 connected to the electrodes 42, 44, respectively. The conductive type regions 20 and 30 include a first conductive type region 20 (hereinafter referred to as "emitter region") 20 located on the rear surface of the semiconductor substrate 10, (Hereinafter referred to as "front electric field area") 30. The electrodes 42 and 44 include a first electrode 42 connected to the emitter region 20 and a second electrode 44 connected to the front electric field region 30. At this time, the emitter region 20 may include a plurality of portions located via the first tunneling layer 52. Further, it may further include passivation films 22 and 32, a reflection film 24, and an anti-reflection film 34. [ This will be explained in more detail.

반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하여 제1 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 그리고 반도체 기판(10)은 제1 또는 제2 불순물을 고농도로 도핑하여 형성되는 도핑 영역(본 실시예에서는 에미터 영역(20)을 구성하는 제1 부분(20a)과 전면 전계 영역(30))을 구비할 수 있다. 본 실시예에서 도핑 영역은 도전형 영역(20, 30)의 전부 또는 일부를 구성하는 영역인데, 이에 대해서는 추후에 좀더 상세하게 설명한다. The semiconductor substrate 10 may include a base region 110 having a first conductivity type including a first conductivity type impurity at a low doping concentration. The semiconductor substrate 10 has a doped region (the first portion 20a and the front electric field region 30 constituting the emitter region 20 in this embodiment) formed by doping the first or second impurity at a high concentration, . In this embodiment, the doped region is a region constituting all or a part of the conductive type regions 20 and 30, which will be described later in more detail.

이때, 베이스 영역(110)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. At this time, the base region 110 may include, for example, silicon containing a first conductive impurity. As the silicon, monocrystalline silicon may be used, and the first conductivity type impurity may be n-type or p-type, for example. That is, n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb), which are Group 5 elements, can be used as the first conductivity type impurity. Alternatively, a p-type impurity such as boron (B), aluminum (Al), gallium (Ga), or indium (In), which is a Group III element, can be used as the first conductivity type impurity.

이때, 베이스 영역(110)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(110)과 pn 접합을 이루는 에미터 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(10)의 후면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(110) 및 전면 전계 영역(30)이 p형을 가지고 에미터 영역(20)이 n형을 가지는 것도 가능하다. At this time, the base region 110 may be an n-type impurity as the first conductivity type impurity. Then, the emitter region 20 forming the pn junction with the base region 110 has a p-type. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the front side of the semiconductor substrate 10 and are collected by the second electrode 44, and the holes move toward the rear side of the semiconductor substrate 10 1 electrode 42. In this case, Thereby, electric energy is generated. However, the present invention is not limited thereto, and it is also possible that the base region 110 and the front electric field region 30 have a p-type and the emitter region 20 has an n-type.

반도체 기판(10)의 전면 및 후면 중 적어도 하나는 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터 영역(20)에 의하여 형성된 pn 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. At least one of the front surface and the rear surface of the semiconductor substrate 10 may be textured to have irregularities in the form of a pyramid or the like. When the surface roughness of the semiconductor substrate 10 is increased by forming concaves and convexes on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Therefore, the amount of light reaching the pn junction formed by the semiconductor substrate 10 and the emitter region 20 can be increased, and the optical loss can be minimized.

본 실시예에서는 반도체 기판(10)의 전면이 텍스쳐링되는 반면, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 편평한 면을 가져 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가진다. 그러면, 광이 주로 입사되는 반도체 기판(10)의 전면에서는 입사되는 광의 반사율을 낮추고, 반도체 기판(10)의 후면에서는 반도체 기판(10)을 통과하여 후면으로 향하는 광이 효과적으로 반사될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 전면 및 후면에 텍스쳐링이 모두 형성될 수도 있고, 그 외의 다양한 변형이 가능하다. In this embodiment, the front surface of the semiconductor substrate 10 is textured while the rear surface of the semiconductor substrate 10 has a flat surface due to mirror polishing or the like and has a smaller surface roughness than the front surface of the semiconductor substrate 10. In this case, the reflectance of the incident light is reduced at the front surface of the semiconductor substrate 10 on which the light is mainly incident, and the light directed to the rear surface through the semiconductor substrate 10 can be effectively reflected from the rear surface of the semiconductor substrate 10. However, the present invention is not limited thereto, and texturing may be formed on the front and back surfaces of the semiconductor substrate 10, and various other modifications are possible.

반도체 기판(10)의 후면 위에는 제1 터널링층(52)이 형성된다. 제1 터널링층(52)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 제1 터널링층(52)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 제1 터널링층(52)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다. A first tunneling layer 52 is formed on the rear surface of the semiconductor substrate 10. The interface characteristics of the rear surface of the semiconductor substrate 10 can be improved by the first tunneling layer 52 and the generated carriers can be smoothly transferred by the tunneling effect. The first tunneling layer 52 may include various materials through which the carrier can be tunneled. For example, the first tunneling layer 52 may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like. For example, the first tunneling layer 52 may comprise silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, and the like. At this time, the first tunneling layer 52 may be formed entirely on the rear surface of the semiconductor substrate 10. Accordingly, the rear surface of the semiconductor substrate 10 can be entirely passivated, and can be easily formed without additional patterning.

터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(52)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5mm 내지 5mm, 일례로, 1nm 내지 4nm)일 수 있다. 제1 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링층(52)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52)의 두께가 달라질 수 있다. The thickness of the first tunneling layer 52 may be 5 nm or less and may be 0.5 nm to 10 nm (more specifically, 0.5 mm to 5 mm, for example, 1 nm to 4 nm) in order to sufficiently realize the tunneling effect. If the thickness of the first tunneling layer 52 exceeds 10 nm, the tunneling may not occur smoothly, and the solar cell 100 may not operate. If the thickness of the first tunneling layer 52 is less than 0.5 nm, 1 tunneling layer 52, as shown in FIG. In order to further improve the tunneling effect, the thickness of the first tunneling layer 52 may be 0.5 nm to 5 nm (more specifically, 1 nm to 4 nm). However, the present invention is not limited thereto, and the thickness of the first tunneling layer 52 may be varied.

그리고 반도체 기판(10)의 후면 쪽에는 제2 도전형을 가지는 에미터 영역(20)이 위치한다. 앞서 설명한 바와 같이 에미터 영역(20)은 베이스 영역(110)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다. An emitter region 20 having a second conductivity type is located on the rear side of the semiconductor substrate 10. As described above, the emitter region 20 forms a pn junction with the base region 110 and serves to generate carriers by photoelectric conversion. It may also serve to reduce the contact resistance at the portion where the first electrode 42 contacts.

에미터 영역(20)은 제1 터널링층(52)을 사이에 두고 위치하는 복수의 부분을 포함한다. 구체적으로, 본 실시예에서는 에미터 영역(20)이 제1 터널링층(52)을 사이에 두고 위치하는 제1 부분(20a) 및 제2 부분(20b)을 포함한다. 도면 및 설명에서는 에미터 영역(20)의 복수의 부분이 총 두 층으로 이루어진 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 세 층 이상의 복수의 부분을 포함할 수도 있다. 에미터 영역(20)을 좀더 상세하게 설명한다. The emitter region 20 includes a plurality of portions located across the first tunneling layer 52. Specifically, in the present embodiment, the emitter region 20 includes a first portion 20a and a second portion 20b located via the first tunneling layer 52. In the drawings and the description, a plurality of portions of the emitter region 20 are formed of two layers, but the present invention is not limited thereto and may include a plurality of portions of three or more layers. The emitter region 20 will be described in more detail.

에미터 영역(20)의 제1 부분(20a)은 반도체 기판(10)의 후면 쪽에 인접한 반도체 기판(10)의 내부에 형성되거나, 반도체 기판(10) 후면 위에서 반도체 기판(10)에 인접하여 형성될 수 있다. 일 예로, 본 실시예에서 제1 부분(20a)이 반도체 기판(10)에 제2 도전형 불순물이 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 제1 부분(20a)은 제2 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)으로 구성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. The first portion 20a of the emitter region 20 may be formed in the semiconductor substrate 10 adjacent to the rear side of the semiconductor substrate 10 or may be formed adjacent to the semiconductor substrate 10 on the rear side of the semiconductor substrate 10, . For example, in this embodiment, the first portion 20a may be formed of a doped region formed by doping the semiconductor substrate 10 with a second conductive impurity. Accordingly, the first portion 20a may be composed of a single-crystal semiconductor (for example, monocrystalline silicon) doped with the second conductivity type impurity. At this time, the second conductive impurity may be an impurity having a second conductivity type opposite to the base region 110. That is, when the second conductivity type impurity is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) can be used. When the second conductivity type impurity is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

에미터 영역(20)의 제2 부분(20b)은, 제1 부분(20a) 위에 위치한 제1 터널링층(52) 위에서 제1 터널링층(52)과 제1 전극(42) 사이에 위치한다. 제2 부분(20b)은 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 부분(20b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제2 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 그리고 제2 도전형 불순물은 제2 부분(20b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(20b)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다. The second portion 20b of the emitter region 20 is located between the first tunneling layer 52 and the first electrode 42 on the first tunneling layer 52 located above the first portion 20a. The second portion 20b may comprise a semiconductor (e.g., silicon) containing a second conductivity type impurity. The second portion 20b may be formed by doping an amorphous, microcrystalline, or polycrystalline semiconductor, which can be easily manufactured by various methods such as vapor deposition, with a second conductivity type impurity. At this time, the second conductive impurity may be an impurity having a second conductivity type opposite to the base region 110. That is, when the second conductivity type impurity is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) can be used. When the second conductivity type impurity is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. The second conductive impurity may be included when forming the semiconductor layer forming the second portion 20b and may be doped after forming the semiconductor layer constituting the second portion 20b.

제1 부분(20a)과 제2 부분(20b)은 반도체 기판(10)의 후면 쪽에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 제1 부분(20a) 또는 제2 부분(20b)이 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 제1 부분(20a)과 제2 부분(20b)을 전체적으로 형성하는 것에 의하여 pn 접합의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다. The first portion 20a and the second portion 20b may be formed entirely on the rear side of the semiconductor substrate 10. [ Here, the term "formed as a whole" may include not only that all of 100% are formed, but inevitably a portion where the first portion 20a or the second portion 20b is not formed is located at some portion. By forming the first portion 20a and the second portion 20b as a whole, the area of the pn junction can be maximized, and a separate patterning step and the like can be omitted.

제1 부분(20a)은 제2 부분(20b) 내의 제2 도전형 불순물을 반도체 기판(10)의 내부로 확산시켜 형성되는 도핑 영역으로 구성될 수 있다. 이 경우에 제1 부분(20a) 내의 제2 도전형 불순물과 제2 부분(20b) 내의 제2 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 제2 부분(20b)이 제2 도전형 불순물로 보론(B)을 포함할 경우에 제1 부분(20a)도 제2 도전형 불순물로 보론을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)과 제2 부분(20b)을 서로 별개로 형성하는 등 다양한 공정이 가능하다. The first portion 20a may be formed as a doped region formed by diffusing the second conductive impurity in the second portion 20b into the semiconductor substrate 10. In this case, the second conductive type impurity in the first portion 20a and the second conductive type impurity in the second portion 20b include the same material. For example, when the second portion 20b includes boron (B) as the second conductive impurity, the first portion 20a may also include boron as the second conductive impurity. This will be described in more detail later. However, the present invention is not limited thereto, and various processes such as forming the first portion 20a and the second portion 20b separately from each other are possible.

제1 부분(20a)은 반도체 기판(10)의 내부에서 베이스 영역(110)과 pn 접합을 형성하는 부분이다. 제2 부분(20b)은 제1 터널링층(52) 위에서 제1 전극(42)과 연결되는 부분이다. The first portion 20a is a portion that forms a pn junction with the base region 110 in the semiconductor substrate 10. [ The second portion 20b is a portion connected to the first electrode 42 on the first tunneling layer 52.

여기서, 에미터 영역(20)의 제1 부분(20a)과 제2 부분(20b)은 제2 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로는, 제1 부분(20a)의 도핑 농도보다 제2 부분(20b)의 도핑 농도보다 커서, 제1 부분(20a)이 저농도 도핑부를 형성하고 제2 부분(20b)이 고농도 도핑부를 형성한다. 이때, 제2 부분(20b) 내에서의 도핑 농도를 균일하게 할 수 있다. 또는, 제1 터널링층(52)에 인접한 영역보다 제1 전극(42)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 제2 부분(20b)을 형성할 때 공정 조건을 조절하는 것에 의하여 제1 터널링층(52)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제1 전극(42)에 인접한 부분에서의 도핑 농도를 높게 하면, 에미터 영역(20)과 제1 전극(42)과의 접촉 저항을 최소화할 수 있다. Here, the first portion 20a and the second portion 20b of the emitter region 20 have different doping densities of the second conductivity type impurities. Specifically, the doping concentration of the second portion 20b is larger than the doping concentration of the first portion 20a, so that the first portion 20a forms a lightly doped portion and the second portion 20b forms a highly doped portion . At this time, the doping concentration in the second portion 20b can be made uniform. Alternatively, the doping concentration of the region adjacent to the first electrode 42 may be higher than the region adjacent to the first tunneling layer 52. At this time, the doping concentration can be gradually or stepwise increased while moving away from the first tunneling layer 52 by controlling the process conditions when forming the second portion 20b. The contact resistance between the emitter region 20 and the first electrode 42 can be minimized by increasing the doping concentration at the portion adjacent to the first electrode 42 in this manner.

반도체 기판(10)의 내부에 위치하는 도핑 영역으로 구성된 제1 부분(20a)을 저농도로 형성하여 제1 부분(20a)에서 발생할 수 있는 재결합(특히, 오제 재결합(Auger recombination))을 최소화할 수 있다. 또한, 제1 전극(42)과 접촉하여 제1 전극(42)에 연결되는 제2 부분(20b)을 고농도로 하여 제1 전극(42)과의 접촉 저항을 최소화할 수 있다. The first portion 20a made of the doped region located in the semiconductor substrate 10 may be formed at a low concentration to minimize the recombination (particularly, Auger recombination) that may occur in the first portion 20a have. In addition, the contact resistance with the first electrode 42 can be minimized by making the concentration of the second portion 20b, which is in contact with the first electrode 42 and connected to the first electrode 42, high.

일 예로, 제1 부분(20a)의 도핑 농도가 1 X 1016/cm3 내지 1 X 1020/cm3이고, 좀더 구체적으로는 1 X 1016/cm3 내지 1 X 1018/cm3일 수 있다. 이보다 낮은 도핑 농도는 구현하기 어려우며 이보다 높은 도핑 농도는 재결합을 방지하기에 충분하지 않을 수 있다. 제2 부분(20b)의 도핑 농도는 제1 부분(20a)의 도핑 농도의 비율이 5배 내지 106배(일 예로, 10배 내지 106배)일 수 있다. 상기 도핑 농도 비율이 106배를 초과하는 것은 구현하기가 어렵고, 5배 미만(일 예로, 10배 미만)인 것은 도핑 농도 차이가 충분하지 않아 제1 부분(20a)에 의한 재결합 저감 효과가 충분하지 않을 수 있다. 일 예로, 제2 부분(20b)과 제1 전극(42)의 접촉 저항은 10-7/Ωm 내지 10-2/Ωm일 수 있다. 10-7/Ωm 미만의 접촉 저항은 구현하기 어려우며, 10-2/Ωm을 초과하는 접촉 저항은 우수한 전기적 특성을 구현하기 어려울 수 있다. For example, the doping concentration of the first portion 20a is 1 × 10 16 / cm 3 to 1 × 10 20 / cm 3 , more specifically 1 × 10 16 / cm 3 to 1 × 10 18 / cm 3 . Doping concentrations lower than this are difficult to implement and higher doping concentrations may not be sufficient to prevent recombination. The doping concentration of the second portion 20b may be from 5 times to 10 6 times (for example, from 10 times to 10 6 times) the proportion of the doping concentration of the first portion 20a. When the doping concentration ratio is more than 10 6 times, it is difficult to realize. When the doping concentration ratio is less than 5 times (for example, less than 10 times), the doping concentration difference is insufficient and the effect of reducing the recombination by the first portion 20 a is sufficient I can not. For example, the contact resistance between the second portion 20b and the first electrode 42 may be 10 -7 /? M to 10 -2 /? M. A contact resistance less than 10 < -7 & gt ; / [Omega] m is difficult to implement and a contact resistance exceeding 10 -2 / [Omega] m may be difficult to achieve good electrical properties.

상술한 도핑 농도 및 저항 값을 가질 때 제1 부분(20a)이 pn 정션을 형성하면서도 재결합을 최소화할 수 있고, 제2 부분(20b)이 제1 전극(42)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 도핑 농도 등은 달라질 수 있다.The recombination can be minimized while the first portion 20a forms the pn junction and the second portion 20b can have excellent electrical characteristics with the first electrode 42 when the doping concentration and the resistance value described above are provided . However, the present invention is not limited thereto, and the doping concentration of the first and second portions 20a and 20b may be varied.

그리고 에미터 영역(20)의 제1 부분(20a)과 제2 부분(20b)은 서로 다른 두께를 가질 수 있다. 좀더 상세하게는, 제1 부분(20a)의 두께보다 제2 부분(20b)의 두께가 크고, 제1 및 제2 부분(20a, 20b)의 두께가 제1 터널링층(52)의 두께보다 클 수 있다. 제1 부분(20a)의 두께를 상대적으로 얇게 하여 반도체 기판(10)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 제2 부분(20b)을 상대적으로 두껍게 형성하여 제1 전극(42)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 제1 터널링층(52)의 두께를 가장 작게 하여 제1 부분(20a)과 제2 부분(20b) 사이에서의 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)을 제2 부분(20b)보다 두껍게 형성할 수도 있음은 물론이다.And the first portion 20a and the second portion 20b of the emitter region 20 may have different thicknesses. More specifically, the thickness of the second portion 20b is greater than the thickness of the first portion 20a and the thickness of the first and second portions 20a, 20b is greater than the thickness of the first tunneling layer 52 . It is possible to minimize the recombination that may occur in the semiconductor substrate 10 by making the thickness of the first portion 20a relatively thin. In addition, the second portion 20b may be relatively thickened to maintain excellent contact properties with the first electrode 42. Also, the thickness of the first tunneling layer 52 may be minimized so as not to interfere with the flow of the majority carriers between the first portion 20a and the second portion 20b. However, the present invention is not limited thereto, and it goes without saying that the first portion 20a may be formed thicker than the second portion 20b.

일 예로, 제1 부분(20a)의 두께에 대한 제2 부분(20b)의 두께 비율이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율이 1 내지 100배일 수 있다. 제1 부분(20a)에 의하여 발생될 수 있는 재결합 및 반도체 기판(10)의 손상 등을 최소화하고 제2 부분(20b)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 부분(20a)의 두께가 5nm 내지 500nm(좀더 구체적으로는, 5nm 내지 200nm)일 수 있고, 제2 부분(20b)의 두께가 50nm 내지 1000nm(좀더 구체적으로는, 50nm 내지 500nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 두께 등은 달라질 수 있다. For example, the thickness ratio of the second portion 20b to the thickness of the first portion 20a may be 0.5 to 100 times, and more precisely, the thickness ratio may be 1 to 100 times. The thickness ratio may be 10 to 50 times in consideration of minimizing the recombination that may be caused by the first portion 20a and the damage of the semiconductor substrate 10 and taking into account the electrical characteristics of the second portion 20b and the like . Here, the thickness of the first portion 20a may be 5 nm to 500 nm (more specifically, 5 nm to 200 nm), the thickness of the second portion 20b may be 50 nm to 1000 nm (more specifically, 50 nm to 500 nm) Lt; / RTI > However, the present invention is not limited thereto, and the thicknesses of the first and second portions 20a and 20b and the like may be varied.

상술한 바와 같이, 저농도 도핑부인 제1 부분(20a)은 베이스 영역(110)과 pn 접합을 형성한다. 이에 의하여 본 실시예와 달리 에미터층을 제1 터널링층(52) 위에만 형성하여 제1 터널링층(52)과 에미터층 사이에 pn 접합을 형성하는 경우의 문제를 방지할 수 있다. 즉, 에미터층을 제1 터널링층(52) 위에만 형성하면, pn 접합을 구성하는 제1 터널링층(52)과 에미터층 사이에 물리적인 경계면(interface)이 형성되어 에미터층의 특성이 경계면의 특성에 민감하게 반응하게 된다. 이에 의하여 에미터층의 품질의 안정성을 확보하는 데 어려움이 있다. 반면, 본 실시예에서는 에미터 영역(20)의 제1 부분(20a)을 반도체 기판(10)의 내부에 위치시키거나 반도체 기판(10)과 접촉하여 pn 접합을 형성하므로 pn 접합의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. As described above, the first portion 20a, which is a lightly doped portion, forms a pn junction with the base region 110. [ Thus, unlike the present embodiment, it is possible to prevent the problem of forming the pn junction between the first tunneling layer 52 and the emitter layer by forming the emitter layer only on the first tunneling layer 52. That is, when the emitter layer is formed only on the first tunneling layer 52, a physical interface is formed between the first tunneling layer 52 and the emitter layer constituting the pn junction, It becomes sensitive to the characteristics. Thereby, it is difficult to secure the stability of the quality of the emitter layer. On the other hand, in this embodiment, since the first portion 20a of the emitter region 20 is positioned inside the semiconductor substrate 10 or in contact with the semiconductor substrate 10 to form the pn junction, the stability of the pn junction can be secured can do. Thus, the open voltage of the solar cell 100 can be improved to improve the efficiency of the solar cell 100.

제1 부분(20a)과 제2 부분(20b) 사이에 위치한 제1 터널링층(52)은 소수 캐리어가 제1 부분(20a)으로부터 제2 부분(20b)으로 주입되는 것을 차단하여 고농도인 제2 부분(20b) 사이에서의 재결합을 억제할 수 있다. 그리고 고농도 도핑부인 제2 부분(20b)에 제1 전극(42)을 연결하여 에미터 영역(20)과 제1 전극(42)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다. The first tunneling layer 52 located between the first portion 20a and the second portion 20b blocks the minority carriers from being injected from the first portion 20a into the second portion 20b, And the recombination between the portions 20b can be suppressed. The contact resistance between the emitter region 20 and the first electrode 42 can be minimized by connecting the first electrode 42 to the second portion 20b which is a high concentration doping region. Thus, the filling density of the solar cell 100 can be improved and the efficiency of the solar cell 100 can be improved.

에미터 영역(20)의 제2 부분(20b)의 위에는 패시베이션막(22)과 반사막(24)이 차례로 위치할 수 있다. 패시베이션막(22)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사막(24)은 반도체 기판(10)을 통과하여 반도체 기판(10)의 후면으로 향하는 광을 반사시켜 재이용하도록 하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.On the second portion 20b of the emitter region 20, the passivation film 22 and the reflective film 24 may be sequentially positioned. The passivation film 22 can pass the defects and remove recombination sites of the minority carriers to increase the open-circuit voltage (Voc) of the solar cell 100. The reflective film 24 can increase the amount of light by reflecting light that passes through the semiconductor substrate 10 and is directed to the rear surface of the semiconductor substrate 10 to be reused. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the conversion efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the passivation film 22 and the reflective film 24.

이러한 패시베이션막(22) 및 반사막(24)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(22) 또는 반사막(24)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터 영역(20)이 p형을 가지면 패시베이션막(22)는 음전하를 가지는 알루미늄 산화물을 가질 수 있다. 반사막(24)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 반사막(24)이 실리콘 질화물의 단일막으로 구성되는 경우에는 굴절률이 2.1 이상(예를 들어, 2.1 내지 2.6)의 값을 가지면 우수한 반사 효율을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 도면에서는 패시베이션막(22) 및 반사막(24)을 별개로 구비하는 것을 예시하였으나, 하나의 막 또는 층으로 패시베이션막(22) 및 반사막(24)의 기능을 함께 구현하는 것도 가능하다. 또한 패시베이션막(22) 및 반사막(24) 중 어느 하나만이 형성되는 것도 가능하다. The passivation film 22 and the reflective film 24 may be formed of various materials. For example, the passivation film 22 or the reflective film 24 may be formed of any one selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 and CeO 2 Or a multilayer film structure in which two or more films are combined. At this time, if the emitter region 20 has a p-type, the passivation film 22 may have aluminum oxide having a negative charge. The reflective film 24 may include silicon nitride having an excellent antireflection effect. In the case where the reflective film 24 is composed of a single film of silicon nitride, it can have an excellent reflection efficiency if the refractive index has a value of 2.1 or more (for example, 2.1 to 2.6). However, the present invention is not limited thereto, and it goes without saying that the passivation film 22 and the reflective film 24 may include various materials. Although the passivation film 22 and the reflective film 24 are separately provided in the drawing, the passivation film 22 and the reflective film 24 may be implemented as a single film or layer. It is also possible that only one of the passivation film 22 and the reflective film 24 is formed.

한편, 반도체 기판(10)의 전면 쪽에는 제1 도전형 불순물을 베이스 영역(110)보다 높은 도핑 농도로 포함하는 전면 전계 영역(30)이 형성된다. 전면 전계 영역(30)은 전면 전계 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. On the front side of the semiconductor substrate 10, a front electric field region 30 including a first conductive impurity at a higher doping concentration than the base region 110 is formed. The front electric field area 30 forms a front electric field structure to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 10.

본 실시예에서 전면 전계 영역(30)은 반도체 기판(10)에서 제1 도전형 불순물이 베이스 영역(110)보다 높은 농도로 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 전면 전계 영역(30)은 제1 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)로 구성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. In the present embodiment, the front electric field area 30 may be formed as a doped region formed by doping the first conductive impurity in the semiconductor substrate 10 at a concentration higher than that of the base region 110. Accordingly, the front electric field region 30 may be formed of a single-crystal semiconductor (for example, single crystal silicon) doped with the first conductive impurity. At this time, the first conductivity type impurity may be an impurity having the same first conductivity type as the base region 110. That is, when the first conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the first conductivity type impurity is p-type, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used.

본 실시예에서는 전면 전계 영역(30)이 반도체 기판(10)의 전면 쪽에서 전체적으로 균일한 도핑 농도로 형성되는 균일한 구조(homogeneous structure)를 가질 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 전면 전계 영역(30)의 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 전면 전계 영역(30)을 전체적으로 형성하는 것에 의하여 후면 전계 구조의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다. 그러나 본 발명이 이에 한정되는 아니며, 전면 전계 영역(30)이 선택적 구조(selective structure), 국부적 구조(local structure)와 같은 다양한 구조를 가질 수 있다. 이에 대해서는 도 3 및 도 4를 참조하여 추후에 상세하게 설명한다. In this embodiment, the front electric field region 30 may have a homogeneous structure formed at the entire surface of the semiconductor substrate 10 at a uniform doping concentration. Here, the formation of the entire region may include not only forming 100% of the entire region but also inevitably locating an unformed portion of the front electric field region 30 in a part of the region. By forming the front electric field area 30 as a whole, the area of the rear electric field structure can be maximized, and a separate patterning process and the like can be omitted. However, the present invention is not limited thereto, and the front electric field area 30 may have various structures such as a selective structure and a local structure. This will be described later in detail with reference to FIG. 3 and FIG.

본 실시예에서는 반도체 기판(10)의 전면에 도핑 영역으로 구성되는 전면 전계 영역(30)이 형성되어, 반도체 기판(10)의 전면에 별도의 비정질, 미세 결정 또는 다결정 반도체층(일예로, 실리콘층)이 위치하여 발생할 수 있는 전류 밀도 감소를 방지할 수 있다. 좀더 구체적으로 설명하면, 도전형 영역의 형성을 위하여 반도체 기판의 전면 위에 별도의 비정질, 미세 결정 또는 다결정 반도체층을 형성하게 되면, 비정질, 미세 결정 또는 다결정 반도체층에서 흡수되는 광의 양이 증가하여 pn 접합에 도달하는 광의 양이 감소하게 된다. 이에 의하여 태양 전지의 전류 밀도가 감소할 수 있다. 반면, 본 실시예에서는 전면 전계 영역(30)을 도핑 영역으로 구성하므로 반도체 기판(10)의 전면에서 발생할 수 있는 광의 손실을 최소화할 수 있고, 이에 의하여 전류 밀도 감소를 방지할 수 있다. In this embodiment, a front electric field area 30 formed as a doped region is formed on the entire surface of the semiconductor substrate 10, and a separate amorphous, microcrystalline or polycrystalline semiconductor layer (for example, silicon Layer) can be located to prevent a reduction in the current density that may occur. More specifically, if a separate amorphous, microcrystalline or polycrystalline semiconductor layer is formed on the front surface of a semiconductor substrate to form a conductive region, the amount of light absorbed by the amorphous, microcrystalline, or polycrystalline semiconductor layer increases, The amount of light reaching the junction is reduced. Thus, the current density of the solar cell can be reduced. On the other hand, in the present embodiment, since the front electric field area 30 is formed as a doped region, loss of light that may occur at the front surface of the semiconductor substrate 10 can be minimized, thereby preventing current density reduction.

전면 전계 영역(30)의 제2 부분(30b)의 위에는 패시베이션막(32)과 반사 방지막(34)이 차례로 위치할 수 있다. 패시베이션막(32)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(34)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 이와 같이 패시베이션막(32) 및 반사 방지막(34)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.The passivation film 32 and the antireflection film 34 may be sequentially disposed on the second portion 30b of the front electric field area 30. [ The passivation film 32 can pass the defect and remove the recombination sites of the minority carriers to increase the open voltage of the solar cell 100. [ The antireflection film 34 can increase the amount of light by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 10. Accordingly, the short circuit current of the solar cell 100 can be increased. As described above, the conversion efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the passivation film 32 and the antireflection film 34.

이러한 패시베이션막(32) 및 반사 방지막(34)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32) 또는 반사 방지막(34)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 전면 전계 영역(30)이 n형을 가지면 패시베이션막(32)는 양전하를 가지는 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 반사 방지막(34)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 반사 방지막(34)이 실리콘 질화물을 포함하는 단일막으로 구성된 경우에, 반사 방지막(34)의 굴절률이 1.9 이상, 2.1 미만의 값을 가질 수 있다. 그러면 반사 방지막(34)이 우수한 반사 방지 효과를 가질 수 있다. 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 반사 방지막(34)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 도면에서는 패시베이션막(32) 및 반사 방지막(34)을 별개로 구비하는 것을 예시하였으나, 하나의 막 또는 층으로 패시베이션막(32) 및 반사 방지막(34)의 기능을 함께 구현하는 것도 가능하다. 또한, 패시베이션막(32) 및 반사 방지막(34) 중 어느 하나만이 형성되는 것도 가능하다. The passivation film 32 and the antireflection film 34 may be formed of various materials. For example, the passivation film 32 or the antireflection film 34 may be formed of a material selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, MgF 2 , ZnS, TiO 2 and CeO 2 A single film containing one substance or a multilayer film structure in which two or more films are combined. At this time, if the front electric field area 30 has n-type, the passivation film 32 may include silicon nitride, silicon oxide, or the like having a positive electric charge. The antireflection film 34 may include silicon nitride having an excellent antireflection effect. In the case where the antireflection film 34 is composed of a single film containing silicon nitride, the refractive index of the antireflection film 34 may have a value of 1.9 or more and less than 2.1. Then, the antireflection film 34 may have an excellent antireflection effect. The present invention is not limited thereto, and it goes without saying that the passivation film 32 and the anti-reflection film 34 may include various materials. Although the passivation film 32 and the antireflection film 34 are shown separately in the drawing, it is also possible to realize the passivation film 32 and the antireflection film 34 as a single film or layer . It is also possible that only one of the passivation film 32 and the antireflection film 34 is formed.

반도체 기판(10)의 후면에 위치하는 제1 전극(42)은 패시베이션막(22) 및 반사막(24)를 관통하여 에미터 영역(20)에 연결되고, 반도체 기판(10)의 전면에 위치하는 제2 전극(44)은 패시베이션막(32) 및 반사 방지막(34)를 관통하여 전면 전계 영역(30)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 도전형 영역(20, 30)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다. The first electrode 42 located on the rear surface of the semiconductor substrate 10 is connected to the emitter region 20 through the passivation film 22 and the reflective film 24 and is disposed on the front surface of the semiconductor substrate 10 The second electrode 44 is connected to the front electric field area 30 through the passivation film 32 and the anti-reflection film 34. The first and second electrodes 42 and 44 may include various metal materials. The first and second electrodes 42 and 44 are connected to the conductive regions 20 and 30 without being electrically connected to each other, and may have various planar shapes that can collect the generated carriers and transfer the generated carriers to the outside . That is, the present invention is not limited to the planar shapes of the first and second electrodes 42 and 44.

이하에서는 도 2를 참조하여, 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 평면도이다. Hereinafter, the planar shape of the first and second electrodes 42 and 44 will be described in detail with reference to FIG. 2 is a plan view of a solar cell 100 according to an embodiment of the present invention.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other with a predetermined pitch. Although the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 10, the present invention is not limited thereto. The first and second electrodes 42 and 44 may include bus bar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus electrode 42b or 44b may be provided or a plurality of bus electrodes 42b and 44b may be provided with a larger pitch than the pitch of the finger electrodes 42a and 44a as shown in FIG. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto and may have the same or small width.

단면 상으로 볼 때, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)이 모두 패시베이션막(22, 32), 반사막(24) 및 반사 방지막(34)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(42a, 44a)이 패시베이션막(22, 32), 반사막(24) 및 반사 방지막(34)을 관통하고 버스바 전극(42b, 44b)은 패시베이션막(22, 32), 반사막(24) 및 반사 방지막(34) 상에 형성될 수 있다. The finger electrodes 42a and 44a and the bus bar electrodes 42b and 44b may be formed through the passivation films 22 and 32 and the reflection film 24 and the antireflection film 34 as viewed in section. Alternatively, the finger electrodes 42a and 44a pass through the passivation films 22 and 32, the reflection film 24 and the antireflection film 34, and the bus bar electrodes 42b and 44b pass through the passivation films 22 and 32, 24 and the antireflection film 34, as shown in FIG.

도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 또한 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. In the drawings and the above description, it is exemplified that the first and second electrodes 42 and 44 have the same shape. However, the present invention is not limited thereto, and the first and second electrodes 42 and 44 may have different shapes, and the width, pitch, etc. of the finger electrodes 42a and 44a and bus bar electrodes 42b and 44b May be different. Various other variations are possible. 2, the shapes of the first and second electrodes 42 and 44 are merely examples, so the present invention is not limited thereto.

상술한 바와 같은 태양 전지(100)는 도전형 영역(20, 30)이 반도체 기판(10)의 후면 및 전면에 각기 위치하고 제1 및 제2 전극(42, 44)이 반도체 기판(10)의 후면 및 전면에서 패턴을 가지면서 위치한다. 이에 의하여 반도체 기판(10)의 전면으로 입사하는 광뿐만 아니라 반도체 기판(10)의 후면에서 입사하는 광(재반사에 의하여 입사하는 광 포함)을 이용할 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 이용할 수 있는 광량을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 태양 전지(100)가 적용될 수 있다. In the solar cell 100 as described above, the conductive regions 20 and 30 are respectively located on the rear surface and the front surface of the semiconductor substrate 10 and the first and second electrodes 42 and 44 are disposed on the rear surface of the semiconductor substrate 10 And a pattern on the front side. As a result, a bi-facial structure capable of utilizing not only the light incident on the front surface of the semiconductor substrate 10 but also the light incident on the rear surface of the semiconductor substrate 10 (including light incident upon the retroreflection) Lt; / RTI > Thus, the efficiency of the solar cell 100 can be improved by maximizing the amount of light available. However, the present invention is not limited thereto, and solar cells 100 having various structures can be applied.

상술한 실시예에서는 입사되는 광의 양이 반도체 기판(10)의 전면보다 작은 반도체 기판(10)의 후면 쪽에서 반사를 유도할 수 있도록, 반도체 기판(10)의 후면을 편평하게 형성하고 반도체 기판(10)의 후면에 반사막(24)이 위치한 것을 예시하였다. 그러나 양면 수광형 구조에서 반도체 기판(10)의 후면 쪽으로 입사되는 광의 반사를 방지할 수 있도록, 반도체 기판(10)의 후면에도 텍스쳐링에 의한 요철을 형성하고 반사 방지막을 형성하는 것도 가능하다. 이 외의 다양한 변형이 가능하다. The rear surface of the semiconductor substrate 10 is formed flat so that the amount of incident light may induce reflection from the rear side of the semiconductor substrate 10 smaller than the front surface of the semiconductor substrate 10, The reflective film 24 is positioned on the rear surface of the substrate. However, in order to prevent reflection of light incident on the rear surface of the semiconductor substrate 10 in the double-side light-receiving type structure, it is also possible to form ruggedness by texturing on the back surface of the semiconductor substrate 10 to form an antireflection film. Various other variations are possible.

본 실시예에서는 반도체 기판(10)의 후면에 위치하는 제1 터널링층(52)을 사이에 두고 위치하는 제1 부분(20a) 및 제2 부분(20b)을 포함하여 반도체 기판(10) 내에서의 재결합을 최소화하면서 제1 전극(42)과의 전기적 연결 특성을 향상할 수 있다. 또한, 반도체 기판(10)의 전면에 위치한 전면 전계 영역(30)이 도핑 영역으로 구성되어 반도체 기판(10)의 전면에서 발생하는 광의 흡수를 최소화하여 전류 밀도의 감소를 방지할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. The first portion 20a and the second portion 20b located on the rear surface of the semiconductor substrate 10 with the first tunneling layer 52 interposed therebetween are formed in the semiconductor substrate 10 It is possible to improve the electrical connection characteristic with the first electrode 42 while minimizing the recombination of the first electrode 42 and the first electrode 42. In addition, the front electric field area 30 located on the front surface of the semiconductor substrate 10 is formed as a doped region, so that the absorption of light generated from the front surface of the semiconductor substrate 10 is minimized, thereby preventing a decrease in current density. Thus, the efficiency of the solar cell 100 can be improved.

이하, 도 3a 내지 도 3g를 참조하여 도 1 및 도 2에 도시한 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.Hereinafter, a manufacturing method of the solar cell 100 according to the embodiment shown in Figs. 1 and 2 will be described in detail with reference to Figs. 3A to 3G. Hereinafter, detailed description will be omitted and only different portions will be described in detail.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. First, as shown in Fig. 3A, a semiconductor substrate 10 composed of a base region 110 having a first conductivity type impurity is prepared. For example, in this embodiment, the semiconductor substrate 10 may be made of silicon having an n-type impurity. As the n-type impurity, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. However, the present invention is not limited thereto.

이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. At this time, at least one of the front surface and the rear surface of the semiconductor substrate 10 may be textured so as to have irregularities. Wet or dry texturing may be used for texturing the surface of the semiconductor substrate 10. [ The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. Alternatively, the semiconductor substrate 10 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

일 예로, 본 실시예에서 반도체 기판(10)의 전면이 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, in the present embodiment, the front surface of the semiconductor substrate 10 is textured, and the rear surface of the semiconductor substrate 10 is made of a flat surface having a surface roughness smaller than that of the front surface by mirror polishing or the like. However, the present invention is not limited thereto.

이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 제1 터널링층(52)을 형성한다. Next, as shown in FIG. 3B, a first tunneling layer 52 is formed on the rear surface of the semiconductor substrate 10.

여기서, 제1 터널링층(52)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(52)이 형성될 수 있다. Here, the first tunneling layer 52 may be formed by, for example, a thermal growth method, a deposition method (for example, chemical vapor deposition (PECVD), atomic layer deposition (ALD), or the like). However, the present invention is not limited thereto, and the first tunneling layer 52 may be formed by various methods.

이어서, 도 3c에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 전계 영역(30)을 형성한다. 반도체 기판(10)의 전면에 전면 전계 영역(30)을 형성하는 방법으로는, 반도체 기판(10)에 제1 도전형 불순물을 도핑하는 다양한 방법(예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등)이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. Next, as shown in FIG. 3C, a front electric field area 30 is formed on the entire surface of the semiconductor substrate 10. As a method of forming the front electric field area 30 on the entire surface of the semiconductor substrate 10, various methods of doping the semiconductor substrate 10 with the first conductive impurity (for example, ion implantation, thermal diffusion, laser doping Method, etc.) can be used. However, the present invention is not limited thereto.

이어서, 도 3d에 도시한 바와 같이, 제1 터널링층(52) 위에 에미터 영역(20)의 제2 부분(20b)을 형성한다. Next, a second portion 20b of the emitter region 20 is formed on the first tunneling layer 52, as shown in FIG. 3D.

그리고 에미터 영역(20)의 제2 부분(20b)은 제1 도전형 불순물을 가지는 비정질, 미세 결정, 또는 다결정 반도체로 구성될 수 있다. 이때, 제2 부분(20b)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그리고 제1 도전형 불순물은 제2 부분(20b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(20b)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 부분(20b)이 형성될 수 있다.The second portion 20b of the emitter region 20 may be formed of an amorphous, microcrystalline, or polycrystalline semiconductor having a first conductivity type impurity. At this time, the second portion 20b may be formed, for example, by thermal growth, vapor deposition (for example, chemical vapor deposition (PECVD)), or the like. The first conductive impurity may be included when forming the semiconductor layer forming the second portion 20b and may be doped after forming the semiconductor layer constituting the second portion 20b. However, the present invention is not limited thereto, and the second portion 20b may be formed by various methods.

이어서, 도 3e에 도시한 바와 같이, 열처리에 의하여 제2 부분(20b) 내의 제2 도전형 불순물을 반도체 기판(10)에 확산시켜 에미터 영역(20)의 제1 부분(20a)을 형성한다. 이와 같이 본 실시예에서는 제2 부분(20b)를 도핑 소스(doping source)로 기능하도록 하여 제1 부분(20a)을 이온 주입법과 같은 별도의 도핑 방법을 사용하지 않고 열처리에 의한 확산에 의하여 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다. 3E, the first portion 20a of the emitter region 20 is formed by diffusing the second conductive impurity in the second portion 20b into the semiconductor substrate 10 by the heat treatment . As described above, in the present embodiment, the second portion 20b functions as a doping source, and the first portion 20a is formed by diffusion by heat treatment without using a separate doping method such as ion implantation . Thus, the manufacturing process can be simplified.

일 예로, 제1 도전형 불순물로 5족 원소인 인(P)을 사용하고, 제2 도전형 불순물로 3족 원소인 보론(B)을 사용한다. 보론은 반도체 기판(10) 위에 별도로 형성된 반도체층에 확산되어 에미터 영역(20)의 제2 부분(20b)을 형성한다. 제2 부분(20b) 내의 보론은 산화물 등으로 구성된 제1 터널링층(52)의 내부로 확산하려는 경향이 크기 때문에 제1 터널링층(52) 내의 보론 함량이 커진다. 그러면, 반도체 기판(10)과 제1 터널링층(52) 사이의 농도 차이에 의하여 보론이 반도체 기판(10) 내부로 확산하여 에미터 영역(20)의 제1 부분(20a)을 쉽게 형성할 수 있다. 이에 의하여 제1 부분(20a) 내의 제2 도전형 불순물과 제2 부분(20b) 내의 제2 도전형 불순물이 서로 동일한 보론으로 구성될 수 있다. 따라서 본 실시예에서는 제1 부분(20a)과 제2 부분(20b)을 포함하는 에미터 영역(20)을 형성하기 위한 별도의 공정을 추가하지 않아도 되므로 제조 공정을 단순화할 수 있다.For example, phosphorus (P), which is a Group 5 element, is used as the first conductivity type impurity, and boron (B) which is a Group 3 element is used as the second conductivity type impurity. The boron is diffused into the semiconductor layer formed separately on the semiconductor substrate 10 to form the second portion 20b of the emitter region 20. Boron in the second portion 20b tends to diffuse into the inside of the first tunneling layer 52 made of oxide or the like, so that the boron content in the first tunneling layer 52 becomes large. Boron diffuses into the semiconductor substrate 10 due to a difference in concentration between the semiconductor substrate 10 and the first tunneling layer 52 to easily form the first portion 20a of the emitter region 20. [ have. Thus, the second conductivity type impurity in the first portion 20a and the second conductivity type impurity in the second portion 20b can be made of the same boron. Therefore, in the present embodiment, a separate process for forming the emitter regions 20 including the first portion 20a and the second portion 20b is not required, so that the manufacturing process can be simplified.

이어서, 도 3f에 도시한 바와 같이, 에미터 영역(20)의 제2 부분(20b) 위에 패시베이션막(22) 및 반사막(24)을 형성하고 전면 전계 영역(30)의 제2 부분(30b) 위에 패시베이션막(32) 및 반사 방지막(34)을 형성한다. 패시베이션막(22, 32), 반사막(24), 그리고 반사 방지막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사막(24), 그리고 반사 방지막(34)의 형성 순서 등은 다양하게 변형될 수 있다. 3F, a passivation film 22 and a reflective film 24 are formed on the second portion 20b of the emitter region 20 and a second portion 30b of the front electric field region 30 is formed. The passivation film 32 and the antireflection film 34 are formed. The passivation films 22 and 32, the reflective film 24 and the antireflection film 34 may be formed by various methods such as a vacuum evaporation method, a chemical vapor deposition method, a spin coating method, a screen printing method or a spray coating method. The order of formation of the passivation films 22 and 32, the reflection film 24, and the anti-reflection film 34 may be variously modified.

이어서, 도 3g에 도시한 바와 같이 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 패시베이션막(22, 32), 반사막(24), 그리고 반사 방지막(34)에 개구부를 형성하고, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. Next, first and second electrodes 42 and 44, which are electrically connected to the conductive regions 20 and 30, respectively, are formed as shown in FIG. 3G. In this case, for example, openings are formed in the passivation films 22 and 32, the reflective film 24, and the antireflective film 34, and the first and second electrodes 42 and 42 are formed in the openings by various methods such as a plating method, , 44) can be formed.

다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 패시베이션막(22, 32), 반사막(24) 및 반사 방지막(34) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부가 형성되므로, 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다. In another embodiment, the first and second electrode forming pastes are applied on the passivation films 22 and 32, the reflective film 24, and the antireflective film 34, respectively, by screen printing or the like, It is also possible to form the first and second electrodes 42 and 44 of the above-described shape by laser firing contact or the like. In this case, since the openings are formed at the time of forming the first and second electrodes 42 and 44, it is not necessary to additionally provide a step of forming the openings.

본 실시예에 따르면 본 실시예에서는 제2 부분(20b) 내의 제1 도전형 불순물의 확산에 의하여 이온 주입법과 같은 별도의 도핑 방법을 사용하지 않고 제1 부분(20a)을 형성할 수 있다. 이에 의하여 단순한 제조 공정에 의하여 우수한 효율을 가지는 태양 전지(100)를 생산할 수 있다. According to the present embodiment, the first portion 20a can be formed without using a separate doping method such as ion implantation by diffusion of the first conductivity type impurity in the second portion 20b. Thus, the solar cell 100 having excellent efficiency can be produced by a simple manufacturing process.

상술한 실시예에서는 제1 터널링층(52), 에미터 영역(20)의 제2 부분(20b), 전면 전계 영역(30)을 차례로 형성하고, 에미터 영역(20)의 제1 부분(20a)을 형성한 다음, 패시베이션막(22, 32), 반사막(24) 및 반사 방지막(34)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 터널링층(52), 에미터 영역(20)의 제1 및 제2 부분(20a, 20b), 전면 전계 영역(30), 패시베이션막(22, 32), 반사막(24), 반사 방지막(34), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다. The first tunneling layer 52, the second portion 20b of the emitter region 20 and the front electric field region 30 are formed in this order and the first portion 20a of the emitter region 20 The passivation films 22 and 32, the reflective film 24 and the antireflection film 34 are formed and then the first and second electrodes 42 and 44 are formed. However, the present invention is not limited thereto. Therefore, the first tunneling layer 52, the first and second portions 20a and 20b of the emitter region 20, the front electric field region 30, the passivation films 22 and 32, the reflection film 24, The protective film 34, and the first and second electrodes 42 and 44 may be variously modified.

그리고 상술한 실시예에서는 에미터 영역(20)의 제2 부분(20b) 내의 제2 도전형 불순물을 확산하여 제1 부분(20a)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 부분(20a)을 별도의 공정(이온 주입법, 열 확산법, 레이저 도핑법 등)에 의하여 형성하는 것도 가능하다.
In the above-described embodiment, the second conductive impurity in the second portion 20b of the emitter region 20 is diffused to form the first portion 20a. However, the present invention is not limited thereto, and the first portion 20a may be formed by a separate process (ion implantation method, thermal diffusion method, laser doping method, or the like).

이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.Hereinafter, a solar cell according to another embodiment of the present invention and a method of manufacturing the same will be described in detail. Detailed descriptions will be omitted for the same or extremely similar parts as those described above, and only different parts will be described in detail.

도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.4 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 4를 참조하면, 본 실시예에서는 전면 전계 영역(30)이, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 고농도 영역(301)과, 고농도 부분(301)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 저농도 영역(302)을 가질 수 있다. 고농도 영역(301)은 제2 전극(44)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. Referring to FIG. 4, in this embodiment, the front electric field area 30 has a high concentration area 301 having a high impurity concentration and a relatively low resistance and a high concentration area 301 having a low impurity concentration And may have a low-concentration region 302 having a resistance. The high-concentration region 301 is formed so as to be in contact with a part or all (i.e., at least a part) of the second electrode 44.

이와 같이 본 실시예에서는 전면 전계 영역(30)이 반도체 기판(10)의 전면 쪽에서 전체적으로 형성되는 도핑 영역으로 구성되면서, 도핑 영역이 서로 다른 농도를 가지는 고농도 영역(301)과 저농도 영역(302)을 포함한다. 이에 따라 광이 입사되는 제2 전극(44) 사이에 대응하는 부분에 상대적으로 높은 저항의 저농도 영역(302)를 형성하여 얕은 영역(shallow region)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제2 전극(44)과 인접하는 부분에 상대적으로 낮은 저항의 고농도 영역(301)을 형성하여 제2 전극(44)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 전면 전계 영역(30)은 선택적 구조를 가져 태양 전지(100)의 효율을 최대화할 수 있다. As described above, in the present embodiment, the front electric field region 30 is formed as a doped region formed entirely on the front side of the semiconductor substrate 10, and the high concentration region 301 and the low concentration region 302, . Accordingly, a lightly doped region 302 having a relatively high resistance is formed at a portion corresponding to the portion between the second electrodes 44 on which light is incident, thereby realizing a shallow region. Thus, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the second electrode 44 by forming the high-concentration region 301 having a relatively low resistance at the portion adjacent to the second electrode 44. [ That is, the front electric field area 30 of the present embodiment has an optional structure, so that the efficiency of the solar cell 100 can be maximized.

도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.5 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 5를 참조하면, 본 실시예에서는 전면 전계 영역(30)이, 제2 전극(44)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성되는 고농도 영역(301)으로만 구성된다. 이와 같이 전면 전계 영역(30)이 반도체 기판(10)의 전면에서 제2 전극(44)과 접촉하는 부분에서만 부분적으로 구성된다. 이에 의하여 도핑 영역의 형성 시에 발생할 수 있는 반도체 기판(10)의 손상 등을 방지하고, 도핑 영역에 의한 재결합 등을 최소화할 수 있다. 즉, 본 실시예의 전면 전계 영역(30)은 국부적 구조를 가져 태양 전지(100)의 효율을 최대화할 수 있다.Referring to FIG. 5, in this embodiment, the front electric field area 30 is composed only of the high-concentration area 301 formed so as to be in contact with a part or the whole (that is, at least a part) of the second electrode 44. As described above, the front electric field area 30 is partially formed only at a portion where the front electrode area 30 contacts the second electrode 44 from the front surface of the semiconductor substrate 10. As a result, it is possible to prevent damages of the semiconductor substrate 10, which may occur at the time of forming the doped region, and minimize the recombination due to the doped region. That is, the front electric field area 30 of the present embodiment has a local structure, thereby maximizing the efficiency of the solar cell 100.

도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.6 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 6을 참조하면, 본 실시예에서 전면 전계 영역(30)은 제2 터널링층(54)을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다. 제2 터널링층(54) 및 전면 전계 영역(30)을 좀더 상세하게 설명한다. Referring to FIG. 6, in this embodiment, the front electric field area 30 may include a plurality of portions positioned between the second tunneling layers 54. The second tunneling layer 54 and the front electric field area 30 will be described in more detail.

반도체 기판(10)의 전면 위에는 제2 터널링층(54)이 형성된다. 제2 터널링층(55)에 의하여 반도체 기판(10)의 전면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 제2 터널링층(54)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제2 터널링층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 제2 터널링층(54)은 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 전면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다. A second tunneling layer 54 is formed on the front surface of the semiconductor substrate 10. The interface characteristics of the front surface of the semiconductor substrate 10 can be improved by the second tunneling layer 55 and the generated carriers can be smoothly transferred by the tunneling effect. The second tunneling layer 54 may include various materials through which the carrier can be tunneled. For example, the second tunneling layer 54 may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like. For example, the second tunneling layer 54 may comprise silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, intrinsic polycrystalline silicon, and the like. At this time, the second tunneling layer 54 may be formed on the entire surface of the semiconductor substrate 10. Accordingly, the entire surface of the semiconductor substrate 10 can be passivated as a whole, and can be easily formed without additional patterning.

터널링 효과를 충분하게 구현할 수 있도록 제2 터널링층(54)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5mm 내지 5mm, 일례로, 1nm 내지 4nm)일 수 있다. 제2 터널링층(54)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제2 터널링층(54)의 두께가 0.5nm 미만이면 원하는 품질의 제2 터널링층(54)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제2 터널링층(54)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 터널링층(54)의 두께가 달라질 수 있다. The thickness of the second tunneling layer 54 may be 5 nm or less and may be 0.5 nm to 10 nm (more specifically, 0.5 mm to 5 mm, for example, 1 nm to 4 nm) in order to sufficiently realize the tunneling effect. If the thickness of the second tunneling layer 54 exceeds 10 nm, the tunneling may not occur smoothly and the solar cell 100 may not operate. If the thickness of the second tunneling layer 54 is less than 0.5 nm, 2 < / RTI > tunneling layer 54 may be difficult. In order to further improve the tunneling effect, the thickness of the second tunneling layer 54 may be 0.5 nm to 5 nm (more specifically, 1 nm to 4 nm). However, the present invention is not limited thereto, and the thickness of the second tunneling layer 54 may be varied.

전면 전계 영역(30)은 제2 터널링층(54)을 사이에 두고 위치하는 복수의 부분을 포함한다. 구체적으로, 본 실시예에서는 전면 전계 영역(30)이 제2 터널링층(54)을 사이에 두고 위치하는 제1 부분(30a) 및 제2 부분(30b)을 포함한다. 도면 및 설명에서는 전면 전계 영역(30)의 복수의 부분이 총 두 층으로 이루어진 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 세 층 이상의 복수의 부분을 포함할 수도 있다. 전면 전계 영역(30)을 좀더 상세하게 설명한다. The front electric field region 30 includes a plurality of portions located via the second tunneling layer 54. Specifically, in the present embodiment, the front electric field area 30 includes a first portion 30a and a second portion 30b which are positioned with the second tunneling layer 54 therebetween. In the drawings and the description, a plurality of portions of the front electric field area 30 are formed as two layers, but the present invention is not limited thereto and may include a plurality of portions of three or more layers. The front electric field area 30 will be described in more detail.

전면 전계 영역(30)의 제1 부분(30a)은 반도체 기판(10)의 전면 쪽에 인접한 반도체 기판(10)의 내부에 형성되거나, 반도체 기판(10) 전면 위에서 반도체 기판(10)에 인접하여 형성될 수 있다. 일 예로, 본 실시예에서 제1 부분(30a)은, 반도체 기판(10)에서 제1 도전형 불순물이 베이스 영역(110)보다 높은 농도로 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 제1 부분(30a)은 제1 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)로 구성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. The first portion 30a of the front electric field area 30 may be formed in the semiconductor substrate 10 adjacent to the front side of the semiconductor substrate 10 or may be formed adjacent to the semiconductor substrate 10 on the front side of the semiconductor substrate 10, . For example, in this embodiment, the first portion 30a may be formed of a doped region formed by doping the first conductive impurity in the semiconductor substrate 10 at a higher concentration than the base region 110. Accordingly, the first portion 30a may be formed of a single-crystal semiconductor (for example, monocrystalline silicon) doped with the first conductivity type impurity. At this time, the first conductivity type impurity may be an impurity having the same first conductivity type as the base region 110. That is, when the first conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the first conductivity type impurity is p-type, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used.

전면 전계 영역(30)의 제2 부분(30b)은, 제1 부분(30a) 위에 위치한 제2 터널링층(54) 위에서 제2 터널링층(54)과 제2 전극(44) 사이에 위치한다. 제2 부분(30b)은 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 부분(30b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 그리고 제1 도전형 불순물은 제2 부분(30b)을 구성하는 반도체층의 증착과 동시에 증착될 수 있으며, 제2 부분(30b)을 구성하는 반도체층의 증착 후에 도핑될 수도 있다. The second portion 30b of the front field region 30 is located between the second tunneling layer 54 and the second electrode 44 above the second tunneling layer 54 located above the first portion 30a. The second portion 30b may comprise a semiconductor (e.g., silicon) including a first conductivity type impurity. The second portion 30b may be formed by doping an amorphous, microcrystalline, or polycrystalline semiconductor, which can be easily manufactured by various methods such as vapor deposition, with a first conductivity type impurity. At this time, the first conductivity type impurity may be an impurity having the same first conductivity type as the base region 110. That is, when the first conductivity type impurity is n-type, Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the first conductivity type impurity is p-type, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. The first conductive impurity may be deposited at the same time as the deposition of the semiconductor layer constituting the second portion 30b and may be doped after the deposition of the semiconductor layer constituting the second portion 30b.

제1 부분(30a)과 제2 부분(30b)은 반도체 기판(10)의 전면 쪽에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 제1 부분(30a) 또는 제2 부분(30b)이 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 제1 부분(30a)과 제2 부분(30b)을 전체적으로 형성하는 것에 의하여 전면 전계 구조의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다. The first portion 30a and the second portion 30b may be formed entirely on the front side of the semiconductor substrate 10. [ Here, the term "formed as a whole" may include not only that all of 100% are formed, but inevitably the portion where the first portion 30a or the second portion 30b is not formed is located at some portion. By forming the first portion 30a and the second portion 30b as a whole, the area of the front electric field structure can be maximized, and a separate patterning process can be omitted.

제1 부분(30a)은 제2 부분(30b) 내의 제1 도전형 불순물을 반도체 기판(10)의 내부로 확산시켜 형성되는 도핑 영역으로 구성될 수 있다. 이 경우에 제1 부분(30a) 내의 제1 도전형 불순물과 제2 부분(30b) 내의 제1 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 제2 부분(30b)이 제1 도전형 불순물로 인(P)를 포함할 경우에 제1 부분(30a)도 제1 도전형 불순물로 인을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(30a)과 제2 부분(30b)을 서로 별개로 형성하는 등 다양한 공정이 가능하다. The first portion 30a may be a doped region formed by diffusing the first conductive impurity in the second portion 30b into the semiconductor substrate 10. [ In this case, the first conductive type impurity in the first portion 30a and the first conductive type impurity in the second portion 30b include the same material. For example, when the second portion 30b includes phosphorus (P) as the first conductive impurity, the first portion 30a may also include phosphorus as the first conductive impurity. However, the present invention is not limited thereto, and various processes such as forming the first portion 30a and the second portion 30b separately from each other are possible.

제1 부분(30a)은 반도체 기판(10)의 내부에서 베이스 영역(110)과 전면 전계 구조를 형성하는 부분이다. 제2 부분(30b)은 제2 터널링층(54) 위에서 제2 전극(44)과 연결되는 부분이다. The first portion 30a is a portion forming a front electric field structure with the base region 110 in the semiconductor substrate 10. [ The second portion 30b is a portion connected to the second electrode 44 on the second tunneling layer 54. [

여기서, 전면 전계 영역(30)의 제1 부분(30a)과 제2 부분(30b)은 제1 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로는, 제1 부분(30a)의 도핑 농도보다 제2 부분(30b)의 도핑 농도보다 커서, 제1 부분(30a)이 저농도 도핑부를 형성하고 제2 부분(30b)이 고농도 도핑부를 형성한다. 이때, 제2 부분(30b) 내에서의 도핑 농도를 균일하게 할 수 있다. 또는, 제2 터널링층(54)에 인접한 영역보다 제2 전극(44)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 제2 부분(30b)을 형성할 때 공정 조건을 조절하는 것에 의하여 제2 터널링층(54)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제2 전극(44)에 인접한 부분에서의 도핑 농도를 높게 하면, 전면 전계 영역(30)과 제2 전극(44)과의 접촉 저항을 최소화할 수 있다. Here, the first portion 30a and the second portion 30b of the front electric field area 30 have different doping densities of the first conductivity type impurities. Specifically, the doping concentration of the second portion 30b is larger than the doping concentration of the first portion 30a, so that the first portion 30a forms a lightly doped portion and the second portion 30b forms a highly doped portion . At this time, the doping concentration in the second portion 30b can be made uniform. Alternatively, the doping concentration of the region adjacent to the second electrode 44 may be higher than the region adjacent to the second tunneling layer 54. At this time, the doping concentration can be gradually or stepwise increased while moving away from the second tunneling layer 54 by controlling the process conditions when forming the second portion 30b. When the doping concentration at the portion adjacent to the second electrode 44 is increased as described above, the contact resistance between the front electric field area 30 and the second electrode 44 can be minimized.

반도체 기판(10)의 내부에 위치하는 제1 부분(30a)을 저농도로 형성하여 제1 부분(30a)에서 발생할 수 있는 재결합을 최소화할 수 있다. 또한, 제2 전극(44)과 접촉하여 제2 전극(44)에 연결되는 제2 부분(30b)을 고농도로 하여 제2 전극(44)과의 접촉 저항을 최소화할 수 있다. It is possible to minimize the recombination that may occur in the first portion 30a by forming the first portion 30a located in the semiconductor substrate 10 at a low concentration. Also, the contact resistance with the second electrode 44 can be minimized by making the second portion 30b, which is in contact with the second electrode 44 and connected to the second electrode 44, at a high concentration.

일 예로, 제1 부분(30a)의 도핑 농도가 1 X 1016/cm3 내지 1 X 1020/cm3이고, 좀더 구체적으로는 1 X 1016/cm3 내지 1 X 1018/cm3일 수 있다. 이보다 낮은 도핑 농도는 구현하기 어려우며 이보다 높은 도핑 농도는 재결합을 방지하기에 충분하지 않을 수 있다. 제2 부분(30b)의 도핑 농도는 제1 부분(30a)의 도핑 농도의 비율이 5배 내지 106배(일 예로, 10배 내지 106배)일 수 있다. 상기 도핑 농도 비율이 106배를 초과하는 것은 구현하기가 어렵고, 5배 미만(일 예로, 10배 미만)인 것은 도핑 농도 차이가 충분하지 않아 제1 부분(30a)에 의한 재결합 저감 효과가 충분하지 않을 수 있다. 일 예로, 제2 부분(30b)과 제2 전극(44)의 접촉 저항은 10-7/Ωm 내지 10-2/Ωm일 수 있다. 10-7/Ωm 미만의 접촉 저항은 구현하기 어려우며, 10-2/Ωm을 초과하는 접촉 저항은 우수한 전기적 특성을 구현하기 어려울 수 있다. In one example, the doping concentration of the first portion 30a is 1 × 10 16 / cm 3 to 1 × 10 20 / cm 3 , more specifically 1 × 10 16 / cm 3 to 1 × 10 18 / cm 3 . Doping concentrations lower than this are difficult to implement and higher doping concentrations may not be sufficient to prevent recombination. The doping concentration of the second portion 30b may be from 5 times to 10 6 times (for example, from 10 times to 10 6 times) the proportion of the doping concentration of the first portion 30a. When the doping concentration ratio is more than 10 6 times, it is difficult to realize. When the doping concentration ratio is less than 5 times (for example, less than 10 times), the doping concentration difference is insufficient and the effect of reducing the recombination by the first portion 30 a is sufficient I can not. For example, the contact resistance between the second portion 30b and the second electrode 44 may be 10 < -7 > / [Omega] m to 10 < -2 & A contact resistance less than 10 < -7 & gt ; / [Omega] m is difficult to implement and a contact resistance exceeding 10 -2 / [Omega] m may be difficult to achieve good electrical properties.

상술한 도핑 농도 및 저항 값을 가질 때 제1 부분(30a)이 pn 정션을 형성하면서도 재결합을 최소화할 수 있고, 제2 부분(30b)이 제2 전극(44)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(30a, 30b)의 도핑 농도 등은 달라질 수 있다.The recombination can be minimized while the first portion 30a forms the pn junction and the second portion 30b can have excellent electrical characteristics with the second electrode 44 when the doping concentration and the resistance value described above are provided . However, the present invention is not limited thereto, and the doping concentration of the first and second portions 30a and 30b may be varied.

그리고 전면 전계 영역(30)의 제1 부분(30a)과 제2 부분(30b)은 서로 다른 두께를 가질 수 있다. 좀더 상세하게는, 제1 부분(30a)의 두께보다 제2 부분(30b)의 두께가 크고, 제1 및 제2 부분(30a, 30b)의 두께가 제2 터널링층(54)의 두께보다 클 수 있다. 제1 부분(30a)의 두께를 상대적으로 얇게 하여 반도체 기판(10)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 제2 부분(30b)을 상대적으로 두껍게 형성하여 제2 전극(44)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 제2 터널링층(54)의 두께를 가장 작게 하여 제1 부분(30a)과 제2 부분(30b) 사이에서의 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(30a)을 제2 부분(30b)보다 두껍게 형성할 수도 있음은 물론이다.The first portion 30a and the second portion 30b of the front electric field area 30 may have different thicknesses. More specifically, the thickness of the second portion 30b is greater than the thickness of the first portion 30a, and the thickness of the first and second portions 30a, 30b is greater than the thickness of the second tunneling layer 54 . The thickness of the first portion 30a may be made relatively thin to minimize recombination that may occur in the semiconductor substrate 10. [ Also, the second portion 30b may be formed relatively thick, so that the contact characteristic with the second electrode 44 can be maintained to be excellent. The thickness of the second tunneling layer 54 may be minimized to prevent the flow of the majority carriers between the first portion 30a and the second portion 30b. However, the present invention is not limited thereto, and it goes without saying that the first portion 30a may be thicker than the second portion 30b.

일 예로, 제1 부분(30a)의 두께에 대한 제2 부분(30b)의 두께 비율이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율이 1 내지 100배일 수 있다. 제1 부분(30a)에 의하여 발생될 수 있는 재결합 및 반도체 기판(10)의 손상 등을 최소화하고 제2 부분(30b)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 부분(30a)의 두께가 5nm 내지 500nm(좀더 구체적으로는, 5nm 내지 200nm)일 수 있고, 제2 부분(30b)의 두께가 50nm 내지 1000nm(좀더 구체적으로는, 50nm 내지 500nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(30a, 30b)의 두께 등은 달라질 수 있다. For example, the thickness ratio of the second portion 30b to the thickness of the first portion 30a may be 0.5 to 100 times, and more precisely, the thickness ratio may be 1 to 100 times. The thickness ratio may be 10 to 50 times in consideration of minimizing the recombination that may be caused by the first portion 30a and the damage of the semiconductor substrate 10 and considering the electrical characteristics of the second portion 30b and the like . Here, the thickness of the first portion 30a may be 5 nm to 500 nm (more specifically, 5 nm to 200 nm), the thickness of the second portion 30b may be 50 nm to 1000 nm (more specifically, 50 nm to 500 nm) Lt; / RTI > However, the present invention is not limited thereto, and the thicknesses of the first and second portions 30a and 30b and the like may be varied.

상술한 바와 같이, 저농도 도핑부인 제1 부분(30a)은 베이스 영역(110)과 전면 전계 구조를 형성한다. 이에 의하여 전면 전계 구조를 반도체 기판(10)의 내부 또는 반도체 기판(10)과 접촉하여 형성하므로 전면 전계 구조의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. As described above, the first portion 30a, which is a lightly doped portion, forms a front electric field structure with the base region 110. [ Accordingly, the front electric field structure can be formed inside the semiconductor substrate 10 or in contact with the semiconductor substrate 10, thereby ensuring the stability of the front electric field structure. Thus, the open voltage of the solar cell 100 can be improved to improve the efficiency of the solar cell 100.

제1 부분(30a)과 제2 부분(30b) 사이에 위치한 제2 터널링층(54)은 소수 캐리어가 제1 부분(30a)으로부터 제2 부분(30b)으로 주입되는 것을 차단하여 고농도인 제2 부분(30b) 사이에서의 재결합을 억제할 수 있다. 그리고 고농도 도핑부인 제2 부분(30b)에 제2 전극(44)을 연결하여 전면 전계 영역(30)과 제2 전극(44)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다.The second tunneling layer 54 located between the first portion 30a and the second portion 30b blocks the minority carriers from being injected from the first portion 30a into the second portion 30b, The recombination between the portions 30b can be suppressed. The second electrode 44 may be connected to the second portion 30b of the heavily doped region to minimize the contact resistance between the front field region 30 and the second electrode 44. Thus, the filling density of the solar cell 100 can be improved and the efficiency of the solar cell 100 can be improved.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 7 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에서는 에미터 영역(20)의 제1 부분(20a)이 반도체 기판(10) 위에 형성된 비정질, 미세 결정, 또는 다결정 반도체층(일 예로, 실리콘층) 등에 제1 도전형 불순물이 도핑되어 형성될 수 있다. 이때, 제1 도전형 불순물은 제1 부분(20a)을 구성하는 반도체층을 형성할 때 함께 포함될 수 있으며, 제1 부분(20a)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다.7, a first portion 20a of the emitter region 20 is formed on the amorphous, microcrystalline, or polycrystalline semiconductor layer (for example, a silicon layer) formed on the semiconductor substrate 10, A conductive type impurity may be doped to form. At this time, the first conductive impurity may be included together when forming the semiconductor layer constituting the first portion 20a, and may be doped after forming the semiconductor layer constituting the first portion 20a.

이와 같이 제1 및 제2 부분(20a, 20b)을 반도체 기판(10) 위에 형성하면 반도체 기판(10)에 도핑 영역을 형성할 때 발생될 수 있는 반도체 기판(10)의 손상 또는 재결합 증가 등의 문제를 원천적으로 방지할 수 있다. When the first and second portions 20a and 20b are formed on the semiconductor substrate 10 as described above, damage or recombination of the semiconductor substrate 10, which may occur when forming the doped region in the semiconductor substrate 10, The problem can be prevented at the original level.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
20: 에미터 영역
20a: 제1 부분
20b: 제2 부분
30: 전면 전계 영역
30a: 제1 부분
30b: 제2 부분
52: 제1 터널링층
54: 제2 터널링층 100: Solar cell
10: semiconductor substrate
20: Emitter area
20a: first part
20b: the second part
30: front electric field area
30a: first part
30b: second part
52: first tunneling layer
54: second tunneling layer

Claims (20)

반도체 기판;
상기 반도체 기판의 후면에 위치하는 제1 도전형 영역;
상기 반도체 기판의 전면에 위치하는 제2 도전형 영역; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극
을 포함하고,
상기 제1 도전형 영역은, 상기 반도체 기판의 후면 위에 위치하는 제1 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하는 태양 전지. A semiconductor substrate;
A first conductive type region located on a rear surface of the semiconductor substrate;
A second conductive type region located on the front surface of the semiconductor substrate; And
A first electrode coupled to the first conductivity type region, and a second electrode coupled to the second conductivity type region,
/ RTI >
Wherein the first conductive type region includes a plurality of portions located between the first tunneling layer located on the rear surface of the semiconductor substrate. 제1항에 있어서,
상기 반도체 기판이 제1 도전형을 가지는 베이스 영역을 포함하고,
상기 제1 도전형 영역이 상기 제1 도전형과 반대되는 제2 도전형을 가지는 에미터 영역이고,
상기 제2 도전형 영역이 상기 제1 도전형을 가지며 상기 베이스 영역보다 높은 도핑 농도를 가지는 전면 전계 영역인 태양 전지. The method according to claim 1,
Wherein the semiconductor substrate includes a base region having a first conductivity type,
Wherein the first conductivity type region is an emitter region having a second conductivity type opposite to the first conductivity type,
Wherein the second conductivity type region has the first conductivity type and has a higher doping concentration than the base region. 제1항에 있어서,
상기 제2 도전형 영역은, 상기 반도체 기판의 상기 전면 쪽에 위치하는 도핑 영역으로 구성되는 태양 전지. The method according to claim 1,
And the second conductive type region is composed of a doped region located on the front side of the semiconductor substrate. 제1항에 있어서,
상기 제1 도전형 영역이 전체적으로 형성되는 태양 전지. The method according to claim 1,
And the first conductive type region is formed as a whole. 제1항에 있어서,
상기 제2 도전형 영역이 전체적으로 형성되거나, 상기 제2 전극에 대응하여 부분적으로 형성되는 태양 전지. The method according to claim 1,
Wherein the second conductive type region is formed entirely or partially formed corresponding to the second electrode. 제1항에 있어서,
상기 제1 도전형 영역이 p형을 가지는 태양 전지. The method according to claim 1,
Wherein the first conductivity type region has a p-type conductivity. 제5항에 있어서,
상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함하는 태양 전지.6. The method of claim 5,
Wherein the first conductivity type region comprises boron (B) as a conductive impurity. 제1항에 있어서,
상기 반도체 기판의 전면에서 상기 제2 도전형 영역 위에 위치하는 반사 방지막; 및
상기 반도체 기판의 후면에서 상기 제1 도전형 영역 위에 위치하는 반사막
을 더 포함하는 태양 전지. The method according to claim 1,
An anti-reflection film located on the second conductive type region on the front surface of the semiconductor substrate; And
A reflective film disposed on the first conductive type region on the rear surface of the semiconductor substrate,
Further comprising a photovoltaic cell. 제1항에 있어서,
상기 반도체 기판의 전면보다 상기 반도체 기판의 후면이 작은 표면 거칠기를 가지는 태양 전지. The method according to claim 1,
Wherein a back surface of the semiconductor substrate has a smaller surface roughness than a front surface of the semiconductor substrate. 제1항에 있어서,
상기 제1 도전형 영역은, 상기 반도체 기판의 후면에 가까운 상기 반도체 기판의 부분에 위치하거나 또는 상기 반도체 기판의 후면 위에 위치하는 제1 부분과, 상기 제1 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함하는 태양 전지. The method according to claim 1,
Wherein the first conductive type region comprises a first portion located at a portion of the semiconductor substrate close to the rear surface of the semiconductor substrate or over the rear surface of the semiconductor substrate and a second portion located between the first tunneling layer and the first electrode And a second portion of the solar cell. 제10항에 있어서,
상기 제1 부분과 상기 제2 부분은 도전형 불순물의 도핑 농도가 서로 다른 태양 전지. 11. The method of claim 10,
Wherein the first portion and the second portion have different doping densities of the conductive impurities. 제11항에 있어서,
상기 제1 부분의 도핑 농도보다 상기 제2 부분의 도핑 농도가 큰 태양 전지. 12. The method of claim 11,
Wherein a doping concentration of the second portion is larger than a doping concentration of the first portion. 제10항에 있어서,
상기 제1 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높은 태양 전지. 11. The method of claim 10,
Wherein the doping concentration in the second portion adjacent to the first electrode is higher than the doping concentration in the region of the second portion adjacent the first tunneling layer. 제10항에 있어서,
상기 제1 부분 및 상기 제2 부분보다 상기 제1 터널링층이 얇은 태양 전지. 11. The method of claim 10,
Wherein the first tunneling layer is thinner than the first portion and the second portion. 제10항에 있어서,
상기 제1 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함하는 태양 전지. 11. The method of claim 10,
Wherein the first tunneling layer comprises at least one of silicon oxide, silicon nitride, silicon oxynitride, intrinsic amorphous silicon, and intrinsic polycrystalline silicon. 제10항에 있어서,
상기 제1 부분이 단결정, 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되고,
상기 제2 부분이 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되는 태양 전지. 11. The method of claim 10,
Wherein the first portion is formed by doping any one of a single crystal, amorphous, polycrystal, and microcrystalline semiconductor with a conductive impurity,
Wherein the second portion is formed by doping any one of amorphous, polycrystalline, and microcrystalline semiconductor with a conductive impurity. 제10항에 있어서,
상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성되고,
상기 제2 부분이 상기 제1 터널링층 위에 위치하는 비정질, 다결정 및 미세 결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되는 태양 전지. 11. The method of claim 10,
Wherein the first portion comprises a doped region formed by doping the semiconductor substrate with a conductive impurity,
Wherein the second portion is formed by doping any one of amorphous, polycrystalline, and microcrystalline semiconductor layers on the first tunneling layer. 제10항에 있어서,
상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일한 태양 전지. 11. The method of claim 10,
Wherein the material of the conductive impurity of the first portion and the material of the conductive impurity of the second portion are the same. 제10항에 있어서,
상기 제1 부분 및 상기 제2 부분이 각기 전체적으로 위치하는 태양 전지. 11. The method of claim 10,
Wherein the first portion and the second portion are located entirely on the solar cell. 제10항에 있어서,
상기 제1 터널링층이 상기 반도체 기판 위에서 전체적으로 위치하는 태양 전지.
11. The method of claim 10,
Wherein the first tunneling layer is located entirely above the semiconductor substrate.
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