KR102110527B1 - Solar cell - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 형성되는 제1 도전형 영역; 상기 반도체 기판의 타면 쪽에 국부적으로 형성되는 제2 도전형 영역; 상기 반도체 기판의 타면 쪽에서 상기 제2 도전형 영역이 형성되지 않은 부분에 형성되는 제3 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate; A first conductivity type region formed on one side of the semiconductor substrate; A second conductivity type region formed locally on the other side of the semiconductor substrate; A third conductivity type region formed on a portion where the second conductivity type region is not formed on the other side of the semiconductor substrate; And an electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다. The present invention relates to a solar cell, and more particularly, to a solar cell with improved structure.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy resources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, the solar cell has been spotlighted as a next-generation battery that converts solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.In such a solar cell, various layers and electrodes can be manufactured according to design. Solar cell efficiency can be determined according to the design of these various layers and electrodes. In order to commercialize a solar cell, it is necessary to overcome low efficiency, and various layers and electrodes are required to be designed to maximize the efficiency of the solar cell.

본 발명은 효율을 향상할 수 있는 태양 전지를 제공하고자 한다. The present invention is to provide a solar cell that can improve the efficiency.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 형성되는 제1 도전형 영역; 상기 반도체 기판의 타면 쪽에 국부적으로 형성되는 제2 도전형 영역; 상기 반도체 기판의 타면 쪽에서 상기 제2 도전형 영역이 형성되지 않은 부분에 형성되는 제3 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate; A first conductivity type region formed on one side of the semiconductor substrate; A second conductivity type region formed locally on the other side of the semiconductor substrate; A third conductivity type region formed on a portion where the second conductivity type region is not formed on the other side of the semiconductor substrate; And an electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region.

상기 제3 도전형 영역이 상기 전극이 연결되지 않는 플로팅 영역으로 구성될 수 있다. The third conductivity type region may be configured as a floating region to which the electrodes are not connected.

상기 제3 도전형 영역이 상기 제2 도전형 영역과 반대되는 도전형을 가질 수 있다. The third conductivity type region may have a conductivity type opposite to the second conductivity type region.

상기 제1 도전형 영역 및 상기 제3 도전형 영역이 제1 도전형을 가지고, 상기 제2 도전형 영역이 상기 제1 도전형과 반대되는 제2 도전형을 가질 수 있다. The first conductivity type region and the third conductivity type region may have a first conductivity type, and the second conductivity type region may have a second conductivity type opposite to the first conductivity type.

상기 제2 도전형 영역이 n형을 가지고, 상기 제3 도전형 영역이 p형을 가지며, 상기 제2 도전형 영역 및 상기 제3 도전형 영역 위에 형성되며 실리콘 질화물을 포함하는 패시베이션막을 포함할 수 있다. The second conductivity-type region may have an n-type, the third conductivity-type region may have a p-type, and may be formed on the second conductivity-type region and the third conductivity-type region and include a passivation film including silicon nitride. have.

상기 제1 도전형 영역 위에 형성되는 패시베이션막을 포함하고, 상기 패시베이션막이 알루미늄 산화물을 포함할 수 있다. A passivation film formed over the first conductivity type region may be included, and the passivation film may include aluminum oxide.

상기 제3 도전형 영역의 면적이 상기 제2 도전형 면적보다 클 수 있다. The area of the third conductivity type region may be larger than the area of the second conductivity type.

상기 제2 도전형 영역 : 상기 제3 도전형 영역의 면적 비율이 1: 2 내지 1:5일 수 있다. The second conductivity type region: an area ratio of the third conductivity type region may be 1: 2 to 1: 5.

상기 제3 도전형 영역의 도핑 농도가 상기 제1 도전형 영역의 도핑 농도과 같거나 그보다 작을 수 있다. The doping concentration of the third conductivity type region may be equal to or less than the doping concentration of the first conductivity type region.

상기 제3 도전형 영역의 두께가 상기 제1 도전형 영역의 두께와 같거나 그보다 작을 수 있다. The thickness of the third conductivity type region may be equal to or less than the thickness of the first conductivity type region.

상기 제1 도전형 영역의 두께 : 상기 제3 도전형 영역의 두께 비율이 1:0.1 내지 1:0.8일 수 있다. The thickness ratio of the first conductivity type region: the thickness ratio of the third conductivity type region may be 1: 0.1 to 1: 0.8.

상기 제3 도전형 영역의 두께가 상기 제2 도전형 영역의 두께보다 작을 수 있다. The thickness of the third conductivity type region may be smaller than the thickness of the second conductivity type region.

상기 제2 도전형 영역이 상기 제2 전극에 인접하여 형성될 수 있다. The second conductivity type region may be formed adjacent to the second electrode.

상기 제1 및 제2 전극이 패턴을 가지면서 형성되어 상기 태양 전지가 양면 수광형 구조를 가질 수 있다. The first and second electrodes are formed while having a pattern, and the solar cell may have a double-sided light receiving type structure.

본 발명의 다른 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되며 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되며 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되며 상기 전극이 연결되지 않는 플로팅 영역으로 구성되는 제3 도전형 영역을 포함할 수 있다. A solar cell according to another embodiment of the present invention includes a semiconductor substrate; A first conductivity type region formed on or on the semiconductor substrate and having a first conductivity type; A second conductivity type region formed on or on the semiconductor substrate and having a second conductivity type; An electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region; And a third conductivity type region formed on or on the semiconductor substrate and composed of a floating region to which the electrodes are not connected.

상기 제1 도전형 영역이 상기 반도체 기판의 일면 쪽에 위치하고, 상기 제2 도전형 영역이 상기 반도체 기판의 타면 쪽에 국부적으로 형성될 수 있다. 상기 제3 도전형 영역은 상기 반도체 기판의 타면 쪽에 상기 제2 도전형 영역이 형성되지 않은 부분에 형성될 수 있다. The first conductivity type region may be located on one side of the semiconductor substrate, and the second conductivity type region may be locally formed on the other side of the semiconductor substrate. The third conductivity type region may be formed in a portion where the second conductivity type region is not formed on the other side of the semiconductor substrate.

상기 제3 도전형 영역이 상기 제2 도전형 영역과 반대되는 도전형을 가질 수 있다. The third conductivity type region may have a conductivity type opposite to the second conductivity type region.

본 발명의 또 다른 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 형성되는 도전형 영역; 상기 도전형 영역에 연결되는 전극; 상기 반도체 기판의 일면 쪽에 형성되고 상기 전극이 연결되지 않는 플로팅 영역으로 구성되는 도전형 영역; 및 상기 도전형 영역 및 상기 또 다른 도전형 영역을 덮으며 형성되는 패시베이션막을 포함한다. A solar cell according to another embodiment of the present invention includes a semiconductor substrate; A conductive region formed on one side of the semiconductor substrate; An electrode connected to the conductive region; A conductive region formed on one side of the semiconductor substrate and composed of a floating region to which the electrodes are not connected; And a passivation film formed over the conductive type region and the another conductive type region.

상기 도전형 영역이 p형을 가지고, 상기 또 다른 도전형 영역이 n형을 가지며, 상기 패시베이션막이 실리콘 질화물을 포함할 수 있다. The conductive type region may have a p type, the other conductive type region may have an n type, and the passivation film may include silicon nitride.

상기 반도체 기판이 베이스 영역을 포함하고, 상기 베이스 영역이 n형을 가지고, 상기 반도체 기판의 타면 쪽에 형성되는 p형의 에미터 영역과, 상기 에미터 영역을 덮으면서 고정 음전하를 가지는 산화물을 포함하는 또 다른 패시베이션막을 더 포함할 수 있다. The semiconductor substrate includes a base region, the base region has an n-type, p-type emitter region formed on the other side of the semiconductor substrate, and an oxide having a fixed negative charge while covering the emitter region Another passivation film may be further included.

본 실시예에 따르면, 플로팅 영역에 의하여 전계 효과 패시베이션을 구현하여 태양 전지의 패시베이션 특성을 향상할 수 있다. 이에 의하여 개방 전압을 증가시켜 태양 전지의 효율을 향상할 수 있다. 특히, p형의 도전형 영역과 인접하여 이에 반대되는 n형의 플로팅 영역을 형성하면 그 효과가 좀더 크게 나타날 수 있다.According to this embodiment, the passivation characteristics of the solar cell may be improved by implementing a field effect passivation by the floating region. Accordingly, the efficiency of the solar cell can be improved by increasing the open voltage. Particularly, when an n-type floating region adjacent to the p-type conductive region is formed and the opposite region is formed, the effect may be greater.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a plan view of a solar cell according to an embodiment of the present invention.
3 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it should be understood that the present invention is not limited to these embodiments and can be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, in order to clearly and briefly describe the present invention, illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for the same or extremely similar parts throughout the specification. In addition, in the drawings, the thickness, the area, etc. are enlarged or reduced in order to make the description more clear. The thickness, area, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. In addition, when a part is “included” in another part of the specification, the other part is not excluded and other parts may be further included unless specifically stated to the contrary. In addition, when a part such as a layer, film, region, plate, etc. is said to be "above" another part, this includes not only the case where the other part is "just above" but also another part in the middle. When a part such as a layer, film, region, plate, etc. is said to be "directly above" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다. Hereinafter, a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 제1 내지 제3 도전형 영역(20, 30, 40)과, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 여기서, 제1 전극(42)은 제1 도전형 영역(20)에 전기적으로 연결되고, 제2 전극(44)은 제2 도전형 영역(30)에 전기적으로 연결된다. 그리고 태양 전지(100)는, 제1 및 제2 패시베이션막(22, 32), 반사 방지막(24) 등을 더 포함할 수 있다. 설명에서 제1 및 제2 등의 용어는 구별을 위하여 사용한 것에 불과하며 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, first to third conductivity type regions 20, 30, 40, And first and second electrodes 42 and 44 respectively connected to the first and second conductivity-type regions 20 and 30. Here, the first electrode 42 is electrically connected to the first conductivity type region 20, and the second electrode 44 is electrically connected to the second conductivity type region 30. In addition, the solar cell 100 may further include first and second passivation films 22 and 32, an anti-reflection film 24, and the like. In the description, terms such as first and second are only used for distinguishing, and the present invention is not limited thereto.

반도체 기판(110)은 베이스 영역(10)을 포함하고, 제1 내지 제3 도전형 영역(20, 30, 40)을 포함할 수 있다. The semiconductor substrate 110 includes a base region 10 and may include first to third conductivity-type regions 20, 30, and 40.

베이스 영역(10)은, 일례로 제2 도전형 불순물을 포함하는 실리콘(일 예로, 실리콘 웨이퍼)을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제2 도전형 불순물은 p형 또는 n형일 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)은 상술한 물질 외의 다양한 물질을 사용할 수 있다. The base region 10 may include, for example, silicon (eg, a silicon wafer) containing a second conductivity type impurity. Monocrystalline silicon or polycrystalline silicon may be used as the silicon, and the second conductivity type impurity may be p-type or n-type. When the base region 10 has a p-type, the base region 10 is a single crystal or polycrystalline silicon doped with boron (B), aluminum (Al), gallium (Ga), indium (In), etc., which are group 3 elements. It can be done. When the base region 10 has an n-type, the base region 10 is a single crystal or polycrystalline silicon doped with phosphorus (P), arsenic (As), bismuth (Bi), antimony (Sb), etc., which are Group 5 elements. It can be done. The base region 10 may use various materials other than those described above.

본 실시예에서는, 일 예로, 베이스 영역(10)이 n형을 가질 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 정공이 반도체 기판(110)의 일면(이하 "전면") 쪽으로 이동하여 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(110)의 타면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)이 p형을 가지는 것도 가능하다. In this embodiment, as an example, the base region 10 may have an n-type. Then, the first conductivity type region 20 forming a pn junction with the base region 10 has a p type. When light is irradiated to the pn junction, holes generated by the photoelectric effect move toward one surface (hereinafter “front”) of the semiconductor substrate 110 and are collected by the first electrode 42, and the holes are semiconductor substrate 110 It is collected by the second electrode 44 by moving toward the other side (hereinafter referred to as “rear side”). Electric energy is thereby generated. Then, holes having a slower moving speed than the electrons may move to the front surface rather than the rear surface of the semiconductor substrate 110 to improve conversion efficiency. However, the present invention is not limited to this, and it is also possible that the base region 10 has a p-type.

반도체 기판(110)의 전면 쪽에 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제1 도전형 영역(20)은 제1 전극(42)에 연결되어 생성된 캐리어를 제1 전극(42)으로 전달한다. A first conductivity type region 20 having a first conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110. The first conductivity type region 20 forms an emitter region that forms a pn junction with the base region 10 to generate a carrier by photoelectric conversion. The first conductivity type region 20 is connected to the first electrode 42 to transfer the generated carrier to the first electrode 42.

제1 도전형 영역(20)이 p형일 때에는 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있고, n형일 때에는 인, 비소, 비스무스, 안티몬 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 상술한 바와 같이 베이스 영역(10)이 n형을 가질 때에는 제1 도전형 영역(20)이 p형을 가질 수 있다. When the first conductivity type region 20 is p-type, aluminum (Al), gallium (Ga), indium (In), or the like may be made of doped single crystal or polycrystalline silicon, and when n-type, phosphorus, arsenic, bismuth, antimony, etc. It can be made of doped single crystal or polycrystalline silicon. As described above, when the base region 10 has an n-type, the first conductivity-type region 20 may have a p-type.

제1 도전형 영역(20)은 반도체 기판(110)의 전면 쪽에서 전체적으로 형성될 수 있다. 그러면, pn 접합을 최대한 넓은 면적으로 형성할 수 있다. 도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에 대해서는 추후에 도 3을 참조하여 좀더 상세하게 설명한다. 제1 도전형 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.The first conductivity type region 20 may be formed entirely on the front side of the semiconductor substrate 110. Then, the pn junction can be formed as wide as possible. In the drawing, it is illustrated that the first conductive type region 20 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited to this. Therefore, in another embodiment, the first conductivity type region 20 may have a selective structure. The optional structure will be described in more detail with reference to FIG. 3 later. In addition to the structure of the first conductivity type region 20, various structures may be applied.

반도체 기판(110)의 타면(일 예로, 후면) 쪽에 제2 도전형을 가지는 제2 도전형 영역(30)이 형성된다. 제2 도전형 영역(30)은 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하여 후면 전계(back surface field)를 형성하는 후면 전계 영역을 구성한다. 이러한 후면 전계에 의하여 반도체 기판(110)의 후면에서 재결합에 의하여 캐리어가 손실되는 것을 방지할 수 있다. 제2 도전형 영역(30)은 제2 전극(44)에 연결되어 생성된 캐리어를 제2 전극(44)으로 전달한다.A second conductivity type region 30 having a second conductivity type is formed on the other surface (eg, the back surface) of the semiconductor substrate 110. The second conductivity type region 30 comprises a second conductivity type dopant with a higher doping concentration than the base region 10 to form a back electric field region forming a back surface field. The carrier may be prevented from being lost due to recombination at the rear surface of the semiconductor substrate 110 by the rear electric field. The second conductivity type region 30 is connected to the second electrode 44 to transfer the generated carrier to the second electrode 44.

제2 도전형 영역(30)이 n형일 때에는 인, 비소, 비스무스, 안티몬 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어지고, p형일 때에는 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 상술한 바와 같이 베이스 영역(10)이 n형을 가질 때에는 제2 도전형 영역(30)이 n형을 가질 수 있다. When the second conductivity type region 30 is n-type, phosphorus, arsenic, bismuth, antimony, etc. are made of doped single crystal or polycrystalline silicon. When it is p-type, aluminum (Al), gallium (Ga), indium (In), etc. It can be made of doped single crystal or polycrystalline silicon. As described above, when the base region 10 has an n-type, the second conductivity-type region 30 may have an n-type.

제2 도전형 영역(30)은 반도체 기판(110)의 후면 쪽에서 국부적으로 형성될 수 있다. 일 예로, 제2 도전형 영역(30)은 제2 전극(44)과 인접하는 부분에 대응하도록 국부적으로 형성될 수 있다. 그러면, 제2 도전형 영역(30)에 의하여 제2 전극(44)과의 접촉 저항을 낮출 수 있고 제2 전극(44)에 인접한 부분에서 표면 재결합을 방지할 수 있다. The second conductivity type region 30 may be formed locally on the back side of the semiconductor substrate 110. For example, the second conductivity type region 30 may be locally formed to correspond to a portion adjacent to the second electrode 44. Then, the contact resistance with the second electrode 44 may be lowered by the second conductivity type region 30 and surface recombination may be prevented at a portion adjacent to the second electrode 44.

그리고 본 실시예에서 반도체 기판(110)의 후면 쪽에 제2 도전형 영역(30)이 형성되지 않은 부분(즉, 제2 전극(44)이 형성되지 않는 부분)에 제3 도전형 영역(40)이 형성된다. 제3 도전형 영역(40)과 반대되는 제1 도전형 도펀트를 포함하는 영역이다. 이러한 제3 도전형 영역(30)은 제1 및 제2 전극(42, 44)이 연결되지 않은 플로팅 영역이다. In addition, in the present embodiment, the third conductivity type region 40 is formed in a portion where the second conductivity type region 30 is not formed (ie, the portion where the second electrode 44 is not formed) on the back side of the semiconductor substrate 110. It is formed. It is an area including a first conductivity type dopant opposite to the third conductivity type area 40. The third conductivity type region 30 is a floating region to which the first and second electrodes 42 and 44 are not connected.

제3 도전형 영역(40)이 p형일 때에는 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있고, n형일 때에는 인, 비소, 비스무스, 안티몬 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 상술한 바와 같이 베이스 영역(10) 및 제2 도전형 영역(30)이 n형을 가질 경우에 제3 도전형 영역(40)은 제1 도전형 영역(20)과 같이 p형을 가질 수 있다. When the third conductivity type region 40 is p-type, aluminum (Al), gallium (Ga), indium (In), or the like may be made of doped single crystal or polycrystalline silicon, and when n-type, phosphorus, arsenic, bismuth, antimony, etc. It can be made of doped single crystal or polycrystalline silicon. As described above, when the base region 10 and the second conductivity-type region 30 have an n-type, the third conductivity-type region 40 may have a p-type like the first conductivity-type region 20. .

제3 도전형 영역(40)은 제2 도전형 영역(30)과 동일한 반도체 기판(110)의 후면에서 제2 도전형 영역(30)과 다른 도전형을 가지면서 형성된다. 이러한 제3 도전형 영역(40)에 의하여 제3 도전형 영역(40)의 다수 캐리어(예를 들어, 제3 도전형 영역(40)이 p형일 경우에는 정공, n형일 경우에는 전자)가 제3 도전형 영역(40) 및 이의 주변으로 이동하게 된다. 그런데, 제3 도전형 영역(40)이 제1 및 제2 전극(42, 44)과 연결되지 않은 플로팅 영역이므로 제3 도전형 영역(40)으로 모인 다수 캐리어가 외부로 빠져나가지 못하고 제3 도전형 영역(40)에서 그대로 머물러 있게 된다. The third conductivity type region 40 is formed while having a different conductivity type from the second conductivity type region 30 on the rear surface of the semiconductor substrate 110 that is the same as the second conductivity type region 30. By the third conductivity type region 40, a plurality of carriers of the third conductivity type region 40 (for example, holes when the third conductivity type region 40 is p-type and electrons when it is n-type) are removed. 3 It will move to the conductive type region 40 and its surroundings. However, since the third conductivity type region 40 is a floating region that is not connected to the first and second electrodes 42 and 44, the multiple carriers collected in the third conductivity type region 40 cannot escape to the outside and the third conductivity It stays intact in the mold region 40.

이렇게 플로팅된 제3 도전형 영역(40)에 머무르게 되는 다수 캐리어에 의하여 베이스 영역(10) 내에 위치한 동일한 극성의 캐리어(즉, 제3 도전형 영역(40)이 p형일 경우에는 정공, n형일 경우에는 전자)가 척력을 받게 되고 반대 극성의 캐리어(즉, 제3 도전형 영역(40)이 p형일 경우에는 전자, n형일 경우에는 정공)가 인력을 받게 되어 제3 도전형 영역(40) 쪽으로 향하게 된다. 상술한 동일한 극성의 캐리어는 제2 도전형 영역(30)의 소수 캐리어에 해당하고 상술한 반대 극성의 캐리어는 제2 도전형 영역(30)의 다수 캐리어에 해당하므로, 제3 도전형 영역(30)은 제2 도전형 영역(30)의 소수 캐리어에 척력을 제공하고 제2 도전형 영역(300의 다수 캐리어에 인력을 제공하는 역할을 한다. Carriers of the same polarity located in the base region 10 by the plurality of carriers staying in the floated third conductivity type region 40 (ie, when the third conductivity type region 40 is p-type, hole or n-type) The electrons are subjected to repulsive force, and carriers of opposite polarities (ie, electrons when the third conductivity type region 40 is p-type and holes when n-type) are attracted to the third conductivity type region 40. Headed. Since the carriers of the same polarity described above correspond to minority carriers of the second conductivity type region 30 and the carriers of the opposite polarity described above correspond to multiple carriers of the second conductivity type region 30, the third conductivity type region 30 ) Serves to provide repulsive force to the minority carriers of the second conductivity type region 30 and to provide attractive force to the multiple carriers of the second conductivity type region 300.

이와 같이 제3 도전형 영역(40)은 제2 도전형 영역(30)의 소수 캐리어가 제2 도전형 영역(30) 쪽으로 이동하지 못하게 하는 전계 효과 패시베이션(field effect passivation)의 역할을 수행한다. 그러면, 반도체 기판(110)의 후면을 패시베이션하는 제2 패시베이션막(32)에 의한 패시베이션 효과와 함께 전계 효과 패시베이션에 의하여 패시베이션 효과를 최대화할 수 있다. As described above, the third conductivity type region 40 serves as a field effect passivation that prevents minority carriers of the second conductivity type region 30 from moving toward the second conductivity type region 30. Then, the passivation effect can be maximized by the electric field effect passivation together with the passivation effect by the second passivation film 32 that passivates the rear surface of the semiconductor substrate 110.

특히, 제2 도전형 영역(30)이 n형일 경우에 제3 도전형 영역(40)에 의한 패시베이션 효과를 좀더 크게 향상할 수 있다. 제2 도전형 영역(30)이 n형일 경우에는 이를 패시베이션하는 제2 패시베이션막(32)으로 실리콘 질화물을 사용할 수 있는데, 실리콘 질화물의 경우에는 물질 특성 상 고정 전하(fixed charge)를 충분하게 가지기 어렵다. 이에 따라 실리콘 질화물을 포함하는 제2 패시베이션막(32)은 고정 전하에 의한 전계 효과에 의한 패시베이션을 수행하기 어려우므로, 고정 전하를 충분하게 가질 수 있는 막(예를 들어, p형의 도전형 영역을 패시베이션하는 알루미늄 산화물)보다 패시베이션 효과가 적을 수 있다. 이에 따라 본 실시예에서는 n형을 가지는 제2 도전형 영역(30)과 같은 쪽에 이를 패시베이션할 수 있는 전계 효과를 제공할 수 있는 제3 도전형 영역(40)을 형성하여 패시베이션 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 플로팅 영역으로 구성된 제3 도전형 영역(40)을 n형의 도전형 영역과 인접하여 형성하는 것도 가능하며, 이 또한 본 발명의 범위에 속한다. In particular, when the second conductivity-type region 30 is n-type, the passivation effect by the third conductivity-type region 40 can be greatly improved. When the second conductivity type region 30 is n-type, silicon nitride may be used as the second passivation layer 32 to passivate it. In the case of silicon nitride, it is difficult to sufficiently have a fixed charge due to material characteristics. . Accordingly, since the second passivation film 32 including silicon nitride is difficult to perform passivation by the electric field effect by the fixed charge, a film capable of sufficiently having the fixed charge (for example, a p-type conductive type region) (Passivating aluminum oxide) may have a less passivation effect. Accordingly, in the present embodiment, a third conductive type region 40 capable of providing an electric field effect capable of passivating it on the same side as the second conductive type region 30 having n-type can be formed to maximize the passivation effect. have. However, the present invention is not limited to this, and it is also possible to form the third conductive type region 40 composed of the floating region adjacent to the n-type conductive region, which also falls within the scope of the present invention.

그리고 제3 도전형 영역(40)은 제2 도전형 영역(30)의 다수 캐리어가 제2 도전형 영역(30) 쪽으로 쉽게 이동하여 제2 전극(44)으로 전달되도록 하여 캐리어의 수집 효율을 향상할 수 있다. In addition, the third conductivity type region 40 improves the collection efficiency of the carrier by allowing multiple carriers of the second conductivity type region 30 to easily move toward the second conductivity type region 30 and transfer to the second electrode 44. can do.

이때, 제3 도전형 영역(40)의 면적이 제2 도전형 영역(30)의 면적보다 클 수 있다. 그러면, 제2 도전형 영역(30)은 제2 전극(44)과의 접촉 저항을 낮출 수 있는 정도의 면적을 가지도록 상대적으로 좁게 형성하고, 제3 도전형 영역(40)을 상대적으로 넓게 형성하여 전계 효과 패시베이션을 최대화할 수 있다. At this time, the area of the third conductivity type region 40 may be larger than the area of the second conductivity type region 30. Then, the second conductivity-type region 30 is formed relatively narrow to have an area capable of lowering the contact resistance with the second electrode 44, and the third conductivity-type region 40 is formed relatively wide. Thus, the passivation of the electric field effect can be maximized.

일 예로, 제2 도전형 영역(30) : 제3 도전형 영역(40)의 면적 비율이 1:2 내지 1:5일 수 있다. 상기 면적 비율이 1:2 미만이면, 제3 도전형 영역(40)의 면적이 충분하지 않아 전계 효과 패시베이션에 의한 효과가 충분하지 않을 수 있다. 상기 면적 비율이 1:5를 초과하면, 제2 도전형 영역(30)의 면적 비율이 충분하지 않아 제2 전극(44)과의 접촉 저항 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 면적 비율이 달라질 수도 있다. For example, an area ratio of the second conductivity type region 30: the third conductivity type region 40 may be 1: 2 to 1: 5. If the area ratio is less than 1: 2, the area of the third conductivity-type region 40 may not be sufficient, so that the effect due to field effect passivation may not be sufficient. When the area ratio exceeds 1: 5, the area ratio of the second conductivity type region 30 is insufficient, and thus the contact resistance characteristic with the second electrode 44 may be deteriorated. However, the present invention is not limited to this, and the area ratio may vary.

그리고 제3 도전형 영역(40)의 도핑 농도가 제1 도전형 영역(20)의 도핑 농도와 같거나 그보다 작을 수 있고, 제3 도전형 영역(40)의 저항이 제1 도전형 영역(20)의 저항과 같거나 그보다 클 수 있다. 일 예로, 제1 도전형 영역(20)은 제1 전극(42)과의 접촉 저항 등을 고려하여 상대적으로 높은 도핑 농도 및 낮은 저항을 가지도록 할 수 있다. 그리고 제3 도전형 영역(40)은 전계 효과 패시베이션을 유도할 수 있는 정도의 낮은 도핑 농도를 가지면 되고, 제1 및 제2 전극(42, 44)과 연결되지 않으므로 높은 저항을 가져도 무방하다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 도전형 영역(20)을 얕게(shallow)하게 구현하기 위하여 제1 도전형 영역(20)의 도핑 농도를 제3 도전형 영역(40)의 도핑 농도보다 작게 할 수 있다. 그러면, 제 도전형 영역(20)의 저항이 제3 도전형 영역(40)의 저항보다 클 수 있다. 그 외의 다양한 변형이 가능하다. In addition, the doping concentration of the third conductivity-type region 40 may be equal to or less than the doping concentration of the first conductivity-type region 20, and the resistance of the third conductivity-type region 40 may be the first conductivity-type region 20. ). For example, the first conductivity type region 20 may have a relatively high doping concentration and a low resistance in consideration of contact resistance with the first electrode 42 and the like. In addition, the third conductivity type region 40 may have a doping concentration low enough to induce field effect passivation, and may have high resistance since it is not connected to the first and second electrodes 42 and 44. However, the present invention is not limited to this. Therefore, in order to implement the first conductivity type region 20 shallow, the doping concentration of the first conductivity type region 20 may be smaller than the doping concentration of the third conductivity type region 40. Then, the resistance of the third conductivity-type region 20 may be greater than that of the third conductivity-type region 40. Various other modifications are possible.

그리고 제3 도전형 영역(40)의 두께가 제1 도전형 영역(20)의 두께보다 작을 수 있다. 제1 도전형 영역(20)은 pn 접합을 형성하는 에미터 영역이므로 pn 접합을 형성할 수 있는 충분한 두께로 형성되어야 하고, 제3 도전형 영역(40)은 전계 효과 패시베이션을 유도할 수 있는 정도로 작은 두께로 도핑되어도 무방하기 때문이다. In addition, the thickness of the third conductivity-type region 40 may be smaller than the thickness of the first conductivity-type region 20. Since the first conductivity type region 20 is an emitter region forming a pn junction, it must be formed to a thickness sufficient to form a pn junction, and the third conductivity type region 40 is such that it can induce field effect passivation. This is because it can be safely doped with a small thickness.

일 예로, 제1 도전형 영역(20)의 두께 : 제3 도전형 영역(40)의 두께의 비율은 1:0.1 내지 1:0.8일 수 있다. 상술한 두께 비율이 1:0.1 미만이면, 제3 도전형 영역(40)의 두께가 작아서 제3 도전형 영역(40)에 의한 효과가 충분하지 않을 수 있다. 상술한 두께 비율이 1:0.8을 초과하면, 제3 도전형 영역(40)을 형성하기 위한 도핑 공정 중에 반도체 기판(110)이 손상되거나 반도체 기판(110)의 특성이 저하될 수 있다. 또는, 제1 도전형 영역(20)의 두께가 작아 pn 접합이 안정적으로 형성되지 않을 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 두께 비율이 달라질 수도 있다. For example, a ratio of the thickness of the first conductivity type region 20: the thickness of the third conductivity type region 40 may be 1: 0.1 to 1: 0.8. If the above-described thickness ratio is less than 1: 0.1, the thickness of the third conductivity type region 40 may be small, so that the effect by the third conductivity type region 40 may not be sufficient. When the above-described thickness ratio exceeds 1: 0.8, the semiconductor substrate 110 may be damaged or the characteristics of the semiconductor substrate 110 may be deteriorated during the doping process for forming the third conductivity type region 40. Alternatively, the pn junction may not be stably formed because the thickness of the first conductivity type region 20 is small. However, the present invention is not limited to this, and the thickness ratio may vary.

그리고 제3 도전형 영역(30)의 두께는 제2 도전형 영역(20)의 두께보다 작을 수 있다. 제3 도전형 영역(30)은 제2 전극(44)과의 접촉 저항을 낮출 수 있도록 높은 도핑 농도로 형성하여 상대적으로 두꺼운 두께를 가질 수 있고, 제3 도전형 영역(30)은 전계 효과 패시베이션을 유도할 수 있을 정도로 상대적으로 작은 두께를 가질 수 있다. In addition, the thickness of the third conductivity-type region 30 may be smaller than the thickness of the second conductivity-type region 20. The third conductivity type region 30 may have a relatively thick thickness by forming a high doping concentration to lower the contact resistance with the second electrode 44, and the third conductivity type region 30 may have a field effect passivation It can have a relatively small thickness to induce.

본 실시예에서 제2 도전형 영역(30)과 제3 도전형 영역(40)은 서로 인접하여 형성될 수도 있다. 제2 도전형 영역(30)과 제3 도전형 영역(40)이 인접하여 형성되어도 제2 도전형 영역(30)과 제3 도전형 영역(40) 사이에 공핍층(depletion layer)이 위치한다. 공핍층은 공핍층이 진성(intrinsic)층과 같이 기능하여 제2 도전형 영역(30)과 제3 도전형 영역(40)이 인접하여도 그에 따른 문제가 발생하지 않도록 할 수 있다. 따라서 제2 도전형 영역(30)과 제3 도전형 영역(40)이 서로 인접하여 형성할 수 있고, 이에 의하여 제2 도전형 영역(30)과 제3 도전형 영역(40)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)과 제2 도전형 영역(40)을 서로 이격하여 형성하는 것도 가능하다. In this embodiment, the second conductivity type region 30 and the third conductivity type region 40 may be formed adjacent to each other. Even if the second conductivity type region 30 and the third conductivity type region 40 are formed adjacent to each other, a depletion layer is positioned between the second conductivity type region 30 and the third conductivity type region 40. . In the depletion layer, the depletion layer functions as an intrinsic layer, so that a problem does not occur even when the second conductivity type region 30 and the third conductivity type region 40 are adjacent. Accordingly, the second conductivity type region 30 and the third conductivity type region 40 may be formed adjacent to each other, thereby maximizing the areas of the second conductivity type region 30 and the third conductivity type region 40. can do. However, the present invention is not limited thereto, and it is also possible to form the second conductivity type region 30 and the second conductivity type region 40 apart from each other.

본 실시예에서는 제1 및 제3 도전형 영역(20, 40)은 제1 도전형 도펀트를 도핑하여 형성된 도핑 영역으로 구성되고, 제2 도전형 영역(30)은 제2 도전형 도펀트를 베이스 영역(10)보다 높은 농도로 도핑하여 형성된 도핑 영역으로 구성된다. 이에 따라 제1 내지 제3 도전형 영역(20, 30, 40)이 제1 또는 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(110)의 일부를 구성하게 된다. 이러한 제1 내지 제3 도전형 영역(20, 30, 40)은 이온 주입, 열 확산, 도펀트층 형성 후 확산, 레이저 도핑 등과 같은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 반도체 기판(110)의 후면 쪽에 형성되며 서로 다른 도전형을 가지는 제2 및 제3 도전형 영역(30, 40)은 마스크를 이용한 이온 주입법, 열 확산법 등에 의하여 형성될 수도 있다. 또는, p형을 가지는 도펀트층(p형 페이스트, 보론 실리케이트 유리(BSG) 등)과 n형을 가지는 도펀트층(n형 페이스트, 인 실리케이트 유리(PSG) 등을 소정의 패턴으로 형성한 다음 확산시키는 것에 의하여 제2 및 제3 도전형 영역(30, 40)을 형성할 수도 있다. 이와 같이 제1 내지 제3 도전형 영역(20, 30, 40)은 다양한 방법에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. In this embodiment, the first and third conductivity type regions 20 and 40 are formed of a doped region formed by doping the first conductivity type dopant, and the second conductivity type region 30 is a base region of the second conductivity type dopant. It consists of a doped region formed by doping with a higher concentration than (10). Accordingly, the first to third conductivity type regions 20, 30, and 40 constitute a part of the semiconductor substrate 110 including a crystalline (single crystal or polycrystalline) semiconductor having a first or second conductivity type. The first to third conductivity-type regions 20, 30, and 40 may be formed by various methods such as ion implantation, thermal diffusion, diffusion after dopant layer formation, and laser doping. For example, the second and third conductivity type regions 30 and 40 formed on the rear side of the semiconductor substrate 110 and having different conductivity types may be formed by an ion implantation method using a mask, a heat diffusion method, or the like. Alternatively, a dopant layer having p-type (p-type paste, boron silicate glass (BSG), etc.) and a dopant layer having n-type (n-type paste, phosphorus silicate glass (PSG), etc.) are formed in a predetermined pattern and then diffused. Thus, the second and third conductivity type regions 30 and 40 may be formed. Thus, the first to third conductivity type regions 20, 30 and 40 may be formed by various methods, and the present invention It is not limited to this.

또한, 제1 내지 제3 도전형 영역(20, 30, 40)이 반도체 기판(110) 위에서 반도체 기판(110)과 다른 결정 구조(예를 들어, 비정질, 미세 결정 또는 다결정)을 가지는 별개의 반도체층으로 구성될 수도 있다. 즉, 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트를 도핑하여 제1 내지 제3 도전형 영역(20, 30, 40)을 형성할 수 있다. 이 경우에는 제1 내지 제3 도전형 영역(20, 30, 40)을 구성하는 반도체층을 증착 등의 다양한 방법에 의하여 형성할 수 있다. 이때, 제1 또는 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다. 그 외에도 다양한 변형이 가능하다. In addition, the first to third conductivity-type regions 20, 30, and 40 are separate semiconductors having a different crystal structure (eg, amorphous, microcrystalline, or polycrystalline) from the semiconductor substrate 110 on the semiconductor substrate 110. It may also consist of layers. That is, the first to third conductivity type regions 20, doped with a first or second conductivity type dopant on an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (eg, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) 30, 40). In this case, the semiconductor layers constituting the first to third conductivity-type regions 20, 30, and 40 may be formed by various methods such as vapor deposition. At this time, the first or second conductivity type dopant may be included in the semiconductor layer together in the process of forming the semiconductor layer, or may be included in the semiconductor layer by various doping methods such as heat diffusion and ion implantation after forming the semiconductor layer. have. In addition, various modifications are possible.

본 실시예에서 반도체 기판(110)의 전면 및 후면 중 적어도 하나는 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 전면 및 후면 중 어느 하나가 텍스쳐링될 수 있다. 또한, 반도체 기판(110)의 전면 및 후면이 텍스쳐링되지 않을 수도 있다. 그 외의 다양한 변형이 가능하다. In this embodiment, at least one of the front and rear surfaces of the semiconductor substrate 110 may be textured to have irregularities in the form of a pyramid. When surface roughness is increased by forming irregularities on the front surface of the semiconductor substrate 110 by the texturing, the reflectance of light incident through the front surface of the semiconductor substrate 110 may be reduced. Therefore, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased, thereby minimizing light loss. Although the drawings illustrate that both the front and rear surfaces of the semiconductor substrate 110 are textured, the present invention is not limited to this, and any one of the front and rear surfaces may be textured. Also, the front and rear surfaces of the semiconductor substrate 110 may not be textured. Various other modifications are possible.

반도체 기판(110)의 전면 위(좀더 정확하게는, 반도체 기판(110)의 전면에 형성된 제1 도전형 영역(20) 위)에 제1 패시베이션막(22) 및/또는 반사 방지막(24)이 위치할 수 있다. 실시예에 따라, 제1 도전형 영역(20) 위에 제1 패시베이션막(22)만 형성될 수도 있고, 제1 도전형 영역(20) 위에 반사 방지막(24)만 형성될 수도 있고, 또는 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 위치할 수도 있다. 도면에서는 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되어, 반도체 기판(110)의 전면 쪽에 형성된 제1 도전형 영역(20)이 제1 패시베이션막(22)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반사 방지막(24)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.The first passivation film 22 and / or the anti-reflection film 24 are positioned on the front surface of the semiconductor substrate 110 (more precisely, on the first conductivity type region 20 formed on the front surface of the semiconductor substrate 110). can do. Depending on the embodiment, only the first passivation film 22 may be formed on the first conductivity type region 20, or only the anti-reflection film 24 may be formed on the first conductivity type region 20, or the first The first passivation film 22 and the anti-reflection film 24 may be sequentially positioned on the conductive region 20. In the drawing, a first passivation layer 22 and an anti-reflection layer 24 are sequentially formed on the first conductivity type region 20, so that the first conductivity type region 20 formed on the front side of the semiconductor substrate 110 is first passivated. It was exemplified that it is formed in contact with the film 22. However, the present invention is not limited thereto, and the first conductive type region 20 may be formed in contact with the anti-reflection film 24, and various other modifications are possible.

제1 패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The first passivation film 22 and the anti-reflection film 24 may be substantially formed on the entire surface of the semiconductor substrate 110 except for the portion where the first electrode 42 is formed. Here, the term “completely formed” includes not only those that are completely formed physically but also inevitably partially excluded.

제1 패시베이션막(22)은 반도체 기판(110) 또는 제1 도전형 영역(20)의 전면에 접촉하여 형성되어 반도체 기판(110) 또는 제1 도전형 영역(20)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 22 is formed in contact with the front surface of the semiconductor substrate 110 or the first conductivity type region 20 and is present in the front surface or bulk of the semiconductor substrate 110 or the first conductivity type region 20. Immobilize the defect. Thereby, the recombination site of the minority carriers may be removed to increase the open voltage of the solar cell 100. The anti-reflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction formed at the interface between the base region 10 and the first conductivity type region 20 may be increased by reducing the reflectance of light incident through the front surface of the semiconductor substrate 110. Accordingly, the short circuit current (Isc) of the solar cell 100 can be increased. As described above, the first passivation film 22 and the anti-reflection film 24 increase the open voltage and short-circuit current of the solar cell 100 to improve the efficiency of the solar cell 100.

제1 패시베이션막(22) 및/또는 반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 제1 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은 고정 음전하(negative fixed charge)를 충분하게 구비하여 p형의 도전형을 가질 수 있는 제1 도전형 영역(20)을 효과적으로 패시베이션할 수 있는 알루미늄 산화물 등을 포함할 수 있다. 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The first passivation film 22 and / or the anti-reflection film 24 may be formed of various materials. For example, the first passivation film 22 is a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxide nitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 , any single film selected from the group consisting of Or it may have a multi-layer film structure in which two or more films are combined. For example, the first passivation film 22 may be provided with an aluminum oxide capable of effectively passivating the first conductive type region 20 that may have a p-type conductive type by sufficiently providing a negative fixed charge. It can contain. The anti-reflection film 24 may include silicon nitride.

제1 전극(42)은 제1 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(104)를 통하여(즉, 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.The first electrode 42 is first through the openings 104 formed in the first passivation film 22 and the anti-reflection film 24 (that is, through the first passivation film 22 and the anti-reflection film 24). It is electrically connected to the conductive region 20. The first electrode 42 may be formed to have various shapes by various materials. The shape of the first electrode 42 will be described later with reference to FIG. 2.

반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)의 후면 쪽에 형성된 제2 도전형 영역(30) 및 제3 도전형 영역(40) 위에 제2 패시베이션막(32)이 형성된다. 일 예로, 제2 패시베이션막(32)은 제2 전극(44)이 형성되지 않은 부분에 형성된 제3 도전형 영역(40)을 전체적으로 덮으면서 형성될 수 있다. A second passivation layer 32 is formed on the rear surface of the semiconductor substrate 110, more precisely, on the second conductivity type region 30 and the third conductivity type region 40 formed on the back side of the semiconductor substrate 110. For example, the second passivation layer 32 may be formed while covering the third conductivity-type region 40 formed in a portion where the second electrode 44 is not formed.

제2 패시베이션막(32)은 제2 전극(44)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The second passivation film 32 may be substantially formed entirely on the rear surface of the semiconductor substrate 110 except for the portion where the second electrode 44 is formed. Here, the term “completely formed” includes not only those that are completely formed physically but also inevitably partially excluded.

제2 패시베이션막(32)은 반도체 기판(110) 또는 제2 및 제3 도전형 영역(30, 40)에 접촉하여 형성되어 제2 및 제3 도전형 영역(30, 40)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.The second passivation film 32 is formed in contact with the semiconductor substrate 110 or the second and third conductivity-type regions 30 and 40 and is within the surface or bulk of the second and third conductivity-type regions 30 and 40. Passivating existing defects. Accordingly, the recombination site of the minority carriers may be removed to increase the open voltage (Voc) of the solar cell 100.

제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있다. 일 예로, 제2 도전형 영역(30)이 n형을 가지는 경우에는 실리콘 질화물을 포함할 수 있다. The second passivation film 32 may be formed of various materials. For example, the second passivation film 32 is a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxide nitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 , any single film selected from the group consisting of Or it may have a multi-layer film structure in which two or more films are combined. For example, the second passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the second conductivity type region 20 has an n-type. For example, when the second conductivity type region 30 has an n-type, silicon nitride may be included.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제2 패시베이션막(32) 위에 다양한 막이 더 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited to this, and the second passivation film 32 may include various materials. In addition, various films may be further formed on the second passivation film 32. In addition, various modifications are possible.

제2 전극(44)은 제2 패시베이션막(32)에 형성된 개구부(102)를 통하여(즉, 패시베이션막(32)을 관통하여) 제2 도전형 영역(30)에 전기적으로 연결된다. 이러한 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제2 전극(44)의 형상에 대해서는 도 2를 참조하여 설명한다.The second electrode 44 is electrically connected to the second conductivity type region 30 through the opening 102 formed in the second passivation film 32 (that is, through the passivation film 32). The second electrode 44 may be formed to have various shapes by various materials. The shape of the second electrode 44 will be described with reference to FIG. 2.

도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)에 형성된 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 도 2의 확대원에서는 반도체 기판(110)의 후면의 일부를 확대하여 도시하였다. 2 is a plan view of a solar cell according to an embodiment of the present invention. In FIG. 2, first and second electrodes 42 and 44 formed on the semiconductor substrate 110 are mainly shown. In the enlarged circle of FIG. 2, a part of the rear surface of the semiconductor substrate 110 is enlarged and illustrated.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other while having a constant pitch. Although the drawings illustrate that the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 110, the present invention is not limited thereto. In addition, the first and second electrodes 42 and 44 may include busbar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus electrode 42b or 44b may be provided, or as shown in FIG. 2, a plurality of finger electrodes 42a and 44a may be provided with a larger pitch than that of the finger electrodes 42a and 44a. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto and may have the same or smaller width.

도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 제1 및 제2 전극(42, 44)에서 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. In the drawings and the above description, the first and second electrodes 42 and 44 have the same shape. However, the present invention is not limited thereto, and the first and second electrodes 42 and 44 may have different shapes, and the finger electrodes 42a and 44a and the bus in the first and second electrodes 42 and 44 may be used. The bar electrodes 42b and 44b may have different widths and pitches. Various other modifications are possible. The shapes of the first and second electrodes 42 and 44 in FIG. 2 are only provided as an example, and the present invention is not limited thereto.

도 1을 함께 참조하면, 단면 상으로 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 또는, 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)은 제1 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다.Referring to FIG. 1 together, when viewed in cross-section, both the finger electrode 42a and the busbar electrode 42b of the first electrode 42 penetrate the first passivation film 22 and the anti-reflection film 24 It may be formed. That is, the opening 104 may be formed corresponding to both the finger electrode 42a and the busbar electrode 42b of the first electrode 42. Alternatively, the finger electrode 42a of the first electrode 42 is formed through the first passivation film 22 and the anti-reflection film 24, and the busbar electrode 42b has the first passivation film 22 and reflection It may be formed on the prevention film 24.

이와 유사하게, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 이때, 제2 도전형 영역(30)은, 제2 전극(42)의 핑거 전극(44a)에 대응하는 제1 부분(302)과, 버스바 전극(44b)에 대응하는 제2 부분(304)을 포함할 수 있다. 또는, 제1 전극(44)의 핑거 전극(44a)이 제2 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 제2 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 제2 도전형 영역(30)이 핑거 전극(44a)에 대응하는 부분에서 형성되는 제1 부분(302)으로만 이루어질 수 있다. Similarly, the finger electrode 44a and the busbar electrode 44b of the second electrode 44 may both be formed through the second passivation film 32. That is, the opening 102 may be formed corresponding to both the finger electrode 44a and the busbar electrode 44b of the second electrode 44. At this time, the second conductivity type region 30 includes a first portion 302 corresponding to the finger electrode 44a of the second electrode 42 and a second portion 304 corresponding to the busbar electrode 44b. It may include. Alternatively, the finger electrode 44a of the first electrode 44 may be formed through the second passivation film 32, and the busbar electrode 44b may be formed on the second passivation film 32. In this case, the second conductivity-type region 30 may be formed only of the first portion 302 formed at a portion corresponding to the finger electrode 44a.

그리고 제2 도전형 영역(30)을 제외한 부분에 제3 도전형 영역(40)이 형성될 수 있다. 즉, 제2 도전형 영역(30)이 제1 부분(302)과 제2 부분(304)을 포함하는 경우에는 제3 도전형 영역(40)이 제1 부분(302) 및 제2 부분(304)을 제외한 부분에 전체적으로 형성될 수 있다. , 제2 도전형 영역(30)이 제1 부분(302)을 포함하는 경우에는 제3 도전형 영역(40)이 제1 부분(302)을 제외한 부분에 전체적으로 형성될 수 있다. In addition, the third conductivity type region 40 may be formed in a portion other than the second conductivity type region 30. That is, when the second conductivity type region 30 includes the first portion 302 and the second portion 304, the third conductivity type region 40 includes the first portion 302 and the second portion 304 ) May be formed as a whole. , When the second conductivity type region 30 includes the first portion 302, the third conductivity type region 40 may be entirely formed on portions other than the first portion 302.

본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(10)과 제1 도전형 영역(20) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 각기 제1 도전형 영역(20) 및 제2 도전형 영역(30)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다. When light is incident on the solar cell 100 according to the present embodiment, electrons and holes are generated by photoelectric conversion at the pn junction formed between the base region 10 and the first conductivity type region 20, and the generated holes And the electrons move to the first conductivity type region 20 and the second conductivity type region 30, respectively, and then to the first and second electrodes 42 and 44, respectively. Thereby, electrical energy is generated.

본 실시예에와 같이 반도체 기판(110)의 전면에 소정의 패턴을 가지는 제1 전극(42)이 형성되고 반도체 기판(110)의 후면에 소정의 패턴을 가지는 제2 전극(44)이 형성되는 양면 수광형(bi-facial) 구조의 태양 전지(100)에서는 태양 전지(100)의 전면 및 후면에서 입사되는 광을 모두 광전 변환에 이용할 수 있다. 이에 의하여 광의 사용량을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다. As in this embodiment, a first electrode 42 having a predetermined pattern is formed on the front surface of the semiconductor substrate 110 and a second electrode 44 having a predetermined pattern is formed on the rear surface of the semiconductor substrate 110. In the solar cell 100 having a bi-facial structure, both light incident from the front and rear surfaces of the solar cell 100 may be used for photoelectric conversion. Accordingly, the efficiency of the solar cell 100 can be improved by increasing the amount of light used.

이때, 본 실시예에 따르면 상술한 바와 같이 제3 도전형 영역(40)이 제2 도전형 영역(30)과 다른 도전형을 가지는 플로팅 영역으로 구성되어, 제2 도전형 영역(30)의 다수 캐리어를 반도체 기판(10)의 후면 쪽으로 쉽게 이동하도록 하고 제2 도전형 영역(30)의 소수 캐리어에 척력을 가하여 반도체 기판(10)의 후면 쪽으로 이동하지 않도록 한다. 이에 의하여 반도체 기판(10)의 후면의 패시베이션 특성을 향상할 수 있다. 특히, 제2 도전형 영역(30)과 같이 이를 패시베이션하는 제2 패시베이션막(32)이 실리콘 질화물을 포함하여 전계 효과 패시베이션을 기대하기 힘든 경우에, 제2 도전형 영역(30)과 같은 쪽에 제2 도전형 영역(30)과 다른 도전형을 가지는 플로팅 영역인 제3 도전형 영역(40)을 형성하면 전계 효과 패시베이션에 의하여 패시베이션 특성을 크게 향상할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시켜 효율을 향상할 수 있다. At this time, according to the present embodiment, as described above, the third conductivity type region 40 is composed of a floating region having a conductivity type different from that of the second conductivity type region 30, so that a plurality of the second conductivity type regions 30 The carrier is easily moved toward the rear surface of the semiconductor substrate 10, and a minority carrier of the second conductivity type region 30 is applied to prevent the carrier from moving toward the rear surface of the semiconductor substrate 10. Thereby, the passivation characteristics of the back surface of the semiconductor substrate 10 can be improved. Particularly, when the second passivation film 32 that passivates it, such as the second conductivity type region 30, is difficult to expect field effect passivation including silicon nitride, it is provided on the same side as the second conductivity type region 30. When the third conductivity type region 40, which is a floating region having a conductivity type different from that of the 2 conductivity type region 30, is formed, the passivation characteristic can be greatly improved by the electric field effect passivation. Thereby, the open voltage of the solar cell 100 may be increased to improve efficiency.

이때, 후면 전계 영역을 구성하는 제2 도전형 영역(30)에 인접하도록 반도체 기판(10)의 후면에 제3 도전형 영역(40)을 형성하여 광전 변환에 직접 관여하는 pn 접합을 구성하는 제1 도전형 영역(20)의 면적과 무관하게 패시베이션 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제3 도전형 영역(40)을 제1 도전형 영역(20)과 반대되는 도전형을 가지며 반도체 기판(110)의 전면에서 전극(42, 44)이 연결되지 않는 플로팅 영역으로 형성할 수 도 있다. 이 경우에는 pn 접합을 구성하는 제1 도전형 영역(20)의 면적을 크게 줄이지 않도록 제1 도전형 영역(20)의 면적을 제3 도전형 영역(40)의 면적보다 크게 할 수 있다. 그 외의 다양한 변형이 가능하다.
At this time, the third conductive type region 40 is formed on the rear surface of the semiconductor substrate 10 so as to be adjacent to the second conductive type region 30 constituting the rear electric field region, thereby forming a pn junction directly involved in photoelectric conversion. 1 The passivation effect can be improved regardless of the area of the conductive type region 20. However, the present invention is not limited to this. Accordingly, the third conductivity type region 40 may be formed as a floating region having a conductivity type opposite to that of the first conductivity type region 20 and having no electrodes 42 and 44 connected to the front surface of the semiconductor substrate 110. There is also. In this case, the area of the first conductivity type region 20 may be larger than that of the third conductivity type region 40 so as not to significantly reduce the area of the first conductivity type region 20 constituting the pn junction. Various other modifications are possible.

이하, 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.Hereinafter, a solar cell according to another embodiment of the present invention will be described in detail. For the same or extremely similar parts to the above description, detailed description is omitted and only different parts are described in detail.

도 3은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다. 3 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 3을 참조하면, 본 실시예에서는 에미터 영역(20)이 제1 전극(24)과 인접하여(일례로, 접촉하여) 형성되는 제1 부분(20a)과, 적어도 제1 전극(24)이 위치하지 않는 영역에 형성되는 제2 부분(20b)을 포함할 수 있다. 제1 부분(20a)은 제2 부분(20b)보다 높은 불순물 농도를 가져 제2 부분(20b)보다 작은 저항을 가지고, 제2 부분(20b)는 상대적으로 작은 불순물 농도를 가져 상대적으로 큰 저항을 가진다.Referring to FIG. 3, in this embodiment, the first portion 20a in which the emitter region 20 is formed adjacent to (eg, in contact with) the first electrode 24 and at least the first electrode 24 It may include a second portion (20b) formed in the non-located region. The first portion 20a has a higher impurity concentration than the second portion 20b and thus has a smaller resistance than the second portion 20b, and the second portion 20b has a relatively small impurity concentration and thus a relatively large resistance. Have

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이의 수광 영역에 대응하는 부분에 상대적으로 큰 저항을 가지는 제2 부분(20b)을 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 작은 저항을 가지는 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터 영역(20)은 선택적 구조(selective structure)를 가져 태양 전지(100)의 효율을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. As described above, in this embodiment, a second emitter 20b having a relatively large resistance is formed in a portion corresponding to the light-receiving region between the first electrodes 24 to which light is incident, thereby implementing a shallow emitter. do. Thereby, the current density of the solar cell 100 can be improved. In addition, the first electrode 20a having a relatively small resistance may be formed in a portion adjacent to the first electrode 24 to reduce contact resistance with the first electrode 24. That is, the emitter region 20 of this embodiment has a selective structure to maximize the efficiency of the solar cell 100. However, the present invention is not limited to this.

이때, 제3 도전형 영역(40)의 도핑 농도가 제1 부분(20a)보다 작을 수 있고, 제3 도전형 영역(40)의 저항이 제1 부분(20a)의 저항보다 클 수 있다. 제1 부분(20a)은 제1 전극(42)과의 접촉 저항을 고려하여 상대적으로 높은 도핑 농도 및 낮은 저항을 가지도록 할 수 있다. 그리고 제3 도전형 영역(40)은 전계 효과 패시베이션을 유도할 수 있는 정도의 낮은 도핑 농도를 가지면 되고, 제1 및 제2 전극(42, 44)과 연결되지 않으므로 높은 저항을 가져도 무방하다. At this time, the doping concentration of the third conductivity-type region 40 may be smaller than that of the first portion 20a, and the resistance of the third conductivity-type region 40 may be larger than that of the first portion 20a. The first portion 20a may have a relatively high doping concentration and low resistance in consideration of contact resistance with the first electrode 42. In addition, the third conductivity type region 40 may have a doping concentration low enough to induce field effect passivation, and may have high resistance since it is not connected to the first and second electrodes 42 and 44.

제3 도전형 영역(40)의 도핑 농도는 제2 부분(20b)과 동일할 수도 있고, 제2 부분(20b)보다 작을 수도 있고, 제2 부분(20b)보다 클 수도 있다. 그리고 제3 도전형 영역(40)의 저항은 제2 부분(20b)과 동일할 수도 있고, 제2 부분(20b)보다 클 수도 있고, 제2 부분(20b)보다 작을 수도 있다. 즉, 제2 부분(20b)가 얕은 에미터를 구현할 수 있도록 제2 부분(20b)이 제3 도전형 영역(40)보다 작은 도핑 농도 및 큰 저항을 가질 수 있다. 또는, 제3 도전형 영역(30)은 전계 효과 패시베이션을 유도할 수 있을 정도로 제2 부분(20b)보다 낮은 도핑 농도 및 낮은 저항을 가질 수 있다. 이와 같이 제2 부분(20b)과 제3 도전형 영역(40)의 도핑 농도 및 저항은 실시예에 따라 달라질 수 있다. The doping concentration of the third conductivity-type region 40 may be the same as the second portion 20b, may be smaller than the second portion 20b, or may be larger than the second portion 20b. In addition, the resistance of the third conductivity-type region 40 may be the same as the second portion 20b, may be larger than the second portion 20b, or may be smaller than the second portion 20b. That is, the second portion 20b may have a smaller doping concentration and a larger resistance than the third conductivity type region 40 so that the second portion 20b may implement a shallow emitter. Alternatively, the third conductivity type region 30 may have a lower doping concentration and lower resistance than the second portion 20b to an extent that can induce field effect passivation. As such, the doping concentration and resistance of the second portion 20b and the third conductivity-type region 40 may vary according to embodiments.

그리고 제3 도전형 영역(40)의 두께가 제1 도전형 영역(20)의 두께보다 작을 수 있다. 제1 도전형 영역(20)은 pn 접합을 형성하는 에미터 영역이므로 pn 접합을 형성할 수 있는 충분한 두께로 형성되어야 하고, 제3 도전형 영역(40)은 전계 효과 패시베이션을 유도할 수 있는 정도로 작은 두께로 도핑되어도 무방하기 때문이다. In addition, the thickness of the third conductivity-type region 40 may be smaller than the thickness of the first conductivity-type region 20. Since the first conductivity type region 20 is an emitter region forming a pn junction, it must be formed to a thickness sufficient to form a pn junction, and the third conductivity type region 40 is such that it can induce field effect passivation. This is because it can be safely doped with a small thickness.

일 예로, 제1 부분(20a)의 두께 : 제3 도전형 영역(40)의 두께의 비율은 1:0.1 내지 1:0.8일 수 있다. 상술한 두께 비율이 1:0.1 미만이면, 제3 도전형 영역(40)의 두께가 작아서 제3 도전형 영역(40)에 의한 효과가 충분하지 않을 수 있다. 상술한 두께 비율이 1:0.8을 초과하면, 제3 도전형 영역(40)을 형성하기 위한 도핑 공정 중에 반도체 기판(110)이 손상되거나 반도체 기판(110)의 특성이 저하될 수 있다. 또는, 제1 부분(20a)의 두께가 작아 pn 접합이 안정적으로 형성되지 않을 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 두께 비율이 달라질 수도 있다.For example, the ratio of the thickness of the first portion 20a to the thickness of the third conductivity-type region 40 may be 1: 0.1 to 1: 0.8. If the above-described thickness ratio is less than 1: 0.1, the thickness of the third conductivity type region 40 may be small, so that the effect by the third conductivity type region 40 may not be sufficient. When the above-described thickness ratio exceeds 1: 0.8, the semiconductor substrate 110 may be damaged or the characteristics of the semiconductor substrate 110 may be deteriorated during the doping process for forming the third conductivity type region 40. Alternatively, the pn junction may not be stably formed because the thickness of the first portion 20a is small. However, the present invention is not limited to this, and the thickness ratio may vary.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like as described above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like exemplified in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, the contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 제1 도전형 영역
30: 제2 도전형 영역
40: 제3 도전형 영역
42: 제1 전극
44: 제2 전극 100: solar cell
110: semiconductor substrate
10: base area
20: first conductivity type region
30: second conductivity type region
40: third conductivity type region
42: first electrode
44: second electrode

Claims (20)

n형의 도전형을 가지는 베이스 영역을 포함하는 반도체 기판;
상기 반도체 기판의 일면 쪽에 전체적으로 형성되며 p형의 도전형을 가지는 제1 도전형 영역;
상기 반도체 기판의 타면 쪽에 국부적으로 형성되며 n형의 도전형을 가지는 제2 도전형 영역;
상기 반도체 기판의 타면 쪽에서 상기 제2 도전형 영역이 형성되지 않은 부분에 형성되며 p형의 도전형을 가지는 제3 도전형 영역;
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및
상기 제2 도전형 영역 및 상기 제3 도전형 영역 위에 형성되며 상기 제2 전극이 관통하는 개구부를 구비하는 패시베이션막
을 포함하고,
상기 제1 도전형 영역의 면적이 상기 제2 도전형 영역의 면적보다 크고,
상기 패시베이션막이 실리콘 질화물을 포함하는 태양 전지. a semiconductor substrate including a base region having an n-type conductivity type;
A first conductivity type region formed entirely on one side of the semiconductor substrate and having a p-type conductivity type;
A second conductivity type region formed locally on the other side of the semiconductor substrate and having an n-type conductivity type;
A third conductivity type region formed on a portion where the second conductivity type region is not formed on the other side of the semiconductor substrate and having a p type conductivity type;
An electrode including a first electrode connected to the first conductivity type region and a second electrode connected to the second conductivity type region; And
A passivation film formed on the second conductivity type region and the third conductivity type region and having an opening through which the second electrode passes.
Including,
The area of the first conductivity type region is larger than the area of the second conductivity type region,
The passivation film comprises a silicon nitride solar cell. 제1항에 있어서,
상기 제3 도전형 영역이 상기 전극이 연결되지 않는 플로팅 영역으로 구성되는 태양 전지. According to claim 1,
A solar cell in which the third conductivity type region is composed of a floating region to which the electrodes are not connected. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제1 도전형 영역 위에 형성되며 상기 제1 전극이 관통하는 또 다른 개구부를 구비하는 또 다른 패시베이션막을 더 포함하고,
상기 또 다른 패시베이션막이 알루미늄 산화물을 포함하는 태양 전지.According to claim 1,
Another passivation film formed on the first conductivity type region and having another opening through which the first electrode passes is further included.
A solar cell in which the another passivation film includes aluminum oxide. 제1항에 있어서,
상기 제3 도전형 영역의 면적이 상기 제2 도전형 영역의 면적보다 큰 태양 전지. According to claim 1,
A solar cell having an area of the third conductivity type region larger than an area of the second conductivity type region. 제7항에 있어서,
상기 제2 도전형 영역 : 상기 제3 도전형 영역의 면적 비율이 1: 2 내지 1:5인 태양 전지. The method of claim 7,
The second conductivity type region: The solar cell having an area ratio of 1: 2 to 1: 5 in the third conductivity type region. 제1항에 있어서,
상기 제3 도전형 영역의 도핑 농도가 상기 제1 도전형 영역의 도핑 농도과 같거나 그보다 작은 태양 전지. According to claim 1,
A solar cell having a doping concentration in the third conductivity type region equal to or less than a doping concentration in the first conductivity type region. 제1항에 있어서,
상기 제3 도전형 영역의 두께가 상기 제1 도전형 영역의 두께와 같거나 그보다 작은 태양 전지. According to claim 1,
A solar cell having a thickness of the third conductivity type region equal to or less than that of the first conductivity type region. 제10항에 있어서,
상기 제1 도전형 영역의 두께 : 상기 제3 도전형 영역의 두께 비율이 1:0.1 내지 1:0.8인 태양 전지. The method of claim 10,
The thickness of the first conductivity type region: the solar cell having a thickness ratio of the third conductivity type region is 1: 0.1 to 1: 0.8. 제1항에 있어서,
상기 제3 도전형 영역의 두께가 상기 제2 도전형 영역의 두께보다 작은 태양 전지. According to claim 1,
A solar cell having a thickness of the third conductivity type region smaller than that of the second conductivity type region. 제1항에 있어서,
상기 제2 도전형 영역이 상기 제2 전극에 인접하여 형성되는 태양 전지. According to claim 1,
A solar cell in which the second conductivity type region is formed adjacent to the second electrode. 제1항에 있어서,
상기 제1 및 제2 전극이 패턴을 가지면서 형성되어 상기 태양 전지가 양면 수광형 구조를 가지는 태양 전지. According to claim 1,
The first and second electrodes are formed while having a pattern, the solar cell has a double-sided light receiving type solar cell. n형의 도전형을 가지는 베이스 영역을 포함하는 반도체 기판;
상기 반도체 기판에 또는 상기 반도체 기판 위에서 일면 쪽에 전체적으로 형성되며 p형의 도전형을 가지는 에미터 영역;
상기 반도체 기판에 또는 상기 반도체 기판 위에서 타면 쪽에 형성되며 n형의 도전형을 가지는 전계 영역;
상기 에미터 영역에 연결되는 제1 전극 및 상기 전계 영역에 연결되는 제2 전극을 포함하는 전극;
상기 반도체 기판에 또는 상기 반도체 기판 위에서 상기 타면 쪽에 형성되며 p형의 도전형을 가지며 상기 전극이 연결되지 않는 플로팅 영역; 및
상기 에미터 영역 및 플로팅 영역 위에 형성되며 상기 제2 전극이 관통하는 개구부를 구비하는 패시베이션막
을 포함하고,
상기 에미터 영역의 면적이 상기 전계 영역의 면적보다 크고,
상기 패시베이션막이 실리콘 질화물을 포함하는 태양 전지. a semiconductor substrate including a base region having an n-type conductivity type;
An emitter region formed entirely on one side of the semiconductor substrate or on the semiconductor substrate and having a p-type conductivity type;
An electric field region formed on the semiconductor substrate or on the other surface of the semiconductor substrate and having an n-type conductivity type;
An electrode including a first electrode connected to the emitter region and a second electrode connected to the electric field region;
A floating region formed on the semiconductor substrate or on the other side of the semiconductor substrate and having a p-type conductivity type and not connecting the electrodes; And
A passivation film formed on the emitter region and floating region and having an opening through the second electrode
Including,
The area of the emitter region is larger than that of the electric field region,
The passivation film comprises a silicon nitride solar cell. 제15항에 있어서,
상기 에미터 영역이 상기 반도체 기판의 전면 쪽에 위치하고,
상기 전계 영역이 상기 반도체 기판의 후면 쪽에 국부적으로 형성되고,
상기 플로팅 영역은 상기 반도체 기판의 후면 쪽에 상기 전계 영역이 형성되지 않은 부분에 형성되는 태양 전지. The method of claim 15,
The emitter region is located on the front side of the semiconductor substrate,
The electric field region is formed locally on the back side of the semiconductor substrate,
The floating region is formed in a portion where the electric field region is not formed on the rear side of the semiconductor substrate. 삭제delete 삭제delete 삭제delete 제15항에 있어서,
상기 에미터 영역 위에 형성되며 상기 제1 전극이 관통하는 또 다른 개구부를 구비하는 또 다른 패시베이션막을 포함하고,
상기 또 다른 패시베이션막이 고정 음전하를 가지는 산화물을 포함하는 태양 전지.
The method of claim 15,
And another passivation film formed over the emitter region and having another opening through which the first electrode passes.
A solar cell in which the another passivation film includes an oxide having a fixed negative charge.
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