KR101153378B1 - Back junction solar cells using a Floating junction and method for manufacturing thereof - Google Patents

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Abstract

본 발명은 플로팅 접합을 이용한 후면전극 태양전지 및 그 제조방법에 관한 것이다. 본 발명은 n형 실리콘 웨이퍼(100)의 후면에 n형 도펀트가 확산된 n+ BSF층(108) 및 p형 도펀트가 확산된 p+ 에미터층(112)을 형성한다. 그런 다음, 상기 p+ 에미터층(112)의 표면에 n+ 도펀트를 플라즈마 도핑방법으로 도핑하여 n+층(118)을 형성한다. 이 상태가 플로팅 접합(floating junction) 상태이다. 그와 같이 플로팅 접합이 형성되면, 상기 플로팅 접합된 부분에는 p-n접합으로 인하여 장벽(barrier)이 형성되고, 따라서 n형 실리콘 기판(100)에서 상기 p+ 에미터층(112)으로 수집된 다수 캐리어인 정공이 상기 장벽으로 인해 되돌아 나가게 되어 재결합으로 인한 손실을 감소시켜 태양전지의 효율을 향상시키는 이점이 있다. 또한 제조 공정 중에 n형 실리콘 웨이퍼(100)의 후면에 산화막(SiO2) 증착시 PECVD(Plasma-enhanced chemical vapor deposition) 장비를 사용하여 저온 증착을 하고 있어 공정 비용을 절감할 수 있는 이점도 있다. The present invention relates to a back electrode solar cell using a floating junction and a method of manufacturing the same. The present invention forms an n + BSF layer 108 in which an n-type dopant is diffused and a p + emitter layer 112 in which a p-type dopant is diffused. Then, n + dopant is doped on the surface of the p + emitter layer 112 by a plasma doping method to form an n + layer 118. This state is a floating junction state. When such a floating junction is formed, a barrier is formed in the floating bonded portion due to a pn junction, and thus a hole, which is a plurality of carriers collected from the n-type silicon substrate 100, to the p + emitter layer 112. Due to the barrier, it has the advantage of reducing the loss due to recombination to improve the efficiency of the solar cell. In addition, when the oxide film (SiO 2 ) is deposited on the back surface of the n-type silicon wafer 100 during the manufacturing process, low-temperature deposition is performed using PECVD (Plasma-enhanced chemical vapor deposition) equipment, thereby reducing the process cost.

후면전극, 후면접합, 에미터, 플로팅 접합, 패시베이션, 태양전지 Back electrode, back junction, emitter, floating junction, passivation, solar cell

Description

플로팅 접합을 이용한 후면전극 태양전지 및 그 제조방법{Back junction solar cells using a Floating junction and method for manufacturing thereof}Back junction solar cells using a floating junction and method for manufacturing

본 발명은 후면전극 태양전지에 관한 것으로, 특히 태양전지 후면의 에미터영역에 다른 타입의 도펀트를 확산시켜 플로팅 접합(floating junction)을 형성하여, 표면 재결합을 감소시키기 위한 플로팅 접합을 이용한 후면전극 태양전지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back electrode solar cell, and more particularly, to form a floating junction by diffusing different types of dopants in the emitter region of the back of the solar cell, thereby using a back electrode solar using a floating junction to reduce surface recombination. A battery and a method of manufacturing the same.

태양전지의 전극은 태양전지의 전면과 후면에 각각 형성되지만, 상기 전면에 형성되는 전극은 태양광에 대한 흡수율을 감소(shadowing loss)시키고 있다. 그렇기 때문에 태양전지의 효율 향상을 위하여 전면에 형성되는 전극의 면적은 최대한 미세패턴으로 하여 좁게 하는 것이 일반적인 추세이다. The electrodes of the solar cell are formed on the front and rear surfaces of the solar cell, respectively, but the electrodes formed on the front face reduce the shadowing loss to sunlight. Therefore, in order to improve the efficiency of solar cells, the general trend is to narrow the area of the electrode formed on the front surface to have a fine pattern as much as possible.

하지만 이 경우에도 전면에 형성된 전극 면적만큼 태양광을 흡수하지 못하고 있다.However, even in this case, sunlight does not absorb as much as the electrode area formed on the front surface.

따라서, 태양전지 전면에서의 전극에 의한 흡수율 감소를 원천적으로 없애기 위하여, 전극 모두를 후면에 설치하는 후면전극 태양전지가 개발되었다. 상기 후면전극 태양전지는, p형(또는 n형) 실리콘 기판에서 빛이 입사하는 전면의 반대쪽인 후면에 p형(또는 n형)의 전하를 수집하는 베이스 접합과 상기 실리콘 기판상에 형성되는 n형(또는 p형)의 전하를 수집하는 에미터 접합이 모두 위치하고, 그래서 태양전지의 후면에 형성된 전극으로 전자와 정공이 수집되는 구조를 가진다. Therefore, in order to fundamentally eliminate the reduction of absorption by the electrode at the front of the solar cell, a rear electrode solar cell in which all the electrodes are installed at the rear has been developed. The back electrode solar cell includes a base junction for collecting a p-type (or n-type) charge on a back surface opposite to a front surface where light is incident on a p-type (or n-type) silicon substrate and n formed on the silicon substrate. Emitter junctions that collect charges of the type (or p-type) are all located, so that electrons and holes are collected by electrodes formed on the back of the solar cell.

상기 후면전극 태양전지를 도 1을 참조하여 설명한다. The back electrode solar cell will be described with reference to FIG. 1.

도 1을 보면, n형 실리콘 웨이퍼(1)의 전면(즉 태양광이 입사되는 면)에는 상기 실리콘 웨이퍼(1)보다 불순물이 더 높은 농도로 도핑된 n+ FSF층(Front Surface Field Layer)(3)이 형성되고, 그 위에 열산화막(4), 반사방지막(5)이 형성된다. 상기 n+ FSF 층(3)은 실리콘 웨이퍼(1)의 표면에서 전하의 재결합을 줄이고 실리콘 벌크 내에서의 저항 손실을 줄여주는 역할을 한다. 상기 열산화막(4)과 반사방지막(5)은 실리콘 웨이퍼(1) 전면에서의 광 반사를 줄이기 위해 패시베이션층(passivation layer)의 역할을 한다. Referring to FIG. 1, an n + front surface field layer (3) doped on a front surface of an n-type silicon wafer 1 (that is, a surface into which sunlight is incident) has a higher concentration of impurities than the silicon wafer 1. ) Is formed, and a thermal oxidation film 4 and an antireflection film 5 are formed thereon. The n + FSF layer 3 serves to reduce the recombination of charges on the surface of the silicon wafer 1 and to reduce the resistance loss in the silicon bulk. The thermal oxide film 4 and the anti-reflection film 5 serve as a passivation layer to reduce light reflection on the entire surface of the silicon wafer 1.

상기 n형 실리콘 웨이퍼(1)의 후면에는 n형 도펀트가 확산된 n+ BSF층(Back Surface Field Layer)(7) 및 p형 도펀트가 확산된 p+ 에미터층(9)이 소정 간격 이격된 상태로 형성된다.On the back surface of the n-type silicon wafer 1, an n + back surface field layer 7 in which an n-type dopant is diffused and a p + emitter layer 9 in which a p-type dopant is diffused are formed at predetermined intervals. do.

상기 n+ BSF층(7) 및 P+ 에미터층(9) 위에는 패시베이션층(passivation layer)(11)이 형성된다. 상기 패시베이션층(11)은 상기 n형 실리콘 웨이퍼(1)의 후면 표면에서 재결합률을 줄이는 역할을 한다. A passivation layer 11 is formed on the n + BSF layer 7 and the P + emitter layer 9. The passivation layer 11 serves to reduce the recombination rate at the back surface of the n-type silicon wafer 1.

상기 패시베이션층(11) 위에는 상기 패시베이션층(11)의 일부를 관통하여 상기 n+ BSF층(7) 및 p+ 에미터층(9)과 접합하여 전자와 정공을 수집하는 n-메탈핑거(metal finger)(13)와 p-메탈핑거(metal finger)(15)가 형성된다. On the passivation layer 11, n-metal fingers penetrating a portion of the passivation layer 11 and bonding with the n + BSF layer 7 and the p + emitter layer 9 to collect electrons and holes ( 13) and a p-metal finger 15 are formed.

상기 구조에서, 상기 n형 실리콘 웨이퍼(1)의 전면에 태양광이 입사되면 상기 실리콘 웨이퍼(1)에는 (-) 전하를 띤 전자와 (+) 전하를 띤 정공이 생성된다. 상기 정공은 p+ 에미터층(9)을 통해 그 p+ 에미터층(9)과 접합된 p-메탈핑거(metal finger)(15)로 직접 전달된다. 반면 상기 전자는 상기 n형 실리콘 웨이퍼(1)를 가로지르거나 상기 n+ FSF층(3)을 통해 상기 n-메탈핑거(metal finger)(13)로 전달된다.In the above structure, when sunlight is incident on the entire surface of the n-type silicon wafer 1, negatively-charged electrons and positively-charged holes are generated in the silicon wafer 1. The holes are transferred directly through the p + emitter layer 9 to a p-metal finger 15 bonded to the p + emitter layer 9. On the other hand, the electrons are transferred across the n-type silicon wafer 1 or through the n + FSF layer 3 to the n-metal finger 13.

한편, 상기 n형 실리콘 웨이퍼(1)의 후면 표면에서 재결합률을 줄이도록 형성된 패시베이션층(11)은 이산화규소(SiO2)로 형성하고 있다. 형성 방법은 열 산화(thermal oxidation) 공정이 이용된다. 물론 비정질 실리콘 또는 PECVD 증착방법으로 SiNx를 증착할 수도 있다. 그러나, 상기 열 산화공정으로 형성된 이산화규소가 상기 패시베이션층(11)의 특성을 가장 좋게 제공하고 있어 이 방법이 널리 사용된다. On the other hand, the passivation layer 11 formed to reduce the recombination rate on the back surface of the n-type silicon wafer 1 is formed of silicon dioxide (SiO 2 ). The formation method uses a thermal oxidation process. Of course, SiNx may be deposited by amorphous silicon or PECVD deposition. However, silicon dioxide formed by the thermal oxidation process provides the best characteristics of the passivation layer 11, and this method is widely used.

하지만, 종래와 같이 상기 p+ 에미터층(9)에 상기 패시베이션층(11)을 직접 접촉시킨 구조에는 다음과 같은 문제점이 있다. However, the structure in which the passivation layer 11 is in direct contact with the p + emitter layer 9 has a problem as follows.

즉, 열 산화공정에 의해 형성된 상기 패시베이션층(11)은 상기 P+ 에미터층(9)과의 계면에 격자 불일치, 결함 등과 같은 계면 상태(interface states)가 존재하게 된다. That is, in the passivation layer 11 formed by the thermal oxidation process, interface states such as lattice mismatch and defects exist at the interface with the P + emitter layer 9.

상기 계면 상태는 캐리어의 재결합 손실을 초래한다. 이는 태양전지의 효율을 저하시키는 원인 중의 하나가 된다. The interfacial state results in loss of recombination of the carrier. This is one of the causes of lowering the efficiency of the solar cell.

또한, 상기 n형 실리콘 웨이퍼(1)의 후면에서 p+ 에미터층(9)이 상기 n+ BSF층(7)보다 상대적으로 면적을 많이 차지하게 구성되고 있다. 이와 같은 구조 역시 표면에서의 재결합을 증가하는 원인이다. In addition, the p + emitter layer 9 is configured to occupy a relatively larger area than the n + BSF layer 7 on the rear surface of the n-type silicon wafer 1. Such a structure is also responsible for increasing recombination at the surface.

따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 반도체 기판의 후면 표면에서의 빛에 의해 생성된 정공의 재결합에 의한 손실을 감소시키기 위한 것이다. Accordingly, an object of the present invention is to solve the above problems, and to reduce the loss due to recombination of holes generated by light at the back surface of the semiconductor substrate.

상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 제 1 도전형을 가지는 반도체 기판의 후면에 제 1 도전형의 도펀트가 도핑된 제 1 도핑영역 및 제 2 도전형의 도펀트가 도핑된 제 2 도핑영역을 형성하는 단계; 그리고 상기 제 2 도핑영역에 상기 제 1 도전형의 도펀트로 도핑하여 플로팅 접합(floating junction)을 형성하는 단계를 포함하여 구성된다. According to an aspect of the present invention for achieving the above object, a first doped region doped with a first dopant of a first conductivity type and a second doped dopant of a second conductivity type are formed on a rear surface of a semiconductor substrate having a first conductivity type. Forming a doped region; And forming a floating junction by doping with the dopant of the first conductivity type in the second doped region.

상기 제 1 도전형의 도펀트는 p+ 도펀트 또는 n+ 도펀트로 도핑한다.The dopant of the first conductivity type is doped with p + dopant or n + dopant.

상기 플로팅 접합은 상기 제 1 도전형 도펀트가 플라즈마 도핑에 의해 도핑되어 형성된다. The floating junction is formed by doping the first conductivity type dopant by plasma doping.

본 발명의 다른 특징에 따르면, 제 1 도전형의 반도체 기판, 상기 반도체 기판의 후면에 서로 이격되게 형성되는 상기 제 1 도전형으로 도핑된 제 1 도핑영역 및 상기 제 1 도전형과 반대인 제 2 도전형으로 도핑된 제 2 도핑영역; 그리고 상기 제 2 도핑영역에 상기 제 1 도전형의 도펀트로 도핑되어 플로팅 접합(floating junction)되어 형성된 제 3 도핑영역을 포함하여 구성된다. According to another feature of the present invention, a semiconductor substrate of a first conductivity type, a first doped region doped with the first conductivity type formed on the rear surface of the semiconductor substrate and spaced apart from each other, and a second opposite to the first conductivity type A second doped region doped with a conductivity type; And a third doped region formed by floating doping with a second dopant of the first conductivity type in the second doped region.

본 발명에서는, 후면전극 태양전지에서 후면에 형성된 에미터층의 표면에 에미터층과는 반대의 도전형을 가지는 도펀트를 도핑하여 플로팅 접합시켜 p-n접합을 형성하고 있다. In the present invention, a p-n junction is formed by doping and floating a dopant having a conductivity type opposite to that of the emitter layer on the surface of the emitter layer formed on the rear surface of the back electrode solar cell.

따라서, 후면전극 태양전지의 후면 표면에서 캐리어의 재결합에 의한 손실을 감소시킬 수 있고, 태양전지의 효율을 향상시킬 수 있게 된다. Therefore, the loss caused by the recombination of carriers on the back surface of the back electrode solar cell can be reduced, and the efficiency of the solar cell can be improved.

또한, 종래 고온공정에 의해 패시베이션층을 형성하고 있었지만, 본 발명에서는 패시베이션층을 PECVD(Plasma-enhanced chemical vapor deposition) 장비를 사용하여 상대적으로 저온에서 증착할 수가 있기 때문에, 제조공정의 원가를 절감할 수 있다. In addition, although the passivation layer is conventionally formed by a high temperature process, in the present invention, since the passivation layer can be deposited at a relatively low temperature by using a plasma-enhanced chemical vapor deposition (PECVD) equipment, the cost of the manufacturing process can be reduced. Can be.

이하 본 발명의 플로팅 접합을 이용한 후면전극 태양전지 및 그 제조방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, a preferred embodiment of a back electrode solar cell and a method of manufacturing the same using a floating junction of the present invention will be described in detail with reference to the accompanying drawings.

본 실시 예에서는 n형 실리콘 웨이퍼를 예를 들어 설명하기로 한다. In this embodiment, an n-type silicon wafer will be described as an example.

도 2에는 본 발명의 실시 예에 따른 플로팅 접합을 이용한 후면전극 태양전지의 제조방법을 보인 공정 단면도가 도시되어 있다. 2 is a cross-sectional view illustrating a method of manufacturing a back electrode solar cell using a floating junction according to an exemplary embodiment of the present invention.

도 2a는 웨이퍼 절단시 그 표면에 형성된 손상을 제거하고, 텍스처링 공정을 수행한 후, 불순물 제거를 위해 클리닝 공정이 완료된 실리콘 웨이퍼(100)를 도시하고 있다. FIG. 2A illustrates a silicon wafer 100 in which a cleaning process is completed to remove impurities formed on a surface of the wafer when the wafer is cut, perform a texturing process, and remove impurities.

도 2b와 같이 상기 실리콘 웨이퍼(100)의 전면, 후면, 측면에 대해 열 산화공정을 수행하여, 열 산화막(102)을 형성한다. As shown in FIG. 2B, a thermal oxidation process is performed on the front, rear, and side surfaces of the silicon wafer 100 to form a thermal oxide film 102.

상기 열 산화막(102)이 형성되면, 도 2c와 같이 베이스 영역(n+ BSF층)이 형성될 부분에만 에칭 페이스트(104)를 패턴 형성하여 에칭한다. When the thermal oxide film 102 is formed, the etching paste 104 is patterned and etched only at the portion where the base region (n + BSF layer) is to be formed, as shown in FIG. 2C.

상기 에칭 페이스트(104)는 에칭이 완료되면 제거한다. 그러면, 도 2d와 같이 상기 에칭 페이스트(104)가 패턴 형성된 부분만 제거된다. 아울러 상기 실리콘 웨이퍼(100)의 전면에 형성된 열 산화막을 제거한다. The etching paste 104 is removed when etching is complete. Then, as illustrated in FIG. 2D, only the patterned portion of the etching paste 104 is removed. In addition, the thermal oxide film formed on the entire surface of the silicon wafer 100 is removed.

그와 같이 하면, 도 2e에 도시한 바와 같이 상기 실리콘 웨이퍼(100)는 열 산화막이 일부 제거된 상태를 갖게 된다. In this case, as shown in FIG. 2E, the silicon wafer 100 has a state in which the thermal oxide film is partially removed.

상기 상태에서 상기 에칭된 부분에만 n+ 도펀트를 확산한다. 이에 상기 실리콘 웨이퍼(100)의 전면에는 n+ FSF층(106)이 형성되고 후면에는 n+ BSF층(108)이 형성된다. 이 상태는 도 2f와 같다. In this state, n + dopant is diffused only in the etched portion. The n + FSF layer 106 is formed on the front surface of the silicon wafer 100 and the n + BSF layer 108 is formed on the back surface of the silicon wafer 100. This state is as shown in FIG. 2F.

상기 실리콘 웨이퍼(100)의 전면과 후면에 대해 열 산화공정을 실시한다. 그렇게 하면, 도 2g에 도시한 바와 같이 상기 실리콘 웨이퍼(100)의 전면, 후면, 측면에는 열 산화막(104)이 형성된 상태를 보인다. 상기 열 산화막은 도면부호 104로 표기한다. 참고로, 상기 실리콘 웨이퍼(100)의 표면에 형성되는 열 산화막은 제거 및 형성이 반복되어 수행되며, 그때마다 전체적인 모양은 다르게 형성되고 있지만, 본 실시 예에는 이를 도면부호 104로 하여 열 산화막으로 칭하여 설명하겠다. Thermal oxidation is performed on the front and rear surfaces of the silicon wafer 100. As a result, the thermal oxide film 104 is formed on the front, rear, and side surfaces of the silicon wafer 100 as shown in FIG. 2G. The thermal oxide film is denoted by reference numeral 104. For reference, the thermal oxide film formed on the surface of the silicon wafer 100 is repeatedly removed and formed, and the overall shape is formed differently every time. In this embodiment, the thermal oxide film is referred to as a thermal oxide film. I will explain.

다음에는 에미터 영역(p+ 에미터층)(112, 도 2j 참조)을 형성하기 위해 에칭 페이스트(110)를 다시 패턴 형성한다. 이때 상기 에칭 페이스트는 후면에 형성된 열 산화막의 전체에 도포되는 것이 아니고, 도 2h에 도시한 바와 같이 일부에만 패턴 형성된다. 즉 후속공정에서 p+ 에미터층(112)이 형성될 때, 상기 p+ 에미터층(112)과 상기 도 2f 공정에 따라 이미 형성되어 있는 n+ BSF층(108)이 서로 접촉되지 않고 떨어진 상태가 되도록 형성하는 것이 바람직하다. Next, the etching paste 110 is patterned again to form an emitter region (p + emitter layer) 112 (see FIG. 2J). At this time, the etching paste is not applied to the entirety of the thermal oxide film formed on the rear surface, and only a portion of the etching paste is patterned as shown in FIG. 2H. That is, when the p + emitter layer 112 is formed in a subsequent process, the p + emitter layer 112 and the n + BSF layer 108 already formed according to the process of FIG. 2F are formed so as not to be in contact with each other. It is preferable.

상기 에칭 페이스트(110)가 도 2h와 같이 형성된 상태에서 에칭 수행된다. 그러면 상기 에칭 페이스트(110) 및 이와 대응되는 열 산화막이 제거된다. 이 상태는 도 2i에 도시되어 있다. Etching is performed while the etching paste 110 is formed as shown in FIG. 2H. Then, the etching paste 110 and the thermal oxide film corresponding thereto are removed. This state is shown in Fig. 2i.

상기 열 산화막이 제거된 영역에 대해 p+ 도펀트를 확산시켜 p+ 에미터층(112)을 형성한다. 이는 도 2j에 도시되고 있고, 상기한 에칭 페이스트(110)에 의해 상기 n+ BSF층(108)과 상기 p+ 에미터층(112)은 서로 떨어진 상태가 된다. The p + dopant is diffused to the region from which the thermal oxide film is removed to form the p + emitter layer 112. This is illustrated in FIG. 2J, whereby the n + BSF layer 108 and the p + emitter layer 112 are separated from each other by the etching paste 110.

상기 n+ BSF층(108)과 상기 p+ 에미터층(112)이 형성되면, 도 2k에 도시한 바와 같이 상기 실리콘 웨이퍼(100)의 후면 전체에 대해 PECVD(Plasma-enhanced chemical vapor deposition) 방식으로 패시베이션층(SiO2)(114)을 증착한다. 상기 패시베이션층(114)은 설명한 바와 같이 후면 표면에서의 재결합률을 개선하기 위한 것이다. When the n + BSF layer 108 and the p + emitter layer 112 are formed, a passivation layer is formed by plasma-enhanced chemical vapor deposition (PECVD) on the entire rear surface of the silicon wafer 100 as shown in FIG. 2K. (SiO 2 ) 114 is deposited. The passivation layer 114 is to improve the recombination rate at the back surface as described.

다음, 도 2l에 도시한 바와 같이, 상기 p+ 에미터층(112)이 있는 패시베이션층(114)의 하부에만 에칭 페이스트(116)를 패턴 형성한다. 상기 에칭 페이스트(116)는 후속공정인 전극형성공정에서 형성되는 에미터 전극 부분에는 형성하지 않도록 한다. 그 상태에서 에칭을 한 후 에칭 페이스트(116)를 제거한다. Next, as shown in FIG. 2L, the etching paste 116 is patterned only under the passivation layer 114 having the p + emitter layer 112. The etching paste 116 is not formed on the emitter electrode portion formed in the subsequent electrode forming process. After etching in that state, the etching paste 116 is removed.

상기 에칭 페이스트(116)의 제거에 따라, 도 2m와 같이 상기 에칭 페이스트(116)가 미 형성되어 에칭되지 않은 패시베이션층(114')만 남게 된다.As the etching paste 116 is removed, the etching paste 116 is not formed as shown in FIG. 2M, leaving only the unetched passivation layer 114 ′.

그 상태에서, 상기 도 2n에 도시한 바와 같이, 상기 p+ 에미터층(112)의 표면에 n+ 도펀트를 확산시키면, 상기 p+ 에미터층(112)의 일부는 n+층(118)이 된다. 이 상태가 플로팅 접합(floating junction) 되었다고 한다. 상기 플로팅 접합은 플라즈마 도핑기술을 이용하여 상기 n+층(118)이 얇게 형성되도록 한다. 상기 플로팅 접합 상태가 되면, 상기 p+ 에미터층(112)에 포함된 보론(boron) 원소가 감소하게 된다. 이는 계면에서의 재결합률(recombination)을 감소시킬 수 있다. 즉 상기 p+ 에미터층(112)의 표면에 n+ 도펀트를 확산시켜 n+ 플로팅 접합을 형성하기 때문에, 상기 p+ 에미터층(112)에서의 패시베이션 효과를 증가시키도록 하는 것이다. In this state, as shown in FIG. 2N, when the n + dopant is diffused on the surface of the p + emitter layer 112, a part of the p + emitter layer 112 becomes the n + layer 118. This state is called floating junction. The floating junction allows the n + layer 118 to be formed thin using plasma doping techniques. In the floating bonding state, boron elements included in the p + emitter layer 112 are reduced. This can reduce the recombination at the interface. That is, since the n + dopant is diffused on the surface of the p + emitter layer 112 to form an n + floating junction, the passivation effect in the p + emitter layer 112 is increased.

상기 p+ 에미터층(112)에 플로팅 접합이 형성되면, 도 2o에 도시한 바와 같이 상기 플로팅 접합을 위해 에칭 페이스트를 제거한 부분에 PECVD 방식으로 패시베이션층(SiO2)(114)을 증착한다. When the floating junction is formed on the p + emitter layer 112, a passivation layer (SiO 2 ) 114 is deposited on the portion from which the etching paste is removed for the floating junction by PECVD.

상기 패시베이션층(114)이 증착되면, 전극형성을 위한 컨택트 홀(contact hole)을 형성하도록 상기 n+ BSF층(108)과 p+ 에미터층(112)과 접촉될 수 있는 영역에 에칭 페이스트(120)를 형성한다. 이는 도 2p에 도시되어 있다. When the passivation layer 114 is deposited, the etching paste 120 is placed in an area that can be in contact with the n + BSF layer 108 and the p + emitter layer 112 to form a contact hole for forming an electrode. Form. This is shown in Figure 2p.

상기 에칭을 수행한 후 상기 에칭 페이스트(120)를 제거하면, 도 2q와 같이 컨택트 홀(120a)(120b)이 형성된다. 상기 컨택트 홀 120a는 베이스 전극용 컨택트 홀이고, 120b는 에미터 전극용 컨택트 홀이 된다. When the etching paste 120 is removed after the etching, the contact holes 120a and 120b are formed as shown in FIG. 2Q. The contact hole 120a is a contact hole for the base electrode, and 120b is a contact hole for the emitter electrode.

상기 형성된 컨택트 홀(120a)(120b)에는 도 2r과 같이 베이스전극(130a)과 에미터전극(130b)이 형성된다. In the formed contact holes 120a and 120b, a base electrode 130a and an emitter electrode 130b are formed as shown in FIG. 2R.

도 3은 본 발명에 따라 제조된 후면전극 태양전지에서 플로팅 접합된 부근의 에너지 밴드 다이어그램이다. 3 is an energy band diagram of a floating junction in a back electrode solar cell manufactured according to the present invention.

도 3의 (a)을 보면, 앞서 도 2에서 설명한 바와 같이 상기 p+ 에미터층(112) 아래에 n+ 도펀트가 확산되어 n+층(118)이 형성됨을 알 수 있다. Referring to FIG. 3A, as described above with reference to FIG. 2, it can be seen that the n + dopant is diffused under the p + emitter layer 112 to form the n + layer 118.

그렇게 되면, 도 3의 (b)에 도시된 바와 같이 상기 p+ 에미터층(112)과 n+층(118)의 p-n 접합으로 인하여 장벽(barrier)가 형성되고, 이에 따라 n타입 실리콘 기판(100)에서 상기 p+ 에미터층(112)으로 수집된 다수 캐리어인 정공이 상기 장벽으로 인해 되돌아 나가게 되어 재결합 확률을 막아주고 결국 캐리어의 수집확률을 증가시키게 된다. Then, as shown in (b) of FIG. 3, a barrier is formed due to the pn junction of the p + emitter layer 112 and the n + layer 118, thereby forming an n-type silicon substrate 100. Holes, the majority carriers collected into the p + emitter layer 112, are retracted by the barrier, preventing the recombination probability and eventually increasing the collection probability of the carriers.

또한, 상기 p+ 에미터층(112)이 상기 n+층(118)의 p-n 접합으로 인하여 플로팅 접합하면, 상기 p+ 에미터층(112) 내의 보론 도펀트를 감소시켜, 재결합률을 감소시킬 수 있게 된다. In addition, when the p + emitter layer 112 is floating bonded due to the p-n junction of the n + layer 118, the boron dopant in the p + emitter layer 112 can be reduced, thereby reducing the recombination rate.

이상에서 설명한 바와 같이, 본 발명의 실시 예는 후면전극 태양전지에서 후면에 형성된 에미터층에 다른 도펀트를 확산시키는 플로팅 접합을 하여, 후면 표면에서의 캐리어의 재결합에 의한 손실을 감소시키고 있음을 알 수 있다. As described above, in the embodiment of the present invention, a floating junction in which another dopant is diffused to the emitter layer formed on the rear surface of the rear electrode solar cell reduces the loss due to recombination of carriers on the rear surface. have.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명의 속하는 기술분야의 통상 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정 한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.Although described with reference to the illustrated embodiment of the present invention as described above, this is merely exemplary, those skilled in the art to which the present invention pertains various modifications without departing from the spirit and scope of the present invention. It will be apparent that other embodiments may be modified and equivalent. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

즉 본 실시 예에서는 n형 실리콘 웨이퍼를 예를 들어 설명하고 있지만, p형 실리콘 웨이퍼인 경우에도 본 발명에 적용된다. 이 경우 후면에는 n+ 에미터층이 형성되기 때문에, p+ 타입 도펀트를 도핑하여 플로팅 접합을 형성한다. In other words, in the present embodiment, an n-type silicon wafer is described as an example, but the present invention is also applied to a p-type silicon wafer. In this case, since an n + emitter layer is formed on the rear surface, the p + type dopant is doped to form a floating junction.

도 1은 일반적인 후면전극 태양전지의 단면도1 is a cross-sectional view of a typical back electrode solar cell

도 2는 본 발명의 실시 예에 따른 플로팅 접합을 이용한 후면전극 태양전지의 제조방법을 보인 공정 단면도2 is a cross-sectional view illustrating a method of manufacturing a back electrode solar cell using a floating junction according to an exemplary embodiment of the present invention.

도 3은 본 발명에 따라 제조된 후면전극 태양전지에서 플로팅 접합된 부근의 에너지 밴드 다이어그램3 is an energy band diagram of a floating junction in a back electrode solar cell manufactured according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : n형 실리콘 웨이퍼 112 : p+ 에미터층 100: n-type silicon wafer 112: p + emitter layer

114 : 패시베이션층 118 : 플로팅 접합된 n+층114: passivation layer 118: floating bonded n + layer

Claims (4)

제 1 도전형을 가지는 반도체 기판의 후면에 제 1 도전형의 도펀트가 도핑된 제 1 도핑영역 및 상기 제 1 도전형과 반대인 제 2 도전형의 도펀트가 도핑된 제 2 도핑영역을 형성하는 단계; 그리고 Forming a first doped region doped with a first conductive dopant and a second doped region doped with a second conductive dopant opposite to the first conductive type on a back surface of the semiconductor substrate having the first conductive type ; And 상기 제 2 도핑영역에 상기 제 1 도전형의 도펀트로 도핑하여 플로팅 접합(floating junction)을 형성하는 단계를 포함하여 구성되는 플로팅 접합을 이용한 후면전극 태양전지의 제조방법.And forming a floating junction by doping with the dopant of the first conductivity type in the second doped region. 제 1항에 있어서, The method of claim 1, 상기 제 1 도전형의 도펀트는 p+ 도펀트 또는 n+ 도펀트로 도핑하는 것을 특징으로 하는 플로팅 접합을 이용한 후면전극 태양전지의 제조방법. The first conductive dopant is a method of manufacturing a back-electrode solar cell using a floating junction, characterized in that the doping with p + dopant or n + dopant. 제 2항에 있어서, 3. The method of claim 2, 상기 플로팅 접합은 상기 제 1 도전형 도펀트가 플라즈마 도핑에 의해 도핑되어 형성되는 것을 특징으로 하는 플로팅 접합을 이용한 후면전극 태양전지의 제조방법.The floating junction is a method of manufacturing a back-electrode solar cell using a floating junction, characterized in that the first conductive dopant is doped by plasma doping is formed. 제 1 도전형의 반도체 기판;A semiconductor substrate of a first conductivity type; 상기 반도체 기판의 후면에 서로 이격되게 형성되는 상기 제 1 도전형으로 도핑된 제 1 도핑영역 및 상기 제 1 도전형과 반대인 제 2 도전형으로 도핑된 제 2 도핑영역; 그리고 A first doped region doped with the first conductive type and a second doped region doped with a second conductive type opposite to the first conductive type formed on a rear surface of the semiconductor substrate to be spaced apart from each other; And 상기 제 2 도핑영역에 상기 제 1 도전형의 도펀트로 도핑되어 플로팅 접합(floating junction)되어 형성된 제 3 도핑영역을 포함하여 구성되는 후면전극 태양전지.And a third doped region formed by floating doping the second doped region with a dopant of the first conductivity type.
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