KR20160064486A - Solar cell - Google Patents
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Abstract
Description
본 발명은 태양 전지에 관한 것이다.The present invention relates to a solar cell.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다. With the recent depletion of existing energy resources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells produce electric energy from solar energy, and they are attracting attention because they have abundant energy resources and there is no problem about environmental pollution.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.Typical solar cells have a substrate made of different conductivity type semiconductors, such as p-type and n-type, an emitter layer, and electrodes connected to the substrate and the emitter, respectively. At this time, a p-n junction is formed at the interface between the substrate and the emitter.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부와 기판쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.When light is incident on such a solar cell, a plurality of electron-hole pairs are generated in the semiconductor, and the generated electron-hole pairs are separated into electrons and holes, so that electrons and holes are directed toward the n-type semiconductor and the p- And is collected by an electrode electrically connected to the substrate and the emitter portion, and these electrodes are connected to each other by electric wires to obtain electric power.
본 발명은 태양 전지를 제공하는데 그 목적이 있다. The object of the present invention is to provide a solar cell.
본 발명의 일례에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 전면에 위치하고 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 반도체 기판의 후면 위에 위치하고, 유전체 재질을 포함하는 터널층; 터널층의 후면 위에 위치하고, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 도핑된 다결정 실리콘 재질을 포함하는 후면 전계부; 에미터부와 연결되는 제1 전극; 및 후면 전계부와 연결되는 제2 전극;을 포함하고, 반도체 기판의 전면은 제1 반사율을 가지는 제1 영역과 제1 반사율보다 높은 제2 반사율을 가지며, 제1 영역을 둘러싸며 반도체 기판의 전면 가장 자리 부분에 위치하는 제2 영역을 포함하고, 제2 영역의 폭은 0mm초과 2mm 이하이다.A solar cell according to an example of the present invention includes: a semiconductor substrate containing an impurity of a first conductivity type; An emitter section located on the front surface of the semiconductor substrate and containing an impurity of a second conductivity type opposite to the first conductivity type; A tunnel layer located on a rear surface of the semiconductor substrate and including a dielectric material; A rear electric field portion located on the rear surface of the tunnel layer and including a polycrystalline silicon material doped with impurities of the first conductive type at a higher concentration than the semiconductor substrate; A first electrode connected to the emitter portion; And a second electrode connected to the rear electric field portion, wherein the front surface of the semiconductor substrate has a first region having a first reflectance and a second reflectance higher than the first reflectance, the first region surrounding the first region, And a second region located at the edge portion, wherein the width of the second region is greater than 0 mm and less than 2 mm.
여기서, 보다 바람직하게는 제2 영역의 폭은 10㎛ ~ 50㎛ 사이일 수 있다.Here, more preferably, the width of the second region may be between 10 탆 and 50 탆.
아울러, 제2 영역의 평탄도는 제1 영역의 평탄도보다 높을 수 있다. 일례로, 제1 영역에는 피라미드 형상의 요철이 형성되어 있고, 제2 영역에는 피라미드 형상의 요철이 형성되어 있지 않을 수 있다.In addition, the flatness of the second region may be higher than the flatness of the first region. For example, pyramid-like irregularities may be formed in the first region, and pyramidal irregularities may not be formed in the second region.
이때, 에미터부의 전면에는 유전체 재질의 반사 방지막을 더 구비하고, 반사 방지막이 구비된 상태에서 제1 영역의 제1 반사율은 5% 이하일 수 있고, 반사 방지막이 구비된 상태에서 제2 영역의 제2 반사율은 20% ~ 30% 사이일 수 있다.In this case, the emitter section may further include an antireflection film made of a dielectric material. In a state where the antireflection film is provided, the first reflectance of the first region may be 5% or less. In the state where the antireflection film is provided, 2 The reflectance may be between 20% and 30%.
또한, 반도체 기판의 후면 반사율은 제2 영역의 반사율과 동일할 수 있다. Further, the back surface reflectance of the semiconductor substrate may be the same as the reflectance of the second region.
또한, 제1 전극은 제1 영역 위에 위치하고, 제2 영역 위에는 위치하지 않을 수 있다.Also, the first electrode may be located above the first region, and not above the second region.
또한, 에미터부 및 반사 방지막은 제1 영역 및 제2 영역 위에 위치할 수 있다.Further, the emitter portion and the antireflection film may be located over the first region and the second region.
또한, 후면 전계부의 두께는 50nm ~ 500nm 사이일 수 있다.Further, the thickness of the rear surface electric field portion may be between 50 nm and 500 nm.
더불어, 터널층의 두께는 0.5nm ~ 2.5nm 사이일 수 있으며, 터널층은 SiOx 또는 SiCx 재질을 포함하여 형성될 수 있다.In addition, the thickness of the tunnel layer may be between 0.5 nm and 2.5 nm, and the tunnel layer may be formed of SiOx or SiCx material.
본 발명에 따른 태양 전지는 반도체 기판의 전면 중에서 상대적으로 반사율이 낮은 제2 영역의 폭을 제어함으로써, 정렬 마크(align key)로 기능하는 제2 영역을 확보함과 함께, 태양 전지의 필 팩터(F.F) 감소를 최소화할 수 있다.A solar cell according to the present invention controls a width of a second region having a relatively low reflectance in a front surface of a semiconductor substrate to secure a second region functioning as an align key, FF) reduction can be minimized.
도 1 내지 도 5는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 6은 도 4 및 도 5에 도시된 반도체 기판(110)의 제2 영역(S2)의 폭(WS2)에 따른 필 팩터(F.F)의 감소율을 설명하기 위한 도이다.
도 7은 도 1 내지 도 5에서 설명한 태양 전지 중에서 반도체 기판(110)의 제2 영역(S2)을 형성시키는 방법의 일례에 대해 설명하기 위한 도이다.
도 8은 식각 방지막(AEM)을 형성하는 공정 중에 반도체 기판(110)이 받는 온도에 따라 들뜨는 높이(BH)를 측정한 실험예이다.1 to 5 are views for explaining a solar cell according to an example of the present invention.
FIG. 6 is a view for explaining the reduction rate of the fill factor FF according to the width WS2 of the second region S2 of the
FIG. 7 is a view for explaining an example of a method of forming the second region S2 of the
8 is an experimental example in which the lifting height (BH) according to the temperature of the
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. When a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case directly above another portion but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle. Also, when a part is formed as "whole" on the other part, it means not only that it is formed on the entire surface (or the front surface) of the other part but also not on the edge part.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.The front surface may be a surface of the semiconductor substrate to which the direct light is incident, and the rear surface may be the opposite surface of the semiconductor substrate on which no direct light is incident or on which reflected light other than direct light may be incident.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.In addition, the fact that any two values are equal means that the error range is equal to or less than 10%.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.Hereinafter, a solar cell according to the present invention will be described with reference to the accompanying drawings.
도 1 내지 도 5는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이고, 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이고, 도 3은 도 1 및 도 2에서 제2 버스바(153)의 다른 예를 설명하기 위한 도이고, 도 4는 반도체 기판(110)의 제1, 2 영역을 설명하기 위하여 도 1 및 도 2에 도시된 태양 전지의 전면 전체 모습을 도시한 것이고, 도 5의 (a)는 도 4에서 K 부분을 확대 도시한 것이고, 도 5의 (b)는 도 5의 (a)에서 X1-X1 라인에 따른 단면을 도시한 것이다.1 is a perspective view of a solar cell according to an embodiment of the present invention. FIG. 2 is a cross-sectional view of a solar cell according to an embodiment of the present invention. FIG. 3 is a view for explaining another example of the
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 에미터부(120), 반사 방지막(130), 터널층(160), 후면 전계부(170), 후면 보호막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.1, an example of a solar cell according to the present invention includes a
도 1에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.Although the solar cell according to the present invention includes the
반도체 기판(110)은 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물을 함유하는 실리콘으로 이루어진 반도체 반도체 기판(110)이다. 일례로, 반도체 기판(110)은 단결정 실리콘 또는 다결정 실리콘으로 이루어진 반도체 웨이퍼가 사용될 수 있다. The
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 함유한다. 하지만, 이와는 달리, 반도체 기판(110)은 n형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 반도체 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다. 이하에서는 반도체 기판(110)이 n형의 도전성 타입을 가지는 경우를 일례로 설명한다.When the
아울러, 도 1 및 도 2에서는, 반도체 기판(110)의 전면 표면은 텍스처링(texturing)처리되어 있는 요철면인 텍스처링 표면(texturing surface)을 가지는 부분만 도시되어 있지만, 반도체 기판(110)의 전면은 텍스처링 표면을 가지지 않는 부분을 포함할 수 있다. 이에 대해서는 도 4 이하에서 보다 구체적으로 설명한다. 1 and 2, a front surface of the
에미터부(120)는 빛이 입사되는 반도체 기판(110)의 전면에 위치하며, 반도체 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, n형의 도전성 타입의 불순물을 함유하여 반도체 반도체 기판(110)과 p-n 접합을 이룬다. The
이와 같은 p-n 접합에 의해 외부로부터 반도체 기판(110)에 빛이 입사되어 생성된 캐리어인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 반도체 기판(110)이 p형이고 에미터부(120)가 n형일 경우, 분리된 정공은 반도체 기판(110)쪽으로 이동하고 분리된 전자는 에미터부(120)쪽으로 이동할 수 있다. The pair of electrons and holes, which are carriers generated by light incident on the
그러나, 이와 달리, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 에미터부(120)는 p형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 반도체 기판(110)쪽으로 이동하고 분리된 정공은 에미터부(120)쪽으로 이동할 수 있다.Alternatively, when the
에미터부(120)가 n형의 도전성 타입을 가질 경우, 에미터부(120)는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있고, 반대로 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있다.When the
이와 같은 에미터부(120)는 반도체 기판(110)의 전면 표면에 제2 도전성 타입의 불순물이 확산되어 형성될 수 있으며, 이와 같은 경우, 에미터부(120)는 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.The
일례로, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성된 경우, 에미터부(120)도 다결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성되는 에미터부(120)도 단결절 실리콘 재질로 형성될 수 있다.For example, when the
반사 방지막(130)은 에미터부(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다. The
도 1 및 도 2에서는 반사 방지막(130)이 단일막으로 형성된 경우를 일례로 도시하였으나, 반드시 단일막에 한정되지는 않는다.Although FIGS. 1 and 2 illustrate the case where the
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높인다. The
제1 전극(140)은 에미터부(120) 위에 직접 접하여 배치되며, 에미터부(120)와 전기적으로 연결되어 있다. 이와 같은 제1 전극(140)은 도 1에 도시된 바와 같이, 복수의 제1 핑거 전극(141) 및 복수의 제1 버스바(143)를 포함할 수 있다.The
여기서, 복수의 제1 핑거 전극(141)은 에미터부(120) 위에 위치하여 에미터부(120)와 전기적으로 연결되어 있고, 서로 이격하여 제1 방향(x)으로 뻗어있을 수 있다. The plurality of
이와 같은 복수의 제1 핑거 전극(141)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)이 n 타입인 경우, p 타입의 에미터부(120)쪽으로 이동한 캐리어, 예를 들면, 정공을 수집할 수 있다.1 and 2, when the
그리고, 복수의 제1 버스바(143)는 에미터부(120) 위에서 복수의 제1 핑거 전극(141)과 동일 층에 위치하고, 복수의 제1 핑거 전극(141)을 서로 전기적으로 연결시키며, 복수의 제1 핑거 전극(141)과 교차하는 제2 방향(y)으로 뻗어있을 수 있다. The plurality of first bus bars 143 are located on the same layer as the plurality of
이와 같은 복수의 제1 버스바(143)는 태양 전지를 서로 연결시키는 인터커넥터(미도시)와 연결되며, 복수의 제1 핑거 전극(141)에 의해 수집되어 이동하는 캐리어를 수집하여 외부 장치로 출력한다.The plurality of first bus bars 143 are connected to an interconnecting connector (not shown) for connecting the solar cells to each other. The plurality of first bus bars 143 collect the carriers collected by the plurality of
복수의 제1 핑거 전극(141)과 제1 버스바(143)는 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.The plurality of
이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 제1 전극(140)을 형성하기 위한 제1 전극(140) 패이스트를 반사 방지막(130)의 전면 위에 패터닝하여 도포한 이후, 열처리 공정을 통하여 제1 전극(140) 패이스트가 반사 방지막(130)을 뚫고 에미터부(120)에 접속되어 소성되면서 형성될 수 있다.The
터널층(160)은 반도체 기판(110)의 후면 위에 배치되며, 유전체 재질을 포함할 수 있다. The
일례로, 터널층(160)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)의 후면 위에 직접 접촉되어 형성될 수 있다.1 and 2, the
아울러, 터널층(160)은 반도체 기판(110)의 후면 전체 영역 위에 형성될 수 있다. In addition, the
이와 같은 터널층(160)은 반도체 기판(110)에서 생성된 캐리어를 후면 전계부(170) 방향으로 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다. 아울러, 이와 같은 터널층(160)은 태양 전지의 개방 전압(Voc)를 상승시키는 역할을 할 수 있다.The
이와 같은, 터널층(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.The
또한, 터널층(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 터널층(160)은 Oxidation 공정이나 LPCVP 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.In addition, the thickness (T160) of the
여기서, 터널층(160)의 두께(T160)를 0.5nm ~ 2.5nm 로 한정하는 것은 터널링 효과를 구현하기 위함이고, 이와 같은 한정 범위를 0.5nm ~ 2.5nm 범위를 조금 넘어서는 경우도 가능하나, 터널링의 효과가 감소할 수 있다. 아울러, 이와 같은 터널층(160)은 반도체 기판(110)의 후면 표면에 대한 패시베이션 기능도 일부 수행할 수 있다.Herein, the
다음, 후면 전계부(170)는 반도체 기판(110)의 후면 표면 위에 위치하고, 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 함유되며, 다결정 실리콘 재질을 포함할 수 있다. Next, the rear
즉, 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면에 터널층(160)이 형성된 경우, 후면 전계부(170)는 터널층(160)의 후면 바로 위에 형성되어, 반도체 기판(110)과 이격되어 형성될 수 있다.1 and 2, when the
후면 전계부(170)가 반도체 기판(110) 내에 형성되지 않고, 도 1 및 도 2에 도시된 바와 같이, 후면 전계부(170)가 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)과 직접 접촉하지 않고 이격되어, 터널층(160)의 후면 위에 다결정 실리콘 재질로 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.1 and 2, the rear
아울러, 반도체 기판(110) 내에 후면 전계부(170)를 형성하지 않고 반도체 기판(110)의 외부에 후면 전계부(170)를 형성하므로, 제조 공정상 후면 전계부(170)를 형성하는 과정에서, 반도체 기판(110)에 대한 열손상을 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다. 따라서, 도 1 및 도 2에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.In addition, since the rear
이와 같은, 후면 전계부(170)의 두께(T170)는 50nm ~ 500nm 사이로 형성될 수 있다.The thickness T170 of the rear
제2 전극(150)은 후면 전계부(170)의 후면 위에 배치되며, 후면 전계부(170)와 전기적으로 연결되어 있다. 이와 같은 제2 전극(150)은 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거 전극(151) 및 복수의 제2 버스바(153)를 포함할 수 있다.The
여기서, 복수의 제2 핑거 전극(151)은 후면 전계부(170)의 후면 위에 서로 이격하여 제1 방향(x)으로 뻗어있을 수 있으며, 후면 전계부(170) 쪽으로 이동한 캐리어, 예를 들면, 정공을 수집할 수 있다.The plurality of
그리고, 복수의 제2 버스바(153)는 후면 전계부(170) 위에서 복수의 제2 핑거 전극(151)과 동일 층에 위치하고, 복수의 제2 핑거 전극(151)을 서로 전기적으로 연결시키며, 복수의 제2 핑거 전극(151)과 교차하는 제2 방향(y)으로 뻗어 있을 수 있다. The plurality of second bus bars 153 are located on the same layer as the plurality of
이와 같은 복수의 제2 버스바(153)는 태양 전지를 서로 연결시키는 인터커넥터(미도시)와 연결되며, 제2 핑거 전극(151)에 의해 수집되어 이동하는 캐리어를 수집하여 외부 장치로 출력한다.The plurality of second bus bars 153 are connected to interconnectors (not shown) for connecting the solar cells to each other. The second bus bars 153 collect the carriers collected by the
여기서, 제2 버스바(153)의 길이 방향은 제1 버스바(143)의 길이 방향과 동일하고, 제2 핑거 전극(151)의 길이 방향도 제1 핑거 전극(141)의 길이 방향과 동일할 수 있으며, 제2 전극(150)의 재질은 제1 전극(140)의 재질과 동일할 수 있다.Here, the longitudinal direction of the
여기의 도 1 및 도 2에는 제2 전극(150)에서 제2 핑거 전극(151)과 제2 버스바(153)가 후면 보호막(190)을 뚫고 후면 전계부(170)에 직접 접속되어, 제2 핑거 전극(151)과 제2 버스바(153) 모두가 후면 전계부(170)에 전기적으로 연결되는 경우를 일례로 도시하였지만, 이와 다르게, 도 3에 도시된 바와 같이, 제2 핑거 전극(151)만 후면 보호막(190)을 뚫고 후면 전계부(170) 직접 접속될 수 있으며, 제2 버스바(153)는 후면 전계부(170)에 직접 접속되지 않고, 후면 보호막(190)의 후면 위에 배치될 수 있다.1 and 2, the
도 3과 같이 태양 전지가 구성된 경우, 제2 버스바(153)는 제2 핑거 전극(151)을 통하여 후면 전계부(170)와 전기적으로 연결될 수 있다.3, the
여기서, 제2 핑거 전극(151)의 폭은 일례로, 150um ~ 400um 사이일 수 있으며, 제2 버스바(153)의 폭은 제2 핑거 전극(151)의 폭보다 크게 형성되되, 1mm ~ 3mm 사이의 범위에서 결정될 수 있다. 그러나, 이에 반드시 한정되는 것은 아니고, 다른 폭을 가질 수도 있다.The width of the
다음, 후면 보호막(190)은 도 1 및 도 2에 도시된 바와 같이, 후면 전계부(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다. 1 and 2, the rear
이와 같은 후면 보호막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 후면 전계부(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.The
이와 같은 후면 보호막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.The material of the
이와 같은 후면 보호막(190)은 후면 전계부(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.The rear
도 1 및 도 2에서, 이와 같은 구조를 갖는 본 실시예에 따른 태양 전지의 동작은 다음과 같다.In FIGS. 1 and 2, the operation of the solar cell according to this embodiment having such a structure is as follows.
태양 전지로 빛이 조사되어 반사 방지막(130)과 에미터부(120)를 통해 반도체의 반도체 기판(110)으로 입사되면 빛 에너지에 의해 반도체의 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 반사 방지막(130)에 의해 반도체 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 반도체 기판(110)으로 입사되는 빛의 양이 증가한다. When light is irradiated by the solar cell and is incident on the
이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(120)의 p-n접합에 의해 서로 분리되어 정공과 전자는, 예를 들어, p형의 도전성 타입을 갖는 에미터부(120)와 n형의 도전성 타입을 갖는 반도체 기판(110)쪽으로 각각 이동한다. 이처럼, 에미터부(120)쪽으로 이동한 정공은 제1 핑거 전극(141)에 의해 수집되어 제1 버스바(143)로 전달되고, 반도체 기판(110)의 후면 쪽에 위치한 후면 전계부(170)로 이동한 전자는 제2 핑거 전극(151)에 의해 수집되어 제2 버스바(153)로 전달될 수 있다.These electron-hole pairs are separated from each other by the pn junction of the
아울러, 서로 인접한 태양 전지 각각의 제1, 2 버스바(143, 153)를 서로 인터커넥터(미도시)로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용할 수 있게 된다.When the first and second bus bars 143 and 153 of the solar cells adjacent to each other are connected to each other by an interconnecting connector (not shown), a current flows and it can be used as electric power from the outside.
한편, 도 4및 도 5에 도시된 바와 같이, 본 발명에 따른 태양 전지에서, 반도체 기판(110)의 전면은 텍스처링 표면을 가지는 제1 영역(S1)과 텍스처링 표면을 가지지 않는 제2 영역(S2)을 포함할 수 있다.4 and 5, in the solar cell according to the present invention, the front surface of the
도 4 및 도 5에 도시된 바와 같이, 제1 영역(S1)은 반도체 기판(110)의 전면 전체 영역 중에서 반도체 기판(110) 전면의 중앙 부분에 위치할 수 있으며, 텍스처링 표면이 형성되어 있어 상대적으로 낮은 제1 반사율을 가질 수 있다.4 and 5, the first region S1 may be located at a central portion of the front surface of the
아울러, 제2 영역(S2)은 반도체 기판(110)의 전면 전체 영역 중에서 제1 영역(S1)을 둘러싸는 반도체 기판(110)의 전면 가장 자리 부분에 위치하며, 텍스처링 표면이 형성되어 있지 않아, 제1 반사율보다 상대적으로 높은 제2 반사율을 가질 수 있다.The second region S2 is located at the front edge portion of the
아울러, 이와 같은 제2 영역(S2)의 제2 반사율은 도 1, 2 및 5의 (b)에 도시된 바와 같이, 텍스처링 표면을 구비하지 않는 반도체 기판(110)의 후면 반사율과 동일할 수 있다.In addition, the second reflectance of the second region S2 may be equal to the reflectance of the back surface of the
일례로, 반도체 기판(110)의 전면에 형성된 에미터부(120)의 전면에 반사 방지막(130)이 구비된 경우, 500nm 파장 대역을 기준으로 봤을 때, 반사 방지막(130)이 구비된 상태에서 제1 영역(S1)의 제1 반사율은 5% 이하일 수 있으며, 제2 영역(S2)의 제2 반사율은 20% ~ 30% 사이로 형성될 수 있다.For example, when the
따라서, 제2 영역(S2)의 평탄도는 제1 영역(S1)의 평탄도보다 높을 수 있다. 보다 구체적으로, 도 5의 (a) 및 (b)에 도시된 바와 같이, 제1 영역(S1)은 텍스처링 표면이 형성되어 있어 일례로, 피라미드 형상을 가지는 복수의 요철이 구비되어 있고, 제2 영역(S2)은 테스처링 표면이 형성되어 있지 않아, 제1 영역(S1)에 구비된 피라미드 형상의 요철이 구비되지 않을 수 있다.Therefore, the flatness of the second region S2 may be higher than the flatness of the first region S1. More specifically, as shown in Figs. 5A and 5B, the first area S1 has a textured surface formed thereon. For example, the first area S1 is provided with a plurality of irregularities having a pyramid shape, The area S2 is not provided with the surface for the test, and the pyramid-shaped irregularities provided in the first area S1 may not be provided.
따라서, 반사율이 상대적으로 더 높은 제2 영역(S2)은 태양 전지 제조 공정시 얼라인(align) 공정이 필요한 제1 전극(140) 형성 공정 등에서 반도체 기판(110)의 경계를 인식하는 정렬 마크(align key)로서 기능할 수 있다.Accordingly, the second region S2 having a relatively higher reflectance may be arranged in a manner that the alignment mark (e.g., the first region 140) for recognizing the boundary of the
이와 같은 도 4 및 도 5에 도시된 바와 같이, 제1 전극(140)은 반도체 기판(110)의 제1 영역(S1) 위에 위치하고, 제2 영역(S2) 위에는 위치하지 않을 수 있다. 일례로, 도 4 및 도 5의 (a)에 도시된 바와 같이, 제1 영역(S1)에만 전술한 제1 전극(140)의 제1 핑거 전극(141)과 제1 버스바(143)가 위치할 수 있다.4 and 5, the
이와 같이, 제1 전극(140)이 제1 영역(S1) 위에만 위치하도록 하는 것은 제1 전극(140)이 반도체 기판(110)의 가장 자리 부분인 제2 영역(S2) 위에까지 위치하는 경우, 반도체 기판(110)의 측면과 제1 전극(140)이 서로 접속되어 션트(shunt)가 발생할 수 있는데, 이를 방지하기 위함이다.The reason why the
그러나, 도 5의 (b)에 도시된 바와 같이, 에미터부(120) 및 반사 방지막(130)은 반도체 기판(110) 전면의 제1 영역(S1) 및 제2 영역(S2) 위에 모두 위치할 수 있다.5B, the
아울러, 도 5의 (b)에서는 에미터부(120) 및 반사 방지막(130)이 반도체 기판(110) 전면의 제1 영역(S1) 및 제2 영역(S2) 위에만 위치하고, 제1, 2 방향(x, y)과 교차하는 제3 방향(z)과 나란한 반도체 기판(110)의 측면(lateral surface, LF)에는 형성되지 않는 경우를 일례로 도시하였으나, 이와 다르게, 에미터부(120)와 반사 방지막(130)은 제1, 2 영역(S1, S2)을 포함한 반도체 기판(110)의 전면뿐만 아니라 반도체 기판(110)의 측면(LF)까지 형성되는 것도 가능하다.5B, the
여기서, 제2 영역(S2)의 폭(WS2)은 0mm초과 2mm 이하일 수 있다. 여기서, 제2 영역(S2)의 폭(WS2)을 2mm 이하로 하는 것은 태양 전지의 필 팩터(fill factor, F.F)가 저하되는 것을 최소화하기 위함이다.Here, the width WS2 of the second area S2 may be more than 0 mm but not more than 2 mm. Here, the width WS2 of the second region S2 is set to 2 mm or less in order to minimize the decrease in the fill factor (FF) of the solar cell.
여기서, 제2 영역(S2)의 폭(WS2)이 필 팩터에 미치는 영향에 대해 보다 상세히 살펴보면 다음과 같다.Hereinafter, the influence of the width WS2 of the second region S2 on the fill factor will be described in more detail.
도 6은 도 4 및 도 5에 도시된 반도체 기판(110)의 제2 영역(S2)의 폭(WS2)에 따른 필 팩터(F.F)의 감소율을 설명하기 위한 도이다.6 is a view for explaining the reduction rate of the fill factor F. F according to the width WS2 of the second region S2 of the
도 6에서 x축은 제2 영역(S2)의 폭(WS2)을 의미하고, y축은 필 팩터(F.F)의 감소율을 의미한다.6, the x-axis represents the width WS2 of the second area S2, and the y-axis represents the reduction rate of the fill factor FF.
도 6에 도시된 바에 의하면, 제2 영역(S2)의 폭(WS2)이 증가할수록 필 팩터(F.F)의 감소율이 증가하는 것을 알 수 있다.As shown in FIG. 6, the decrease rate of the fill factor F.F increases as the width WS2 of the second area S2 increases.
특히, 제2 영역(S2)의 폭(WS2)이 2mm 이전까지는 필 팩터의 감소율이 0.5% 이내로 그 영향이 매우 미미하지만, 제2 영역(S2)의 폭(WS2)이 2mm를 넘어서 3.04mm까지 증가하는 경우, 필 팩터의 감소율은 거의 1%까지 증가하고, 제2 영역(S2)의 폭(WS2)이 3.04mm를 넘어서는 경우, 필 팩터의 감소율의 기울기는 더욱 증가하는 것을 알 수 있다.Particularly, although the influence of the reduction of the fill factor within 0.5% is very small until the width WS2 of the second area S2 is 2 mm or less, the width WS2 of the second area S2 exceeds 3.0 mm It can be seen that the slope of the reduction factor of the fill factor further increases when the width WS2 of the second area S2 exceeds 3.04 mm.
이와 같이, 제2 영역(S2)의 폭(WS2)이 증가할수록 필 팩터가 감소하는 이유는 제2 영역(S2)의 폭(WS2)이 증가할수록 반도체 기판(110)의 제2 영역(S2) 끝단에서 생성된 캐리어가 제1 영역(S1)에 위치하는 제1 전극(140)까지 이동하는 거리가 증가하기 때문이다. 이와 같이, 캐리어의 이동 거리가 증가하는 경우, 제2 영역(S2)의 끝단인 반도체 기판(110)의 끝단으로부터 제1 전극(140)이 위치하는 방향으로의 직렬 저항 성분이 증가할 수 있고, 이에 따라 필 팩터가 감소하게 된다.The reason why the fill factor decreases as the width WS2 of the second region S2 increases is that the second region S2 of the
따라서, 본 발명에서는 이와 같은 필 팩터의 감소율을 고려하여, 태양 전지의 효율에 미치는 악영향을 최소화하면서, 제2 영역(S2)이 정렬 마크(align key)로서 기능을 충분히 수행하기 위하여, 제2 영역(S2)의 폭(WS2)을 0mm초과 2mm 이하가 되도록 할 수 있다.Therefore, in order to sufficiently perform the function as an align key in the second region S2 while minimizing adverse effects on the efficiency of the solar cell in consideration of the reduction rate of the fill factor, It is possible to make the width WS2 of the second substrate S2 greater than 0 mm and less than 2 mm.
아울러, 제2 영역(S2)의 폭(WS2)은 0mm초과 2mm 이하인 범위 내에서, 보다 바람직하게는 제2 영역(S2)의 폭(WS2)이 10㎛ ~ 50㎛ 사이가 되도록 할 수 있다. 여기서, 제2 영역(S2)의 폭(WS2)이 10㎛이상이 되도록 하는 것은 제2 영역(S2)이 최소한 정렬 마크로서의 기능을 수행하도록 하기 위함이고, 제2 영역(S2)의 폭(WS2)이 50㎛이하가 되도록 하는 것은 전술한 바와 같은 필 팩터 감소를 최소화하기 위함이다. In addition, the width WS2 of the second area S2 can be set within the range of more than 0 mm and 2 mm, more preferably the width WS2 of the second area S2 can be between 10 and 50 m. The width WS2 of the second area S2 is 10 mu m or more so that the second area S2 functions as at least the alignment mark and the width WS2 of the second area S2 ) Is 50 탆 or less in order to minimize the reduction of the fill factor as described above.
지금까지는 본 발명의 일례에 따른 태양 전지의 구조에 대해서 설명하였지만, 이하에서는 전술한 바와 같은 반도체 기판(110)에서 제2 영역(S2)의 폭(WS2)을 형성시키는 방법의 일례에 대해서 설명하다.Although the structure of the solar cell according to one example of the present invention has been described so far, an example of a method of forming the width WS2 of the second region S2 in the
도 7은 도 1 내지 도 5에서 설명한 태양 전지 중에서 반도체 기판(110)의 제2 영역(S2)을 형성시키는 방법의 일례에 대해 설명하기 위한 도이고, 도 8은 식각 방지막(AEM)을 형성하는 공정 중에 반도체 기판(110)이 받는 온도에 따라 들뜨는 높이(BH)를 측정한 실험예이다.FIG. 7 is a view for explaining an example of a method of forming the second region S2 of the
반도체 기판(110)의 제2 영역(S2)은 상대적으로 낮은 제2 반사율을 갖는 부분으로, 반도체 기판(110)의 제1 영역(S1)에 텍스처링 처리하는 과정 중에 텍스처링 처리가 되지 않아 발생되는 영역이다.The second region S2 of the
여기서, 반도체 기판(110)에 제2 영역(S2)을 형성시키는 방법은 다음과 같다. Here, a method of forming the second region S2 on the
먼저, 이와 같은 텍스처링 처리를 위해, 반도체 기판(110)은 도 7의 (a)에 도시된 바와 같이, 반도체 기판(110)을 지지하며, 반도체 기판(110)에 열을 전달하는 지지판(HP) 위에 배치될 수 있다.7 (a), the
이후, 도 7의 (b)에 도시된 바와 같이, 화살표 방향으로 표시된 반도체 기판(110)의 후면(BS)에는 텍스처링 처리가 되지 않도록 하기 위하여 식각 방지막(AEM)이 PECVD 방식으로 증착될 수 있다. 여기서, 식각 방지막(AEM)의 재질은 일례로, SiNx 또는 SiCx일 수 있다.7B, an etch barrier (AEM) may be deposited by PECVD to prevent the texturing process from being performed on the rear surface BS of the
이와 같이 PECVD 방식으로 반도체 기판(110)의 후면(BS)에 식각 방지막(AEM)을 증착할 때, 지지판(HP)은 반도체 기판(110)에 열을 가하여 식각 방지막(AEM)이 반도체 기판(110)의 후면(BS)에 증착될 때, 반도체 기판(110)이 밴딩되는 정도를 제어할 수 있다.When the etch stop layer (AEM) is deposited on the back surface (BS) of the
보다 구체적으로 설명하면, 이와 같이 반도체 기판(110)에 PECVD 방식으로 식각 방지막(AEM) 재질이 증착되는 동안, 지지판(HP)이 반도체 기판(110)에 가하는 열로 인하여, 반도체 기판(110)과 식각 방지막(AEM)은 열을 받게 되고, 실리콘 재질인 반도체 기판(110)의 열팽창 계수와 식각 방지막(AEM)의 열팽창 계수 차이로 인하여, 반도체 기판(110)은 밴딩되고, 도 7의 (b)의 확대된 부분과 같이 끝단 부분이 들뜰 수 있다. 즉, 상대적으로 열팽창 계수가 큰 식각 방지막(AEM)이 수축되면서 발생되는 열팽창 계수로 인하여 상대적으로 열팽창 계수가 작은 반도체 기판(110)의 양끝단이 식각 방지막(AEM)이 증착되는 후면 방향(지지판(HP)의 반대 방향)으로 휘어지는 들뜸 현상이 발생할 수 있다.More specifically, due to the heat applied to the
아울러, 이와 같이 반도체 기판(110)이 들뜨면서, 반도체 기판(110)의 끝단은 지지판(HP)으로부터 들뜰 수 있으며, 이와 같이 들뜬 반도체 기판(110)의 전면(FS) 가장 자리 부분에 식각 방지막(AEM)이 일부 증착될 수 있다.As the
이때, 식각 방지막(AEM)이 반도체 기판(110)의 전면(FS)에 증착되는 가장 자리 부분의 폭(WS2’)은 일례로, 반도체 기판(110)이 들뜨는 높이(BH)의 대략 1/2이하가 될 수 있다.At this time, the width WS2 'of the edge portion at which the etching preventive film AEM is deposited on the front surface FS of the
즉, 반도체 기판(110)이 들뜨는 높이(BH) 대비 식각 방지막(AEM)이 증착되는 가장 자리 부분의 폭(WS2’)의 비는 1:1/2이하가 될 수 있다.That is, the ratio of the width WS2 'of the edge portion at which the anti-etching film AEM is deposited to the height BH of the
이후, 도 7의 (c)에 도시된 바와 같이, 반도체 기판(110)의 후면(BS)과 전면 가장 자리 부분에 식각 방지막(AEM)이 증착된 상태에서 식각액을 이용하여 반도체 기판(110)을 텍스처링 처리할 수 있다.7 (c), the
이때, 도 7의 (c)에 도시된 바와 같이, 반도체 기판(110)의 전면(FS) 중에서 식각 방지막(AEM)이 증착되지 않은 부분은 제1 영역(S1)으로 형성되고, 식각 방지막(AEM)이 증착된 반도체 기판(110) 전면(FS)의 가장 자리 부분(WS2’)은 제2 영역(S2)으로 형성될 수 있다.7C, the portion of the front surface FS of the
이와 같은 텍스처링 처리는 일례로, KOH와 같은 식각액을 이용할 수도 있지만, 이에 한정되는 것은 아니고 다양한 방법이 사용될 수 있다.For example, an etching solution such as KOH may be used as the texturing treatment, but not limited thereto, various methods can be used.
이후, 도 7의 (d)에 도시된 바와 같이, 식각 방지막(AEM)을 제거하여, 반도체 기판(110)의 전면(FS)에 제1 영역(S1)과 제2 영역(S2)을 구비한 반도체 기판(110)을 형성할 수 있다.Thereafter, as shown in FIG. 7D, the etch stopping layer AEM is removed to form the first region S1 and the second region S2 on the front surface FS of the
여기서, 도 7의 (b)에서 설명한 바와 같이, 반도체 기판(110)의 후면(BS)에 식각 방지막(AEM)을 증착하는 공정 중에 반도체 기판(110)이 밴딩되어 반도체 기판(110)의 양끝단이 지지판(HP)으로부터 들뜨는 들뜸 현상이 발생할 수 있다.7B, during the process of depositing the etching preventive film AEM on the rear surface BS of the
이때, 반도체 기판(110)이 들뜨는 높이(BH)는 반도체 기판(110)에 가해지는 온도, 반도체기판과 식각 방지막(AEM)의 열팽창 계수 차이, 반도체 기판(110)의 크기(즉, 제1, 2 방향의 길이) 및 식각 방지막(AEM)의 두께에 비례하며, 반도체 기판(110)의 두께에 반비례할 수 있다.The height BH of the
따라서, 열팽창 계수 차이, 반도체 기판(110)의 크기, 반도체 기판(110)의 두께와 식각 방지막(AEM)의 두께가 미리 결정되면, 식각 방지막(AEM)이 증착되는 공정 중에 지지판(HP)으로부터 반도체 기판(110)이 받는 온도에 따라, 식각 방지막(AEM)이 증착되는 가장 자리 부분의 폭(WS2’)을 제어할 수 있다.Therefore, if the difference in thermal expansion coefficient, the size of the
도 8에서는 반도체 기판(110)의 두께가 200㎛, 반도체 기판(110)의 크기(제1, 2 방향의 길이)가 156.75mm이고, 증착되는 식각 방지막(AEM)의 두께가 100nm인 경우, 반도체 기판(110)이 받는 온도에 따른 들뜨는 높이(BH)를 측정하였다.8, when the thickness of the
도 8에 따르면, 반도체 기판(110)이 들뜨는 높이(BH)는 식각 방지막(AEM) 증착 공정 중에 반도체 기판(110)이 받는 온도에 비례하는 것을 알 수 있다.Referring to FIG. 8, it can be seen that the height BH of the
일례로, 식각 방지막(AEM) 증착 공정 중에 반도체 기판(110)이 지지판(HP)으로부터 받은 온도가 대략 상온과 동일한 25℃ 인 경우, 반도체 기판(110)의 양끝단이 들뜨는 높이(BH)는 0mm로, 실질적으로 반도체 기판(110)이 들뜨지 않는 것을 알 수 있다.For example, when the temperature of the
또한 반도체 기판(110)이 받은 온도가 대략 550℃인 경우, 반도체 기판(110)이 들뜨는 높이(BH)가 4mm 정도되고, 이때, 반도체 기판(110)이 들뜨는 높이(BH) 대비 식각 방지막(AEM)이 증착되는 가장 자리 부분의 폭(WS2’)의 비가 1:1/2이하가 되므로, 식각 방지막(AEM)이 반도체 기판(110)의 전면(FS)에 증착되는 가장 자리 부분의 폭(WS2’)은 2mm이하로 형성될 수 있다.The height BH of the
이와 같이, 본 발명은 반도체 기판(110)의 전면(FS)을 텍스처링 하기 전에, 반도체 기판(110)의 후면(BS)에 식각 방지막(AEM)을 증착하는 공정 중에 지지판(HP)의 온도를 조절함으로써, 반도체 기판(110)이 들뜨는 높이(BH)를 제어할 수 있다.As described above, according to the present invention, before the front surface FS of the
일례로, 지지판(HP)의 온도를 대략 25℃ ~ 550℃ 사이로 제어할 경우, 반도체 기판(110)의 가장 자리 부분의 폭(WS2’)을 0mm ~ 2mm 이하로 할 수 있다. 이때, 가장 자리 부분은 제2 영역(S2)으로 형성되기 때문에 추후 태양 전지의 제조 공정 중 정렬 마크로서의 기능을 수행하기 위해 지지판(HP)의 온도를 25℃보다 크게 함으로써, 가장 자리 부분의 폭(WS2’)이 0mm가 초과되도록 하되, 10㎛ ~ 50㎛ 사이가 되도록 할 수 있다.For example, when the temperature of the support plate HP is controlled to be between about 25 DEG C and 550 DEG C, the width WS2 'of the edge portion of the
본 발명에서는 반도체 기판(110)의 전면(FS)에 제1 영역(S1)과 제2 영역(S2)을 형성하되, 제2 영역(S2)이 형성되는 폭을 반도체 기판(110)에 가해지는 온도를 통하여 조절하는 경우를 일례로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 제2 영역(S2)은 도 7에서 전술한 방법 외에도 다양한 방법으로 형성될 수 있으며, 제2 영역(S2)의 폭(WS2) 역시 다양한 방법을 통하여 제어될 수 있다.The first region S1 and the second region S2 are formed on the front surface FS of the
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.
Claims (12)
상기 반도체 기판의 전면에 위치하고 상기 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부;
상기 반도체 기판의 후면 위에 위치하고, 유전체 재질을 포함하는 터널층;
상기 터널층의 후면 위에 위치하고, 상기 제1 도전성 타입의 불순물이 상기 반도체 기판보다 고농도로 도핑된 다결정 실리콘 재질을 포함하는 후면 전계부;
상기 에미터부와 연결되는 제1 전극; 및
상기 후면 전계부와 연결되는 제2 전극;을 포함하고,
상기 반도체 기판의 전면은 제1 반사율을 가지는 제1 영역과 상기 제1 반사율보다 높은 제2 반사율을 가지며, 상기 제1 영역을 둘러싸며 상기 반도체 기판의 전면 가장 자리 부분에 위치하는 제2 영역을 포함하고,
상기 제2 영역의 폭은 0mm초과 2mm 이하인 태양 전지.A semiconductor substrate containing an impurity of a first conductivity type;
An emitter section located on the front surface of the semiconductor substrate and containing an impurity of a second conductivity type opposite to the first conductivity type;
A tunnel layer located on a rear surface of the semiconductor substrate and including a dielectric material;
A rear electric field portion located on the rear surface of the tunnel layer and including a polycrystalline silicon material doped with impurities of the first conductive type at a higher concentration than the semiconductor substrate;
A first electrode connected to the emitter; And
And a second electrode connected to the rear electric field portion,
The front surface of the semiconductor substrate includes a first region having a first reflectance and a second region having a second reflectance higher than the first reflectance and surrounding the first region and positioned at a front edge portion of the semiconductor substrate and,
And the width of the second region is more than 0 mm and not more than 2 mm.
상기 제2 영역의 폭은 10㎛ ~ 50㎛ 사이인 태양 전지.The method according to claim 1,
And the width of the second region is between 10 탆 and 50 탆.
상기 제2 영역의 평탄도는 상기 제1 영역의 평탄도보다 높은 태양 전지.The method according to claim 1,
Wherein the flatness of the second region is higher than the flatness of the first region.
상기 제1 영역에는 피라미드 형상의 요철이 형성되어 있고, 상기 제2 영역에는 상기 피라미드 형상의 요철이 형성되어 있지 않은 태양 전지.The method according to claim 1,
Wherein the first region is provided with a pyramid-shaped concavo-convexity, and the second region is formed with the pyramid-shaped concavo-convex.
상기 에미터부의 전면에는 유전체 재질의 반사 방지막을 더 구비하고,
상기 반사 방지막이 구비된 상태에서 상기 제1 영역의 제1 반사율은 5% 이하인 태양 전지.The method according to claim 1,
Further comprising an antireflection film made of a dielectric material on the front surface of the emitter,
Wherein a first reflectance of the first region is 5% or less in a state where the anti-reflection film is provided.
상기 반사 방지막이 구비된 상태에서 상기 제2 영역의 제2 반사율은 20% ~ 30% 사이인 태양 전지.The method according to claim 1,
And the second reflectance of the second region is between 20% and 30% in a state where the anti-reflection film is provided.
상기 반도체 기판의 후면 반사율은 상기 제2 영역의 반사율과 동일한 태양 전지.The method according to claim 1,
Wherein a back surface reflectance of the semiconductor substrate is equal to a reflectance of the second region.
상기 제1 전극은 상기 제1 영역 위에 위치하고, 상기 제2 영역 위에는 위치하지 않는 태양 전지.The method according to claim 1,
Wherein the first electrode is located above the first region and not above the second region.
상기 에미터부 및 상기 반사 방지막은 제1 영역 및 상기 제2 영역 위에 위치하는 태양 전지.The method according to claim 1,
Wherein the emitter portion and the antireflection film are located over the first region and the second region.
상기 후면 전계부의 두께는 50nm ~ 500nm 사이인 태양 전지.The method according to claim 1,
And the thickness of the rear electric field portion is between 50 nm and 500 nm.
상기 터널층의 두께는 0.5nm ~ 2.5nm 사이인 태양 전지.The method according to claim 1,
And the thickness of the tunnel layer is between 0.5 nm and 2.5 nm.
상기 터널층은 SiOx 또는 SiCx 재질을 포함하여 형성되는 태양 전지.The method according to claim 1,
Wherein the tunnel layer is formed of SiOx or SiCx.
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