KR20140120992A

KR20140120992A - Solar cell

Info

Publication number: KR20140120992A
Application number: KR1020130036455A
Authority: KR
Inventors: 장재원; 박현정
Original assignee: 엘지전자 주식회사
Priority date: 2013-04-03
Filing date: 2013-04-03
Publication date: 2014-10-15
Also published as: KR101699743B1

Abstract

A solar cell according to the embodiment of the present invention includes a semiconductor substrate, a first tunneling layer which is entirely formed on one surface of the semiconductor substrate, a first impurity layer which is formed on the first tunneling layer and an electrode which includes a first electrode which is connected to the first impurity layer.

Description

Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는 반도체 기판을 포함하는 태양 전지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell, and more particularly, to a solar cell including a semiconductor substrate.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

태양 전지는 광전 변환을 일으킬 수 있도록 반도체 기판에 도전형 영역 및 이에 전기적으로 연결되는 전극을 형성하여 형성될 수 있다. 그리고 태양 전지에는 특성을 향상하기 위하여 도전형 영역을 패시베이션하는 패시베이션 막, 반사를 방지하기 위한 반사 방지막 등도 형성된다. The solar cell may be formed by forming a conductive region and an electrode electrically connected to the conductive region on the semiconductor substrate so as to cause photoelectric conversion. In addition, a solar cell is formed with a passivation film for passivating a conductive region to improve characteristics, and an antireflection film for preventing reflection.

그런데 종래 태양 전지에서는 반도체 기판에서의 재결합, 캐리어의 긴 이동 거리 등에 의하여 태양 전지의 효율이 저하될 수 있다. 따라서 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.However, in the conventional solar cell, the efficiency of the solar cell may be lowered due to the recombination in the semiconductor substrate and the long travel distance of the carrier. Therefore, it is required to be designed so as to maximize the efficiency of the solar cell.

본 발명은 효율을 최대화할 수 있는 태양 전지를 제공하고자 한다. The present invention provides a solar cell capable of maximizing efficiency.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 전체적으로 형성되는 제1 터널링층; 및 상기 제1 터널링층 위에 형성되는 제1 불순물층; 및 상기 제1 불순물층에 연결되는 제1 전극을 포함하는 전극을 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate; A first tunneling layer formed entirely on one surface of the semiconductor substrate; And a first impurity layer formed on the first tunneling layer; And an electrode including a first electrode connected to the first impurity layer.

본 발명의 실시예에 따르면, 반도체 기판 위에 터널링층을 형성한 다음, 터널링층 위에 불순물층(에미터층, 후면 전계층 등)을 형성한다. 이에 의하여 반도체 기판의 후면 표면의 결함을 효과적으로 제거하면서 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 이에 따라 반도체 기판의 손상을 방지하고 반도체 기판의 후면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지의 효율을 좀더 향상할 수 있다. According to an embodiment of the present invention, a tunneling layer is formed on a semiconductor substrate, and then an impurity layer (an emitter layer, a back-front layer, or the like) is formed on the tunneling layer. This effectively removes defects on the rear surface of the semiconductor substrate while allowing carriers that cause photoelectric conversion to move effectively. Thus, the damage of the semiconductor substrate can be prevented and the recombination sites on the back surface of the semiconductor substrate can be effectively removed. Thus, the efficiency of the solar cell can be further improved.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다
도 2는 본 실시예에 따른 태양 전지의 평면도이다.
도 3은 도 1의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 도 4의 실시예의 일 변형예를 도시한 단면도이다.
도 6은 도 4의 실시예의 다른 변형예를 도시한 단면도이다.
도 7은 도 4의 실시예의 또 다른 변형예에 따른 태양 전지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9는 도 8의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.
도 10은 도 8의 실시예의 다른 변형예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention
2 is a plan view of a solar cell according to this embodiment.
3 is a cross-sectional view of a solar cell according to a modification of the embodiment of FIG.
4 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
5 is a cross-sectional view showing a modification of the embodiment of FIG.
6 is a cross-sectional view showing another modification of the embodiment of FIG.
7 is a cross-sectional view of a solar cell according to another modification of the embodiment of FIG.
8 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
9 is a cross-sectional view of a solar cell according to a modification of the embodiment of FIG.
10 is a cross-sectional view of a solar cell according to another modification of the embodiment of FIG.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 좀더 상세하게 설명한다. Hereinafter, a solar cell according to an embodiment of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 본 실시예에 따른 태양 전지의 평면도이다. FIG. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of a solar cell according to the present embodiment.

도면을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(10)과, 서로 다른 도전형을 가지는 제1 및 제2 불순물층(즉, 에미터층(20) 및 후면 전계층(30))과, 제1 및 제2 불순물층(20, 30)에 연결되는 제1 및 제2 전극(24, 34)을 포함하는 전극(24, 34)를 포함할 수 있다. 이때, 본 실시예에서는 반도체 기판(10)과 제1 불순물층(에미터층(20) 및 후면 전계층(30) 중 어느 하나)의 사이 및/또는 반도체 기판(10)과 제2 불순물층(에미터층(20) 및 후면 전계층(30) 중 다른 하나)의 사이에 터널링층(40)이 위치할 수 있다. 그리고 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. Referring to the drawings, a solar cell 100 according to the present embodiment includes a substrate (for example, a semiconductor substrate) (hereinafter referred to as a "semiconductor substrate") 10, first and second impurity layers (Including the emitter layer 20 and the back front layer 30) and the first and second electrodes 24 and 34 connected to the first and second impurity layers 20 and 30 , 34). At this time, in this embodiment, the semiconductor substrate 10 and the second impurity layer (emitter layer) are formed between the semiconductor substrate 10 and the first impurity layer (any one of the emitter layer 20 and the rear front layer 30) The tunneling layer 40 may be located between the tunneling layer 20 and the backside front layer 30). And may further include a first passivation film 21 and / or a first anti-reflective film 22. This will be explained in more detail.

반도체 기판(10)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 본 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. The semiconductor substrate 10 may include, for example, silicon containing a first conductivity type impurity. As the silicon, monocrystalline silicon may be used, and the first conductivity type impurity may be n-type or p-type, for example. That is, n-type impurities such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb), which are Group 5 elements, can be used as the first conductivity type impurity. Alternatively, a p-type impurity such as boron (B), aluminum (Al), gallium (Ga), or indium (In), which is a Group III element, can be used as the first conductivity type impurity.

본 실시예에서 반도체 기판(10)은 제1 도전형 불순물이 낮은 도핑 농도로 도핑된 베이스 영역(110)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(10)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(10)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(10)에 형성되는 반면, 본 실시예에서는 반도체 기판(10)이 베이스 영역(110)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. In the present embodiment, the semiconductor substrate 10 can be made only of the base region 110 doped with a low doping concentration of the first conductivity type impurity. That is, in a conventional solar cell, a doped region having a conductivity type different from that of the semiconductor substrate 10 or a doped region having the same conductivity type as the semiconductor substrate 10 and having a high doping concentration is formed on the semiconductor substrate 10 In this embodiment, the semiconductor substrate 10 includes only the base region 110 and does not have a separate doping region.

이와 같이 반도체 기판(10)이 베이스 영역으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(10)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 불순물 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(10)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다. Thus, the semiconductor substrate 10 is formed only in the base region and does not have a separate doped region. In one example, the highest doping concentration difference for the lowest doping concentration in the semiconductor substrate 10 may be less than 10%. In this case, the content of 10% or less is only one example for defining the degree of doping in order to form a separate impurity region, but the present invention is not limited thereto. Therefore, the present invention generally includes all cases where the semiconductor substrate 10 does not have a separate doped region.

본 실시예에서는 반도체 기판(10)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(10)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다. In this embodiment, since an additional doped region is not formed in the semiconductor substrate 10, the open-circuit voltage can be improved. This is because it is possible to prevent surface recombination which may be caused by forming a doped region in the semiconductor substrate 10. [

본 실시예에서 반도체 기판(10)의 전면 및 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)에 의하여 형성된 터널 정션까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 전면 및 후면 중 어느 하나만이 텍스쳐링 되거나, 양면 다 텍스쳐링되지 않을 수도 있다. In this embodiment, the front surface and the rear surface of the semiconductor substrate 10 may be textured to have irregularities such as pyramids. If the surface roughness of the semiconductor substrate 10 is increased by forming concavities and convexities on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Therefore, the amount of light reaching the tunnel junction formed by the semiconductor substrate 10 and the emitter layer 20 can be increased, thereby minimizing the optical loss. However, the present invention is not limited thereto, and only one of the front surface and the rear surface of the semiconductor substrate 10 may be textured or both surfaces may not be textured.

텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 드릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다.Texturing can be either wet or dry texturing. The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond drill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. Alternatively, the semiconductor substrate 10 may be textured by reactive ion etching (RIE) or the like.

반도체 기판(10)의 일면(일례로, 전면)(이하 "전면")에는 제1 터널링층(42)이 전체적으로 형성된다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다. A first tunneling layer 42 is formed entirely on one surface (e.g., front surface) of the semiconductor substrate 10 (hereinafter referred to as "front surface"). Here, the formation of the entire region includes not only the formation of the entire region on the entire surface but also the formation of the entire region except the region which is inevitably formed, such as an outer region, an isolation region, and the like.

제1 터널링층(42)은, 재결합 사이트가 많은 반도체 기판(10)의 표면을 패시베이션 하면서 터널링 효과에 의하여 캐리어는 원활하게 이동할 수 있도록 한다. The first tunneling layer 42 allows the carriers to smoothly move due to the tunneling effect while passivating the surface of the semiconductor substrate 10 having many recombination sites.

제1 터널링층(42)은 패시베이션 효과 및 터널링 효과를 구현할 수 있는 물질, 일례로, 산화물, 질화물, 진성 반도체층 등으로 구성될 수 있다. 이때, 제1 터널링층(42)이 실리콘 산화물, 실리콘 질화물, 진성 실리콘 등을 포함하면 실리콘으로 구성되는 반도체 기판(10)에 쉽고 안정적으로 형성될 수 있다. 제1 터널링층(42)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(42)이 형성될 수 있다. The first tunneling layer 42 may be formed of a material capable of realizing a passivation effect and a tunneling effect, for example, an oxide, a nitride, an intrinsic semiconductor layer, or the like. At this time, if the first tunneling layer 42 includes silicon oxide, silicon nitride, intrinsic silicon or the like, it can be formed easily and stably on the semiconductor substrate 10 made of silicon. The first tunneling layer 42 may be formed by various methods such as thermal growth, evaporation (e.g., chemical vapor deposition (PECVD), atomic layer deposition (ALD), etc.) . However, the present invention is not limited thereto, and the first tunneling layer 42 may be formed by various methods.

패시베이션 효과 및 터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(42)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm)일 수 있다. 제1 터널링층(42)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 터널링층(42)의 두께가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링층(42)의 두께가 0.5nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(42)의 두께가 다양하게 변화될 수 있다. The thickness of the first tunneling layer 42 may be less than 5 nm and may be between 0.5 nm and 5 nm (for example, 0.5 nm to 2 nm) in order to sufficiently realize the passivation effect and the tunneling effect. If the thickness of the first tunneling layer 42 exceeds 5 nm, the tunneling may not occur smoothly and the solar cell 100 may not operate. If the thickness of the first tunneling layer 42 is less than 0.5 nm, . In order to further improve the tunneling effect, the thickness of the first tunneling layer 42 may be 0.5 nm to 2 nm. However, the present invention is not limited thereto, and the thickness of the first tunneling layer 42 may be variously changed.

본 실시예에서는 반도체 기판(10)의 전면에 전체적으로 제1 터널링층(42)을 형성하여 반도체 기판(10)의 전면에서의 결함을 전체적으로 제거할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. In this embodiment, the first tunneling layer 42 may be entirely formed on the entire surface of the semiconductor substrate 10 to completely remove defects on the front surface of the semiconductor substrate 10. Accordingly, the open voltage of the solar cell 100 can be improved to improve the efficiency of the solar cell 100.

제1 터널링층(42) 위에 형성되는 에미터층(20)은 반도체 기판(10)과 다른 도전형(일례로, p형 또는 n형)을 포함하는 다결정, 비정질, 또는 미세 결정 반도체로 구성될 수 있다. 일례로, 에미터층은 제2 도전형 불순물이 도핑된 다결정 실리콘, 비정질 실리콘, 또는 미세 결정 실리콘으로 구성될 수 있다. 이때, 에미터층(20)을 다결정, 비정질, 또는 미세 결정 반도체로 형성하여 에미터층(20)을 다양한 방법으로 쉽게 제조될 수 있다. 일례로, 에미터층(20)은 화학 기상 증착법 등에 의하여 형성될 수 있으며, 제2 도전형 불순물은 에미터층(20)을 형성하는 공정에서 도핑될 수도 있다. 일례로, 화학 기상 증착법 중에 사용하는 가스에 제2 도전형 불순물을 포함하는 가스를 주입하면서 에미터층(20)을 형성할 수 있다. 또는, 반도체층을 형성한 다음에 별도로 제2 도전형 불순물을 도핑하여 제2 도전형 불순물을 포함하는 에미터층(20)을 형성할 수도 있다. The emitter layer 20 formed on the first tunneling layer 42 may be composed of polycrystalline, amorphous or microcrystalline semiconductor containing a different conductivity type (for example, p-type or n-type) have. In one example, the emitter layer may be composed of polycrystalline silicon doped with a second conductivity type impurity, amorphous silicon, or microcrystalline silicon. At this time, the emitter layer 20 may be formed of polycrystalline, amorphous, or microcrystalline semiconductor so that the emitter layer 20 can be easily manufactured by various methods. For example, the emitter layer 20 may be formed by chemical vapor deposition or the like, and the second conductive impurity may be doped in the process of forming the emitter layer 20. For example, the emitter layer 20 can be formed while injecting a gas containing the second conductivity type impurity into the gas used in the chemical vapor deposition method. Alternatively, after the semiconductor layer is formed, the emitter layer 20 including the second conductivity type impurity may be formed by separately doping the second conductivity type impurity.

본 실시예에서 에미터층(20)은 제1 터널링층(42) 위에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.In this embodiment, the emitter layer 20 may be formed entirely on the first tunneling layer 42. Here, the formation of the entire region includes not only the formation of the entire region on the entire surface but also the formation of the entire region except the region which is inevitably formed, such as an outer region, an isolation region, and the like.

에미터층(20) 위에는 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)이 형성될 수 있다. 본 실시예에서는 에미터층(20) 위에 제1 패시베이션 막(21)이 형성되고, 제1 패시베이션 막(21) 위에 제1 반사 방지막(22)이 형성된 것을 예시하였다. 본 실시예에서 제1 패시베이션 막(21)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 후면 전계층(30) 위의 전면 전체에 형성될 수 있다. 그리고 제1 반사 방지막(22)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 제1 패시베이션 막(21) 위의 전면 전체에 형성될 수 있다. The first passivation film 21 and / or the first antireflection film 22 may be formed on the emitter layer 20. In this embodiment, the first passivation film 21 is formed on the emitter layer 20 and the first antireflection film 22 is formed on the first passivation film 21. In this embodiment, the first passivation film 21 may be formed substantially entirely on the entire front surface of the rear front layer 30 except for the portion corresponding to the first electrode 24. The first antireflection film 22 may be formed substantially entirely over the entire surface of the first passivation film 21 except for the portion corresponding to the first electrode 24.

제1 패시베이션 막(21)은 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 그리고 제1 반사 방지막(22)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)에 의하여 형성된 터널 정션까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 21 can increase the open-circuit voltage of the solar cell 100 by immobilizing defects existing in the emitter layer 20 and removing recombination sites of minority carriers. The first antireflection film 22 can increase the amount of light reaching the tunnel junction formed by the semiconductor substrate 10 and the emitter layer 20 by lowering the reflectance of the light incident through the front surface of the semiconductor substrate 10 have. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the first passivation film 21 and the first anti-reflective film 22.

제1 패시베이션 막(21)은 에미터층(20)을 효과적으로 패시베이션할 수 있는 물질로 구성될 수 있다. 일례로, 제1 패시베이션 막(21)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터층(20)이 n형일 경우에는 제1 패시베이션 막(21)이 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, 에미터층(20)이 p형일 경우에는 제1 패시베이션 막(21)이 음전하를 가지는 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있다. The first passivation film 21 may be composed of a material capable of effectively passivating the emitter layer 20. For example, the first passivation film 21 may be formed of a material selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, zirconium oxide, hafnium oxide, MgF ₂ , ZnS, TiO ₂ and CeO ₂ A single film including any one selected, or a multilayer film structure in which two or more films are combined. At this time, when the emitter layer 20 is n-type, the first passivation film 21 may include silicon oxide, silicon nitride, or the like having a positive charge. When the emitter layer 20 is p-type, the first passivation film 21) may include aluminum oxide having a negative charge, zirconium oxide, hafnium oxide, or the like.

그리고 제1 방사 방지막(22)은 표면에서의 반사를 방지할 수 있는 다양한 물질로 구성될 수 있다. 일례로, 제1 반사 방지막(22)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다. The first radiation prevention film 22 may be composed of various materials capable of preventing reflection on the surface. For example, the first antireflection film 22 may include any one selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, MgF ₂ , ZnS, TiO _2, and CeO ₂ A single film or a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and it goes without saying that the first antireflection film 22 may include various materials.

제1 전극(24)은 제1 패시베이션 막(21) 및 제1 반사 방지막(22)에 형성된 개구부를 통하여(즉, 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하여) 에미터층(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(24)의 평면 형상 등은 이하에서 추후에 좀더 상세하게 설명한다. The first electrode 24 is formed on the first passivation film 21 and the first antireflection film 22 through an opening formed in the first passivation film 21 and the first antireflection film 22, And is electrically connected to the heater layer 20. The first electrode 24 may be formed to have various shapes by various materials. The planar shape and the like of the first electrode 24 will be described later in more detail.

한편, 반도체 기판(10)의 다른 일면(일례로, 후면)(이하 "후면")에는 제2 터널링층(44)이 전체적으로 형성된다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다. On the other hand, a second tunneling layer 44 is formed entirely on the other surface (for example, the rear surface) (hereinafter referred to as "rear surface") of the semiconductor substrate 10. Here, the formation of the entire region includes not only the formation of the entire region on the entire surface but also the formation of the entire region except the region which is inevitably formed, such as an outer region, an isolation region, and the like.

제2 터널링층(44)은, 재결합 사이트가 많은 반도체 기판(10)의 표면을 패시베이션 하면서 터널링 효과에 의하여 캐리어는 원활하게 이동할 수 있도록 한다. The second tunneling layer 44 allows the carriers to smoothly move due to tunneling effects while passivating the surface of the semiconductor substrate 10 having many recombination sites.

제2 터널링층(44)은 패시베이션 효과 및 터널링 효과를 구현할 수 있는 물질, 일례로, 산화물, 질화물, 진성 반도체층 등으로 구성될 수 있다. 이때, 제2 터널링층(44)이 실리콘 산화물, 실리콘 질화물, 진성 실리콘 등을 포함하면 실리콘으로 구성되는 반도체 기판(10)에 쉽고 안정적으로 형성될 수 있다. 제2 터널링층(44)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 터널링층(44)이 형성될 수 있다. The second tunneling layer 44 may be formed of a material capable of realizing a passivation effect and a tunneling effect, for example, an oxide, a nitride, an intrinsic semiconductor layer, or the like. At this time, if the second tunneling layer 44 includes silicon oxide, silicon nitride, intrinsic silicon or the like, it can be formed easily and stably on the semiconductor substrate 10 made of silicon. The second tunneling layer 44 may be formed by various methods, for example, by thermal growth, vapor deposition (for example, chemical vapor deposition (PECVD), atomic layer deposition (ALD), etc.) . However, the present invention is not limited thereto, and the second tunneling layer 44 may be formed by various methods.

패시베이션 효과 및 터널링 효과를 충분하게 구현할 수 있도록 제2 터널링층(44)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm)일 수 있다. 제2 터널링층(44)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제2 터널링층(44)의 두께가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제2 터널링층(44)의 두께가 0.5nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 터널링층(44)의 두께가 다양하게 변화될 수 있다. The thickness of the second tunneling layer 44 may be less than 5 nm and may be between 0.5 nm and 5 nm (for example, 0.5 nm to 2 nm) in order to sufficiently realize the passivation effect and the tunneling effect. If the thickness of the second tunneling layer 44 exceeds 5 nm, the tunneling may not occur smoothly and the solar cell 100 may not operate. If the thickness of the second tunneling layer 44 is less than 0.5 nm, . In order to further improve the tunneling effect, the thickness of the second tunneling layer 44 may be 0.5 nm to 2 nm. However, the present invention is not limited thereto, and the thickness of the second tunneling layer 44 may be variously changed.

본 실시예에서는 반도체 기판(10)의 전면에 전체적으로 제2 터널링층(44)을 형성하여 반도체 기판(10)의 전면에서의 결함을 전체적으로 제거할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. In this embodiment, the second tunneling layer 44 may be entirely formed on the entire surface of the semiconductor substrate 10 to completely remove defects on the front surface of the semiconductor substrate 10. Accordingly, the open voltage of the solar cell 100 can be improved to improve the efficiency of the solar cell 100.

제2 터널링층(44) 위에 형성되는 후면 전계층(30)은 반도체 기판(10)과 동일한 도전형(일례로, n형 또는 p형)을 포함하는 다결정, 비정질, 또는 미세 결정 반도체로 구성될 수 있다. 일례로, 후면 전계층(30)은 제1 도전형 불순물이 도핑된 다결정 실리콘, 비정질 실리콘, 또는 미세 결정 실리콘으로 구성될 수 있다. 이때, 후면 전계층(30)을 다결정, 비정질, 또는 미세 결정 반도체로 형성하여 후면 전계층(30)을 다양한 방법으로 쉽게 제조될 수 있다. 일례로, 후면 전계층(30)은 화학 기상 증착법 등에 의하여 형성될 수 있으며, 제1 도전형 불순물은 후면 전계층(30)을 형성하는 공정에서 도핑될 수도 있다. 일례로, 화학 기상 증착법 중에 사용하는 가스에 제1 도전형 불순물을 포함하는 가스를 주입하면서 후면 전계층(30)을 형성할 수 있다. 또는, 반도체층을 형성한 다음에 별도로 제1 도전형 불순물을 도핑하여 제1 도전형 불순물을 포함하는 후면 전계층(30)을 형성할 수도 있다. The rear front layer 30 formed on the second tunneling layer 44 may be formed of a polycrystalline, amorphous, or microcrystalline semiconductor containing the same conductivity type as the semiconductor substrate 10 (for example, n-type or p-type) . For example, the backside front layer 30 may be composed of polycrystalline silicon doped with the first conductive impurity, amorphous silicon, or microcrystalline silicon. At this time, the rear front layer 30 may be formed of polycrystal, amorphous, or microcrystalline semiconductor so that the rear front layer 30 can be easily manufactured by various methods. For example, the rear front layer 30 may be formed by chemical vapor deposition or the like, and the first conductive type impurities may be doped in the process of forming the rear front layer 30. For example, the rear front layer 30 can be formed while injecting the gas containing the first conductive impurity into the gas used in the chemical vapor deposition method. Alternatively, after the semiconductor layer is formed, the first conductive type impurity may be separately doped to form the rear front layer 30 including the first conductive type impurity.

본 실시예에서 후면 전계층(30)은 제2 터널링층(44) 위에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.In this embodiment, the rear front layer 30 may be formed entirely on the second tunneling layer 44. Here, the formation of the entire region includes not only the formation of the entire region on the entire surface but also the formation of the entire region except the region which is inevitably formed, such as an outer region, an isolation region, and the like.

후면 전계층(30) 위에는 제2 패시베이션 막(31) 및/또는 제2 반사 방지막(32)이 형성될 수 있다. 본 실시예에서는 후면 전계층(30) 위에 제2 패시베이션 막(31)이 형성되고, 제2 패시베이션 막(31) 위에 제2 반사 방지막(32)이 형성된 것을 예시하였다. 본 실시예에서 제2 패시베이션 막(31)은 제2 전극(34)에 대응하는 부분을 제외하고 실질적으로 후면 전계층(30) 위의 전면 전체에 형성될 수 있다. 그리고 제2 반사 방지막(32)은 제2 전극(34)에 대응하는 부분을 제외하고 실질적으로 제2 패시베이션 막(31) 위의 전면 전체에 형성될 수 있다. The second passivation film 31 and / or the second antireflection film 32 may be formed on the rear whole layer 30. It is illustrated that the second passivation film 31 is formed on the rear front layer 30 and the second antireflection film 32 is formed on the second passivation film 31 in this embodiment. In this embodiment, the second passivation film 31 may be formed substantially entirely on the entire front surface of the rear front layer 30, except for the portion corresponding to the second electrode 34. And the second antireflection film 32 may be formed substantially entirely over the entire surface of the second passivation film 31 except for the portion corresponding to the second electrode 34. [

제2 패시베이션 막(31)은 후면 전계층(30)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 그리고 제2 반사 방지막(32)은 반도체 기판(10)의 후면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)에 의하여 형성되는 터널 정션까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 이와 같이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.The second passivation film 31 can increase the open-circuit voltage of the solar cell 100 by immobilizing the defects present in the rear front layer 30 and removing recombination sites of the minority carriers. The second antireflection film 32 increases the amount of light reaching the tunnel junction formed by the semiconductor substrate 10 and the emitter layer 20 by lowering the reflectance of the light incident through the rear surface of the semiconductor substrate 10 . Accordingly, the short circuit current of the solar cell 100 can be increased. Thus, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the second passivation film 31 and the second anti-reflective film 32.

제2 패시베이션 막(31)은 후면 전계층(30)을 효과적으로 패시베이션할 수 있는 물질로 구성될 수 있다. 일례로, 제2 패시베이션 막(31)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 후면 전계층(30)이 p형일 경우에는 제2 패시베이션 막(31)이 음전하를 가지는 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있고, 후면 전계층(30)이 n형일 경우에는 제2 패시베이션 막(31)이 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. The second passivation film 31 may be composed of a material capable of effectively passivating the rear front layer 30. For example, the second passivation film 31 may be formed of a material selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, zirconium oxide, hafnium oxide, MgF ₂ , ZnS, TiO ₂ and CeO ₂ A single film including any one selected, or a multilayer film structure in which two or more films are combined. In this case, when the rear front layer 30 is p-type, the second passivation layer 31 may include aluminum oxide, zirconium oxide, hafnium oxide, etc. having a negative charge. When the rear front layer 30 is n- The second passivation film 31 may include silicon oxide, silicon nitride, etc. having a positive charge.

그리고 제2 방사 방지막(32)은 표면에서의 반사를 방지할 수 있는 다양한 물질로 구성될 수 있다. 일례로, 제2 반사 방지막(32)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 반사 방지막(32)이 다양한 물질을 포함할 수 있음은 물론이다. The second radiation prevention film 32 may be composed of various materials capable of preventing reflection on the surface. For example, the second antireflection film 32 may include any one selected from the group consisting of silicon nitride, silicon nitride including hydrogen, silicon oxide, silicon oxynitride, aluminum oxide, MgF ₂ , ZnS, TiO ₂ and CeO ₂ A single film or a multilayer film structure in which two or more films are combined. However, the present invention is not limited thereto, and it goes without saying that the second antireflection film 32 may include various materials.

제2 전극(34)은 제2 패시베이션 막(31) 및 제2 반사 방지막(32)에 형성된 개구부를 통하여(즉, 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하여) 후면 전계층(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. The second electrode 34 is electrically connected to the second passivation film 31 through the opening formed in the second passivation film 31 and the second antireflection film 32 (i.e., through the second passivation film 31 and the second antireflection film 32) Is electrically connected to the entire layer (30). The second electrode 34 may be formed to have various shapes by various materials.

이하에서는 제1 및 제2 전극(24, 34)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다. Hereinafter, the planar shapes of the first and second electrodes 24 and 34 will be described in more detail with reference to FIG.

도 2를 참조하면, 제1 및 제2 전극(24, 34)은, 일례로, 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a, 34a)을 포함할 수 있다. 이와 함께 제1 전극(24, 34)은 핑거 전극들(24a, 34a)과 교차하는 방향으로 형성되어 핑거 전극(24a, 34a)을 연결하는 버스바 전극(24b, 34b)을 포함할 수 있다. 이러한 버스 전극(24b, 34b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. 또한, 버스바 전극(24b)을 형성하지 않는 등 다양한 변형이 가능하다. 이와 같이 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. 이때 도면에서는 제1 및 제2 전극(24, 34)의 제1 피치(P1)를 서로 구별 없이 설명하고, 제1 및 제2 전극(24, 34)의 제2 피치(P2)를 서로 구별 없이 설명하였다. 제1 전극(24)의 제1 피치(P1)는 제2 전극(34)의 제1 피치(P1)와 동일한 값을 가지거나 다른 값을 가질 수 있고, 제1 전극(24)의 제2 피치(P2)는 제2 전극(34)의 제2 피치(P2)와 동일한 값을 가지거나 다른 값을 가질 수 있다. Referring to FIG. 2, the first and second electrodes 24 and 34 may include a plurality of finger electrodes 24a and 34a, which are arranged in parallel with each other, for example, at a first pitch P1 . The first electrodes 24 and 34 may include bus bar electrodes 24b and 34b formed in a direction crossing the finger electrodes 24a and 34a and connecting the finger electrodes 24a and 34a. Only one bus electrode 24b or 34b may be provided or a plurality of bus electrodes 24b and 34b may be provided with a second pitch P2 larger than the first pitch P1 as shown in FIG. At this time, the width W2 of the bus bar electrode 24b may be larger than the width W1 of the finger electrode 24a, but the present invention is not limited thereto and may have the same or a smaller width. In addition, various modifications such as not forming the bus bar electrode 24b are possible. Thus, the shape of the first electrode 24 is merely an example, and the present invention is not limited thereto. The first pitches P1 of the first and second electrodes 24 and 34 are described without distinction and the second pitches P2 of the first and second electrodes 24 and 34 are not distinguished from each other . The first pitch P1 of the first electrode 24 may be the same as or different from the first pitch P1 of the second electrode 34 and the second pitch P1 of the first electrode 24 may have a different value, The second electrode P2 may have the same value as the second pitch P2 of the second electrode 34 or may have a different value.

단면 상으로 볼 때, 제1 전극(24)의 핑거 전극(24a) 및 버스바 전극(24b)이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하여 형성될 수도 있다. 마찬가지로 제2 전극(34)의 핑거 전극(34a) 및 버스바 전극(34b)이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하여 형성될 수도 있다. 또는, 제1 전극(24)의 핑거 전극(24a)이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하고 버스바 전극(24b)은 제1 패시베이션 막(21) 위에서 형성될 수 있다. 마찬가지로 제2 전극(34)의 핑거 전극(34a)이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하고 버스바 전극(34b)은 제2 패시베이션 막(31) 및 제2 반사방지막(32) 위에서 형성될 수 있다.The finger electrode 24a and the bus bar electrode 24b of the first electrode 24 may be formed through the first passivation film 21 and the first antireflection film 22 as viewed in cross section. The finger electrode 34a and the bus bar electrode 34b of the second electrode 34 may be formed through the second passivation film 31 and the second antireflection film 32. [ Or the finger electrode 24a of the first electrode 24 penetrates the first passivation film 21 and the first antireflection film 22 and the bus bar electrode 24b is formed on the first passivation film 21 . The finger electrode 34a of the second electrode 34 passes through the second passivation film 31 and the second antireflection film 32 and the bus bar electrode 34b passes through the second passivation film 31 and the second antireflection film 32, Barrier film 32 may be formed.

상술한 제1 및 제2 전극(24, 34)은 전도성이 우수한 금속 등으로 구성될 수 있고, 도금, 증착, 인쇄 등의 다양한 방법에 의하여 형성될 수 있다. 본 발명이 제1 및 제2 전극(24, 34)의 물질, 형성 방법 등에 한정되는 것은 아니다. The first and second electrodes 24 and 34 may be formed of a metal having excellent conductivity, and may be formed by various methods such as plating, deposition, and printing. The present invention is not limited to the materials and the forming method of the first and second electrodes 24 and 34.

상술한 바와 같은 구조의 태양 전지(100)에서는 불순물층인 에미터층(20)이 제1 터널링층(42)을 사이에 두고 반도체 기판(10)의 전면에 형성된다. 제1 터널링층(42)은 반도체 기판(10)의 전면에 전체적으로 형성되어 반도체 기판(10)의 전면 표면의 결함을 효과적으로 제거할 수 있다. 이때, 제1 터널링층(42)은 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 즉, 종래에는 반도체 기판의 일정 영역에 불순물을 높은 농도로 도핑하여 에미터층의 기능을 하는 도핑 영역을 반도체 기판 내에 형성하였다. 이때, 불순물의 도핑에 의하여 반도체 기판이 손상되고 반도체 기판의 표면에 많은 재결합 사이트들이 발생하였다. 이를 방지하기 위하여 패시베이션 막을 형성하는 경우에도 반도체 기판에서 전극과 인접한 부분에서는 패시베이션 막이 형성되지 않아 재결합 사이트들을 효과적으로 제거하기 어려웠다. 이에 따라 반도체 기판의 표면의 재결합 사이트들에 의하여 태양 전지의 효율이 낮은 수준이었다. In the solar cell 100 having the above-described structure, the emitter layer 20, which is an impurity layer, is formed on the entire surface of the semiconductor substrate 10 with the first tunneling layer 42 therebetween. The first tunneling layer 42 may be formed entirely on the front surface of the semiconductor substrate 10 to effectively remove defects on the front surface of the semiconductor substrate 10. At this time, the first tunneling layer 42 allows the carriers causing the photoelectric conversion to move effectively. That is, conventionally, a doping region serving as an emitter layer is formed in a semiconductor substrate by doping a certain region of the semiconductor substrate with a high concentration of impurities. At this time, the semiconductor substrate was damaged by doping of impurities, and many recombination sites were formed on the surface of the semiconductor substrate. Even if a passivation film is formed to prevent this, a passivation film is not formed in a portion of the semiconductor substrate adjacent to the electrodes, and it is difficult to effectively remove the recombination sites. As a result, the efficiency of the solar cell was low due to recombination sites on the surface of the semiconductor substrate.

반면, 본 실시예에서는 상술한 바와 같이 재결합 사이트들이 많이 존재할 수 있는 반도체 기판(10)의 전면을 제1 터널링층(42)을 이용하여 전체적으로 패시베이션하고, 제1 터널링층(42) 위에 에미터층(20)을 형성한다. 이에 따라 반도체 기판(10)의 손상을 방지하고 반도체 기판(10)의 전면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. The entire surface of the semiconductor substrate 10 on which the recombination sites may exist may be entirely passivated by using the first tunneling layer 42 and the emitter layer 42 may be formed on the first tunneling layer 42. [ 20 are formed. Thus, damage to the semiconductor substrate 10 can be prevented and recombination sites on the front surface of the semiconductor substrate 10 can be effectively removed. Thus, the efficiency of the solar cell 100 can be improved.

그리고 또 다른 불순물층인 후면 전계층(30)이 제2 터널링층(44)을 사이에 두고 반도체 기판(10)의 후면에 형성된다. 제2 터널링층(44)은 반도체 기판(10)의 후면에 전체적으로 형성되어 반도체 기판(10)의 후면 표면의 결함을 효과적으로 제거할 수 있다. 이때, 제2 터널링층(44)은 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 이에 의하여 반도체 기판(10)의 손상을 더욱 방지하고 반도체 기판(10)의 후면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지(100)의 효율을 좀더 향상할 수 있다. And the rear front layer 30, which is another impurity layer, is formed on the rear surface of the semiconductor substrate 10 with the second tunneling layer 44 therebetween. The second tunneling layer 44 may be formed entirely on the rear surface of the semiconductor substrate 10 to effectively remove defects on the rear surface of the semiconductor substrate 10. [ At this time, the second tunneling layer 44 allows the carriers causing photoelectric conversion to move effectively. As a result, damage to the semiconductor substrate 10 is further prevented, and recombination sites on the rear surface of the semiconductor substrate 10 can be effectively removed. Thus, the efficiency of the solar cell 100 can be further improved.

이에 따라 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 이루어져서 반도체 기판(10)이 우수한 특성을 그대로 유지할 수 있다. Accordingly, the semiconductor substrate 10 does not have a separate doping region but only the base region 110, so that the semiconductor substrate 10 can maintain excellent characteristics.

이때, 에미터층(20)과 후면 전계층(30)이 반도체 기판(10)에서 서로 다른 쪽에 위치하여 양면 수광형 구조를 구현할 수 있다. 이에 의하여 반도체 기판(10)의 전면뿐만 아니라 후면으로도 광이 입사되어 입사되는 광의 양을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다. 그리고 에미터층(20)과 후면 전계층(30)이 서로 인접하여 형성되지 않으므로, 에미터층(20) 및 후면 전계층(30)이 인접하여 형성될 경우에 수행되어야 하는 아이솔레이션 공정 등을 수행하지 않아도 된다. 또한, 에미터층(20)과 후면 전계층(30)이 전체적으로 형성되므로 별도의 패터닝 공정, 얼라인 공정 등이 추가되지 않는다. 이에 따라 제조 공정을 단순화하여 비용을 절감할 수 있다. At this time, the emitter layer 20 and the rear front layer 30 are located on different sides of the semiconductor substrate 10, so that a double-side light receiving structure can be realized. As a result, light can be incident on not only the front surface but also the rear surface of the semiconductor substrate 10, thereby increasing the amount of incident light, thereby improving the efficiency of the solar cell 100. Since the emitter layer 20 and the rear front layer 30 are not formed adjacent to each other, the isolation layer 20 and the rear front layer 30 are formed adjacent to each other, do. In addition, since the emitter layer 20 and the rear front layer 30 are formed as a whole, a separate patterning process, an alignment process, and the like are not added. Accordingly, the manufacturing process can be simplified and the cost can be reduced.

또한, 반도체 기판(10)의 전면에 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 형성하여 태양 전지(100)의 효율을 좀더 향상할 수 있다. In addition, the efficiency of the solar cell 100 can be further improved by forming the first passivation film 21 and the first antireflection film 22 on the entire surface of the semiconductor substrate 10.

그리고 제2 전극(34)을 핑거 전극(34a) 및 버스바 전극(34b)을 포함하는 구조로 형성하여, 반도체 기판(10)의 후면으로도 광이 입사할 수 있도록 하여 광의 이용량을 좀더 향상하였다. 이때, 반도체 기판(10)의 후면에 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 형성하여 태양 전지(100)의 효율을 좀더 향상할 수 있다.
The second electrode 34 is formed to include the finger electrode 34a and the bus bar electrode 34b so that light can be incident on the rear surface of the semiconductor substrate 10 to further improve the amount of light used Respectively. At this time, the efficiency of the solar cell 100 can be further improved by forming the second passivation film 31 and the second antireflection film 32 on the rear surface of the semiconductor substrate 10.

이하, 도 3 내지 도 10을 참조하여 본 발명의 변형예 및 다른 실시예에 따른 태양 전지를 좀더 상세하게 설명한다. 앞서 설명한 실시예와 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. Hereinafter, a solar cell according to a modification of the present invention and other embodiments will be described in more detail with reference to FIGS. 3 to 10. FIG. The detailed description will be omitted for the same or extremely similar parts as those of the above-described embodiments, and only the different parts will be described in detail.

도 3은 도 1의 실시예의 일 변형예에 따른 태양 전지의 단면도이다. 3 is a cross-sectional view of a solar cell according to a modification of the embodiment of FIG.

도 3를 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다. Referring to FIG. 3, the solar cell according to the present modification includes a first antireflection film 22 formed on the emitter layer 20 without the first and second passivation films 21 and 31, The second antireflection film 32 is formed on the first antireflection film 30. This simplifies the process and reduces costs. The first and second anti-reflection films 22 and 32 can also function as passivation. As a result, the characteristics of the solar cell can be maintained while improving the production.

본 발명은 이 외에도 다양한 변형이 가능하다. 예를 들어, 제1 및 제2 패시베이션 막(21, 22), 그리고 제1 및 제2 반사 방지막(31, 32) 중 적어도 하나를 구비하지 않는 모든 경우가 본 발명의 범위에 속한다. The present invention can be modified in various ways. For example, all cases in which at least one of the first and second passivation films 21 and 22 and the first and second antireflection films 31 and 32 are not included fall within the scope of the present invention.

도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다. 4 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 태양 전지에서는 후면 전계층(30)이 반도체 기판(10)의 내에 형성된 도핑 영역으로 구성된다. 즉, 반도체 기판(10)이 도핑되지 않은 영역인 베이스 영역(110)과, 반도체 기판(10)에 반도체 기판(10)과 동일한 도전형의 불순물을 도핑하여 형성된 후면 전계층(30)을 포함할 수 있다. 후면 전계층(30)은 다양한 도핑 방법(일례로, 열 확산법, 이온 주입법 등)의 방법에 의하여 형성될 수 있다. Referring to FIG. 4, in the solar cell according to the present embodiment, the rear front layer 30 is composed of a doped region formed in the semiconductor substrate 10. A base region 110 which is an undoped region of the semiconductor substrate 10 and a rear whole layer 30 formed by doping the semiconductor substrate 10 with the same conductivity type impurity as the semiconductor substrate 10 . The backside front layer 30 may be formed by various doping methods (for example, thermal diffusion method, ion implantation method, etc.).

도면에서는 후면 전계층(30)이 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 변형예들은 도 5 및 도 6을 참조하여 다시 설명한다. Although the back front layer 30 has a homogeneous structure having a uniform doping concentration, the present invention is not limited thereto. Modifications thereto will be described again with reference to Figs. 5 and 6. Fig.

후면 전계층(30) 위에는 제2 패시베이션 막(31) 및/또는 제2 반사 방지막(32)이 형성될 수 있다. The second passivation film 31 and / or the second antireflection film 32 may be formed on the rear whole layer 30.

이와 같이 반도체 기판(10)을 도핑하여 후면 전계층(30)을 형성하면, 후면 전계층(30)을 형성할 때 후면 쪽에서는 기존의 공정을 그대로 사용할 수 있다. 즉, 반도체 기판(10)의 전면에서는 제1 터널링층(20) 위에 에미터층(20)을 형성하여 태양 전지의 효율을 향상하고, 후면 전계층(30)에는 기존 설비를 그대로 사용할 수 있다. 즉, 효율 및 생산성을 함께 고려하여 다양한 특성을 함께 향상할 수 있다. When the backside front layer 30 is formed by doping the semiconductor substrate 10 as described above, the back side front layer 30 may be formed using the conventional process as it is. That is, the emitter layer 20 may be formed on the first tunneling layer 20 on the front surface of the semiconductor substrate 10 to improve the efficiency of the solar cell and the existing front layer 30 may be used as it is. In other words, various characteristics can be improved together in consideration of efficiency and productivity.

도 5는 도 4의 실시예의 일 변형예를 도시한 단면도이다. 5 is a cross-sectional view showing a modification of the embodiment of FIG.

도 5을 참조하면, 본 변형예에서는 후면 전계층(30)이 선택적 구조(selective structure)를 가질 수도 있다. 즉, 후면 전계층(30)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(30a)과, 제1 부분(30a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(30b)을 가질 수 있다. 제1 부분(30a)은 제2 전극(34)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.Referring to FIG. 5, in this modification, the rear front layer 30 may have a selective structure. That is, the rear front layer 30 includes a first portion 30a having a high impurity concentration and a relatively low resistance and a second portion 30b having a lower impurity concentration than the first portion 30a and having a relatively high resistance, Lt; RTI ID = 0.0 > 30b. &Lt; / RTI > The first portion 30a is formed to be in contact with a part or all (i.e., at least a part) of the second electrode 34. [

이에 의하면 광이 입사되는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)를 형성하여 패시베이션 효과를 향상할 수 있다. 이와 함께, 제1 전극(34)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제1 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계층(30)은 선택적 구조에 의하여 태양 전지의 효율을 최대화할 수 있다. According to this, the second portion 30b having a relatively high resistance is formed at the portion corresponding to the space between the second electrodes 34 on which the light is incident, thereby improving the passivation effect. In addition, it is possible to reduce the contact resistance with the first electrode 34 by forming a first portion 30a having a relatively low resistance at a portion adjacent to the first electrode 34. [ That is, the rear front layer 30 of the present embodiment can maximize the efficiency of the solar cell by the selective structure.

도 6은 도 4의 실시예의 다른 변형예를 도시한 단면도이다.6 is a cross-sectional view showing another modification of the embodiment of FIG.

도 6을 참조하면, 본 변형에서는 후면 전계층(30)이 국부적 구조(local structure)를 가질 수도 있다. 즉, 후면 전계층(30)이 제2 전극(34)의 적어도 일부에 대응하는 부분에만 국부적으로 형성되는 제1 부분(30a)만을 구비할 수 있다. 이에 의하면 반도체 기판(10)의 손상을 최소화하면서 표면 재결합 사이트를 최소화할 수 있다. Referring to FIG. 6, in this variation, the rear front layer 30 may have a local structure. That is, the backside front layer 30 may include only the first portion 30a that is formed locally only at a portion corresponding to at least a portion of the second electrode 34. In this way, the surface recombination site can be minimized while minimizing damage to the semiconductor substrate 10.

도 7은 도 4의 실시예의 또 다른 변형예에 따른 태양 전지의 단면도이다. 7 is a cross-sectional view of a solar cell according to another modification of the embodiment of FIG.

도 7을 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다. Referring to FIG. 7, the solar cell according to the present modification includes a first antireflection film 22 formed on the emitter layer 20 without the first and second passivation films 21 and 31, The second antireflection film 32 is formed on the first antireflection film 30. This simplifies the process and reduces costs. The first and second anti-reflection films 22 and 32 can also function as passivation. As a result, the characteristics of the solar cell can be maintained while improving the production.

도 7에서는 후면 전계층(30)이 도 4에 도시한 균일한 구조를 가지는 경우를 일례로 하여 도시하였지만, 후면 전계층(30)이 도 5 또는 도 6에 도시한 선택적 구조 또는 국부적 구조를 가질 수도 있다. Although FIG. 7 shows an example in which the rear front layer 30 has the uniform structure shown in FIG. 4, the rear front layer 30 has the selective structure or the local structure shown in FIG. 5 or 6 It is possible.

도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 8 is a cross-sectional view of a solar cell according to another embodiment of the present invention.

도 8을 참조하면, 본 실시예에 따른 태양 전지에서는 에미터층(20)이 반도체 기판(10)의 내에 형성된 도핑 영역으로 구성된다. 즉, 반도체 기판(10)이 도핑되지 않은 영역인 베이스 영역(110)과, 반도체 기판(10)에 반도체 기판(10)과 다른 도전형의 불순물을 도핑하여 형성된 에미터층(20)을 포함할 수 있다. 에미터층(20)은 다양한 도핑 방법(일례로, 열 확산법, 이온 주입법 등)의 방법에 의하여 형성될 수 있다. Referring to FIG. 8, in the solar cell according to the present embodiment, the emitter layer 20 is composed of a doped region formed in the semiconductor substrate 10. That is, the semiconductor substrate 10 may include a base region 110, which is an undoped region, and an emitter layer 20, which is formed by doping the semiconductor substrate 10 with an impurity of a conductivity type different from that of the semiconductor substrate 10 have. The emitter layer 20 can be formed by various doping methods (for example, thermal diffusion method, ion implantation method, etc.).

도면에서는 에미터층(20)이 균일한 도핑 농도를 가지는 균일한 구조를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 변형예들은 도 9를 참조하여 다시 설명한다. Although the emitter layer 20 has a uniform structure having a uniform doping concentration, the present invention is not limited thereto. Variations thereof will be described again with reference to FIG.

그리고 에미터층(20) 위에는 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)이 형성될 수 있다. The first passivation film 21 and / or the first antireflection film 22 may be formed on the emitter layer 20.

이와 같이 반도체 기판(10)을 도핑하여 에미터층(20)을 형성하면, 에미터층(20)을 형성할 때 후면 쪽에서는 기존의 공정을 그대로 사용할 수 있다. 이에 따라 기존 설비를 그대로 이용할 수 있다. 즉, 효율 및 생산성을 함께 고려하여 다양한 특성을 함께 향상할 수 있다. When the emitter layer 20 is formed by doping the semiconductor substrate 10 as described above, the emitter layer 20 can be formed on the back side using the conventional process as it is. Accordingly, existing facilities can be used as they are. In other words, various characteristics can be improved together in consideration of efficiency and productivity.

도 9는 도 8의 실시예의 일 변형예에 따른 태양 전지의 단면도이다. 9 is a cross-sectional view of a solar cell according to a modification of the embodiment of FIG.

도 9를 참조하면, 본 변형예에서는 후면 전계층(30)이 선택적 구조(selective structure)를 가질 수도 있다. Referring to FIG. 9, in this modification, the rear front layer 30 may have a selective structure.

즉, 에미터층(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다. That is, the emitter layer 20 has a first portion 20a having a high impurity concentration and a relatively low resistance, and a second portion 20b having a relatively high impurity concentration and having a lower impurity concentration than the first portion 20a 20b. The first portion 20a is formed to be in contact with a part or all (i.e., at least a part of) the first electrode 24.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지의 효율을 최대화할 수 있다. As described above, in the present embodiment, a second portion 20b having a relatively high resistance is formed at a portion corresponding to a portion between the first electrodes 24 to which light is incident, thereby implementing a shallow emitter. Thus, the current density of the solar cell can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 24 by forming the first portion 20a having a relatively low resistance at the portion adjacent to the first electrode 24. [ That is, the emitter layer 20 of this embodiment can maximize the efficiency of the solar cell by the selective emitter structure.

도 10은 도 8의 실시예의 다른 변형예에 따른 태양 전지의 단면도이다. 10 is a cross-sectional view of a solar cell according to another modification of the embodiment of FIG.

도 10을 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다. Referring to FIG. 10, the solar cell according to the present modification includes a first antireflection film 22 formed on the emitter layer 20 without the first and second passivation films 21 and 31, The second antireflection film 32 is formed on the first antireflection film 30. This simplifies the process and reduces costs. The first and second anti-reflection films 22 and 32 can also function as passivation. As a result, the characteristics of the solar cell can be maintained while improving the production.

도 10에서는 에미터층(20)이 도 8에 도시한 균일한 구조를 가지는 경우를 일례로 하여 도시하였지만, 에미터층(20)이 도 9에 도시한 선택적 구조를 가질 수도 있다. In FIG. 10, the emitter layer 20 has the uniform structure shown in FIG. 8 as an example. However, the emitter layer 20 may have the selective structure shown in FIG.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
20: 에미터층
24: 제1 전극
30: 후면 전계층
34: 제2 전극
42: 제1 터널링층
44: 제2 터널링층100: Solar cell
10: semiconductor substrate
20: Emitter layer
24: first electrode
30: rear front layer
34: Second electrode
42: first tunneling layer
44: second tunneling layer

Claims

A semiconductor substrate;
A first tunneling layer formed entirely on one surface of the semiconductor substrate;
A first impurity layer formed on the first tunneling layer; And
And a first electrode connected to the first impurity layer
/ RTI >
Wherein the first impurity layer includes a polycrystalline, amorphous, or microcrystalline semiconductor doped with the first conductive impurity.

The method according to claim 1,
And a second impurity layer having a second conductivity type different from that of the first impurity layer,
And the second impurity layer is located on the other surface of the semiconductor substrate.

The method according to claim 1,
And the thickness of the first tunneling layer is 0.5 nm to 5 nm.

The method according to claim 1,
Wherein the first tunneling layer comprises at least one of silicon oxide, silicon nitride, and intrinsic silicon.

The method according to claim 1,
Wherein the first impurity layer is formed entirely on the first tunneling layer.

The method according to claim 1,
Wherein at least one of a passivation film and an antireflection film is further formed on the first impurity layer.

The method according to claim 1,
Wherein the first electrode comprises a plurality of finger electrodes parallel to each other.

8. The method of claim 7,
Wherein the first electrode further comprises a bus bar electrode crossing the plurality of finger electrodes.

The method according to claim 1,
A second tunneling layer formed entirely on the other surface of the semiconductor substrate; And
A second impurity layer formed on the second tunneling layer and having a second conductivity type different from the first impurity layer;
Further comprising:
Wherein the electrode further comprises a second electrode connected to the second impurity layer.

10. The method of claim 9,
Wherein the semiconductor substrate comprises a base region.

10. The method of claim 9,
The second impurity layer may be formed of a polycrystalline, amorphous or microcrystalline semiconductor doped with the second conductive impurity,

10. The method of claim 9,
And the thickness of the second tunneling layer is 0.5 nm to 5 nm.

10. The method of claim 9,
Wherein the second tunneling layer comprises at least one of silicon oxide, silicon nitride, and intrinsic silicon.

10. The method of claim 9,
And the second impurity layer is formed entirely on the second tunneling layer.

10. The method of claim 9,
Wherein at least one of a passivation film and an antireflection film is further formed on the second impurity layer.

10. The method of claim 9,
And the second electrode includes a plurality of finger electrodes parallel to each other.

17. The method of claim 16,
And the second electrode further comprises a bus bar electrode crossing the plurality of finger electrodes.

The method according to claim 1,
And a second impurity layer doped on the other surface of the semiconductor substrate and having a second conductivity type different from that of the first impurity layer.

19. The method of claim 18,
Wherein at least one of a passivation film and an antireflection film is further formed on the other surface of the semiconductor substrate while covering the second impurity layer.

The method according to claim 2 or 18,
Wherein the first impurity layer is one of an emitter layer and a rear front layer,
And the second impurity layer is another one of the emitter layer and the rear front layer.