KR20140099980A - Solar cell and method for manufacturing the same - Google Patents

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KR20140099980A KR1020130012397A KR20130012397A KR20140099980A KR 20140099980 A KR20140099980 A KR 20140099980A KR 1020130012397 A KR1020130012397 A KR 1020130012397A KR 20130012397 A KR20130012397 A KR 20130012397A KR 20140099980 A KR20140099980 A KR 20140099980A
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solar cell
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이승직
지광선
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엘지전자 주식회사
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Abstract

According to an embodiment of the present invention, a method for manufacturing a solar cell comprises preparing a semiconductor substrate; conducting saw damage etching on the semiconductor substrate such that the surface of the semiconductor substrate has a saw mark of 10 μmto 40 μm; and forming a photoelectric conversion part and an electrode on the semiconductor substrate.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 표면 특성을 향상한 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell having improved surface characteristics and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

태양 전지는 광전 변환을 일으킬 수 있도록 반도체 기판에 도전형 영역 및 이에 전기적으로 연결되는 전극을 형성하여 형성될 수 있다. 그리고 태양 전지에는 특성을 향상하기 위하여 도전형 영역을 패시베이션하는 패시베이션 막, 반사를 방지하기 위한 반사 방지막 등도 형성된다. The solar cell may be formed by forming a conductive region and an electrode electrically connected to the conductive region on the semiconductor substrate so as to cause photoelectric conversion. In addition, a solar cell is formed with a passivation film for passivating a conductive region to improve characteristics, and an antireflection film for preventing reflection.

그런데 종래 태양 전지에서는 반도체 기판에서의 재결합, 캐리어의 낮은 유효 수명 등에 의하여 태양 전지의 효율이 저하될 수 있다. 따라서 태양 전지의 효율을 최대화할 수 있도록 태양 전지를 설계하는 것이 요구된다. However, in the conventional solar cell, the efficiency of the solar cell may be lowered due to the recombination in the semiconductor substrate and the low effective lifetime of the carrier. Therefore, it is required to design the solar cell to maximize the efficiency of the solar cell.

본 발명은 다양한 특성 및 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present invention provides a solar cell and a method of manufacturing the same that can improve various characteristics and efficiency.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판의 표면이 10㎛ 내지 40㎛ 크기의 절삭 마크(saw mark)를 가지도록 상기 반도체 기판을 절삭 손상 식각(saw damage etching)하는 단계; 및 상기 반도체 기판에 광전 변환부 및 전극을 형성하는 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: preparing a semiconductor substrate; Saw damage etching the semiconductor substrate such that the surface of the semiconductor substrate has a saw mark having a size of 10 mu m to 40 mu m in size; And forming a photoelectric conversion portion and an electrode on the semiconductor substrate.

본 발명의 실시예에 따른 태양 전지는, 10㎛ 내지 40㎛ 크기의 절삭 마크를 가지는 절삭 표면을 포함하는 반도체 기판; 상기 반도체 기판에 형성되는 광전 변환부; 및 상기 반도체 기판 및 상기 광전 변환부 중 적어도 하나에 연결되는 전극을 포함한다. A solar cell according to an embodiment of the present invention includes: a semiconductor substrate including a cutting surface having a cutting mark having a size of 10 mu m to 40 mu m; A photoelectric conversion unit formed on the semiconductor substrate; And an electrode connected to at least one of the semiconductor substrate and the photoelectric conversion portion.

본 발명의 실시예에 따른 태양 전지의 제조 방법에서는, 절삭 손상 식각 공정에 의하여 10㎛ 내지 40㎛의 크기의 절삭 마크를 형성하는 것에 의하여 태양 전지의 유효 수명, 개방 전압 및 표면 재결합 속도 특성을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. In the method of manufacturing a solar cell according to an embodiment of the present invention, cutting marks having a size of 10 μm to 40 μm are formed by a cutting damage etching process to improve the useful life of the solar cell, the open circuit voltage and the surface recombination speed characteristics can do. Thus, the efficiency of the solar cell can be improved.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2는 본 발명의 실시예에 따른 태양 전지를 도시한 후면 평면도이다.
도 3은 실험예 2의 반도체 기판의 사진이다.
도 4는 실험예 3의 반도체 기판의 사진이다.
도 5는 실험예 2의 반도체 기판의 사진이다.
도 6은 실험예 1에 따른 태양 전지를 u-PCD(microwave photoconductance decay)를 이용하여 촬영한 사진이다.
도 7은 실험예 2에 따른 태양 전지를 u-PCD를 이용하여 촬영한 사진이다.
도 8은 실험예 3에 따른 태양 전지를 u-PCD를 이용하여 촬영한 사진이다.
도 9는 비교예 1에 따른 태양 전지를 u-PCD를 이용하여 촬영한 사진이다.
도 10은 비교예 2에 따른 태양 전지를 u-PCD를 이용하여 촬영한 사진이다.
도 11은 실험예 1 내지 3, 그리고 비교예 1 및 2의 태양 전지의 유효 수명을 측정하여 그 결과를 나타낸 그래프이다.
도 12는 실험예 1 내지 3, 그리고 비교예 1 및 2의 태양 전지의 개방 전압(implied Voc)를 측정하여 그 결과를 나타낸 그래프이다.
도 13은 실험예 1 내지 3, 그리고 비교예 1 및 2의 태양 전지의 표면 재결합 속도를 측정하여 그 결과를 나타낸 그래프이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a rear plan view showing a solar cell according to an embodiment of the present invention.
3 is a photograph of the semiconductor substrate of Experimental Example 2. Fig.
4 is a photograph of the semiconductor substrate of Experimental Example 3;
5 is a photograph of the semiconductor substrate of Experimental Example 2. Fig.
6 is a photograph of a solar cell according to Experimental Example 1, taken using u-PCD (microwave photoconductance decay).
7 is a photograph of a solar cell according to Experimental Example 2, taken using u-PCD.
8 is a photograph of a solar cell according to Experimental Example 3 taken using u-PCD.
9 is a photograph of a solar cell according to Comparative Example 1 taken using u-PCD.
10 is a photograph of a solar cell according to Comparative Example 2 taken using u-PCD.
11 is a graph showing the results of measuring the useful life of the solar cells of Experimental Examples 1 to 3 and Comparative Examples 1 and 2.
12 is a graph showing the results of measurement of the open-circuit voltage (implied Voc) of the solar cells of Experimental Examples 1 to 3 and Comparative Examples 1 and 2.
13 is a graph showing the results of measuring the surface recombination speeds of the solar cells of Experimental Examples 1 to 3 and Comparative Examples 1 and 2.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법 및 이에 의하여 제조된 태양 전지를 좀더 상세하게 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention and a solar cell manufactured by the method will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 그리고 도 2는 본 발명의 실시예에 따른 태양 전지를 도시한 후면 평면도이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. And FIG. 2 is a rear plan view illustrating a solar cell according to an embodiment of the present invention.

먼저, 도 1a에 도시한 바와 같이, 절삭 공정(sawing)이 수행된 반도체 기판(10)을 준비한다. 절삭 공정이라 함은 잉곳(ingot)을 일정 두께로 절단하여 웨이퍼로 불리우는 반도체 기판(10)을 형성하는 공정이다. 이러한 절상 공정 중에 반도체 기판(10)의 절삭 손상 또는 절삭 손상층(102)이 형성된다. First, as shown in FIG. 1A, a semiconductor substrate 10 on which sawing has been performed is prepared. The cutting process is a process of forming a semiconductor substrate 10 called a wafer by cutting an ingot to a certain thickness. During this rolling process, the cutting damage or the damaged layer 102 of the semiconductor substrate 10 is formed.

이어서, 도 1b에 도시한 바와 같이, 절삭 공정에서 형성된 절삭 손상 또는 절삭 손상층(도 1a의 참조부호 102, 이하 동일)을 제거하는 절삭 손상 식각(saw damage etching)을 수행한다. 이때, 본 실시예에서는 반도체 기판(10)의 표면이 일정 범위 내의 크기의 절삭 마크(saw mark)(104)를 가지도록 절삭 손상 식각을 수행한다. 이에 따라 고효율의 태양 전지(도 1c의 참조부호 100, 이하 동일)를 제조할 수 있다. 이를 좀더 상세하게 설명한다. Then, as shown in FIG. 1B, a saw damage etching is performed to remove a cutting damage or a cutting damage layer (reference numeral 102 in FIG. 1A, hereinafter the same) formed in the cutting process. At this time, in this embodiment, the cutting damage etch is performed so that the surface of the semiconductor substrate 10 has a saw mark 104 having a size within a certain range. Thus, a highly efficient solar cell (reference numeral 100 in FIG. 1C, the same applies hereinafter) can be manufactured. This will be explained in more detail.

종래의 절삭 손상 식각은 절삭 공정에 발생한 절삭 손상 또는 절삭 손상층(102)을 단순히 제거하기 위한 것으로서 절삭 마크가 상대적으로 큰 크기를 가졌다. 이에 따라 표면 재결합 속도가 커지고 유효 수명(effective life time)이 작은 값을 가지게 된다. 반면, 본 실시예에서는 절삭 손상 식각 공정에 사용하는 용액의 조성, 시간 등을 고려하여 절삭 마크를 표면 재결합 속도 및 유효 수명 등의 특성을 향상할 수 있는 크기로 형성한다. 즉, 별도의 공정을 추가하지 않고 일반적으로 수행되는 절삭 손상 식각 공정에서 절삭 마크(104)의 크기를 조절하는 것에 의하여 태양 전지(100)의 효율을 좀더 형성할 수 있다. 이에 따라 태양 전지(100)의 생산성을 향상하면서도 태양 전지(100)의 효율을 향상할 수 있다. Conventional cutting damage etch is intended to simply remove a cutting damage or cutting damage layer 102 that occurs in a cutting process, and the cutting mark has a relatively large size. As a result, the surface recombination speed increases and the effective life time becomes small. On the other hand, in this embodiment, the cutting marks are formed to have a size capable of improving characteristics such as surface recombination speed and effective lifetime in consideration of the composition, time, etc. of the solution used in the cutting damage etching process. That is, the efficiency of the solar cell 100 can be further improved by adjusting the size of the cutting mark 104 in a cutting damage etching process, which is generally performed without adding a separate process. Accordingly, the efficiency of the solar cell 100 can be improved while the productivity of the solar cell 100 is improved.

일례로, 본 실시예에서 절삭 손상 식각에 의하여 반도체 기판(10)의 절삭 마크(104)는 10㎛ 내지 40㎛의 크기를 가질 수 있다. 여기서, 절삭 마크(104)는 복수의 결정학적 면과 유사한 방향성을 가지는 면에 의하여 정의될 수 있으며, 절삭 마크(104)의 크기는 절삭 마크(104)의 내부에서 가장 긴 길이 또는 직경 등으로 정의될 수 있다. 일례로, 도 1b의 확대원 내부에 평면으로 도시한 바와 같이, 절삭 마크(104)는 (111) 면과 유사한 방향성을 측면(104a)과 (100) 면과 유사한 방향성을 가지는 평면(104a)에 의하여 정의될 수 있다. 이때, 절삭 마크(104)는 마름모 형상의 평면을 가질 수 있고, 절삭 마크(104)의 크기는 대각선의 길이로 정의될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 절삭 마크(104)가 다양한 방향성을 가지는 면에 의하여 정의될 수 있음은 물론이다. For example, in this embodiment, the cutting mark 104 of the semiconductor substrate 10 may have a size of 10 μm to 40 μm due to a cutting damage etch. Here, the cutting mark 104 can be defined by a plane having a direction similar to a plurality of crystallographic planes, and the size of the cutting mark 104 is defined as the longest length or diameter in the inside of the cutting mark 104 . In one example, as shown in plan view inside the enlargement circle of Fig. 1B, the cutting mark 104 has a directionality similar to the (111) plane to the plane 104a having a directionality similar to that of the side surfaces 104a and (100) ≪ / RTI > At this time, the cutting mark 104 may have a rhombic plane, and the size of the cutting mark 104 may be defined as a diagonal length. However, the present invention is not limited thereto. Therefore, it is needless to say that the cutting mark 104 can be defined by a surface having various directions.

여기서, 절삭 마크(104)의 크기가 10㎛ 미만이면, 절삭 손상 또는 절삭 손상층(102)을 충분하게 제거하지 못하여 유효 수명, 개방 전압(implied Voc) 및 표면 재결합 특성이 좋지 않을 수 있다. 그리고 절삭 마크(104)의 크기가 40㎛를 초과하면, 반도체 기판(10)의 표면 특성이 좋지 않아 유효 수명, 개방 전압 및 표면 재결합 특성이 좋지 않을 수 있다. 이때, 유효 수명, 개방 전압 및 표면 재결합 특성을 좀더 고려하면, 절삭 마크(104)의 크기가 15㎛ 내지 30㎛일 수 있다. If the size of the cutting mark 104 is less than 10 탆, the cutting damage or the damaged layer 102 can not be sufficiently removed, and the useful life, the implied Voc, and the surface recombination characteristics may not be good. If the size of the cutting mark 104 exceeds 40 占 퐉, the surface characteristics of the semiconductor substrate 10 are not good and the useful life, open voltage, and surface recombination characteristics may be poor. At this time, considering the effective lifetime, the open-circuit voltage and the surface recombination characteristic, the size of the cutting mark 104 may be 15 탆 to 30 탆.

앞서 설명한 바와 같이 상술한 크기의 절삭 마크(104)는 절삭 손상 식각 공정의 다양한 조건을 조절하여 형성될 수 있다. 이를 좀더 상세하게 설명한다. As described above, the cutting mark 104 of the above-described size can be formed by adjusting various conditions of the cutting damage etching process. This will be explained in more detail.

본 실시예에서는 절삭 손상 식각은 순수(deionized water), 염기성 물질 및 유기 용매를 포함하는 식각 용액을 이용하여 절삭 손상 또는 절삭 손상층(102)을 제거한다. 염기성 물질로는 수산화칼륨(KOH), 수산화나트륨(NaOH) 등을 사용할 수 있다. 유기 용매는 순수, 염기성 물질 등이 잘 섞이게 해줘서 절삭 손상 식각의 반응 특성을 향상하여 반도체 기판(10)의 표면을 매끄럽게 하는 역할을 하는 것으로서, 알코올 계열의 물질을 사용할 수 있다. In this embodiment, the cutting damage etch uses a etch solution containing deionized water, a basic material, and an organic solvent to remove the cutting damage or the damaged layer 102. As the basic substance, potassium hydroxide (KOH), sodium hydroxide (NaOH) and the like can be used. The organic solvent improves the reaction characteristics of etching damage by making pure water, basic materials and the like mixed well, thereby smoothing the surface of the semiconductor substrate 10, and alcohol-based materials can be used.

이때, 염기성 물질이 40 내지 45 중량%의 수산화 칼륨 용액일 경우에, 순수의 부피에 대한 수산화 칼륨 용액의 부피 비율이 0.1 내지 0.4일 수 있다. 그리고 순수의 부피에 대한 유기 용매의 부피 비율이 0.02 내지 0.05일 수 있다. 이러한 부피 범위는 절삭 마크(104)의 크기를 10㎛ 내지 40㎛(일례로, 15㎛ 내지 30㎛)로 형성하기 위한 범위이다. In this case, when the basic material is 40 to 45 wt% of potassium hydroxide solution, the volume ratio of the potassium hydroxide solution to the pure water volume may be 0.1 to 0.4. And the volume ratio of the organic solvent to the volume of pure water may be 0.02 to 0.05. This volume range is a range for forming the size of the cutting mark 104 to 10 to 40 占 퐉 (for example, 15 to 30 占 퐉).

그리고 절삭 손상 식각은 1분 내지 20분 동안 수행될 수 있다. 절삭 손상 공정 시간이 1분 미만이면 절삭 손상 식각이 충분히 일어나지 않을 수 있고, 20분을 초과하면 절삭 손상 식각이 과도하게 일어나서 원하는 크기의 절삭 마크(104)를 구현하기 어려울 수 있다. 또한, 절삭 손상 식각은 70℃ 내지 90℃의 온도에서 수행될 수 있다. 온도가 70℃ 미만이면 절삭 손상 식각이 충분히 일어나지 않을 수 있고, 온도가 90℃를 초과하면 절삭 손상 식각의 속도가 작아서 공정 시간이 길어질 수 있다.  And the cutting damage etch can be performed for 1 minute to 20 minutes. If the cutting damage process time is less than 1 minute, the cutting damage damage may not occur sufficiently. If the cutting damage damage process time exceeds 20 minutes, the cutting damage damage may occur excessively and it may be difficult to realize the desired size cutting mark 104. In addition, the cutting damage etch can be performed at a temperature of 70 캜 to 90 캜. If the temperature is less than 70 캜, the etching may not be sufficiently performed. If the temperature exceeds 90 캜, the etching damage may be slowed down and the processing time may be prolonged.

즉, 상술한 식각 용액의 조성, 온도, 공정 시간 등은 원하는 크기(10㎛ 내지 40㎛, 일례로, 15㎛ 내지 30㎛)의 절삭 마크(104)를 형성할 수 있도록 한정된 것이다. 이와 같이 본 실시예에서는 절삭 식각 공정의 조건을 조절하여 원하는 크기의 절삭 마크를 형성할 수 있고, 이에 의하여 별도의 공정 추가 없이 다양한 특성을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. That is, the composition, the temperature, the processing time, and the like of the etching solution described above are limited so as to form a cutting mark 104 having a desired size (10 μm to 40 μm, for example, 15 μm to 30 μm). As described above, according to the present embodiment, cutting marks having a desired size can be formed by adjusting the conditions of the cutting etch process, thereby improving the efficiency of the solar cell 100 by improving various characteristics without adding additional processes.

이어서, 도 1c에 도시한 바와 같이, 반도체 기판(10)에 광전 변환부 및 전극을 형성하여 태양 전지(100)를 제조한다. 태양 전지(100)의 구체적인 구조 및 제조 방법 등에 대해서는 도 1c 및 도 2를 참조하여 좀더 상세하게 설명한다. Next, as shown in Fig. 1C, the photoelectric conversion portion and the electrode are formed on the semiconductor substrate 10 to manufacture the solar cell 100. [ The specific structure and manufacturing method of the solar cell 100 will be described in more detail with reference to FIG. 1C and FIG.

본 실시예에 따른 태양 전지(100)에서 광전 변환부는 반도체 기판(10)의 일면(이하 "후면")에서 서로 평면 상으로 이격되는 제1 및 제2 도전형 영역(22, 24)을 포함할 수 있다. 그리고 전극은 제1 및 제2 도전형 영역(22, 24)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 포함할 수 있다. 그 외에 제1 및 제2 도전형 영역(22, 24)을 패시베이션하는 패시베이션 막(32)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. The photoelectric conversion portion in the solar cell 100 according to the present embodiment includes the first and second conductivity type regions 22 and 24 that are spaced apart in plan view from each other on one side (hereinafter referred to as "rear side") of the semiconductor substrate 10 . And the electrode may include first and second electrodes 42, 44 electrically connected to the first and second conductivity type regions 22, 24, respectively. In addition, it may further include a passivation film 32 for passivating the first and second conductivity type regions 22 and 24. This will be explained in more detail.

반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함하는 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 p형일 수도 있다.The semiconductor substrate 10 may include various semiconductor materials, for example silicon containing a first conductivity type impurity. As the silicon, single crystal silicon or polycrystalline silicon may be used, and the first conductivity type may be n-type, for example. That is, the semiconductor substrate 10 may be made of single crystal or polycrystalline silicon including Group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) However, the present invention is not limited thereto, and the semiconductor substrate 10 may be p-type.

반도체 기판(10)의 전면은, 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(10)의 후면은 텍스쳐링되지 않아 상술한 바와 같은 크기의 절삭 마크(104)를 구비한 절삭 표면이 된다. The front surface of the semiconductor substrate 10 may be textured to have irregularities such as pyramids. When the surface roughness of the semiconductor substrate 10 is increased by forming concaves and convexes on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Therefore, the amount of light reaching the pn junction can be increased, so that the optical loss can be minimized. And the rear surface of the semiconductor substrate 10 is not textured and becomes a cutting surface with a cutting mark 104 of the size described above.

본 실시예에서는 반도체 기판(10)의 후면(즉, 절삭 표면)에 서로 다른 도전형 도펀트를 가지는 p형의 제1 도전형 영역(22) 및 n형의 제2 도전형 영역(24)이 형성된다. 이러한 제1 도전형 영역(22)과 제2 도전형 영역(24)은 션트를 방지할 수 있도록 서로의 사이에 아이솔레이션 영역(36)을 두고 서로 이격될 수 있다. 아이솔레이션 영역(36)에 의하여 제1 도전형 영역(22)과 제2 도전형 영역(24)이 서로 일정 간격(일례로, 수십㎛~ 수백㎛)만큼 이격될 수 있다. 그리고 제1 도전형 영역(22)과 제2 도전형 영역(24)의 두께는 서로 동일할 수도 있고, 서로 다른 두께를 가질 수도 있다. 본 발명이 상술한 간격 또는 제1 및 제2 도전형 영역(22, 24)의 두께에 한정되는 것은 아니다. In this embodiment, a p-type first conductivity type region 22 and an n-type second conductivity type region 24 having different conductivity type dopants are formed on the rear surface (i.e., the cutting surface) of the semiconductor substrate 10 do. The first conductive type region 22 and the second conductive type region 24 may be spaced apart from each other with an isolation region 36 therebetween to prevent shunt. The first conductive type region 22 and the second conductive type region 24 may be spaced apart from each other by a predetermined distance (e.g., several tens of 탆 to several hundreds of 탆) by the isolation region 36. The thicknesses of the first conductivity type region 22 and the second conductivity type region 24 may be equal to each other or may have different thicknesses. The present invention is not limited to the gap or the thickness of the first and second conductivity type regions 22 and 24 described above.

이러한 제1 도전형 영역(22)은 p형 불순물을 도핑(일례로, 이온 주입)하여 형성될 수 있고, 제2 도전형 영역(24)은 n형의 불순물을 도핑(일례로, 이온 주입)하여 형성될 수 있다. p형 도펀트로 3족 원소(B, Ga, In 등)을 사용할 수 있고, n형 도펀트로 5족 원소(P, As, Sb 등) 등을 사용할 수 있다. The first conductivity type region 22 may be formed by doping a p-type impurity (for example, ion implantation), and the second conductivity type region 24 may be formed by doping an n-type impurity (for example, ion implantation) . a Group 3 element (B, Ga, In, etc.) may be used as the p-type dopant, and a Group 5 element (P, As, Sb, etc.) may be used as the n-type dopant.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, p형 불순물을 가지는 비정질 실리콘으로 구성된 층 및 n형 불순물을 가지는 다결정 또는 비정질 반도체(일례로, 실리콘)로 구성된 층을 각기 반도체 기판(10)의 후면 상에 형성하여 제1 및 제2 도전형 영역(22, 24)을 형성할 수도 있다. 이 외에도 다양한 방법에 의하여 제1 및 제2 도전형 영역(22, 24)을 형성할 수 있음은 물론이다. However, the present invention is not limited thereto. Therefore, a layer composed of amorphous silicon having a p-type impurity and a layer composed of a polycrystalline or amorphous semiconductor (for example, silicon) having n-type impurities are formed on the rear surface of the semiconductor substrate 10, Type regions 22 and 24 may be formed. It goes without saying that the first and second conductivity type regions 22 and 24 can be formed by various methods.

이러한 제1 도전형 영역(22) 및 제2 도전형 영역(24)의 평면 형상을 도 2를 참조하여 설명한다. 도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역(22, 24)과 제1 및 제2 전극(42, 44)을 도시한 후면 평면도이다. 도 2에서는 명확한 도시를 위하여 패시베이션 막(32)의 도시를 생략하였다. The planar shapes of the first conductivity type region 22 and the second conductivity type region 24 will be described with reference to FIG. 2 is a rear plan view showing first and second conductivity type regions 22 and 24 and first and second electrodes 42 and 44 of a solar cell according to an embodiment of the present invention. 2, the illustration of the passivation film 32 is omitted for the sake of clarity.

제1 도전형 영역(22)은, 반도체 기판(10)의 제1 가장자리(도면의 하부 가장자리)를 따라 형성되는 제1 줄기부(22a)와, 이 줄기부(22a)로부터 제1 가장자리와 반대되는 제2 가장자리(도면의 상부 가장자리)를 향해 연장되는 복수의 제1 가지부(22b)를 포함할 수 있다. 그리고 제2 도전형 영역(24)은 반도체 기판(10)의 제2 가장자리를 따라 형성되는 제2 줄기부(24a)와, 이 제2 줄기부(24a)로부터 제1 가장자리를 향해 제1 가지부(22b) 사이로 연장되는 복수의 제2 가지부(24b)를 포함할 수 있다. 제1 도전형 영역(22)의 제1 가지부(22b)와 제2 도전형 영역(24)의 제2 가지부(24b)는 서로 교번하여 위치할 수 있다. 이러한 형상에 의하여 pn 접합되는 면적을 증가시킬 수 있다. The first conductive type region 22 includes a first line base portion 22a formed along the first edge (lower edge of the drawing) of the semiconductor substrate 10 and a second line base portion 22b extending from the line base portion 22a to the first edge And a plurality of first branch portions 22b extending toward the second edge (the upper edge of the drawing). The second conductive type region 24 includes a second stripe portion 24a formed along the second edge of the semiconductor substrate 10 and a second stripe portion 24b extending from the second stripe portion 24a toward the first edge, And a plurality of second branch portions 24b extending between the first branch portions 22b. The first branch portion 22b of the first conductivity type region 22 and the second branch portion 24b of the second conductivity type region 24 may be alternated with each other. This shape can increase the pn junction area.

이때, p형인 제1 도전형 영역(22)의 면적은 n형인 제2 도전형 영역(24)의 면적보다 클 수 있다. 일례로, 제1 및 제2 도전형 영역(22, 24)의 면적은 제1 및 제2 도전형 영역(22, 24)의 제1 및 제2 줄기부(22a, 24a) 및/또는 제1 및 제2 가지부(22b, 24b)의 폭을 다르게 하여 조절될 수 있다. At this time, the area of the p-type first conductivity type region 22 may be larger than the area of the n-type second conductivity type region 24. For example, the area of the first and second conductivity type regions 22 and 24 may be larger than the area of the first and second line portions 22a and 24a of the first and second conductivity type regions 22 and 24 and / And the widths of the second branch portions 22b and 24b are different.

본 실시예에서는 캐리어가 후면 쪽으로만 수집되어 반도체 기판(10)의 두께에 비하여 반도체 기판(10)의 수평 방향으로의 거리가 상대적으로 크다. 그런데, 전자보다 정공의 이동 속도가 상대적으로 낮기 때문에 이를 고려하여 p형인 제1 도전형 영역(22)의 면적을 n형인 제2 도전형 영역(24)보다 크게 할 수 있다. 이때, 전자의 이동 속도 : 정공의 이동 속도가 약 3 : 1임을 고려하여, 제1 도전형 영역(22)의 면적을 제2 도전형 영역(24)의 면적의 2배~100배로 할 수 있다. 즉, 이러한 면적 비율은 전자 및 정공의 이동 속도를 고려하여 제1 및 제2 도전형 영역(22, 24)의 설계를 최적화하기 위한 것이다. In this embodiment, the carrier is collected only toward the rear side, and the distance in the horizontal direction of the semiconductor substrate 10 is relatively larger than the thickness of the semiconductor substrate 10. However, since the moving speed of holes is relatively lower than that of electrons, the area of the p-type first conductivity type region 22 may be larger than that of the second conductivity type region 24 of n-type in consideration of this. At this time, the area of the first conductivity type region 22 may be set to be 2 to 100 times the area of the second conductivity type region 24, considering that the electron traveling speed is about 3: 1 . That is, this area ratio is for optimizing the design of the first and second conductivity type regions 22 and 24 in consideration of the electron and hole movement speeds.

다시 도 2를 참조하면, 제1 및 제2 도전형 영역(22, 24) 상에는 패시베이션 막(32)이 형성될 수 있다. 이러한 패시베이션 막(32)은 반도체 기판(10)의 후면(즉, 제1 및 제2 도전형 영역(22, 24)의 표면)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(150)의 개방 전압(Voc)을 증가시킬 수 있다.Referring again to FIG. 2, a passivation film 32 may be formed on the first and second conductivity type regions 22 and 24. This passivation film 32 can pass recombination sites of minority carriers by immobilizing defects present on the rear surface of the semiconductor substrate 10 (i.e., the surfaces of the first and second conductivity type regions 22 and 24) . Accordingly, the open-circuit voltage (Voc) of the solar cell 150 can be increased.

본 실시예에서 제1 및 제2 도전형 영역(22, 24)에 대응하는 패시베이션 막(32)이 동일한 물질을 포함하는 단일층으로 구비되어 한 종류의 패시베이션 막(32)이 형성된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것이 아니며 제1 및 제2 도전형 영역(22, 24)에 각기 대응하는 물질을 포함하는 복수의 패시베이션 막을 포함할 수도 있다. 이러한 패시베이션 막(32)으로는 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, MgF2, ZnS, TiO2 및 CeO2으로 이루어진 군에서 선택된 물질을 적어도 하나 사용할 수 있다. The passivation film 32 corresponding to the first and second conductivity type regions 22 and 24 is formed as a single layer including the same material to form one type of passivation film 32 in the present embodiment. However, the present invention is not limited thereto, and may include a plurality of passivation films including materials corresponding to the first and second conductivity type regions 22 and 24, respectively. At least one material selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, hafnium oxide, zirconium oxide, MgF 2 , ZnS, TiO 2 and CeO 2 may be used as the passivation film 32.

패시베이션 막(32) 상에는 제1 도전형 영역(22)에 연결되는 제1 전극(42)과 제2 도전형 영역(24)에 연결되는 제2 전극(44)이 형성될 수 있다. 좀더 구체적으로, 제1 전극(42)은 패시베이션 막(32)을 관통하는 제1 관통홀(32a)에 의하여 제1 도전형 영역(22)에 연결되고, 제2 전극(44)은 패시베이션 막(32)을 관통하는 제2 관통홀(34a)에 의하여 상기 제2 도전형 영역(24)에 연결될 수 있다. A first electrode 42 connected to the first conductive type region 22 and a second electrode 44 connected to the second conductive type region 24 may be formed on the passivation film 32. [ More specifically, the first electrode 42 is connected to the first conductive type region 22 by the first through hole 32a passing through the passivation film 32, and the second electrode 44 is connected to the passivation film 32 may be connected to the second conductive type region 24 by a second through hole 34a passing through the second conductive type region 32. [

이때, 도 2에 도시한 바와 같이, 제1 전극(42)은 제1 도전형 영역(22)의 줄기부(22a)에 대응하여 형성되는 줄기부(42a)와, 제1 도전형 영역(22)의 가지부(22b)에 대응하여 형성되는 가지부(42b)를 구비할 수 있다. 유사하게, 제2 전극(44)은 제2 도전형 영역(24)의 줄기부(24a)에 대응하여 형성되는 줄기부(44a)와, 제2 도전형 영역(24)의 가지부(24b)에 대응하여 형성되는 가지부(44b)를 구비할 수 있다. 제1 전극(42)(좀더 상세하게는 제1 전극(42)의 줄기부(42a))는 반도체 기판(10)의 일측(도면의 하측)에 위치하고, 제2 전극(44)(좀더 상세하게는 제2 전극(44)의 줄기부(44a))는 반도체 기판(10)의 다른 일측(도면의 상측)에 위치한다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42) 및 제2 전극(44)이 다양한 평면 형상을 가질 수 있음은 물론이다.2, the first electrode 42 includes a stripe portion 42a formed corresponding to the stripe portion 22a of the first conductivity type region 22 and a stripe portion 42a formed corresponding to the stripe portion 22a of the first conductivity type region 22 And a branch portion 42b formed corresponding to the branch portions 22b of the branch portions 22b. Similarly, the second electrode 44 has a stripe portion 44a formed corresponding to the stripe portion 24a of the second conductive type region 24 and a stripe portion 44a formed corresponding to the stripe portion 24a of the second conductive type region 24, And an arm portion 44b formed corresponding to the first arm portion 44a. The first electrode 42 (more specifically, the stripe portion 42a of the first electrode 42) is located at one side (lower side of the drawing) of the semiconductor substrate 10 and the second electrode 44 (The stripe portion 44a of the second electrode 44) is located on the other side (the upper side of the drawing) of the semiconductor substrate 10. However, the present invention is not limited thereto, and it goes without saying that the first electrode 42 and the second electrode 44 may have various planar shapes.

패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. The passivation film 32 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating. The first and second electrodes 42 and 44 may be formed by various methods such as a plating method and a deposition method.

한편, 반도체 기판(10)의 텍스쳐링된 전면에는 전면 전계층(50)이 형성될 수 있다. 이러한 전면 전계층(50)은 반도체 기판(10)보다 높은 농도로 불순물이 도핑된 영역으로, 후면 전계층(back surface field, BSF)와 유사하게 작용한다. 즉, 입사되는 태양 광에 의해 분리된 전자와 정공이 반도체 기판(10)의 전면에서 재결합되어 소멸되는 것을 방지한다. 전면 전계층(50)은 제1 도전형 불순물을 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 반도체 기판(10)의 전면에 도핑하여 형성될 수 있다.On the other hand, the entire front layer 50 may be formed on the textured front surface of the semiconductor substrate 10. The front whole layer 50 is a region doped with impurities at a concentration higher than that of the semiconductor substrate 10 and functions similarly to a back surface field (BSF). That is, electrons and holes separated by incident sunlight are prevented from recombining at the front surface of the semiconductor substrate 10 and disappearing. The entire front layer 50 may be formed by doping the first conductive impurity on the entire surface of the semiconductor substrate 10 by various methods such as ion implantation or thermal diffusion.

그리고 전면 전계층(50) 위에는 반사 방지막(60)이 형성될 수 있다. 반사 방지막(60)은 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 반사 방지막(60)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 전면 전계층(50)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. An antireflection layer 60 may be formed on the entire front layer 50. The antireflection film 60 may be formed entirely on the front surface of the semiconductor substrate 10. The antireflection film 60 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10 and immobilizes defects existing in the surface or bulk of the front surface front layer 50.

반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 반도체 기판(10)과 제1 또는 제2 도전형 영역(22, 24)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(150)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(150)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(60)에 의해 태양 전지(150)의 개방 전압과 단락 전류를 증가시켜 태양 전지(150)의 변환 효율을 향상할 수 있다.The amount of light reaching the pn junction formed at the interface between the semiconductor substrate 10 and the first or second conductivity type regions 22 and 24 can be increased by lowering the reflectance of light incident through the entire surface of the semiconductor substrate 10 have. Accordingly, the short circuit current Isc of the solar cell 150 can be increased. And the open voltage (Voc) of the solar cell 150 can be increased by immobilizing the defects and removing recombination sites of the minority carriers. As described above, the conversion efficiency of the solar cell 150 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 150 with the anti-reflection film 60.

이러한 방사 방지막(60)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(60)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(60)이 다양한 물질을 포함할 수 있음은 물론이다.The anti-radiation film 60 may be formed of various materials. For example, the antireflection film 60 may be formed of any one single film selected from the group consisting of a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, MgF 2 , ZnS, TiO 2 and CeO 2 , And may have a combined multilayer structure. However, the present invention is not limited thereto, and it goes without saying that the anti-reflection film 60 may include various materials.

반사 방지막(60)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.The antireflection film 60 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating.

이와 같이 본 실시예에 따른 태양 전지(100)에서는 제1 및 제2 전극(42, 44)이 형성되며 텍스쳐링이 되지 않는 후면이 일정한 크기의 절삭 마크(104)가 형성된 절삭 표면이 되도록 한다. 본 실시예와 같은 후면 전극형 태양 전지의 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있다. 이를 고려하여 본 실시예에서는 반도체 기판(10)에 10㎛ 내지 40㎛의 크기의 절삭 마크(104)를 가지도록 절삭 손상 식각을 수행하는 것에 의하여, 텍스쳐링이 되지 않으면서 제1 및 제2 전극(42, 44)이 형성되는 반도체 기판(10)의 후면의 특성을 향상할 수 있다. 이에 따라 태양 전지(100)의 유효 수명, 개방 전압(implied Voc) 및 표면 재결합 특성을 향상할 수 있다.As described above, in the solar cell 100 according to the present embodiment, the first and second electrodes 42 and 44 are formed, and the rear surface that is not textured is a cutting surface having a predetermined size of the cutting mark 104. In the case of the rear electrode type solar cell according to the present embodiment, the characteristics of the solar cell 100 can be greatly changed according to the characteristics of the rear surface of the semiconductor substrate 10. In consideration of this, in this embodiment, by carrying out a cutting damage etching so as to have a cutting mark 104 having a size of 10 mu m to 40 mu m in the semiconductor substrate 10, the first and second electrodes 42, and 44 can be improved. Accordingly, the effective lifetime, the implied Voc, and the surface recombination characteristics of the solar cell 100 can be improved.

또는, 본 실시예는 제1 및 제2 도전형 영역(22, 24)이 다결정 또는 비정질의 반도체층으로 구성되어 제1 및 제2 도전형 영역(22, 24)이 위치하는 면의 특성이 중요한 이종 접합형 태양 전지에 적용될 수 있다. 즉, 제1 및 제2 도전형 영역(22, 24) 중 어느 하나가 위치하는 면이 10㎛ 내지 40㎛의 크기의 절삭 마크(104)를 가지는 절삭 표면으로 이루어져서 태양 전지(100)의 다양한 특성 및 효율을 향상할 수 있다. Alternatively, this embodiment is characterized in that the first and second conductivity type regions 22 and 24 are made of polycrystalline or amorphous semiconductor layers, and the characteristics of the surface on which the first and second conductivity type regions 22 and 24 are located are important And can be applied to a heterojunction solar cell. That is, the surface on which any one of the first and second conductivity type regions 22 and 24 is located is a cutting surface having a cutting mark 104 having a size of 10 μm to 40 μm, And the efficiency can be improved.

이와 같이 반도체 기판(10)에서 텍스쳐링이 되지 않으면서 표면 특성이 중요한 표면에 10㎛ 내지 40㎛의 크기의 절삭 마크(104)를 형성하는 것에 의하여 태양 전지(100)의 유효 수명, 개방 전압 및 표면 재결합 속도 특성을 향상할 수 있다. 일례로, 태양 전지(100)에서 캐리어의 유효 수명이 300㎲ 내지 2000㎲일 수 있고, 개방 전압(implied Voc)이 0.68V 내지 0.80V일 수 있으며, 표면 재결합 속도가 1cm/s 내지 25cm/s일 수 있다. 이때, 절삭 마크(14)의 크기가 15㎛ 내지 30㎛이면, 유효 수명이 1200㎲ 내지 2000㎲일 수 있고, 개방 전압이 0.74V 내지 0.80V일 수 있으며, 표면 재결합 속도가 1cm/s 내지 10cm/s일 수 있다. 이와 같이 다양한 특성을 향상하여 태양 전지(100)의 효율을 향상할 수 있다. 상술한 바와 같은 유효 수명, 개방 전압 및 표면 재결합 속도는 10㎛ 내지 40㎛의 크기의 절삭 마크(104)에 의하여 구현되는 것이다.
By forming the cutting marks 104 having a size of 10 μm to 40 μm on the surface where the surface characteristics are important without being textured in the semiconductor substrate 10 as described above, the useful life of the solar cell 100, The recombination speed characteristics can be improved. For example, the effective lifetime of the carrier in the solar cell 100 may be 300 to 2000 占 퐏, the open-circuit voltage implied Voc may be 0.68 to 0.80 V, the surface recombination speed may be 1 cm / s to 25 cm / s Lt; / RTI > At this time, if the size of the cutting mark 14 is 15 mu m to 30 mu m, the effective lifetime may be 1200 mu s to 2000 mu s, the open voltage may be 0.74 V to 0.80 V, the surface recombination speed may be 1 cm / / s. < / RTI > Thus, the efficiency of the solar cell 100 can be improved by improving various characteristics. The effective lifetime, open circuit voltage and surface recombination speed as described above are realized by the cutting marks 104 having a size of 10 to 40 mu m.

이하, 본 발명의 실험예를 참조하여 본 발명을 좀더 상세하게 설명한다. 그러나 후술하는 실험예는 본 발명의 참조를 위하여 제시하는 것일 뿐 본 발명이 이에 한정되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to experimental examples of the present invention. However, the following experimental examples are provided for the purpose of reference of the present invention, but the present invention is not limited thereto.

실험예Experimental Example 1 One

반도체 기판을 절삭 손상 식각하여 10㎛ 크기의 절삭 마크를 가지는 절삭 표면을 형성한 다음, 광전 변환부 및 전극을 형성하여 태양 전지를 제조하였다. A semiconductor substrate was etched to be etched to form a cutting surface having a cutting margin of 10 탆. Then, a photoelectric conversion portion and an electrode were formed to fabricate a solar cell.

실험예Experimental Example 2 2

절삭 마크의 크기가 15㎛라는 점을 제외하고는 실험예 1과 동일한 방법에 의하여 태양 전지를 제조하였다. The solar cell was manufactured in the same manner as in Experimental Example 1 except that the size of the cutting mark was 15 탆.

실험예Experimental Example 3 3

절삭 마크의 크기가 30㎛라는 점을 제외하고는 실험예 1과 동일한 방법에 의하여 태양 전지를 제조하였다. The solar cell was manufactured in the same manner as in Experimental Example 1 except that the size of the cutting mark was 30 占 퐉.

비교예Comparative Example 1 One

절삭 마크의 크기가 5㎛라는 점을 제외하고는 실험예 1과 동일한 방법에 의하여 태양 전지를 제조하였다. The solar cell was manufactured in the same manner as in Experimental Example 1, except that the size of the cutting mark was 5 占 퐉.

비교예Comparative Example 2 2

절삭 마크의 크기가 50㎛라는 점을 제외하고는 실험예 1과 동일한 방법에 의하여 태양 전지를 제조하였다.
A solar cell was manufactured in the same manner as in Experimental Example 1 except that the size of the cutting mark was 50 탆.

실험예 2 및 3, 그리고 비교예 2의 반도체 기판의 사진을 도 3 내지 도 5에 각기 나타내었다. 도 3 내지 도 5의 (a)에서는 반도체 기판의 사진을 도시하였고 (b)에서는 반도체 기판을 확대하여 절삭 마크를 이미지화하여 도시하였다. 도 3 및 도 4을 참조하면, 본 발명에 따른 반도체 기판은 좀더 매끈한 표면을 가지며 절삭 마크도 작은 수준으로 형성된 것을 알 수 있다. 반면, 도 5를 참조하면, 비교예 2에 따른 반도체 기판은 좀더 거친 표면을 가지면서 절삭 마크도 크게 형성된 것을 알 수 있다. 3 and 5 show photographs of the semiconductor substrates of Experimental Examples 2 and 3 and Comparative Example 2, respectively. Figs. 3 to 5 (a) show a photograph of a semiconductor substrate, and Fig. 5 (b) shows a semiconductor substrate enlarged to image cutting marks. Referring to FIGS. 3 and 4, it can be seen that the semiconductor substrate according to the present invention has a more smooth surface and the cutting marks are formed at a small level. On the other hand, referring to FIG. 5, it can be seen that the semiconductor substrate according to Comparative Example 2 has a rougher surface and a larger cutting mark.

그리고 실험예 1 내지 3, 그리고 비교예 1 및 2에 따른 태양 전지를 u-PCD(microwave photoconductance decay)를 이용하여 촬영한 사진을 도 6 내지 도 10에 나타내었다. 그리고 실험예 1 내지 3, 그리고 비교예 1 및 2의 태양 전지의 유효 수명을 측정하여 그 결과를 도 11에 나타내었고, 개방 전압(implied Voc)을 측정하여 그 결과를 도 12에 나타내었으며, 표면 재결합 속도를 측정하여 그 결과를 도 13에 나타내었다. 6 to 10 show photomicrographs of the solar cells according to Experimental Examples 1 to 3 and Comparative Examples 1 and 2 using u-PCD (microwave photoconductance decay). The results are shown in Fig. 11, and the open-circuit voltage (implied Voc) was measured. The results are shown in Fig. 12, and the surface The recombination rate was measured and the results are shown in Fig.

도 6 내지 도 8을 참조하면, 실험예 1 내지 3에 따른 태양 전지는 빨간 색을 가지는 부분이 많이 분포하여 유효 수명이 상대적으로 긴 것을 알 수 있다. 도 9 및 도 10을 참조하면, 비교예 1 및 2에 따른 태양 전지는 상대적으로 빨간 색을 가지는 부분이 적고 파란 색을 가지는 부분이 많아서 유효 수명이 상대적으로 작은 것을 알 수 있다. 이는 도 11에 도시한 결과와도 일치한다. 도 11을 참조하면, 실험예 1 내지 3에 따른 태양 전지는 유효 수명이 300㎲ 이상의 값을 가짐을 알 수 있다. 특히, 절삭 마크의 크기가 15㎛, 30㎛인 실험예 2 및 3에서는 유효 수명이 1200㎲ 이상으로 크게 우수한 것을 알 수 있다. Referring to FIGS. 6 to 8, it can be seen that the solar cells according to Experimental Examples 1 to 3 have many red portions and a relatively long useful life. Referring to FIGS. 9 and 10, it can be seen that the solar cells according to Comparative Examples 1 and 2 have relatively few portions having a relatively red color, and many portions having a blue color have a relatively small effective life. This is consistent with the results shown in Fig. Referring to FIG. 11, it can be seen that the solar cells according to Experimental Examples 1 to 3 have an effective lifetime of 300 mu s or more. Particularly, in Experimental Examples 2 and 3, in which the size of the cutting mark is 15 占 퐉 and 30 占 퐉, the effective service life is remarkably superior to 1200 占 퐏 or more.

그리고 도 12을 참조하면, 실험예 1 내지 3에 따른 태양 전지에서는 개방 전압(implied Voc)이 0.68V 이상의 우수한 값을 가지는 것을 알 수 있다. 특히, 절삭 마크의 크기가 15㎛, 30㎛인 실험예 2 및 3에서는 개방 전압이 0.74V 이상으로 크게 우수한 것을 알 수 있다.Referring to FIG. 12, it can be seen that the solar cells according to Experimental Examples 1 to 3 have an excellent open-circuit voltage (implied Voc) of 0.68 V or more. Particularly, in Experimental Examples 2 and 3, in which the size of the cutting mark is 15 占 퐉 and 30 占 퐉, the open-circuit voltage is 0.74 V or more.

또한 도 13을 참조하면, 실험예 1 내지 3에 따른 태양 전지는 표면 재결합 속도가 25cm/s 이하의 낮은 값을 가지는 것을 알 수 있다. 특히, 절삭 마크의 크기가 15㎛, 30㎛인 실험예 2 및 3에서는 표면 재결합 속도가 10cm/s 이하로 크게 우수한 것을 알 수 있다.Also, referring to FIG. 13, it can be seen that the solar cell according to Experimental Examples 1 to 3 has a surface recombination speed as low as 25 cm / s or less. Particularly, in Experimental Examples 2 and 3, in which the size of the cutting mark is 15 占 퐉 and 30 占 퐉, the surface recombination speed is 10 cm / s or less.

이와 같이 본 발명에서는 우수한 표면 특성이 필요한 후면 전극형 태양 전지, 이종 접합형 태양 전지에서 반도체 기판에 10㎛ 내지 40㎛의 크기를 가지는 절삭 마크를 구비한 절삭 표면을 형성하여 태양 전지의 효율을 향상할 수 있다. As described above, in the rear electrode type solar cell and the heterojunction type solar cell, which require excellent surface characteristics, a cutting surface having a cut mark having a size of 10 to 40 탆 is formed on a semiconductor substrate to improve the efficiency of the solar cell can do.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
102: 절삭 손상층
104: 절삭 마크 100: Solar cell
10: semiconductor substrate
102:
104: cutting mark

Claims (19)

반도체 기판을 준비하는 단계;
상기 반도체 기판의 표면이 10㎛ 내지 40㎛ 크기의 절삭 마크(saw mark)를 가지도록 상기 반도체 기판을 절삭 손상 식각(saw damage etching)하는 단계; 및
상기 반도체 기판에 광전 변환부 및 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate;
Saw damage etching the semiconductor substrate such that the surface of the semiconductor substrate has a saw mark having a size of 10 mu m to 40 mu m in size; And
Forming a photoelectric conversion portion and an electrode on the semiconductor substrate
Wherein the method comprises the steps of: 제1항에 있어서,
상기 반도체 기판의 표면이 15㎛ 내지 30㎛ 크기의 절삭 마크를 가지는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the surface of the semiconductor substrate has a cutting mark having a size of 15 mu m to 30 mu m in size. 제1항에 있어서,
상기 절삭 손상 식각은 순수(deionized water), 염기성 물질 및 유기 용매를 포함하는 식각 용액을 이용하여 수행되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the cutting damage etch is performed using an etching solution comprising deionized water, a basic material and an organic solvent. 제3항에 있어서,
상기 염기성 물질이 40 내지 45 중량%의 수산화 칼륨 용액을 포함하고,
상기 순수의 부피에 대한 상기 수산화 칼륨 용액의 부피 비율이 0.1 내지 0.4인 태양 전지의 제조 방법. The method of claim 3,
Wherein the basic substance comprises 40 to 45% by weight of a potassium hydroxide solution,
Wherein the volume ratio of the potassium hydroxide solution to the pure water is 0.1 to 0.4. 제3항에 있어서,
상기 유기 용매가 알코올 계열 물질을 포함하고,
상기 순수의 부피에 대한 상기 유기 용매의 부피 비율이 0.02 내지 0.05인 태양 전지의 제조 방법. The method of claim 3,
Wherein the organic solvent comprises an alcohol-based material,
Wherein the volume ratio of the organic solvent to the volume of the pure water is 0.02 to 0.05. 제3항에 있어서,
상기 절삭 손상 식각은 1분 내지 20분의 공정 시간 동안 수행되는 태양 전지의 제조 방법. The method of claim 3,
Wherein the cutting damage etch is performed for a process time of 1 minute to 20 minutes. 제3항에 있어서,
상기 절삭 손상 식각은 70℃ 내지 90℃의 온도에서 수행되는 태양 전지의 제조 방법. The method of claim 3,
Wherein the cutting damage etch is performed at a temperature of 70 캜 to 90 캜. 제1항에 있어서,
상기 광전 변환부 및 전극을 형성하는 단계에서, 상기 광전 변환부가 상기 반도체 기판에 형성되는 다결정 또는 비정질의 반도체층을 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the photoelectric conversion portion includes a polycrystalline or amorphous semiconductor layer formed on the semiconductor substrate in the step of forming the photoelectric conversion portion and the electrode. 제1항에 있어서,
상기 광전 변환부 및 전극을 형성하는 단계에서, 상기 전극이 상기 반도체 기판의 일면에서 서로 이격되어 형성되는 제1 및 제2 전극을 포함하고,
상기 반도체 기판의 다른 일면은 텍스쳐링되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the electrodes include first and second electrodes spaced apart from each other on one surface of the semiconductor substrate in the step of forming the photoelectric conversion portion and the electrode,
And the other surface of the semiconductor substrate is textured. 제1항에 있어서,
상기 태양 전지에서 캐리어의 유효 수명이 300㎲ 내지 2000㎲인 태양 전지의 제조 방법. The method according to claim 1,
Wherein the effective lifetime of the carrier in the solar cell is 300 占 퐏 to 2000 占 퐏. 제1항에 있어서,
상기 태양 전지의 개방 전압(implied Voc)이 0.68V 내지 0.80V인 태양 전지의 제조 방법. The method according to claim 1,
Wherein an open-circuit voltage (implied Voc) of the solar cell is 0.68 V to 0.80 V. 제1항에 있어서,
상기 태양 전지의 표면 재결합 속도가 1cm/s 내지 25cm/s인 태양 전지의 제조 방법. The method according to claim 1,
Wherein the surface recombination speed of the solar cell is 1 cm / s to 25 cm / s. 10㎛ 내지 40㎛ 크기의 절삭 마크를 가지는 절삭 표면을 포함하는 반도체 기판;
상기 반도체 기판에 형성되는 광전 변환부; 및
상기 반도체 기판 및 상기 광전 변환부 중 적어도 하나에 연결되는 전극
을 포함하는 태양 전지. A semiconductor substrate including a cutting surface having a cutting mark having a size of 10 mu m to 40 mu m in size;
A photoelectric conversion unit formed on the semiconductor substrate; And
An electrode connected to at least one of the semiconductor substrate and the photoelectric conversion unit,
≪ / RTI > 제13항에 있어서,
상기 반도체 기판의 표면이 15㎛ 내지 30㎛ 크기의 절삭 마크를 가지는 태양 전지. 14. The method of claim 13,
Wherein a surface of the semiconductor substrate has a cutting mark having a size of 15 mu m to 30 mu m. 제13항에 있어서,
상기 광전 변환부가 상기 반도체 기판의 상기 절삭 표면에 형성되는 다결정 또는 비정질의 반도체층을 포함하는 태양 전지. 14. The method of claim 13,
Wherein the photoelectric conversion portion includes a polycrystalline or amorphous semiconductor layer formed on the cutting surface of the semiconductor substrate. 제13항에 있어서,
상기 전극이 상기 반도체 기판의 상기 절삭 표면에서 서로 이격되어 형성되는 제1 및 제2 전극을 포함하고,
상기 반도체 기판의 다른 표면은 텍스쳐링에 의하여 형성된 요철을 구비하는 태양 전지. 14. The method of claim 13,
Wherein the electrode includes first and second electrodes spaced from each other on the cutting surface of the semiconductor substrate,
Wherein the other surface of the semiconductor substrate has unevenness formed by texturing. 제13항에 있어서,
상기 태양 전지에서 캐리어의 유효 수명이 300㎲ 내지 2000㎲인 태양 전지. 14. The method of claim 13,
Wherein the effective lifetime of the carrier in the solar cell is 300 占 퐏 to 2000 占 퐏. 제13항에 있어서,
상기 태양 전지의 개방 전압(implied Voc)이 0.68V 내지 0.80V인 태양 전지. 14. The method of claim 13,
And an open-circuit voltage (implied Voc) of the solar cell is 0.68 V to 0.80 V. 제13항에 있어서,
상기 태양 전지의 표면 재결합 속도가 1cm/s 내지 25cm/s인 태양 전지.
14. The method of claim 13,
Wherein a surface recombination speed of the solar cell is 1 cm / s to 25 cm / s.
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