KR102257485B1 - Solar cell and method for manufacturing the same - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되는 제1 도전형 영역; 상기 제1 도전형 영역과 이격되어 상기 반도체 기판에 형성되는 제2 도전형 영역; 상기 제2 도전형 영역 위에 형성되며 제1 관통홀을 가지는 제1 패시베이션막; 상기 제1 패시베이션막 위에 위치하고 상기 제1 패시베이션막과 다른 물질을 포함하며, 상기 제1 관통홀에 연결되며 상기 제1 관통홀보다 큰 크기의 제2 관통홀을 가지는 제2 패시베이션막; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제1 관통홀 및 상기 제2 관통홀을 통하여 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate; A first conductivity type region formed on or on the semiconductor substrate; A second conductivity type region spaced apart from the first conductivity type region and formed on the semiconductor substrate; A first passivation layer formed on the second conductivity type region and having a first through hole; A second passivation layer disposed on the first passivation layer, including a material different from the first passivation layer, connected to the first through hole, and having a second through hole having a larger size than the first through hole; A first electrode connected to the first conductivity type region; And a second electrode connected to the second conductivity type region through the first through hole and the second through hole.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}A solar cell and its manufacturing method TECHNICAL FIELD

본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell with improved structure and a method for manufacturing the same.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. Recently, as existing energy resources such as oil and coal are expected to be depleted, interest in alternative energy to replace them is increasing. Among them, solar cells are in the spotlight as next-generation cells that convert solar energy into electrical energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다. In such a solar cell, it can be manufactured by forming various layers and electrodes according to design. However, solar cell efficiency may be determined according to the design of these various layers and electrodes. In order to commercialize a solar cell, a low efficiency must be overcome, and a solar cell capable of maximizing the efficiency of the solar cell and a method of manufacturing the same are required.

본 발명은 태양 전지의 효율 및 특성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a solar cell capable of improving the efficiency and characteristics of a solar cell and a method of manufacturing the same.

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되는 제1 도전형 영역; 상기 제1 도전형 영역과 이격되어 상기 반도체 기판에 형성되는 제2 도전형 영역; 상기 제2 도전형 영역 위에 형성되며 제1 관통홀을 가지는 제1 패시베이션막; 상기 제1 패시베이션막 위에 위치하고 상기 제1 패시베이션막과 다른 물질을 포함하며, 상기 제1 관통홀에 연결되며 상기 제1 관통홀보다 큰 크기의 제2 관통홀을 가지는 제2 패시베이션막; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제1 관통홀 및 상기 제2 관통홀을 통하여 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. A solar cell according to an embodiment of the present invention includes a semiconductor substrate; A first conductivity type region formed on or on the semiconductor substrate; A second conductivity type region spaced apart from the first conductivity type region and formed on the semiconductor substrate; A first passivation layer formed on the second conductivity type region and having a first through hole; A second passivation layer disposed on the first passivation layer, including a material different from the first passivation layer, connected to the first through hole, and having a second through hole having a larger size than the first through hole; A first electrode connected to the first conductivity type region; And a second electrode connected to the second conductivity type region through the first through hole and the second through hole.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 제1 관통홀을 가지는 제1 패시베이션막을 형성하는 단계; 상기 제1 패시베이션막 위에 상기 제1 페이베이션막과 다른 물질을 포함하는 제2 패시베이션막을 형성하는 단계; 상기 제2 패시베이션막에 상기 제1 관통홀에 연결되며 상기 제1 관통홀보다 큰 면적을 가지는 제2 관통홀을 형성하는 단계; 및 상기 제1 관통홀 및 상기 제2 관통홀을 통하여, 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되는 도전형 영역에 연결되는 전극을 형성하는 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes forming a first passivation film having a first through hole on one surface of a semiconductor substrate; Forming a second passivation layer on the first passivation layer and including a material different from that of the first passivation layer; Forming a second through hole connected to the first through hole in the second passivation layer and having a larger area than the first through hole; And forming an electrode connected to the semiconductor substrate or to a conductive region formed on the semiconductor substrate through the first through hole and the second through hole.

본 실시예에 따른 태양 전지에서, 도전형 영역은 상대적으로 작은 크기를 가지는 제1 패시베이션막의 제1 관통홀에 대응하도록 형성되고, 전극은 상대적으로 넓은 크기를 가지는 제1 패시베이션막의 제2 관통홀에 대응하도록 형성된다. 그러면, 도전형 영역이 상대적으로 작은 크기를 가져 도전형 영역 자체에 의한 재결합을 방지할 수 있다. 그리고 도전형 영역과 전극과의 접촉 면적을 줄여 제2 전극의 금속 침투에 의한 재결합을 최소화할 수 있다. 그리고 전극은 충분한 크기를 가져 저항을 저하시킬 수 있다. 이에 의하여 태양 전지의 충밀도를 우수하게 유지하면서 개방 전압을 향상하여, 태양 전지의 효율을 향상할 수 있다. In the solar cell according to the present embodiment, the conductivity type region is formed to correspond to the first through hole of the first passivation film having a relatively small size, and the electrode is formed in the second through hole of the first passivation film having a relatively large size. It is formed to correspond. Then, since the conductivity-type region has a relatively small size, recombination by the conductivity-type region itself can be prevented. In addition, by reducing the contact area between the conductive region and the electrode, recombination due to metal penetration of the second electrode may be minimized. In addition, since the electrode has a sufficient size, the resistance can be lowered. Accordingly, it is possible to improve the open circuit voltage while maintaining excellent charge density of the solar cell, thereby improving the efficiency of the solar cell.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다.
1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in FIG. 1.
3A to 3I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.
4 is a rear plan view of a solar cell according to another exemplary embodiment of the present invention, illustrating a portion corresponding to the upper enlarged circle of FIG. 2.
FIG. 5 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view illustrating a portion corresponding to the upper enlarged circle of FIG. 2.
FIG. 6 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view showing a portion corresponding to the upper enlarged circle of FIG. 2.
7 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view showing a portion corresponding to the upper enlarged circle of FIG. 2.
FIG. 8 is a rear plan view of a solar cell according to another embodiment of the present invention, illustrating a portion corresponding to the upper enlarged circle of FIG. 2.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it goes without saying that the present invention is not limited to these embodiments and may be modified in various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, in order to clearly and briefly describe the present invention, illustration of parts irrelevant to the description is omitted, and the same reference numerals are used for identical or extremely similar parts throughout the specification. In addition, in the drawings, the thickness and width are enlarged or reduced in order to clarify the description. However, the thickness and width of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. In addition, when a certain part "includes" another part throughout the specification, the other part is not excluded and other parts may be further included unless otherwise stated. Further, when a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where the other part is located in the middle. When a part such as a layer, a film, a region, or a plate is "directly over" another part, it means that no other part is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다. 1 is a cross-sectional view showing a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG. 1. In FIG. 2, a semiconductor substrate and an electrode are mainly shown.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)에 또는 반도체 기판(110) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(42, 44)과, 도전형 영역(20, 30) 중 어느 하나 위에 형성되는 제1 및 제2 패시베이션막(32, 34)을 포함한다. 이때, 제1 및 제2 패시베이션막(32, 34)은 서로 다른 물질을 가지면서 형성되며 서로 다른 크기를 가지는 제1 및 제2 관통홀(32a, 34a)을 각기 구비한다. Referring to FIG. 1, the solar cell 100 according to the present embodiment includes a semiconductor substrate 110, conductive regions 20 and 30 formed on or on the semiconductor substrate 110, Electrodes 42 and 44 connected to the conductive regions 20 and 30 and first and second passivation films 32 and 34 formed on any one of the conductive regions 20 and 30 are included. In this case, the first and second passivation layers 32 and 34 are formed with different materials and have first and second through holes 32a and 34a having different sizes, respectively.

여기서, 도전형 영역(20, 30)은 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있고, 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. 이때, 제2 도전형 영역(30) 위에 상술한 제1 및 제2 패시베이션막(32, 34)이 위치할 수 있다. 그리고 태양 전지(100)는 제1 도전형 영역(20) 위에 형성되는 전면 패시베이션막(22), 반사 방지막(24) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. Here, the conductivity type regions 20 and 30 may include a first conductivity type region 20 having a first conductivity type and a second conductivity type region 30 having a second conductivity type, and the electrodes 42, 44) may include a first electrode 42 connected to the first conductivity type region 20 and a second electrode 44 connected to the second conductivity type region 30. In this case, the first and second passivation layers 32 and 34 described above may be positioned on the second conductivity type region 30. In addition, the solar cell 100 may further include a front passivation layer 22 and an anti-reflection layer 24 formed on the first conductivity type region 20. This will be described in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. For example, the semiconductor substrate 110 may be formed of a single crystal or polycrystalline semiconductor (for example, single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). In this way, when the semiconductor substrate 110 is composed of a single crystal semiconductor (eg, single crystal silicon), the solar cell 100 constitutes a single crystal semiconductor solar cell (eg, a single crystal silicon solar cell). The solar cell 100 based on the semiconductor substrate 110 made of a crystalline semiconductor having high crystallinity and low defects may have excellent electrical characteristics.

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다. The front surface and/or the rear surface of the semiconductor substrate 110 may be textured to have irregularities. The irregularities may have, for example, a pyramid shape having an irregular size and the outer surface of the semiconductor substrate 110 being composed of the (111) surface. When unevenness is formed on the front surface of the semiconductor substrate 110 by such texturing and the surface roughness is increased, reflectance of light incident through the front surface of the semiconductor substrate 110 or the like can be lowered. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased, thereby minimizing light loss. However, the present invention is not limited thereto, and it is also possible that unevenness due to texturing is not formed on the front and rear surfaces of the semiconductor substrate 110.

반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다. The semiconductor substrate 110 may include a base region 10 having a second conductivity type by including a second conductivity type dopant at a relatively low doping concentration. For example, the base region 10 may be located farther from the front surface or closer to the rear surface of the semiconductor substrate 110 than the first conductivity type region 20. In addition, the base region 10 may be located closer to the front surface of the semiconductor substrate 110 and further away from the rear surface than the second conductivity type region 30. However, the present invention is not limited thereto, and of course, the position of the base region 10 may be changed.

여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. Here, the base region 10 may be formed of a crystalline semiconductor including a second conductivity type dopant. For example, the base region 10 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the base region 10 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant.

제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The second conductivity type may be n-type or p-type. When the base region 10 has an n-type, the base region 10 is a single crystal or polycrystalline semiconductor doped with group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb). Can be done. When the base region 10 has a p-type, the base region 10 is a single crystal or polycrystalline semiconductor doped with Group III elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In). Can be done.

그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다. However, the present invention is not limited thereto, and the base region 10 and the second conductivity type dopant may be formed of various materials.

일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다. For example, the base region 10 may be n-type. Then, the first conductivity-type region 20 forming the pn junction with the base region 10 has a p-type. When light is irradiated to the pn junction, electrons generated by the photoelectric effect move toward the second surface (hereinafter, "rear surface") of the semiconductor substrate 110 and are collected by the second electrode 44, and holes are collected by the semiconductor substrate ( It moves toward the front side of 110) and is collected by the first electrode 42. This generates electrical energy. Then, holes, which have a slower movement speed than electrons, move to the front surface of the semiconductor substrate 110 rather than the rear surface, thereby improving conversion efficiency. However, the present invention is not limited thereto, and the base region 10 and the second conductivity-type region 30 may have a p-type and the first conductivity-type region 20 may have an n-type.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first conductivity type region 20 having a first conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110. The first conductivity type region 20 forms a pn junction with the base region 10 to form an emitter region that generates carriers through photoelectric conversion.

본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다. In this embodiment, the first conductivity type region 20 may be formed of a doped region constituting a part of the semiconductor substrate 110. Accordingly, the first conductivity type region 20 may be formed of a crystalline semiconductor including the first conductivity type dopant. For example, the first conductivity type region 20 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon) including a first conductivity type dopant. In particular, the first conductivity type region 20 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a first conductivity type dopant. In this way, when the first conductivity type region 20 forms a part of the semiconductor substrate 110, the bonding property with the base region 10 may be improved.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 도전형 영역(20)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the first conductivity type region 20 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the first conductivity type region 20 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that it can be easily formed on the semiconductor substrate 110. For example, the first conductivity type region 20 is an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (for example, amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily manufactured by various methods such as deposition. It may be formed by doping a first conductivity type dopant on the back. Other variations are possible.

제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제1 도전형 영역(20)은 보론이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the first conductivity-type region 20 has a p-type, the first conductivity-type region 20 is doped with Group III elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In). It may be made of single crystal or polycrystalline semiconductor. When the first conductivity-type region 20 has n-type, the first conductivity-type region 20 is doped with group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb). It may be made of single crystal or polycrystalline semiconductor. For example, the first conductivity type region 20 may be a boron-doped single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the first conductivity type dopant.

도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제1 도전형 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가질 수 있다. 제1 도전형 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. In the drawing, it is illustrated that the first conductivity type region 20 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Accordingly, in another embodiment, the first conductivity type region 20 may have a selective structure. In the selective structure, a portion of the first conductivity type region 20 adjacent to the first electrode 42 has a high doping concentration, a large junction depth, and a low resistance, and a low doping concentration, a small junction depth, and a high resistance in other portions. I can have it. Various structures other than this may be applied as the structure of the first conductivity type region 20.

반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 전면 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 전면 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 접촉하여 형성된다. A front passivation film 22 and an antireflection film 24 are sequentially formed on the front surface of the semiconductor substrate 110, more precisely, on the first conductivity type region 20 formed on or on the semiconductor substrate 110, and The first electrode 42 is formed by penetrating the front passivation film 22 and the antireflection film 24 (ie, through the opening 102) and in contact with the first conductivity type region 20.

전면 패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The front passivation layer 22 and the antireflection layer 24 may be formed substantially over the entire front surface of the semiconductor substrate 110 except for the opening 102 corresponding to the first electrode 42.

전면 패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The front passivation layer 22 is formed in contact with the first conductivity type region 20 to passivate defects existing in the surface or bulk of the first conductivity type region 20. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 may be increased by removing the recombination sites of minority carriers. The antireflection layer 24 reduces reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 may be increased by lowering the reflectance of light incident through the front surface of the semiconductor substrate 110. Accordingly, the short-circuit current Isc of the solar cell 100 may be increased. In this way, the open-circuit voltage and short-circuit current of the solar cell 100 may be increased by the front passivation layer 22 and the anti-reflection layer 24 to improve the efficiency of the solar cell 100.

전면 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The front passivation layer 22 may be formed of various materials. As an example, the passivation film 22 is a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and any one single film selected from the group consisting of CeO 2 or 2 It is possible to have a multilayer structure in which two or more films are combined. For example, when the first conductivity type region 20 has an n-type, the front passivation layer 22 may include a silicon oxide layer or a silicon nitride layer having a fixed positive charge, and the first conductivity type region 20 In the case of having this p-type, an aluminum oxide film or the like having a fixed negative charge may be included.

방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The anti-reflection film 24 may be formed of various materials. As an example, the antireflection film 24 is a silicon nitride film, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and any one single film selected from the group consisting of CeO 2 or 2 It is possible to have a multilayer structure in which two or more films are combined. For example, the antireflection layer 24 may include silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 전면 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 전면 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 전면 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the front passivation layer 22 and the antireflection layer 24 may include various materials. In addition, it is possible that one of the front passivation layer 22 and the antireflection layer 24 performs an antireflection role and a passivation role together so that the other is not provided. Alternatively, various films other than the front passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 전면 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 전면 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is of the first conductivity type through the opening 102 formed in the front passivation film 22 and the antireflection film 24 (that is, through the front passivation film 22 and the antireflection film 24). It is electrically connected to region 20. The first electrode 42 may be formed of various materials to have various shapes. The shape of the first electrode 42 will be described later with reference to FIG. 2.

반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. On the rear side of the semiconductor substrate 110, a second conductivity type region 30 having the same second conductivity type as the base region 10, but including a second conductivity type dopant at a higher doping concentration than the base region 10 Can be formed. The second conductivity type region 30 forms a back surface field to prevent loss of carriers due to recombination on the surface of the semiconductor substrate 110 (more precisely, the rear surface of the semiconductor substrate 110). It constitutes the rear electric field area.

본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다. In this embodiment, the second conductivity type region 30 may be formed of a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductivity type region 30 may be formed of a crystalline semiconductor including the second conductivity type dopant. For example, the second conductivity type region 30 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be formed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. As described above, when the second conductivity type region 30 forms a part of the semiconductor substrate 110, the bonding property with the base region 10 may be improved.

제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제2 도전형 영역(30)은 인이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다. The second conductivity type may be n-type or p-type. When the second conductivity-type region 30 has n-type, the second conductivity-type region 30 is doped with group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb). It may be made of single crystal or polycrystalline semiconductor. When the second conductivity-type region 30 has a p-type, the second conductivity-type region 30 is doped with Group III elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In). It may be made of single crystal or polycrystalline semiconductor. For example, the second conductivity type region 30 may be a single crystal or polycrystalline semiconductor doped with phosphorus. However, the present invention is not limited thereto, and various materials may be used as the second conductivity type dopant. In addition, the second conductivity type dopant of the second conductivity type region 30 may be the same material as the second conductivity type dopant of the base region 10, or may be a different material.

본 실시예에서 제2 도전형 영역(30)은 제2 전극(44)이 형성된 부분에 대응하여 국부적으로 형성되는 국부적 후면 전계(local back surface field) 구조를 가질 수 있다. 이에 따라 제2 전극(44)이 위치하지 않는 부분에서는 제2 도전형 영역(30)이 형성되지 않고 베이스 영역(10)이 위치하게 된다. In this embodiment, the second conductivity type region 30 may have a local back surface field structure formed locally corresponding to the portion where the second electrode 44 is formed. Accordingly, in a portion where the second electrode 44 is not located, the second conductivity type region 30 is not formed and the base region 10 is located.

본 실시예에서는 제2 도전형 영역(30)을 제2 전극(44)에 대응하는 영역에서 국부적으로 형성하여 제2 전극(44)과의 접촉 저항을 저감하여 충밀도(fill factor, FF) 특성이 우수하게 유지되도록 한다. 그리고 제2 전극(44)이 형성되지 않는 영역에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)을 형성하지 않아 도핑 영역 형성에 의하여 발생할 수 있는 재결합을 저감하여 단락 전류 밀도(short-circuit current, Jsc) 및 개방 전압을 향상할 수 있다. 또한, 제2 도전형 영역(30)이 형성되지 않는 영역에서 내부 양자 효율((internal quantum efficiency, IQE)이 우수한 값을 가지므로 장파장의 광에 대한 특성이 매우 우수하다. 따라서, 제2 도전형 영역(30)이 전체적으로 형성된 균일한 구조(homogeneous structure) 및 선택적 구조(selective structure)에 비하여 장파장의 광에 대한 특성을 크게 향상할 수 있다. 이와 같이 국부적 구조의 제2 도전형 영역(30)는 태양 전지(100)의 효율에 관계되는 충밀도, 단락 전류 밀도 및 개방 전압을 모두 우수하게 유지하여 태양 전지(100)의 효율을 향상할 수 있다. In this embodiment, the second conductivity type region 30 is formed locally in the region corresponding to the second electrode 44 to reduce the contact resistance with the second electrode 44, thereby reducing the fill factor (FF) characteristic. Make sure it stays excellent. In addition, in the region where the second electrode 44 is not formed, the second conductivity type region 30 constituted by the doped region is not formed, thereby reducing recombination that may occur due to the formation of the doped region, thereby reducing the short-circuit current density. , Jsc) and open-circuit voltage can be improved. In addition, since the internal quantum efficiency (IQE) has an excellent value in the region where the second conductivity type region 30 is not formed, the characteristics for long wavelength light are very good. Compared with a homogeneous structure and a selective structure in which the region 30 is entirely formed, the characteristics for light of a long wavelength can be greatly improved. The efficiency of the solar cell 100 can be improved by excellently maintaining the charging density, the short-circuit current density, and the open-circuit voltage related to the efficiency of the solar cell 100.

본 실시예에서 제2 도전형 영역(30)은 이에 연결되는 제2 전극(44)보다 작은 크기(면적 또는 폭)을 가지면서 최소화된 면적을 가지도록 형성되는데, 이에 대해서는 추후에 다시 상세하게 설명한다. In the present embodiment, the second conductivity type region 30 is formed to have a smaller size (area or width) than the second electrode 44 connected thereto and to have a minimized area, which will be described in detail later. do.

본 실시예에서는 반도체 기판(110)의 후면에서 제2 도전형 영역(30)이 위치하는 부분과 베이스 영역(10)이 위치하는 부분의 표면 특성이 서로 다를 수도 있다. 이는 제2 도전형 영역(30)이 형성될 부분에 대응하여 제1 패시베이션막(32)에 제1 관통홀(32a)을 형성할 때 반도체 기판(110)의 후면의 특성이 달라질 수 있기 때문이다. In the present embodiment, the surface characteristics of the portion where the second conductivity type region 30 is positioned and the portion where the base region 10 is positioned may be different from each other on the rear surface of the semiconductor substrate 110. This is because when the first through hole 32a is formed in the first passivation layer 32 corresponding to the portion where the second conductivity type region 30 is to be formed, the characteristics of the rear surface of the semiconductor substrate 110 may be changed. .

예를 들어, 제1 관통홀(32a)을 식각에 의하여 형성하면, 제1 관통홀(32a)이 있는 부분이 텍스쳐링에 의한 요철이 없는 평탄하거나 매끈한 면으로 구성되거나 다른 부분보다 후퇴 또는 함몰된 면을 가질 수 있다. 다른 예로, 제1 관통홀(32a)을 레이저에 의하여 형성하면, 제1 관통홀(32a)이 있는 부분에서는 레이저 흔적(또는 레이저 식각 흔적)이 남을 수 있다. 레이저 흔적이라 함은 레이저에 의한 국부적인 열에 의하여 형성될 수 있는 다양한 형상 변화를 모두 포함할 수 있다. 일 예로, 레이저 흔적은, 제1 관통홀(32a)이 있는 부분에서 텍스쳐링에 의한 요철이 없어진 것이거나, 다른 부분보다 작은 크기의 요철을 가지는 것이거나, 제1 패시베이션막(32) 또는 반도체 기판(110)이 녹았다가 다시 응고된 흔적일 수도 있고, 제1 패시베이션막(32)의 상면쪽 일부가 터졌다가 응고된 흔적일 수도 있다. 또는, 레이저 식각 시 반도체 기판(110)의 후면 일부가 식각되어 반도체 기판(110)에 움푹 패인 오목부 형성될 수 있는데, 이를 레이저 흔적으로 볼 수도 있다. For example, when the first through hole 32a is formed by etching, the portion where the first through hole 32a is formed is a flat or smooth surface without irregularities due to texturing, or a surface that is retracted or depressed than other portions. Can have. As another example, when the first through hole 32a is formed by a laser, laser traces (or laser etching traces) may remain in the portion where the first through hole 32a is located. The term laser trace may include all various shape changes that may be formed by local heat generated by the laser. As an example, the laser trace is one in which unevenness due to texturing has disappeared at a portion where the first through hole 32a is located, has a smaller size than other portions, or has a first passivation film 32 or a semiconductor substrate ( 110) may be a trace of melted and solidified again, or a part of the upper surface of the first passivation film 32 may be a trace of bursting and then solidified. Alternatively, during laser etching, a portion of the rear surface of the semiconductor substrate 110 may be etched to form a recessed portion in the semiconductor substrate 110, which may be viewed as a laser trace.

반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제1 패시베이션막(32) 및 제2 페시베이션막(34)이 형성되고, 제2 전극(44)이 제1 패시베이션막(32) 및 제2 페시베이션막(34)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.A first passivation film 32 and a second passivation film 34 are formed on the rear surface of the semiconductor substrate 110, more precisely, on the second conductivity type region 30 formed in the semiconductor substrate 110, and the second The electrode 44 passes through the first passivation layer 32 and the second passivation layer 34 (ie, through the opening 104) and is connected to the second conductivity type region 30. The second electrode 44 may be formed of various materials to have various shapes.

본 실시예에서 개구부(104)는 제1 패시베이션막(32)에 형성되는 제1 관통홀(32a)과, 제2 패시베이션막(34)에 형성되는 제2 관통홀(34a)로 구성될 수 있다. 제1 및 제2 패시베이션막(32) 및 이에 형성되는 제1 및 제2 관통홀(32a, 34a)는 제2 전극(44)을 설명한 후에 좀더 상세하게 설명한다. In this embodiment, the opening 104 may include a first through hole 32a formed in the first passivation layer 32 and a second through hole 34a formed in the second passivation layer 34. . The first and second passivation layers 32 and the first and second through holes 32a and 34a formed therein will be described in more detail after the second electrode 44 is described.

도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.The planar shapes of the first and second electrodes 42 and 44 will be described in detail with reference to FIG. 2.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other while having a constant pitch. In the drawings, the finger electrodes 42a and 44a are parallel to each other and parallel to the edge of the semiconductor substrate 110, but the present invention is not limited thereto. In addition, the first and second electrodes 42 and 44 may include busbar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one busbar electrode 42b, 44b may be provided, or a plurality of busbar electrodes 42b and 44b may be provided while having a pitch greater than that of the finger electrodes 42a and 44a, as shown in FIG. 2. In this case, the widths of the busbar electrodes 42b and 44b may be larger than the widths of the finger electrodes 42a and 44a, but the present invention is not limited thereto. Accordingly, the widths of the busbar electrodes 42b and 44b may be equal to or smaller than the widths of the finger electrodes 42a and 44a.

단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 전면 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 전면 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 전면 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다.When viewed in cross section, both the finger electrode 42a and the busbar electrode 42b of the first electrode 42 may be formed through the front passivation layer 22 and the antireflection layer 24. That is, the opening 102 may be formed to correspond to both the finger electrode 42a and the busbar electrode 42b of the first electrode 42. However, the present invention is not limited thereto. As another example, the finger electrode 42a of the first electrode 42 is formed through the front passivation film 22 and the antireflection film 24, and the busbar electrode 42b is the front passivation film 22 and the antireflection film. (24) can be formed on. In this case, the opening 102 may be formed in a shape corresponding to the finger electrode 42a, and may not be formed in a portion where only the busbar electrode 42b is located.

그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제1 및 제2 패시베이션막(32, 34)을 관통하여 형성될 수도 있다. 즉, 개구부(104)(좀더 구체적으로는, 제1 및 제2 관통홀(32a, 34a))가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제2 전극(44)의 핑거 전극(44a)이 제1 및 제2 패시베이션막(32, 34)을 관통하여 형성되고, 버스바 전극(44b)은 제1 및 제2 패시베이션막(32, 34) 위에 형성될 수 있다. 이 경우에는 제1 및 제2 관통홀(32a, 34a)이 핑거 전극(44a)에 모두 형성되고, 버스바 전극(44b)에 대응하는 부분에서는 제1 및 제2 관통홀(32a, 34a) 중 적어도 하나가 형성되지 않을 수 있다. 이러한 예들에 대해서는 도 4 내지 도 8을 참조하여 추후에 좀더 상세하게 설명한다. In addition, both the finger electrode 44a and the bus bar electrode 44b of the second electrode 44 may be formed through the first and second passivation layers 32 and 34. That is, the opening 104 (more specifically, the first and second through holes 32a and 34a) is formed to correspond to both the finger electrode 44a and the bus bar electrode 44b of the second electrode 44 Can be. However, the present invention is not limited thereto. As another example, the finger electrode 44a of the second electrode 44 is formed through the first and second passivation layers 32 and 34, and the busbar electrode 44b is formed with the first and second passivation layers 32 , 34) can be formed on. In this case, the first and second through-holes 32a and 34a are both formed in the finger electrode 44a, and in the portion corresponding to the busbar electrode 44b, among the first and second through-holes 32a and 34a At least one may not be formed. These examples will be described in more detail later with reference to FIGS. 4 to 8.

도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, it is illustrated that the first electrode 42 and the second electrode 44 have the same planar shape. However, the present invention is not limited thereto, and the width and pitch of the finger electrode 42a and the busbar electrode 42b of the first electrode 42 are determined by the finger electrode 44a and the busbar electrode of the second electrode 44. It may have different values such as the width and pitch of (44b). In addition, the first electrode 42 and the second electrode 44 may have different planar shapes, and other various modifications are possible.

이와 같이 본 실시예에서는 태양 전지(100)의 제2 전극(44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극(42, 44)의 구조는 다양하게 변화될 수 있다. As described above, in this embodiment, the second electrode 44 of the solar cell 100 has a constant pattern so that the solar cell 100 is a double-sided light-receiving type (bi -facial) structure. Accordingly, the amount of light used in the solar cell 100 may be increased, thereby contributing to the improvement of the efficiency of the solar cell 100. However, the present invention is not limited thereto, and the structures of the electrodes 42 and 44 may be variously changed.

도 1 및 도 2를 함께 참조하면, 제1 및 제2 패시베이션막(32, 34)에는 제2 도전형 영역(30)과 제2 전극(44)을 연결하는 제1 및 제2 관통홀(32a, 34a)이 형성된다. 제1 및 제2 패시베이션막(32, 34)은 제1 및 제2 관통홀(32a, 34a)을 제외하고는 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. Referring to FIGS. 1 and 2 together, first and second through holes 32a connecting the second conductivity type region 30 and the second electrode 44 to the first and second passivation layers 32 and 34 , 34a) is formed. The first and second passivation layers 32 and 34 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the first and second through holes 32a and 34a.

제1 패시베이션막(32)은 제2 전극(44)과 제2 도전형 영역(30)의 접촉 면적을 줄이고 제2 도전형 영역(30)의 형성 시 마스크로 사용되어 제2 도전형 영역(30)의 면적을 최소화하는 역할을 할 수 있다. 또한, 제조 방법이 매우 간단한 파이어스루(fire-through)를 이용하여 제2 전극(44)을 형성할 때 제2 도전형 영역(30) 또는 반도체 기판(110)이 손상되거나 이들의 특성이 저하되는 것을 방지할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 제2 페시베이션막(34)은 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. The first passivation layer 32 reduces the contact area between the second electrode 44 and the second conductivity type region 30 and is used as a mask when forming the second conductivity type region 30. ) Can play a role of minimizing the area. In addition, when the second electrode 44 is formed using a fire-through, which has a very simple manufacturing method, the second conductivity type region 30 or the semiconductor substrate 110 is damaged or their characteristics are deteriorated. Can be prevented. This will be described in more detail later. The second passivation layer 34 passivates defects existing in the bulk or the surface of the second conductivity type region 30. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 may be increased by removing the recombination sites of minority carriers.

도면에서는 반도체 기판(110)의 후면 위에 제1 및 제2 패시베이션막(32, 34)을 구비하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 패시베이션막(32, 34) 외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.In the drawing, it is illustrated that the first and second passivation layers 32 and 34 are provided on the rear surface of the semiconductor substrate 110. However, the present invention is not limited thereto, and various films other than the first and second passivation films 32 and 34 may be formed on the rear surface of the semiconductor substrate 110. Other variations are possible.

본 실시예에서는 제1 패시베이션막(32)에 제1 관통홀(32a)이 형성되고, 제2 패시베이션막(34)에 제1 관통홀(32a)에 연결되는 제2 관통홀(34a)이 형성되며, 제2 전극(44)이 제2 관통홀(34a) 및 제1 관통홀(32a) 내부를 채우며 형성되어 제1 및 제2 관통홀(32a, 34a)에 의하여 노출된 제2 도전형 영역(30)에 연결된다. In this embodiment, a first through hole 32a is formed in the first passivation layer 32, and a second through hole 34a connected to the first through hole 32a is formed in the second passivation layer 34 The second electrode 44 is formed by filling the inside of the second through hole 34a and the first through hole 32a and exposed by the first and second through holes 32a and 34a. Connected to (30).

도면에서는 제2 관통홀(34a)이 핑거 전극(44a)에 대응하는 제1 관통부(341)와 버스바 전극(44b)에 대응하는 제2 관통부(342)를 구비하고, 제1 관통홀(32a)이 핑거 전극(44a)에 대응하는 제1 관통부(321)와 버스바 전극(44b)에 대응하는 제2 관통부(322)를 구비하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 관통부(342, 322) 중 적어도 하나를 구비하지 않는 등의 다양한 변형이 가능하다. In the drawing, the second through hole 34a includes a first through part 341 corresponding to the finger electrode 44a and a second through part 342 corresponding to the bus bar electrode 44b, and the first through hole It is illustrated that (32a) has a first through part 321 corresponding to the finger electrode 44a and a second through part 322 corresponding to the busbar electrode 44b. However, the present invention is not limited thereto, and various modifications such as not including at least one of the second through portions 342 and 322 are possible.

본 실시예에서 제1 관통홀(32a)은 상대적으로 작은 크기를 가지고 제2 관통홀(34a)은 제1 관통홀(32a)보다 큰 크기를 가질 수 있다. 여기서, 크기가 크거나 작다는 것은, 해당 부분을 자른 단면에서 폭, 길이 또는 직경 등이 크고 작음을 비교하거나 일정 영역 내에 위치한 평면 면적의 크고 작음을 비교하여 판단될 수 있다. 이때, 제1 관통홀(32a)과 제2 관통홀(34a)의 크기는 동일 또는 대응하는 부분에서 비교되는 것이다. 그리고 해당 부분 또는 일정 영역 내에서 폭, 길이, 직경 등이 변화하는 경우에 크기는 가장 큰 폭, 가장 큰 길이, 가장 큰 직경 또는 가장 큰 면적을 기준으로 할 수 있다. In this embodiment, the first through hole 32a may have a relatively small size, and the second through hole 34a may have a larger size than the first through hole 32a. Here, whether the size is large or small may be determined by comparing large and small widths, lengths, or diameters, etc. in the cut section of the corresponding portion, or by comparing large and small plane areas located within a predetermined area. In this case, the sizes of the first through-hole 32a and the second through-hole 34a are compared at the same or corresponding portion. In addition, when the width, length, diameter, etc. change within the corresponding part or a certain area, the size may be based on the largest width, the largest length, the largest diameter, or the largest area.

이때, 평면으로 볼 때 제1 관통홀(32a)의 전체가 제2 관통홀(34a)의 내부에 위치할 수 있다. 즉, 제1 관통홀(32a)의 전체가 제2 관통홀(34a)의 일부에 중첩되도록 위치한다. 이에 의하여 제1 및 제2 관통홀(32a, 34a)을 통하여 제2 도전형 영역(30)에 연결되는 제2 전극(44)이 좀더 안정적으로 제2 도전형 영역(30)에 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 얼라인 공차 등에 의하여 평면으로 볼 때 제1 관통홀(32a)의 일부가 제2 관통홀(34a)의 외부에 위치하는 등 다양한 변형이 가능하다. In this case, when viewed in a plan view, the entire first through hole 32a may be located inside the second through hole 34a. That is, the entire first through hole 32a is positioned to overlap a part of the second through hole 34a. Accordingly, the second electrode 44 connected to the second conductivity type region 30 through the first and second through holes 32a and 34a may be more stably connected to the second conductivity type region 30. However, the present invention is not limited thereto, and various modifications may be made such that a part of the first through hole 32a is located outside the second through hole 34a when viewed in a plan view due to an alignment tolerance or the like.

그리고 제2 전극(44)은 적어도 제1 및 제2 관통홀(32a, 34a)을 전체적으로 채우면서 형성되므로 제2 관통홀(34a)과 동일 또는 유사한 크기를 가지거나 이보다 큰 크기를 가질 수 있다. In addition, since the second electrode 44 is formed while completely filling at least the first and second through holes 32a and 34a, the second electrode 44 may have the same or similar size as or larger than the second through hole 34a.

이에 따라 제2 도전형 영역(30)의 크기(일 예로, 면적 또는 폭)가 이에 연결되는 부분의 제2 전극(44)의 크기(일 예로, 면적 또는 폭)보다 작을 수 있다. 종래의 국부적 구조의 제2 도전형 영역은 관통홀을 채우면서 형성된 제2 전극 내의 도펀트 물질을 확산하여 형성하거나 관통홀를 통하여 제2 도전형 도펀트를 확산하여 형성되므로, 도펀트의 확산에 의하여 크기가 제2 전극 또는 관통홀보다 크다. 반면, 본 실시예에서는 제2 전극(44)의 폭과 같거나 이보다 작은 제2 관통홀(34a)보다 작은 제1 관통홀(32a)을 이용하여 제2 도전형 영역(30)을 형성한다. 이에 따라 제2 도전형 영역(30)의 크기가 이에 연결되는 부분에서 제2 전극(44)의 크기 또는 이에 대응하는 제2 관통홀(34a)의 크기보다 작을 수 있다. 좀더 구체적으로는, 핑거 전극(44a)에 연결되는 제2 도전형 영역(30)의 부분에서는 제2 도전형 영역(30)의 크기가 핑거 전극(44a) 또는 제2 관통홀(34a)의 제1 관통부(341)의 폭 또는 면적보다 작을 수 있다. 그리고, 버스바 전극(44b)에 연결되는 제2 도전형 영역(30)의 부분에서는 제2 도전형 영역(30)의 폭 또는 면적이 버스바 전극(44b) 또는 이에 대응하는 제2 관통홀(34a)의 제2 관통부(342)의 폭 또는 면적보다 작을 수 있다.Accordingly, the size (eg, area or width) of the second conductivity type region 30 may be smaller than the size (eg, area or width) of the second electrode 44 at a portion connected thereto. The second conductivity type region of the conventional local structure is formed by diffusing a dopant material in the second electrode formed while filling the through hole or by diffusing the second conductivity type dopant through the through hole. 2 It is larger than the electrode or through hole. On the other hand, in the present embodiment, the second conductivity type region 30 is formed by using the first through hole 32a smaller than the second through hole 34a equal to or smaller than the width of the second electrode 44. Accordingly, the size of the second conductivity type region 30 may be smaller than the size of the second electrode 44 or the size of the second through hole 34a corresponding thereto at a portion connected thereto. More specifically, in the portion of the second conductivity type region 30 connected to the finger electrode 44a, the size of the second conductivity type region 30 is the first of the finger electrode 44a or the second through hole 34a. 1 It may be smaller than the width or area of the through part 341. In addition, in the portion of the second conductivity type region 30 connected to the bus bar electrode 44b, the width or area of the second conductivity type region 30 is the busbar electrode 44b or a second through hole corresponding thereto ( It may be smaller than the width or area of the second penetration portion 342 of 34a).

제1 관통홀(32a)은 다양한 평면 형상을 가질 수 있다. 본 실시예에서는, 일 예로, 제1 관통홀(32a)이 서로 이격되는 복수 개의 도트 형상(또는 아일랜드 형상)으로 구성될 수 있다. 도트 형상으로는 원형, 반원형, 라운드진 형태, 다양한 다각형 등의 다양한 형상이 사용될 수 있다. 이와 같이 제1 관통홀(32a)이 도트 형상을 가지게 되면, 제1 관통홀(32a)을 고르게 형성하면서도 제1 관통홀(32a)의 총 면적을 최소화하여 제2 도전형 영역(30)을 고르게 형성하면서도 총 면적을 최소화할 수 있다. 그리고 레이저(도 3e의 참조부호 300, 이하 동일)를 이용하여 제1 관통홀(32a)을 형성할 때 쉽게 제1 관통홀(32a)을 형성할 수 있다. The first through hole 32a may have various planar shapes. In this embodiment, as an example, the first through holes 32a may be formed in a plurality of dot shapes (or island shapes) spaced apart from each other. As the dot shape, various shapes such as a circle, a semicircle, a rounded shape, and various polygons may be used. In this way, when the first through hole 32a has a dot shape, the second through hole 32a is formed evenly while minimizing the total area of the first through hole 32a to evenly form the second conductive type region 30. While forming, the total area can be minimized. In addition, when forming the first through hole 32a using a laser (reference numeral 300 in FIG. 3E, hereinafter the same), the first through hole 32a can be easily formed.

일 예로, 제1 관통홀(32a)의 폭(W1)이 10um 내지 150um일 수 있다. 제1 관통홀(32a)의 폭(W1)이 10um 미만이면, 원하는 크기의 제1 관통홀(32a)을 균일하게 형성하기 어려울 수 있다. 제1 관통홀(32a)의 폭(W1)이 150um를 초과하면, 제2 도전형 영역(30)의 면적을 최소화하는 효과가 충분하지 않을 수 있다. 또한, 제1 관통홀(32a)이 10um 내지 150um의 폭(W1)을 가지면 레이저(300)에 의하여 쉽게 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 관통홀(32a)의 폭(W1)은 다양하게 변화될 수 있다. For example, the width W1 of the first through hole 32a may be 10 μm to 150 μm. If the width W1 of the first through hole 32a is less than 10 μm, it may be difficult to uniformly form the first through hole 32a having a desired size. When the width W1 of the first through hole 32a exceeds 150 μm, the effect of minimizing the area of the second conductivity type region 30 may not be sufficient. In addition, if the first through hole 32a has a width W1 of 10 μm to 150 μm, it can be easily formed by the laser 300. However, the present invention is not limited thereto, and the width W1 of the first through hole 32a may be variously changed.

일 예로, 제2 관통홀(34a)의 폭(W2)은 제1 관통홀(32a)의 폭(W1)보다 크면서 30um 내지 2000um의 값을 가질 수 있다. 좀더 구체적으로, 제2 관통홀(34a)에서 핑거 전극(44a)에 대응하는 제1 관통부(341)의 폭(W21)은 30um 내지 200um이고, 버스바 전극(44b)에 대응하는 제2 관통부(342)의 폭(W22)는 150um 내지 2000um일 수 있다. 이는 핑거 전극(44a) 및 버스바 전극(44b)의 폭에 의하여 결정되는 것으로서, 이러한 범위 내에서 캐리어를 효과적으로 수집할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 핑거 전극(44a) 폭 및 이에 대응하는 제1 관통부(341)의 폭, 버스바 전극(44b) 및 이에 대응하는 제2 관통부(341)의 폭이 다양한 값을 가질 수 있다. For example, the width W2 of the second through hole 34a may be greater than the width W1 of the first through hole 32a and may have a value of 30 μm to 2000 μm. More specifically, the width W21 of the first through portion 341 corresponding to the finger electrode 44a in the second through hole 34a is 30 μm to 200 μm, and the second penetration corresponding to the bus bar electrode 44b The width W22 of the portion 342 may be 150um to 2000um. This is determined by the width of the finger electrode 44a and the busbar electrode 44b, and carriers can be effectively collected within this range. However, the present invention is not limited thereto, and the width of the finger electrode 44a, the width of the first through part 341 corresponding thereto, and the width of the busbar electrode 44b and the second through part 341 corresponding thereto are various. Can have a value.

이때, 일 예로, 제2 관통홀(34a)의 면적 : 이에 대응하는 복수 개의 제1 관통홀(32a)의 총 면적 비율(또는 제2 관통홀(34a)의 면적 : 이에 대응하는 복수 개의 제2 도전형 영역(30)의 총 면적 비율)이 1:0.15 내지 1:0.85일 수 있다. 즉, 상술한 비율은 일정 부분에서 제2 관통홀(34a)의 면적 : 이 면적 내에 포함된 모든 제1 관통홀(32a)(또는 제2 도전형 영역(30))의 면적을 더한 값의 비율을 의미한다. 상술한 비율이 1:0.15 미만이면, 제2 전극(44)에 의하여 수집할 수 있는 캐리어의 양이 적어 태양 전지(100)의 효율을 낮출 수 있다. 상술한 비율이 1:0.85를 초과하면, 제2 관통홀(34a)에 의하여 제2 도전형 영역(30)을 줄이는 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상술한 비율이 다양한 값을 가질 수 있다. At this time, as an example, the area of the second through-hole 34a: the ratio of the total area of the plurality of first through-holes 32a corresponding thereto (or the area of the second through-hole 34a: the plurality of second through-holes 34a corresponding thereto) The total area ratio of the conductive region 30) may be 1:0.15 to 1:0.85. That is, the above-described ratio is the area of the second through-hole 34a in a certain portion: the ratio of the sum of the areas of all the first through-holes 32a (or the second conductivity type region 30) included in this area. Means. If the above-described ratio is less than 1:0.15, the amount of carriers that can be collected by the second electrode 44 is small, so that the efficiency of the solar cell 100 may be lowered. If the above-described ratio exceeds 1:0.85, the effect of reducing the second conductivity type region 30 by the second through hole 34a may not be sufficient. However, the present invention is not limited thereto, and the above-described ratio may have various values.

본 실시예에서는 핑거 전극(44a)에 대응하는 제1 관통부(321) 및 버스바 전극(44b)에 대응하는 제2 관통부(322)가 서로 동일한 도트 형상을 가지면서 서로 균일한 폭 및 밀도를 가지는 예시하였다. 이에 의하여 핑거 전극(44a)과 버스바 전극(44b)에서 균일하게 캐리어를 모을 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 이에 대해서는 추후에 도 4 내지 도 8을 참조하여 상세하게 설명한다. In the present embodiment, the first through portions 321 corresponding to the finger electrodes 44a and the second through portions 322 corresponding to the busbar electrodes 44b have the same dot shape and uniform width and density. Has been illustrated. Accordingly, carriers can be uniformly collected in the finger electrode 44a and the busbar electrode 44b. However, the present invention is not limited thereto, and various modifications are possible. This will be described in detail later with reference to FIGS. 4 to 8.

상술한 바와 같이 본 실시예에서는 제2 관통홀(34a)에 의하여 제2 전극(44)의 크기를 충분하게 확보하면서도 제1 관통홀(32a)에 의하여 제2 도전형 영역(30)의 크기를 줄이면서 제2 도전형 영역(30)과 제2 전극(44)과의 접촉 면적을 최소화할 수 있다. 이를 좀더 상세하게 설명한다. As described above, in the present embodiment, while sufficiently securing the size of the second electrode 44 by the second through hole 34a, the size of the second conductivity type region 30 is reduced by the first through hole 32a. While reducing, the contact area between the second conductivity type region 30 and the second electrode 44 may be minimized. This will be described in more detail.

본 실시예와 같은 태양 전지(100)에서 제1 도전형 영역(20)은 pn 접합을 형성하여 광전 변환에 직접 관여하는 영역이므로 충분한 면적을 가지는 것이 좋지만, 앞서 설명한 바와 같이 제2 도전형 영역(30)의 면적을 줄이면 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다. 한편, 제2 전극(44) 형성 시 제2 전극(44)을 구성하는 금속이 제2 도전형 영역(30)으로 침투하면 직접적인 금속 접합에 의하여 전자-정공의 재결합을 증가시키는데, 이러한 재결합은 제2 도전형 영역(30) 자체에 의한 재결합보다 더 높은 확률로 일어난다. 이러한 재결합을 줄이기 위해서는 제2 도전형 영역(30)과 제2 전극(44)의 접촉 면적을 줄여야 한다. 그러나 접촉 면적을 줄이기 위하여 제2 전극(44) 자체의 면적을 줄이면 저항이 증가하여 태양 전지(100)의 특성이 오히려 저하될 수 있다. In the solar cell 100 as in this embodiment, since the first conductivity type region 20 is a region directly involved in photoelectric conversion by forming a pn junction, it is good to have a sufficient area, but as described above, the second conductivity type region ( If the area of 30) is reduced, the charging density can be improved and the efficiency of the solar cell 100 can be improved. On the other hand, when the metal constituting the second electrode 44 penetrates into the second conductivity type region 30 when the second electrode 44 is formed, electron-hole recombination is increased by direct metal bonding. It occurs with a higher probability than recombination by the two-conductivity region 30 itself. In order to reduce such recombination, the contact area between the second conductivity type region 30 and the second electrode 44 should be reduced. However, if the area of the second electrode 44 itself is reduced in order to reduce the contact area, the resistance increases, and the characteristics of the solar cell 100 may be rather deteriorated.

이를 고려하여 본 실시예에서 제2 전극(44)은 상대적으로 넓은 크기를 가지는 제2 관통홀(34a)에 대응하도록 형성되고, 제2 도전형 영역(30)은 상대적으로 작은 크기를 가지는 제1 관통홀(32a)에 대응하도록 형성된다. 그러면, 제2 전극(44)은 충분한 크기를 가져 저항이 상승하는 것을 방지할 수 있다. 제2 도전형 영역(30)은 상대적으로 작은 크기를 가져, 제2 도전형 영역(30) 자체에 의한 재결합을 방지할 수 있다. 그리고 제2 도전형 영역(30)과 제2 전극(44)과의 접촉 면적을 줄여 제2 전극(44)의 금속 침투에 의한 재결합을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 우수하게 유지하면서 개방 전압을 향상하여, 태양 전지(100)의 효율을 향상할 수 있다. In consideration of this, in this embodiment, the second electrode 44 is formed to correspond to the second through hole 34a having a relatively wide size, and the second conductivity type region 30 is a first electrode having a relatively small size. It is formed to correspond to the through hole (32a). Then, since the second electrode 44 has a sufficient size, it is possible to prevent an increase in resistance. The second conductivity type region 30 has a relatively small size, and thus recombination by the second conductivity type region 30 itself can be prevented. In addition, by reducing the contact area between the second conductivity type region 30 and the second electrode 44, recombination due to metal penetration of the second electrode 44 may be minimized. Accordingly, it is possible to improve the open circuit voltage while maintaining excellent charging density of the solar cell 100, thereby improving the efficiency of the solar cell 100.

이때, 제2 관통홀(34a) 하나에 대하여 제1 관통홀(32a)이 복수 개 위치할 수 있다. 예를 들어, 하나의 핑거 전극(44a)에 대응하는 하나의 제2 관통홀(34a)에 대하여 이에 연결되는 제1 관통홀(32a)이 복수 개일 수 있다. 또는/및, 하나의 버스바 전극(44b)에 대응하는 하나의 제2 관통홀(34a)에 대하여 이에 연결되는 제1 관통홀(32a)이 복수 개일 수 있다. 그러면, 제2 전극(44)이 복수 개의 제2 관통홀(34a)을 통하여 고르게 제2 도전형 영역(30)에 연결될 수 있어 전류가 집중되는 등에 의하여 발생되는 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 관통홀(34a) 하나에 제1 관통홀(32a) 하나가 대응할 수도 있다. In this case, a plurality of first through holes 32a may be positioned with respect to one of the second through holes 34a. For example, there may be a plurality of first through holes 32a connected to one second through hole 34a corresponding to one finger electrode 44a. Alternatively, there may be a plurality of first through holes 32a connected to one second through hole 34a corresponding to one bus bar electrode 44b. Then, the second electrode 44 can be evenly connected to the second conductivity type region 30 through the plurality of second through holes 34a, thereby preventing a problem caused by concentration of current or the like. However, the present invention is not limited thereto, and one first through hole 32a may correspond to one second through hole 34a.

앞서 설명한 바와 같이, 제2 도전형 영역(30)은 제1 관통홀(32a)에 각기 대응할 수 있는바, 제2 관통홀(34a) 하나(또는 제2 전극(44) 하나)에 대응하여 제2 도전형 영역(30)이 복수 개 위치할 수 있다. 예를 들어, 하나의 핑거 전극(44a)에 대응하는 하나의 제2 관통홀(34a)에 의하여 핑거 전극(44a)에 연결되는 제2 도전형 영역(30)이 복수 개일 수 있다. 또는/및, 하나의 버스바 전극(44b)에 대응하는 하나의 제2 관통홀(34a)에 의하여 버스바 전극(44b)에 연결되는 제2 도전형 영역(30)이 복수 개 일 수 있다. 그러면, 제2 도전형 영역(30)의 면적을 최소화하면서도 제2 전극(44)과 제2 도전형 영역(30)이 연결되는 부분에 제2 도전형 영역(30)이 고르게 위치할 수 있다. 이에 의하여 제2 도전형 영역(30)의 면적을 최소화하면서도 제2 도전형 영역(30)에 의한 재결합 방지 효과를 최대화할 수 있다. As described above, the second conductivity-type regions 30 may respectively correspond to the first through-holes 32a, and thus, the second through-holes 34a (or one of the second electrodes 44). A plurality of 2-conductivity-type regions 30 may be located. For example, there may be a plurality of second conductivity type regions 30 connected to the finger electrode 44a by one second through hole 34a corresponding to one finger electrode 44a. Alternatively, there may be a plurality of second conductivity type regions 30 connected to the busbar electrode 44b by one second through hole 34a corresponding to one busbar electrode 44b. Then, while minimizing the area of the second conductivity type region 30, the second conductivity type region 30 may be evenly positioned at a portion where the second electrode 44 and the second conductivity type region 30 are connected. Accordingly, while minimizing the area of the second conductivity-type region 30, an effect of preventing recombination by the second conductivity-type region 30 can be maximized.

그러나 본 발명이 이에 한정되는 것은 아니며, 하나의 제2 관통홀(34a)에 대응하는 복수 개의 제1 관통홀(32a)에 인접 형성되는 제2 도전형 영역(30)이 서로 연결될 수도 있다. 그러면, 하나의 제2 관통홀(34a)에 대응하는 복수 개의 제1 관통홀(32a)이 복수 개여도 제2 도전형 영역(30)은 하나만 형성될 수도 있다. 이러한 구조는 제2 도전형 영역(30)의 면적을 좀더 크게 확보하고자 할 경우에 적용될 수도 있고, 공정 오차 등에 의하여 제2 도전형 영역(30)에 포함되는 제2 도전형 도펀트가 확산되어 이웃한 제2 도전형 영역(30)이 서로 연결되어 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the second conductivity type regions 30 formed adjacent to the plurality of first through holes 32a corresponding to one second through hole 34a may be connected to each other. Then, even if there are a plurality of first through holes 32a corresponding to one second through hole 34a, only one second conductivity type region 30 may be formed. Such a structure may be applied when a larger area of the second conductivity type region 30 is to be secured, and the second conductivity type dopant included in the second conductivity type region 30 is diffused due to a process error. The second conductivity type regions 30 may be formed by being connected to each other. Other variations are possible.

본 실시예에서 제1 패시베이션막(32)은 제2 전극(44)을 형성하는 공정 또는 제2 관통홀(34a)을 형성하는 공정에서 제거되지 않고 유지될 수 있는 물질로 구성될 수 있고, 제2 패시베이션막(34)은 제2 전극(44)을 형성하는 공정 또는 제2 관통홀(34a)을 형성하는 공정에서 제거될 수 있는 물질로 구성될 수 있다. In this embodiment, the first passivation layer 32 may be made of a material that can be maintained without being removed in the process of forming the second electrode 44 or the process of forming the second through hole 34a. 2 The passivation layer 34 may be formed of a material that can be removed in a process of forming the second electrode 44 or a process of forming the second through hole 34a.

예를 들어, 제2 전극(44)을 파이어 스루가 일어나는 페이스트를 이용하여 형성할 경우에, 제2 패시베이션막(34)은 파이어 스루가 일어나는 물질로 구성되고 제1 패시베이션막(32)은 파이어 스루가 일어나지 않는 물질로 구성될 수 있다. 그러면, 제2 전극(44)의 형성 시에 제2 패시베이션막(34)에는 페이스트에 대응하는 형상으로 제2 관통홀(34a)이 형성되고, 제1 패시베이션막(32)에는 제2 관통홀(34a)이 형성되지 않는다. For example, when the second electrode 44 is formed using a fire-through paste, the second passivation film 34 is made of a fire-through material, and the first passivation film 32 is fire-through. It may be composed of a material that does not occur. Then, when the second electrode 44 is formed, a second through hole 34a is formed in the second passivation layer 34 in a shape corresponding to the paste, and the second through hole 34a is formed in the first passivation layer 32. 34a) is not formed.

이 경우에, 일 예로, 제1 패시베이션막(32)은 탄화 규소를 포함하는 탄화 규소막일 수 있다. 탄화 규소는 파이어스루가 일어나지 않아 제1 패시베이션막(32)에 제2 관통홀(34a)이 형성되는 것을 방지할 수 있다. 또한, 탄화 규소는 도펀트의 도핑이 잘 일어나지 않으므로, 제1 패시베이션막(32)을 마스크로 하여 제2 도전형 도펀트를 도핑하는 것에 의하여 제1 관통홀(32a)에 대응하는 영역에 제2 도전형 영역(30)을 형성할 수 있다. 따라서 별도의 마스크를 사용하지 않아도 되므로 국부적 구조를 가지는 제2 도전형 영역(30)을 쉽게 형성할 수 있다. In this case, as an example, the first passivation layer 32 may be a silicon carbide layer including silicon carbide. Silicon carbide does not cause fire-through, so that the formation of the second through-hole 34a in the first passivation layer 32 may be prevented. In addition, since dopant dopant is not easily doped with silicon carbide, the second conductivity type is applied to the region corresponding to the first through hole 32a by doping the second conductivity type dopant using the first passivation layer 32 as a mask. The region 30 may be formed. Therefore, since it is not necessary to use a separate mask, the second conductivity type region 30 having a local structure can be easily formed.

그리고 제2 페시베이션막(34)은 제1 패시베이션막(32)과 다른 절연 물질을 포함할 수 있다. 일 예로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 페시베이션막(34)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 이러한 물질을 포함하는 제2 패시베이션막(34)은 파이어스루에 의하여 쉽게 제2 관통홀(34a)이 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 페시베이션막(34)이 다양한 물질을 포함할 수 있음은 물론이다. In addition, the second passivation layer 34 may include an insulating material different from the first passivation layer 32. As an example, the second passivation film 32 is any one single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 Alternatively, it may have a multilayer structure in which two or more films are combined. As an example, the second passivation layer 34 may include a silicon oxide layer or a silicon nitride layer having a fixed positive charge when the second conductivity type region 30 has an n-type, and the second conductivity type region ( When 30) has a p-type, it may include an aluminum oxide film having a fixed negative charge. In the second passivation layer 34 including such a material, the second through hole 34a may be easily formed by fire-through. However, the present invention is not limited thereto, and it goes without saying that the second passivation layer 34 may include various materials.

다른 예로, 제2 관통홀(34a)을 식각 등에 의하여 형성한 다음 제2 관통홀(34a) 내에 제2 전극(44)을 형성하는 경우에는, 제2 관통홀(34a)을 식각하기 위한 식각 용액에 제2 패시베이션막(34)은 식각되는 물질로 구성되고 제1 패시베이션막(32)은 식각되지 않는 물질로 구성될 수 있다. 그러면, 제2 관통홀(34a) 형성 시에 제2 패시베이션막(34)에만 제2 관통홀(34a)이 형성되고 제1 패시베이션막(32)에는 제2 관통홀(34a)이 형성되지 않는다. 이와 같이 제1 패시베이션막(32)과 제2 패시베이션막(34)으로 식각 용액에 대한 식각비가 다른 물질을 포함하여 제1 및 제2 관통홀(32a, 34a)을 형성할 수 있다. 이 경우에 제1 및 제2 패시베이션막(32, 34)으로는 다양한 식각 용액에 대하여 식각비가 서로 다른 물질을 사용할 수 있다. As another example, in the case of forming the second through hole 34a by etching or the like and then forming the second electrode 44 in the second through hole 34a, an etching solution for etching the second through hole 34a The second passivation layer 34 may be formed of a material to be etched, and the first passivation layer 32 may be formed of a material that is not etched. Then, when the second through hole 34a is formed, the second through hole 34a is formed only in the second passivation layer 34 and the second through hole 34a is not formed in the first passivation layer 32. In this way, the first and second through holes 32a and 34a may be formed by using a material having a different etching ratio for the etching solution as the first passivation layer 32 and the second passivation layer 34. In this case, materials having different etching ratios for various etching solutions may be used as the first and second passivation layers 32 and 34.

이와 같이 제1 및 제2 패시베이션막(32, 34)의 물질, 그리고 제1 및 제2 관통홀(32a, 34a)의 제조 방법으로는 다양한 물질 또는 방법이 적용될 수 있다. 구체적인 제1 및 제2 관통홀(32a, 34a)의 제조 방법의 일 예는 추후에 도 3a 내지 도 3i를 참조하여 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다. As described above, various materials or methods may be applied as materials of the first and second passivation layers 32 and 34 and a method of manufacturing the first and second through holes 32a and 34a. An example of a specific method of manufacturing the first and second through holes 32a and 34a will be described in more detail later in the method of manufacturing the solar cell 100 with reference to FIGS. 3A to 3I.

일 예로, 본 실시예에서 제1 패시베이션막(32)의 두께는 제2 패시베이션막(34)의 두께와 같거나 그보다 클 수 있다. 이는 파이어스루에 의하여 제2 관통홀(34a)이 쉽게 형성되도록 하고 제2 관통홀(34a)의 형성 시 공정 오차 등에 제1 패시베이션막(32)의 일부가 식각되는 경우를 대비한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(32)의 두께가 제2 패시베이션막(34)의 두께보다 작은 것도 가능하다. For example, in this embodiment, the thickness of the first passivation layer 32 may be equal to or greater than the thickness of the second passivation layer 34. This is in preparation for a case in which the second through hole 34a is easily formed by fire-through and a part of the first passivation layer 32 is etched due to a process error or the like when the second through hole 34a is formed. However, the present invention is not limited thereto, and the thickness of the first passivation layer 32 may be smaller than the thickness of the second passivation layer 34.

또는, 제1 패시베이션막(32)의 두께가 50um 내지 300um이고, 제2 패시베이션막(34)의 두께가 10um 내지 300um일 수 있다. 제1 패시베이션막(32)의 두께가 50um 미만이면 제1 패시베이션막(32)에 의한 효과가 충분하지 않을 수 있고, 300um를 초과하면 제조를 위한 공정 시간이 길어질 수 있다. 제2 패시베이션막(34)의 두께가 10um 미만이면 제2 패시베이션막(34)에 의한 효과가 충분하지 않을 수 있고, 300um를 초과하면 제조를 위한 공정 시간이 길어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 패시베이션막(32, 34)의 두께를 다양하게 변화될 수 있다. Alternatively, the thickness of the first passivation layer 32 may be 50 μm to 300 μm, and the thickness of the second passivation layer 34 may be 10 μm to 300 μm. When the thickness of the first passivation layer 32 is less than 50 μm, the effect of the first passivation layer 32 may not be sufficient, and when it exceeds 300 μm, the manufacturing process time may be lengthened. When the thickness of the second passivation layer 34 is less than 10 μm, the effect of the second passivation layer 34 may not be sufficient, and when it exceeds 300 μm, the manufacturing process time may be lengthened. However, the present invention is not limited thereto, and the thicknesses of the first and second passivation layers 32 and 34 may be variously changed.

도면 및 상술한 설명에서는 후면 전계 영역인 제2 도전형 영역(30)이 국부적 구조를 가지는 경우를 예시로 하여 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(30)이, 상대적으로 낮은 저항, 높은 도핑 농도 및 큰 도핑 깊이를 가지는 고농도 도핑부와, 상대적으로 높은 저항, 낮은 도핑 농도 및 작은 도핑 깊이를 가지는 저농도 도핑부를 포함하는 선택적 구조에도 적용될 수 있다. 이 경우에는 제2 도전형 영역(30)의 고농도 도핑부에 상술한 제2 도전형 영역(30)의 설명이 적용될 수 있다. 또한, 에미터 영역인 제1 도전형 영역(20)이 선택적 구조를 가지고, 제1 도전형 영역(20) 위에 제1 및 제2 패시베이션막(32, 34)이 형성되는 경우에도 적용될 수 있다. 이 경우에는, 상술한 제2 도전형 영역(30)의 설명이 제1 도전형 영역(20)의 고농도 도핑부에 적용될 수도 있다. 이와 같이 다양한 변형이 가능하다. In the drawings and the above description, a case where the second conductivity type region 30, which is a rear electric field region, has a local structure has been described as an example. However, the present invention is not limited thereto. Accordingly, the second conductivity type region 30 includes a high concentration doped portion having a relatively low resistance, a high doping concentration, and a large doping depth, and a low concentration doped portion having a relatively high resistance, a low doping concentration, and a small doping depth. It can also be applied to optional structures. In this case, the description of the second conductivity type region 30 described above may be applied to the high concentration doped portion of the second conductivity type region 30. In addition, the first conductivity type region 20 as an emitter region has an optional structure, and may be applied to the case where the first and second passivation layers 32 and 34 are formed on the first conductivity type region 20. In this case, the description of the second conductivity type region 30 described above may be applied to the high concentration doped portion of the first conductivity type region 20. Various modifications are possible in this way.

상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3i를 참조하여 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.A method of manufacturing the solar cell 100 having the above-described structure will be described in detail with reference to FIGS. 3A to 3I. Hereinafter, detailed descriptions of the contents described in the above-described parts are omitted, and only different parts will be described in detail.

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 3A to 3I are cross-sectional views illustrating a method of manufacturing a solar cell according to an exemplary embodiment of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. First, as shown in FIG. 3A, a semiconductor substrate 110 including a base region 10 having a second conductivity type dopant is prepared.

이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. At this time, at least one of the front and rear surfaces of the semiconductor substrate 110 may be textured to have irregularities. Wet or dry texturing may be used as the texturing of the surface of the semiconductor substrate 110. Wet texturing may be performed by immersing the semiconductor substrate 110 in a texturing solution, and has an advantage of short processing time. Dry texturing is to cut the surface of the semiconductor substrate 110 using a diamond grill or a laser, etc., and while the unevenness can be uniformly formed, the process time is long and damage may occur to the semiconductor substrate 110. In addition, the semiconductor substrate 110 may be textured by reactive ion etching (RIE). As described above, in the present invention, the semiconductor substrate 110 may be textured in various ways.

도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링되어 전면 및 후면을 통하여 입사되는 광의 반사를 최소화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. In the drawing, both the front and rear surfaces of the semiconductor substrate 110 are textured to minimize reflection of light incident through the front and rear surfaces. However, the present invention is not limited thereto, and various modifications are possible.

이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)에 또는 반도체 기판(110) 위에 제1 도전형 영역(20)을 형성한다. 이때, 제1 도전형 영역(20)은 이온 주입(ion implantation)법, 열 확산법, 레이저 도핑법 등 다양한 방법에 의하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 도펀트를 가지는 도펀트층을 형성하는 것에 의하여 제1 도전형 영역(20)을 형성할 수도 있다.Subsequently, as shown in FIG. 3B, a first conductivity type region 20 is formed on the semiconductor substrate 110 or on the semiconductor substrate 110. In this case, the first conductivity type region 20 may be formed by various methods such as an ion implantation method, a thermal diffusion method, and a laser doping method. As another example, the first conductivity type region 20 may be formed by forming a dopant layer having a dopant on the semiconductor substrate 110.

본 실시예에서는 제1 도전형 영역(20)을 미리 형성하고 추후에 제2 도전형 영역(30)을 형성하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제2 도전형 영역(30)을 형성한 다음 제1 도전형 영역(20)을 형성하는 등과 같은 다양한 변형이 가능하다. In the present embodiment, the first conductivity type region 20 is formed in advance and the second conductivity type region 30 is formed later, but the present invention is not limited thereto. Various modifications such as forming the first conductivity type region 20 after forming the second conductivity type region 30 are possible.

이어서, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면 위에 또는 제1 도전형 영역(20) 위에 절연막인 전면 패시베이션막(22) 및 반사 방지막(24)을 형성한다. 전면 패시베이션막(22) 및 반사 방지막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. Subsequently, as shown in FIG. 3C, a front passivation film 22 and an antireflection film 24 as insulating films are formed on the front surface of the semiconductor substrate 110 or on the first conductivity type region 20. The front passivation layer 22 and the antireflection layer 24 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 3d 및 도 3e에 도시한 바와 같이, 반도체 기판(110)의 후면 위에 제1 관통홀(32a)을 가지는 제1 패시베이션막(32)을 형성한다. Subsequently, as shown in FIGS. 3D and 3E, a first passivation layer 32 having a first through hole 32a is formed on the rear surface of the semiconductor substrate 110.

이때, 먼저, 도 3d에 도시한 바와 같이, 반도체 기판(110)의 후면 위에 전체적으로 제1 패시베이션막(32)을 형성한다. 제1 패시베이션막(32)은 탄화 규소막으로 이루어질 수 있으며, 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 제1 패시베이션막(32)은 실란(SiH4) 가스와 메탄(CH4) 가스를 이용한 화학 기상 증착 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. At this time, first, as shown in FIG. 3D, a first passivation layer 32 is formed entirely on the rear surface of the semiconductor substrate 110. The first passivation layer 32 may be formed of a silicon carbide layer, and may be formed by various methods. For example, the first passivation layer 32 may be formed by chemical vapor deposition using silane (SiH 4 ) gas and methane (CH 4) gas. However, the present invention is not limited thereto.

이어서, 도 3e에 도시한 바와 같이, 제1 패시베이션막(32)에 제1 관통홀(32a)을 형성한다. 제1 관통홀(32a)을 형성하기 위하여 제1 패시베이션 막(32)을 선택적으로 가열하기 위한 다양한 방법이 사용될 수 있는데, 일례로 레이저(300)를 사용할 수 있다. 즉, 레이저 어블레이션에 의하여 제1 관통홀(32a)을 형성할 수 있다. 본 실시예에서는 레이저(300)로는 다양한 레이저를 사용할 수 있다. 일례로 Nd-YVO4를 사용할 수 있다. Subsequently, as shown in FIG. 3E, a first through hole 32a is formed in the first passivation layer 32. Various methods for selectively heating the first passivation layer 32 may be used to form the first through hole 32a, and for example, the laser 300 may be used. That is, the first through hole 32a may be formed by laser ablation. In this embodiment, various lasers may be used as the laser 300. For example, Nd-YVO 4 can be used.

이와 같이 레이저(300)를 이용하여 제1 관통홀(32a)을 형성하면 상대적으로 작은 크기(일 예로, 작은 폭)을 가지는 제1 관통홀(32a)을 짧은 시간 내에 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 식각 등의 방법에 의하여 제1 관통홀(32a)을 형성할 수도 있다. When the first through hole 32a is formed using the laser 300 as described above, the first through hole 32a having a relatively small size (for example, a small width) can be easily formed within a short time. However, the present invention is not limited thereto, and the first through hole 32a may be formed by a method such as etching.

이때, 제1 관통홀(32a)은 하나의 제2 전극(도 1의 참조부호 44, 이하 동일)에 대응하여 복수 개가 대응되도록 형성될 수 있다. In this case, a plurality of first through holes 32a may be formed to correspond to one second electrode (reference numeral 44 in FIG. 1, hereinafter the same).

본 실시예에서는 제1 패시베이션막(32)을 형성한 후에 제1 관통홀(32a)을 형성하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 마스크 등을 이용하여 제1 관통홀(32a)을 가지는 상태로 제1 패시베이션막(32)을 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다. In the present embodiment, it is illustrated that the first through hole 32a is formed after the first passivation layer 32 is formed, but the present invention is not limited thereto. It is also possible to form the first passivation layer 32 with the first through hole 32a using a mask or the like. Other variations are possible.

이어서, 도 3f에 도시한 바와 같이, 제1 패시베이션막(32)을 마스크로 하여 제1 관통홀(32a)을 통하여 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(30)을 형성한다. 이때, 제2 도전형 영역(30)은 이온 주입법, 열 확산법 등에 의하여 형성될 수 있는데, 특히, 이온 주입법에 의하여 형성될 수 있다. 이에 의하여 제1 관통홀(32a)에 인접한 부분에서만 제2 도전형 영역(30)이 형성되어, 제2 도전형 영역(30)이 국부적 구조를 가진다. Subsequently, as shown in FIG. 3F, a second conductivity type region 30 is formed by doping a second conductivity type dopant through the first through hole 32a using the first passivation layer 32 as a mask. In this case, the second conductivity type region 30 may be formed by an ion implantation method, a thermal diffusion method, or the like, and in particular, it may be formed by an ion implantation method. As a result, the second conductivity type region 30 is formed only at a portion adjacent to the first through hole 32a, so that the second conductivity type region 30 has a local structure.

본 발명이 이에 한정되는 것은 아니며, 다양한 변형이 가능하다. 또한, 제2 도전형 영역(30)을 별도의 공정에서 형성하지 않고 제2 전극(44)을 형성하는 공정에서 확산에 의하여 형성되도록 할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. The present invention is not limited thereto, and various modifications are possible. In addition, the second conductivity type region 30 may not be formed in a separate process, but may be formed by diffusion in the process of forming the second electrode 44. This will be described in more detail later.

이어서, 도 3g에 도시한 바와 같이, 제1 패시베이션막(32)을 덮도록 반도체 기판(110)의 후면에 제2 패시베이션막(34)을 형성한다. 이때, 제2 패시베이션막(34)은 제1 관통홀(32a)을 채우면서 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 제2 패시베이션막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.Subsequently, as shown in FIG. 3G, a second passivation film 34 is formed on the rear surface of the semiconductor substrate 110 so as to cover the first passivation film 32. In this case, the second passivation layer 34 may be entirely formed on the rear surface of the semiconductor substrate 110 while filling the first through hole 32a. The second passivation layer 34 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing, or spray coating.

이어서, 도 3h에 도시한 바와 같이, 절연막인 전면 패시베이션막(22) 및 반사 방지막24), 그리고 제1 및 제2 패시베이션막(32, 34) 위에 전도성 페이스트(420, 440)를 형성한다. Subsequently, as shown in FIG. 3H, conductive pastes 420 and 440 are formed on the front passivation film 22 and the antireflection film 24 which are insulating films, and the first and second passivation films 32 and 34.

좀더 구체적으로, 제1 전극(42)을 형성하기 위한 제1 전도성 페이스트(420)를 전면 패시베이션막(22) 및 반사 방지막(24) 위에, 제2 전극(44)을 형성하기 위한 제2 전도성 페이스트(440)를 제1 및 제2 페시베이션막(32, 34) 위에 도포한다. 전도성 페이스트(420, 440)로는 알려진 다양한 조성의 페이스트가 사용될 수 있고, 전도성 페이스트(420, 440)은 인쇄 등과 다양한 방법에 의하여 도포될 수 있다. More specifically, the first conductive paste 420 for forming the first electrode 42 is placed on the front passivation film 22 and the anti-reflection film 24, and a second conductive paste for forming the second electrode 44 440 is applied on the first and second passivation films 32 and 34. As the conductive pastes 420 and 440, various known compositions may be used, and the conductive pastes 420 and 440 may be applied by various methods such as printing.

이어서, 도 3i에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 즉, 전도성 페이스트(420, 440)를 열처리하여 소성한다. 그러면, 제1 전도성 페이스트(420)가 파이어 스루에 의하여 절연막인 전면 패시베이션막(22) 및 반사 방지막(24)을 관통하면서 제1 개구부(102)를 형성하고, 제1 전도성 페이스트(420)가 제1 개구부(102) 내부를 채운 상태로 소성되어 제1 전극(42)이 제1 도전형 영역(20)에 연결된다. 이와 유사하게, 제2 전도성 페이스트(440)가 파이어 스루에 의하여 제1 및 제2 패시베이션막(32, 34)를 관통하면서 제2 관통홀(34a)을 형성하고, 제2 전도성 페이스트(440)가 제2 관통홀(34a) 및 제1 관통홀(32a)의 내부를 채운 상태로 소성되어 제2 전극(44)이 제2 도전형 영역(30)에 연결된다. Subsequently, as shown in FIG. 3I, first and second electrodes 42 and 44 connected to the first and second conductivity-type regions 20 and 30, respectively, are formed. That is, the conductive pastes 420 and 440 are heat-treated and fired. Then, the first conductive paste 420 penetrates the front passivation film 22 and the antireflection film 24 which are insulating films by fire-through to form the first opening 102, and the first conductive paste 420 is formed. 1 It is fired while filling the inside of the opening 102 so that the first electrode 42 is connected to the first conductivity type region 20. Similarly, while the second conductive paste 440 penetrates the first and second passivation layers 32 and 34 by fire-through, a second through hole 34a is formed, and the second conductive paste 440 is The second through-hole 34a and the first through-hole 32a are sintered to be filled in, so that the second electrode 44 is connected to the second conductivity-type region 30.

이와 같이 본 실시예에서는 레이저에 의하여 형성하여 제1 패시베이션막(32)를 패터닝하여 작은 크기의 제1 관통홀(32a)을 쉽게 형성할 수 있다. 그리고 제1 관통홀(32a)을 통하여 도펀트를 도핑하여 제2 도전형 영역(30)을 형성하므로 제2 도전형 영역(30)의 면적을 최소화할 수 있다. 또한, 제1 패시베이션막(32)을 국부적 구조의 제2 도전형 영역(30)을 형성하기 위한 마스크로 사용하여, 별도의 마스크를 사용하지 않아도 되므로 공정을 단순화할 수 있다. As described above, in this embodiment, the first through-hole 32a having a small size can be easily formed by patterning the first passivation layer 32 by forming by a laser. In addition, since the dopant is doped through the first through hole 32a to form the second conductivity type region 30, the area of the second conductivity type region 30 can be minimized. In addition, since the first passivation layer 32 is used as a mask for forming the second conductivity type region 30 having a local structure, a separate mask is not required, and thus the process can be simplified.

그리고 제1 패시베이션막(32)과 제2 패시베이션막(34)을 서로 다른 물질로 형성하여 제2 전극(44)을 형성하는 공정에서 파이어 스루에 의하여 제2 관통홀(34a)을 형성할 때 제1 패시베이션막(32)에는 제2 관통홀(34a)에 대응하는 부분이 식각되지 않아 제1 관통홀(32a)을 그대로 유지할 수 있다. 이에 의하여 제2 전극(44)은 제2 관통홀(34a)과 같거나 이보다 큰 크기를 가지면서 형성되어 충분한 면적을 가질 수 있고, 제2 전극(44)과 제2 도전형 영역(30)의 접촉 면적은 최소화할 수 있다. 그리고 파이어스루 공정에 의하여 제2 전극(44)을 형성하는 공정을 간단하게 하고 제2 전극(44)의 재료 비용 또한 크게 줄일 수 있다. In the process of forming the second electrode 44 by forming the first passivation layer 32 and the second passivation layer 34 from different materials, the second through hole 34a is formed by fire-through. 1 In the passivation layer 32, the portion corresponding to the second through hole 34a is not etched, so that the first through hole 32a may be maintained as it is. Accordingly, the second electrode 44 may have a size equal to or larger than the second through hole 34a to have a sufficient area, and the second electrode 44 and the second conductivity type region 30 The contact area can be minimized. In addition, the process of forming the second electrode 44 by the fire-through process can be simplified, and the material cost of the second electrode 44 can be greatly reduced.

상술한 실시예는 일 예로 제시한 것에 불과하고 본 발명이 이에 한정되는 것은 아니다. 따라서 공정의 순서는 다양하게 바뀔 수 있다. 또한, 제1 관통홀(32a)을 레이저가 아닌 다른 다양한 방법에 의하여 형성할 수 있고, 제2 관통홀(34b)을 파이어스루가 아닌 다양한 방법에 의하여 형성할 수 있다. The above-described embodiment is only presented as an example, and the present invention is not limited thereto. Therefore, the order of the process can be changed in various ways. In addition, the first through hole 32a may be formed by various methods other than laser, and the second through hole 34b may be formed by various methods other than fire-through.

예를 들어, 도 3e에 도시한 단계에서 제1 관통홀(32a)을 제1 식각 용액으로 식각하여 형성할 수 있다. 그리고 도 3g에 도시한 단계와 도 3h에 도시한 단계 사이에 제2 관통홀(34a)을 형성하는 단계를 더 수행할 수 있다. 일 예로, 제2 관통홀(34a)을 제2 식각 용액으로 식각하여 형성할 수도 있는데, 이때, 제1 패시베이션막(32)이 제2 식각 용액에 의하여 식각되지 않는 물질로 구성되면 제1 패시베이션막(32)의 제1 관통홀(32a)을 그대로 유지하면서 제2 패시베이션막(34)에 원하는 형상의 제2 관통홀(34a)을 형성할 수 있다. 다른 예로, 제2 관통홀(34a)을 형성하는 방법으로, 제2 관통홀(34a)에 대응하는 부분 이외의 부분에 바인더 페이스트 등을 인쇄 또는 증착하고, 제2 패시베이션막(34)에서 바인더 페이스트가 형성되지 않은 부분(즉, 제2 관통홀(34a) 대응하는 부분)을 식각 용액으로 식각하고, 바인더 페이스트를 제거하는 방법을 사용할 수 있다. 이 경우에 제2 전극(44)은 인쇄, 증착, 스퍼터링, 도금 등의 다양한 방법에 의하여 형성될 수 있다. For example, in the step shown in FIG. 3E, the first through hole 32a may be formed by etching with a first etching solution. In addition, the step of forming the second through hole 34a between the step illustrated in FIG. 3G and the step illustrated in FIG. 3H may be further performed. For example, the second through hole 34a may be formed by etching with a second etching solution. In this case, if the first passivation layer 32 is made of a material that is not etched by the second etching solution, the first passivation layer A second through hole 34a having a desired shape may be formed in the second passivation layer 34 while maintaining the first through hole 32a of 32 as it is. As another example, as a method of forming the second through hole 34a, a binder paste or the like is printed or deposited on a portion other than the portion corresponding to the second through hole 34a, and a binder paste is applied in the second passivation layer 34. A method of etching a portion in which is not formed (ie, a portion corresponding to the second through hole 34a) with an etching solution and removing the binder paste may be used. In this case, the second electrode 44 may be formed by various methods such as printing, vapor deposition, sputtering, and plating.

그리고 상술한 설명에서는 별도의 도핑 단계에서 제1 관통홀(32a)을 통하여 도펀트를 도핑하여 제2 도전형 영역(30)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 전극(44)이 제2 도전형 영역(30)을 형성할 수 있는 도펀트를 포함하는 금속 물질인 경우에는 제2 전극(44)의 소성 시에 제2 전극(44)의 물질이 확산되어 제2 도전형 영역(30)을 형성할 수도 있다. 예를 들어, 베이스 영역(10)이 p형을 가지는 경우에는 제1 및 제2 관통홀(32a, 34a)을 형성한 후에 제2 전극(44)을 형성하기 위한 제2 전도성 페이스트(440)로 파이어스루가 이루어지지 않는 알루미늄 페이스트를 사용하여 이를 소성하면, 알루미늄이 반도체 기판(110)의 내부로 확산되어 제2 도전형 영역(30)을 형성할 수 있다. 이 경우에도 도펀트가 제1 관통홀(32a)을 통하여 확산되므로 제1 관통홀(32a)에 인접한 부분에만 제2 도전형 영역(30)이 위치할 수 있다. 그 외의 다양한 변형이 가능하다. In addition, in the above description, it has been illustrated that the second conductivity type region 30 is formed by doping with a dopant through the first through hole 32a in a separate doping step. However, the present invention is not limited thereto. That is, when the second electrode 44 is a metal material including a dopant capable of forming the second conductivity type region 30, the material of the second electrode 44 is It may be diffused to form the second conductivity type region 30. For example, when the base region 10 has a p-type, the first and second through holes 32a and 34a are formed, and then the second conductive paste 440 for forming the second electrode 44 is used. When the aluminum paste that does not fire through is used and fired, the aluminum may diffuse into the semiconductor substrate 110 to form the second conductivity type region 30. Even in this case, since the dopant is diffused through the first through hole 32a, the second conductivity type region 30 may be located only in a portion adjacent to the first through hole 32a. Other variations are possible.

또한, 상술한 설명에서는 제1 패시베이션막(32)을 형성한 다음에 제1 관통홀(32a)을 형성하고, 그 이후에 제2 패시베이션막(34)을 형성한 다음 제2 관통홀(34a)을 형성하는 것을 예시하였다. 그러나 제1 패시베이션막(32)을 형성한 다음 제2 패시베이션막(34)을 형성하고, 그 이후에 제2 관통홀(34a) 및 제1 관통홀(32a)을 형성할 수도 있다. 그리고 제2 도전형 영역(30)은 제1 관통홀(32a)을 형성한 후에 형성될 수 있다. 이 경우에는 제2 관통홀(34a)을 먼저 형성한 다음 제2 관통홀(34a)에 의하여 노출된 제1 패시베이션막(32)을 부분적으로 제거하여 제1 관통홀(32a)을 형성할 수 있다.
In addition, in the above description, after the first passivation layer 32 is formed, the first through hole 32a is formed, and thereafter, the second passivation layer 34 is formed, and then the second through hole 34a is formed. It was illustrated to form. However, after the first passivation layer 32 is formed, the second passivation layer 34 may be formed, and thereafter, the second through hole 34a and the first through hole 32a may be formed. In addition, the second conductivity type region 30 may be formed after the first through hole 32a is formed. In this case, the first through hole 32a may be formed by first forming the second through hole 34a and then partially removing the first passivation layer 32 exposed by the second through hole 34a. .

이하, 도 4 내지 도 8를 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.Hereinafter, a solar cell and a manufacturing method thereof according to another embodiment of the present invention will be described in detail with reference to FIGS. 4 to 8. Since the above description may be applied to the same or extremely similar portions as the above description, detailed description will be omitted and only different portions will be described in detail. In addition, a combination of the above-described embodiment or a modified example thereof and the following embodiment or modified examples thereof also falls within the scope of the present invention.

도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다. 4 is a rear plan view of a solar cell according to another exemplary embodiment of the present invention, illustrating a portion corresponding to the upper enlarged circle of FIG. 2.

도 4를 참조하면, 본 실시예에서 제1 관통홀(32a)은, 핑거 전극(44a)에 대응하는 제1 관통부(321)의 밀도(즉, 제2 전극(44)과의 면적 비율)보다 버스바 전극(44b)에 대응하는 제2 관통부(322)의 밀도(즉, 제2 전극(44)과의 면적 비율)가 적다. 도면에서는 제1 관통부(321)와 제2 관통부(322)가 서로 실질적으로 동일한 크기 및 형상을 가지면서 단위 면적당 분포되는 개수가 서로 다른 것을 예시하였다. 좀더 구체적으로는, 단위 면적당 제1 관통부(321)의 총 개수가 단위 면적당 제2 관통부(322)의 총 개수보다 클 수 있다. 이에 의하여 실질적으로 캐리어의 수집에 기여하는 핑거 전극(44a)이 좀더 조밀하게 제2 도전형 영역(30)에 연결되도록 할 수 있다. Referring to FIG. 4, in the present embodiment, the first through hole 32a is the density of the first through part 321 corresponding to the finger electrode 44a (that is, the area ratio with the second electrode 44). The density of the second through portion 322 corresponding to the busbar electrode 44b (that is, the area ratio with the second electrode 44) is smaller than that. In the drawings, it is illustrated that the first through portions 321 and the second through portions 322 have substantially the same size and shape with each other and have different numbers distributed per unit area. More specifically, the total number of first through portions 321 per unit area may be greater than the total number of second through portions 322 per unit area. Accordingly, the finger electrode 44a that substantially contributes to the collection of carriers may be more densely connected to the second conductivity type region 30.

그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 단위 면적당 총 개수를 다르게 하지 않고 크기를 서로 다르게 하여 제1 관통부(321)의 밀도를 제2 관통부(322)의 밀도보다 크게 할 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto. That is, the density of the first through portions 321 may be made larger than the density of the second through portions 322 by not varying the total number per unit area and having different sizes. Other variations are possible.

도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다. FIG. 5 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view illustrating a portion corresponding to the upper enlarged circle of FIG. 2.

도 5를 참조하면, 본 실시예에서 제1 관통홀(32a)은, 핑거 전극(44a)에 대응하는 제1 관통부(321)의 밀도(즉, 제2 전극(44)과의 면적 비율)보다 버스바 전극(44b)에 대응하는 제2 관통부(322)의 밀도(즉, 제2 전극(44)과의 면적 비율)가 크다. 도면에서는 제1 관통부(321)와 제2 관통부(322)가 단위 면적당 분포되는 개수가 서로 동일하면서, 제1 관통부(321)의 크기보다 제2 관통부(322)의 크기가 큰 것을 예시하였다. 버스바 전극(44b)은 핑거 전극(44a)보다 상대적으로 큰 폭을 가지므로 제2 관통부(322)를 상대적으로 크게 하여도 공정 오차 등에 의한 문제가 적을 수 있다. 이를 고려하여 제2 관통부(322)를 상대적으로 크게 한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 관통부(321)의 크기가 제2 관통부(322)의 크기와 같거나 그보다 클 수 있다. 그 외의 다양한 변형이 가능하다. Referring to FIG. 5, in this embodiment, the first through hole 32a is the density of the first through part 321 corresponding to the finger electrode 44a (that is, the area ratio with the second electrode 44). The density of the second penetrating portion 322 corresponding to the busbar electrode 44b (that is, the area ratio with the second electrode 44) is greater than that of the busbar electrode 44b. In the drawing, the number of the first through parts 321 and the second through parts 322 distributed per unit area is the same, and the size of the second through part 322 is larger than the size of the first through part 321. Illustrated. Since the busbar electrode 44b has a relatively larger width than the finger electrode 44a, even if the second through portion 322 is relatively large, problems due to process errors may be reduced. In consideration of this, the second through portion 322 is made relatively large. However, the present invention is not limited thereto, and the size of the first through part 321 may be equal to or larger than the size of the second through part 322. Other variations are possible.

도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다. FIG. 6 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view showing a portion corresponding to the upper enlarged circle of FIG. 2.

도 6을 참조하면, 본 실시예에서는 제2 관통홀(34a)이 핑거 전극(44a)에 평행하게 길게 연장된 형상을 가지고, 제1 관통홀(32a)이 제2 관통홀(34a)이 구비된 부분에서만 구비될 수 있다. 이때, 제2 관통홀(34a)이 버스바 전극(44b)을 가로지르도록 핑거 전극(44a)에 평행하도록 길게 연장되는바, 제2 관통홀(34a)이 버스바 전극(44b)의 일부에만 형성되고 다른 부분에는 형성되지 않는다. 그리고 제1 관통홀(32a)은 핑거 전극(44a)에서는 전체적으로 형성되고, 버스바 전극(44b)에서는 제2 관통홀(34a)에 대응하여 버스바 전극(44b)의 일부에 대응하도록 형성될 수 있다. 6, in this embodiment, the second through hole 34a has a shape extending in parallel to the finger electrode 44a, and the first through hole 32a has a second through hole 34a. It can be provided only in the part that has been used. At this time, the second through hole 34a extends in parallel to the finger electrode 44a so that it crosses the bus bar electrode 44b, and the second through hole 34a is formed only on a part of the bus bar electrode 44b. Formed and not formed in other parts. In addition, the first through hole 32a may be formed as a whole in the finger electrode 44a, and may be formed in the busbar electrode 44b to correspond to a part of the busbar electrode 44b in correspondence with the second through hole 34a. have.

이에 의하여 제조 공정 상에서 제2 관통홀(34a)을 형성하는 공정 등을 단순화하면서, 버스바 전극(44b)에서의 제1 관통홀(32a)의 평균 밀도도 자연스럽게 핑거 전극(44a)에서의 제1 관통홀(32a)의 평균 밀도보다 낮게 조절할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. Accordingly, while simplifying the process of forming the second through-hole 34a in the manufacturing process, the average density of the first through-hole 32a in the busbar electrode 44b is naturally also the first in the finger electrode 44a. It can be adjusted to be lower than the average density of the through hole (32a). However, the present invention is not limited thereto.

상술한 설명에서는 핑거 전극(44a)에 대응하는 제1 관통홀(32a)과 버스바 전극(44b)에 대응하는 제1 관통홀(32a)이 서로 동일한 형상, 크기 등을 가지고 제1 관통홀(32a)이 형성된 부분에서는 서로 균일한 밀도를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 관통홀(32a)의 형상, 크기, 밀도 등은 다양하게 변형될 수 있다. 또한, 상술한 설명 및 도면에서는 제2 관통홀(34a)이 버스바 전극(44b)에 부분적으로 형성되는 것을 도시하였으나, 제2 관통홀(34a)이 핑거 전극(44a) 및 버스바 전극(44b)에 전체적으로 대응하게 형성되고 제1 관통홀(32a)이 버스바 전극(44b)을 가로질러 핑거 전극(44a)과 평행하게 길게 이어지는 부분에 모두 형성되는 것도 가능하다. In the above description, the first through hole 32a corresponding to the finger electrode 44a and the first through hole 32a corresponding to the busbar electrode 44b have the same shape, size, etc. In the portion where 32a) is formed, it is illustrated that they have uniform density. However, the present invention is not limited thereto, and the shape, size, and density of the first through hole 32a may be variously modified. In addition, in the above description and drawings, it is shown that the second through hole 34a is partially formed in the bus bar electrode 44b, but the second through hole 34a is formed by the finger electrode 44a and the bus bar electrode 44b. ), and the first through-hole 32a may be formed in a portion extending in parallel with the finger electrode 44a across the busbar electrode 44b.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다. 7 is a rear plan view of a solar cell according to another embodiment of the present invention, and is a view showing a portion corresponding to the upper enlarged circle of FIG. 2.

도 7을 참조하면, 본 실시예에서는 제2 관통홀(34a)이 핑거 전극(44a)에 평행하게 길게 연장된 형상을 가지고, 제1 관통홀(32a)이 제2 관통홀(34a)이 구비된 부분에서만 구비될 수 있다. 이때, 제2 관통홀(34a)이 버스바 전극(44b)이 형성된 부분에서는 형성되지 않아 버스바 전극(44b)을 사이에 두고 핑거 전극(44a)에 해당하는 부분에서만 평행하도록 길게 연장된다. 제2 관통홀(34a)에 대응하여 제1 관통홀(32a)이 핑거 전극(44a)에만 형성된다. Referring to FIG. 7, in this embodiment, the second through hole 34a has a shape extending in parallel to the finger electrode 44a, and the first through hole 32a has a second through hole 34a. It can be provided only in the part that has been used. At this time, the second through-hole 34a is not formed in the portion where the bus bar electrode 44b is formed, so that the second through-hole 34a extends in parallel to only the portion corresponding to the finger electrode 44a with the busbar electrode 44b interposed therebetween. The first through hole 32a is formed only in the finger electrode 44a corresponding to the second through hole 34a.

이에 의하여 버스바 전극(44b)의 물질, 제조 방법 등을 핑거 전극(44a)과 다르게 하는 등의 다양한 공정 조건을 가지는 경우에도 적용될 수 있다. 상술한 설명 및 도면에서는, 제2 관통홀(34a)이 버스바 전극(44b)에 부분적으로 형성되는 제1 관통부(341)만을 가지는 것으로 도시하였으나, 제2 관통홀(34a)이 핑거 전극(44a) 및 버스바 전극(44b)에 전체적으로 대응하고, 핑거 전극(44a)에 대응하는 부분에만 제1 관통홀(32a)이 형성될 수도 있다. Accordingly, it can be applied to a case in which various process conditions such as different material, manufacturing method, etc. of the busbar electrode 44b from that of the finger electrode 44a are provided. In the above description and drawings, it is shown that the second through hole 34a has only the first through portion 341 partially formed in the bus bar electrode 44b, but the second through hole 34a is a finger electrode ( The first through hole 32a may be formed only in a portion corresponding to the entirety of 44a) and the busbar electrode 44b and corresponding to the finger electrode 44a.

도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 후면 평면도로서, 도 2의 상부 확대원에 대응하는 부분을 도시한 도면이다. FIG. 8 is a rear plan view of a solar cell according to another embodiment of the present invention, illustrating a portion corresponding to the upper enlarged circle of FIG. 2.

도 8을 참조하면, 본 실시예에 따른 제1 관통홀(32a)은 스트라이프 형상을 가질 수 있다. 즉, 제1 관통부(321)가 핑거 전극(44a)의 길이 방향을 따라 길게 이어지는 형상을 가질 수 있고, 제2 관통부(322)가 버스바 전극(44b)의 길이 방향을 따라 길게 이어지는 형상을 가질 수 있다. 이때, 제1 관통부(321)는 하나의 핑거 전극(44a)에 대하여 복수 개 구비될 수 있고, 하나만 구비될 수도 있다. 제2 관통부(322)도 하나의 버스바 전극(44b)에 대하여 복수 개 구비될 수도 있고, 하나만 구비될 수도 있다. Referring to FIG. 8, the first through hole 32a according to the present embodiment may have a stripe shape. That is, the first through part 321 may have a shape extending along the length direction of the finger electrode 44a, and the second through part 322 may have a shape extending along the length direction of the bus bar electrode 44b. Can have. In this case, a plurality of first through portions 321 may be provided for one finger electrode 44a, or only one may be provided. A plurality of second through portions 322 may also be provided for one busbar electrode 44b, or only one may be provided.

이와 같이 제1 관통홀(32a)이 스트라이프 형상을 가지면 제1 관통홀(32a)을 연속적으로 형성할 수 있어, 제1 관통홀(32a) 형성 시의 부담 등을 줄일 수 있고 레이저 이외의 다양한 공정에 의하여 제1 관통홀(32a)을 형성할 수 있다. As described above, if the first through hole 32a has a stripe shape, the first through hole 32a can be continuously formed, reducing the burden of forming the first through hole 32a, and various processes other than laser As a result, the first through hole 32a may be formed.

도면에서는 핑거 전극(44a)에 대응하는 제1 관통부(321) 및 버스바 전극(44b)에 대응하는 제2 관통부(322)는 서로 동일한 폭 및 밀도를 가지는 예시하였다. 이에 의하여 핑거 전극(44a)과 버스바 전극(44b)에서 균일하게 캐리어를 모을 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 따라서, 제1 관통부(321) 및 제2 관통부(322)의 폭, 밀도. 배치 등은 도 4 내지 도 7 및 이에 대한 설명에서 도시 및 설명한 바와 같이 다양하게 변형될 수 있다. In the drawings, the first through portion 321 corresponding to the finger electrode 44a and the second through portion 322 corresponding to the busbar electrode 44b have the same width and density. Accordingly, carriers can be uniformly collected in the finger electrode 44a and the busbar electrode 44b. However, the present invention is not limited thereto, and various modifications are possible. Therefore, the width and density of the first through portion 321 and the second through portion 322. The arrangement and the like may be variously modified as shown and described in FIGS. 4 to 7 and the description thereof.

그리고 도면에서는 스트라이프 형상의 제1 및 제2 관통부(321, 322)가 핑거 전극(44a) 및 버스바 전극(44b) 각각의 길이 방향을 따라 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 스트라이프 형상의 제1 및 제2 관통부(321, 322)가 핑거 전극(44a) 및 버스바 전극(44b) 각각의 길이 방향에 각기 경사지거나 직교하는 방향으로 형성될 수도 있다. Further, in the drawings, it is illustrated that the first and second through portions 321 and 322 of the stripe shape are formed along the length direction of each of the finger electrode 44a and the bus bar electrode 44b, but the present invention is not limited thereto. . Accordingly, the stripe-shaped first and second penetrating portions 321 and 322 may be formed in a direction inclined or orthogonal to the length directions of the finger electrodes 44a and the bus bar electrodes 44b, respectively.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like according to the above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
22: 전면 패시베이션막
24: 반사 방지막
30: 제2 도전형 영역
32: 제1 패시베이션막
32a: 제1 관통홀
321: 제1 관통부
322: 제2 관통부
34: 제2 패시베이션막
34a: 제2 관통홀
341: 제1 관통부
342: 제2 관통부
42: 제1 전극
42a: 핑거 전극
42b: 버스바 전극
44: 제2 전극
44a: 핑거 전극
44b: 버스바 전극
100: solar cell
110: semiconductor substrate
20: first conductivity type region
22: front passivation film
24: anti-reflection film
30: second conductivity type region
32: first passivation film
32a: first through hole
321: first through part
322: second penetrating portion
34: second passivation film
34a: second through hole
341: first through part
342: second penetrating portion
42: first electrode
42a: finger electrode
42b: busbar electrode
44: second electrode
44a: finger electrode
44b: busbar electrode

Claims (20)

반도체 기판;
상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되는 제1 도전형 영역;
상기 제1 도전형 영역과 이격되어 상기 반도체 기판에 형성되는 제2 도전형 영역;
상기 제2 도전형 영역 위에 형성되며 제1 관통홀을 가지는 제1 패시베이션막;
상기 제1 패시베이션막 위에 위치하고 상기 제1 패시베이션막과 다른 물질을 포함하며, 상기 제1 관통홀에 연결되며 상기 제1 관통홀보다 큰 크기의 제2 관통홀을 가지는 제2 패시베이션막;
상기 제1 도전형 영역에 연결되는 제1 전극; 및
상기 제1 관통홀 및 상기 제2 관통홀을 통하여 상기 제2 도전형 영역에 연결되는 제2 전극
을 포함하며,
상기 제2 관통홀 하나에 대하여 상기 제1 관통홀이 복수 개 위치하는 태양 전지.
A semiconductor substrate;
A first conductivity type region formed on or on the semiconductor substrate;
A second conductivity type region spaced apart from the first conductivity type region and formed on the semiconductor substrate;
A first passivation layer formed on the second conductivity type region and having a first through hole;
A second passivation layer disposed on the first passivation layer, including a material different from the first passivation layer, connected to the first through hole, and having a second through hole having a larger size than the first through hole;
A first electrode connected to the first conductivity type region; And
A second electrode connected to the second conductivity type region through the first through hole and the second through hole
Including,
A solar cell in which a plurality of first through holes are positioned with respect to one of the second through holes.
제1항에 있어서,
상기 제1 도전형 영역이 에미터 영역이고,
상기 제2 도전형 영역이 후면 전계 영역이며,
상기 제2 도전형 영역이 상기 제1 관통홀에 인접하는 부분에서 국부적으로 형성되는 태양 전지.
The method of claim 1,
The first conductivity type region is an emitter region,
The second conductivity type region is a rear electric field region,
A solar cell in which the second conductivity type region is formed locally in a portion adjacent to the first through hole.
삭제delete 제1항에 있어서,
상기 제2 관통홀 하나에 대하여 상기 제2 전극이 하나 위치하고,
상기 제2 전극 하나에 대하여 상기 제2 도전형 영역이 복수 개 연결되는 태양 전지.
The method of claim 1,
One second electrode is positioned with respect to one of the second through holes,
A solar cell in which a plurality of the second conductivity type regions are connected to one of the second electrodes.
제1항에 있어서,
상기 제1 패시베이션막이 탄화 규소를 포함하고,
상기 제2 패시베이션막이 상기 제1 패시베이션막과 다른 절연 물질을 포함하는 태양 전지.
The method of claim 1,
The first passivation film contains silicon carbide,
A solar cell in which the second passivation layer includes an insulating material different from the first passivation layer.
제1항에 있어서,
상기 제1 패시베이션막의 두께가 상기 제2 패시베이션막의 두께와 같거나 그보다 큰 태양 전지.
The method of claim 1,
A solar cell in which the thickness of the first passivation layer is equal to or greater than the thickness of the second passivation layer.
제1항에 있어서,
상기 제1 패시베이션막의 두께가 50um 내지 300um인 태양 전지.
The method of claim 1,
A solar cell having a thickness of the first passivation layer of 50um to 300um.
제1항에 있어서,
상기 제2 도전형 영역의 크기가 이에 대응하는 상기 제2 전극 또는 상기 제2 관통홀의 크기보다 작은 태양 전지.
The method of claim 1,
A solar cell in which the size of the second conductivity type region is smaller than the size of the second electrode or the second through hole corresponding thereto.
제1항에 있어서,
상기 제1 관통홀이 서로 이격되는 복수 개의 도트로 구성되는 태양 전지.
The method of claim 1,
A solar cell comprising a plurality of dots spaced apart from each other in the first through hole.
제1항에 있어서,
상기 제1 관통홀의 폭이 10um 내지 150um인 태양 전지.
The method of claim 1,
A solar cell having a width of 10 um to 150 um of the first through hole.
제1항에 있어서,
상기 제2 관통홀의 면적 : 이에 대응하는 상기 제1 관통홀 또는 상기 제2 도전형 영역의 총 면적의 비율이 1:0.15 내지 1:0.85인 태양 전지.
The method of claim 1,
A solar cell in which a ratio of the area of the second through-hole: the total area of the first through-hole or the second conductivity-type region corresponding thereto is 1:0.15 to 1:0.85.
반도체 기판의 일면 위에 제1 관통홀을 가지는 제1 패시베이션막을 형성하는 단계;
상기 제1 패시베이션막 위에 상기 제1 패시베이션막과 다른 물질을 포함하는 제2 패시베이션막을 형성하는 단계;
상기 제2 패시베이션막에 상기 제1 관통홀에 연결되며 상기 제1 관통홀보다 큰 면적을 가지는 제2 관통홀을 형성하는 단계; 및
상기 제1 관통홀 및 상기 제2 관통홀을 통하여, 상기 반도체 기판에 또는 상기 반도체 기판 위에 형성되는 도전형 영역에 연결되는 전극을 형성하는 단계
를 포함하며,
상기 제2 관통홀 하나에 대하여 상기 제1 관통홀이 복수 개 위치하도록 형성하는 태양 전지의 제조 방법.
Forming a first passivation film having a first through hole on one surface of the semiconductor substrate;
Forming a second passivation layer on the first passivation layer and including a material different from that of the first passivation layer;
Forming a second through hole connected to the first through hole in the second passivation layer and having a larger area than the first through hole; And
Forming an electrode connected to the semiconductor substrate or to a conductive region formed on the semiconductor substrate through the first through hole and the second through hole
Including,
A method of manufacturing a solar cell, wherein a plurality of first through holes are formed with respect to one of the second through holes.
제12항에 있어서,
상기 제1 패시베이션막을 형성하는 단계는,
상기 반도체 기판의 일면 위에 전체적으로 상기 제1 패시베이션막을 형성하는 단계; 및
상기 제1 패시베이션막에 레이저를 조사하여 상기 제1 관통홀을 형성하는 단계
를 포함하는 태양 전지의 제조 방법.
The method of claim 12,
The step of forming the first passivation layer,
Forming the first passivation film entirely on one surface of the semiconductor substrate; And
Forming the first through hole by irradiating a laser to the first passivation layer
A method of manufacturing a solar cell comprising a.
제13항에 있어서,
상기 제1 관통홀이 서로 이격되는 복수 개의 도트로 구성되는 태양 전지의 제조 방법.
The method of claim 13,
A method of manufacturing a solar cell in which the first through holes are formed of a plurality of dots spaced apart from each other.
제12항에 있어서,
상기 제2 관통홀을 형성하는 단계와 상기 전극을 형성하는 단계가, 상기 제2 패시베이션막 위에 파이어스루(fire-through)가 일어나는 도전성 페이스트를 위치시키고 열처리하는 것에 의하여 동시에 수행되는 태양 전지의 제조 방법.
The method of claim 12,
A method of manufacturing a solar cell in which the forming of the second through hole and the forming of the electrode are performed simultaneously by placing a conductive paste in which fire-through occurs on the second passivation layer and heat treatment .
제12항에 있어서,
상기 제1 패시베이션막이 탄화 규소를 포함하고,
상기 제2 패시베이션막이 상기 제1 패시베이션막과 다른 절연 물질을 포함하는 태양 전지의 제조 방법.
The method of claim 12,
The first passivation film contains silicon carbide,
The method of manufacturing a solar cell, wherein the second passivation layer includes an insulating material different from the first passivation layer.
제12항에 있어서,
상기 제1 관통홀을 가지는 상기 제1 패시베이션막을 형성하는 단계와 상기 제2 패시베이션막을 형성하는 단계 사이에, 상기 도전형 영역을 형성하는 단계를 더 포함하고,
상기 도전형 영역을 형성하는 단계에서는 상기 제1 패시베이션막을 마스크로 하여 상기 도전형 영역을 형성하는 태양 전지의 제조 방법.
The method of claim 12,
Between the step of forming the first passivation film having the first through hole and the step of forming the second passivation film, further comprising the step of forming the conductive type region,
In the step of forming the conductive type region, a method of manufacturing a solar cell in which the first passivation layer is used as a mask to form the conductive type region.
제17항에 있어서,
상기 도전형 영역을 형성하는 단계는 이온 주입법에 의하여 수행되는 태양 전지의 제조 방법.
The method of claim 17,
The step of forming the conductive type region is a method of manufacturing a solar cell performed by an ion implantation method.
제12항에 있어서,
상기 도전형 영역이 후면 전계 영역이며,
상기 도전형 영역이 상기 제1 관통홀에 인접하는 부분에서 국부적으로 형성되는 태양 전지의 제조 방법.

The method of claim 12,
The conductive type region is a rear electric field region,
A method of manufacturing a solar cell in which the conductive type region is formed locally at a portion adjacent to the first through hole.

삭제delete
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