KR20140002864A - 반도체 메모리 장치 - Google Patents

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Abstract

전압 레벨이 다른 제 1 구동 전압과 제 2 구동 전압을 인가 받으며, 매트 인에이블 신호, 센스 앰프 인에이블 신호 및 파워 업 신호에 응답하여 제 1 센스 앰프 구동 신호, 제 2 센스 앰프 구동 신호, 제 3 센스 앰프 구동 신호를 생성하는 센스 앰프 구동 제어부, 상기 제 1 내지 제 3 센스 앰프 구동 신호에 응답하여 제 1 센스 앰프 구동 노드 및 제 2 센스 앰프 구동 노드를 연결시켜 상기 제 1 및 제2 센스 앰프 구동 노드를 동일한 전압 레벨로 형성하거나, 상기 제 1 및 제 2 센스 앰프 구동 노드를 분리시킨 상태에서, 상기 제 1 센스 앰프 구동 노드에 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 제 2 센스 앰프 구동 전압을 인가시키는 센스 앰프 구동부, 및 상기 제 1 및 제 2 센스 앰프 구동 노드로부터 상기 제 1 및 제 2 센스 앰프 구동 전압을 인가 받아, 비트라인과 비트라인바의 전압 차를 감지 및 증폭시키는 센스 앰프를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 메모리 장치는 데이터를 저장하는 메모리 셀, 메모리 셀에 저장된 전압을 센스 앰프로 전달하는 비트라인, 비트라인으로부터 인가된 전압을 감지 및 증폭하는 센스 앰프를 포함한다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 센스 앰프 구동부(10), 및 센스 앰프(20)를 포함한다.
상기 센스 앰프 구동부(10)는 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)에 응답하여 제 1 및 제2 센스 앰프 구동 노드(RTO, SB)에 각각 제 1 및 제 2 센스 앰프 구동 전압(VDD, VSS)을 인가시킨다. 예를 들어, 상기 센스 앰프 구동부(10)는 상기 제 3 센스 앰프 구동 신호(SAPCG)가 디스에이블된 상태에서 상기 제 1 센스 앰프 구동 신호(SAP)가 인에이블되면 상기 제 1 센스 앰프 구동 노드(RTO)에 상기 제 1 센스 앰프 구동 전압(VDD)을 인가시킨다. 또한 상기 센스 앰프 구동부(10)는 상기 제 3 센스 앰프 구동 신호(SAPCG)가 디스에이블된 상태에서 상기 제 3 센스 앰프 구동 신호(SAN)가 인에이블되면 상기 제 2 센스 앰프 구동 노드(SB)에 상기 제 2 센스 앰프 구동 전압(VSS)을 인가시킨다. 한편, 상시 센스 앰프 구동부(10)는 상기 제 3 센스 앰프 구동 신호(SAPCG)가 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)를 연결시키고, 연결된 노드에 비트라인 프리차지 전압(VBLP)을 인가시킨다.
상기 센스 앰프 구동부(10)는 제 1 내지 제 5 트랜지스터(N1~N5)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 1 센스 앰프 구동 신호(SAP)를 입력 받고 드레인에 외부 전압(VDD)을 인가 받으며 소오스에 상기 제 1 센스 앰프 구동 노드(RTO)에 연결된다. 상기 제 1 트랜지스터(N1)가 상기 제 1 센스 앰프 구동 신호(SAP)에 의해 턴온될 경우 상기 외부 전압(VDD)이 상기 제 1 센스 앰프 구동 노드(RTO)에 상기 제 1 센스 앰프 구동 전압(VDD)으로서 출력된다. 상기 제 2트랜지스터(N2)는 게이트에 상기 제 3 센스 앰프 구동 신호(SAPCG)를 입력 받고 드레인에 상기 제 1 센스 앰프 구동 노드(RTO)가 연결되며 소오스에 상기 제 2 센스 앰프 구동 노드(SB)가 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 제 3 센스 앰프 구동 신호(SAPCG)를 입력 받고 드레인에 상기 비트라인 프리차지 전압(VBLP)을 인가 받고 소오스에 상기 제 1 센스 앰프 구동 노드(RTO)가 연결된다. 상기 제 4 트랜지스터(N4)는 게이트에 상기 제 3 센스 앰프 구동 신호(SAPCG)를 입력 받고 드레인에 상기 비트라인 프리차지 전압(VBLP)을 인가 받으며 소오스에 상기 제 2 센스 앰프 구동 노드(SB)가 연결된다. 이때, 상기 제 3 트랜지스터(N3)와 상기 제 4 트랜지스터(N4)의 드레인은 공통 연결되며, 공통 연결된 노드에 상기 비트라인 프리차지 전압(VBLP)을 인가 받는다. 상기 제 5 트랜지스터(N5)는 게이트에 상기 제 2 센스 앰프 구동 신호(SAN)을 입력 받으며 드레인에 상기 제 2 센스 앰프 구동 노드(SB)가 연결되고, 소오스에 접지 전압(VSS)을 인가 받는다. 이때, 상기 제 5 트랜지스터(N5)는 상기 제 2 센스 앰프 구동 신호(SAN)가 인에이블되면 상기 접지 전압(VSS)을 상기 제 2 센스 앰프 구동 노드(SB)에 상기 제 2 센스 앰프 구동 전압(VSS)으로서 출력한다.
상기 센스 앰프(20)는 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)에 상기 제 1 및 제 2 센스 앰프 구동 전압(VDD, VSS)이 인가되면 비트라인(BL)과 비트라인바(BLb)의 전압 레벨 차를 감지 및 증폭한다.
이와 같이 구성된 반도체 메모리 장치는 반도체 메모리 장치에 외부 전압(VDD)이 처음 인가될 경우 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)의 전압 레벨을 초기화시키지 못하는 경우를 발생시키기도 한다. 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)가 모두 초기화되지 못하는 경우 제 1 트랜지스터(N1), 제 2 트랜지스터(N2), 제 5 트랜지스터(N5)는 모두 턴온될 수 있고, 이렇게 턴온된 상기 제 1 및 제 2 트랜지스터(N1, N2), 및 상기 제 5 트랜지스터(N5)를 통해 전류 패스가 형성되어 예기치 않은 전류가 소모될 수 있다.
본 발명은 반도체 메모리 장치에 최초로 외부 전압이 인가될 경우 센스 앰프 구동부에 전류 패스가 형성되는 것을 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 전압 레벨이 다른 제 1구동 전압과 제 2 구동 전압을 인가 받으며, 매트 인에이블 신호, 센스 앰프 인에이블 신호 및 파워 업 신호에 응답하여 제 1 센스 앰프 구동 신호, 제 2 센스 앰프 구동 신호, 제 3 센스 앰프 구동 신호를 생성하는 센스 앰프 구동 제어부, 상기 제 1 내지 제 3 센스 앰프 구동 신호에 응답하여 제 1 센스 앰프 구동 노드 및 제 2 센스 앰프 구동 노드를 연결시켜 상기 제 1 및 제2 센스 앰프 구동 노드를 동일한 전압 레벨로 형성하거나, 상기 제 1 및 제 2 센스 앰프 구동 노드를 분리시킨 상태에서, 상기 제 1 센스 앰프 구동 노드에 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 제 2 센스 앰프 구동 전압을 인가시키는 센스 앰프 구동부, 및 상기 제 1 및 제 2 센스 앰프 구동 노드로부터 상기 제 1 및 제 2 센스 앰프 구동 전압을 인가 받아, 비트라인과 비트라인바의 전압 차를 감지 및 증폭시키는 센스 앰프를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 파워 업 신호에 응답하여 제 1 센스 앰프 구동 신호, 제 2 센스 앰프 구동 신호, 및 제 3 센스 앰프 구동 신호를 모두 디스에이블시키고, 매트 인에이블 신호 및 센스 앰프 인에이블 신호에 응답하여 상기 제 1 내지 제 3 센스 앰프 구동 신호를 생성하는 센스 앰프 구동 제어부, 상기 제 1 및 제 2 센스 앰프 구동 신호가 디스에이블되면 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압이 인가되는 것을 방지하고, 제 2 센스 앰프 구동 노드에 제 2 센스 앰프 구동 전압이 인가되는 것을 방지하며, 상기 제 1 및 제 2 센스 앰프 구동 신호가 인에이블되면 상기 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 상기 제 2 센스 앰프 구동 전압을 인가시키는 센스 앰프 구동부, 및 상기 제 1 및 제 2 센스 앰프 구동 노드로부터 상기 제 1 및 제 2 센스 앰프 구동 전압을 인가 받아 데이터 센싱 동작을 수행하는 센스 앰프를 포함한다.
본 발명에 따른 반도체 메모리 장치는 센스 앰프 구동부의 전류 패스가 형성되는 것을 방지할 수 있어, 반도체 메모리 장치의 전류 소모를 줄일 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 도 2의 센스 앰프 구동 제어부의 구성도,
도 4는 파워 업 신호 회로의 구성도 및 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 센스 앰프 구동 제어부(100), 센스 앰프 구동부(200), 및 센스 앰프(300)를 포함한다.
상기 센스 앰프 구동 제어부(100)는 매트 인에이블 신호(MAT_enbb), 센스 앰프 인에이블 신호(SAE), 및 파워 업 신호(P_up)에 응답하여 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)를 생성한다. 예를 들어, 상기 센스 앰프 구동부(100)는 상기 파워 업 신호(P_up)가 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)를 디스에이블시키고, 상기 제 3 센스 앰프 구동 신호(SAPCG)를 인에이블시킨다. 상기 파워 업 신호(P_up)가 디스에이블된 이후 상기 매트 인에이블 신호(MAT_enbb) 및 상기 센스 앰프 인에이블 신호(SAE)에 응답하여 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)를 생성한다. 상기 센스 앰프 구동 제어부(100)는 상기 파워 업 신호(P_up)가 디스에이블된 이후 상기 매트 인에이블 신호(MAT_enbb) 및 상기 센스 앰프 인에이블 신호(SAE)가 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)를 인에이블시키고, 상기 제 3 센스 앰프 구동 신호(SAPCG)를 디스에이블시킨다. 한편, 상기 센스 앰프 구동 제어부(100)는 상기 매트 인에이블 신호(MAT_enbb), 및 상기 센스 앰프 인에이블 신호(SAE)중 하나라도 디스에이블되면 상기 제 1 및 제2 센스 앰프 구동 신호(SAP, SAN)를 디스에이블시키고, 상기 제 3 센스 앰프 구동 신호(SAPCG)를 인에이블시킨다. 이때, 상기 센스 앰프 구동 제어부(100)는 제 1 구동 전압으로서 외부 전압(VDD)을 인가 받고, 제 2 구동 전압으로서 펌핑 전압(VPP)을 인가 받는다.
상기 센스 앰프 구동부(200)는 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)에 응답하여 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)를 연결시켜 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)를 동일한 전압 레벨 즉, 비트라인 프리차지 전압(VBLP) 레벨로 형성하거나, 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)를 분리시킨 상태에서 상기 제 1 센스 앰프 구동 노드(RTO)에 제 1 센스 앰프 구동 전압(VDD)을 인가시키고, 상기 제 2 센스 앰프 구동 노드(SB)에 제 2 센스 앰프 구동 전압(VSS)을 인가시킨다. 예를 들어, 상기 센스 앰프 구동부(200)는 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)가 디스에이블되면 상기 제 1 센스 앰프 구동 노드(RTO)에 상기 제 1 센스 앰프 구동 전압(VDD)이 인가되는 것을 방지하고, 상기 제 2 센스 앰프 구동 노드(SB)에 상기 제 2 센스 앰프 구동 전압(VSS)이 인가되는 것을 방지한다. 한편, 상기 센스 앰프 구동부(200)는 상기 제 3 센스 앰프 구동 신호(SAPCG)가 디스에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)를 분리시킨다.
한편, 상기 센스 앰프 구동부(200)는 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)가 인에이블되면 상기 제 1 센스 앰프 구동 노드(RTO)에 상기 제 1 센스 앰프 구동 전압(VDD)을 인가시키고, 상기 제 2 센스 앰프 구동 노드(SB)에 상기 제 2 센스 앰프 구동 전압(VSS)을 인가시킨다.
상기 센스 앰프(300)는 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)로부터 상기 제 1 및 제 2 센스 앰프 구동 전압(VDD, VSS)을 인가 받으면, 비트라인(BL)과 비트라인바(BLb)의 전압 차를 감지 및 증폭한다. 즉, 상기 센스 앰프(300)는 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)로부터 상기 제 1 및 제 2 센스 앰프 구동 전압(VDD, VSS)을 인가 받으면, 데이터 센싱 동작을 수행한다.
상기 센스 앰프 구동 제어부(100)는 도 3에 도시된 바와 같이, 인에이블 신호 생성부(110), 제 1 내지 제 3 레벨 쉬프터(121, 122, 123), 제 1 내지 제 3 드라이버(130, 140, 150), 및 제 1 내지 제 3 초기화부(161, 162, 163)를 포함한다.
상기 인에이블 신호 생성부(110)는 상기 매트 인에이블 신호(MAT_enbb) 및 상기 센스 앰프 인에이블 신호(SAE)가 인에이블되면 제 1 내지 제3 인에이블 신호(en_1, en_2, en_3)를 인에이블시킨다. 한편, 상기 인에이블 신호 생성부(110)는 상기 매트 인에이블 신호(MAT_enbb) 및 상기 센스 앰프 인에이블 신호(SAE) 중 하나라도 디스에이블되면 상기 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)를 디스에이블시킨다.
상기 인에이블 신호 생성부(110)는 제 1 내지 제 3 낸드 게이트(ND11, ND12, ND13), 및 제 1 내지 제 4 인버터(IV11~IV14)를 포함한다. 상기 제 1 인버터(IV11)는 상기 매트 인에이블 신호(MAT_enbb)를 입력 받는다. 상기 상기 제 1 낸드 게이트(ND11)는 상기 센스 앰프 인에이블 신호(SAE) 및 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제 1 인에이블 신호(en_1)를 출력한다. 상기 제 2 낸드 게이트(ND12)는 상기 센스 앰프 인에이블 신호(SAE) 및 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받아 상기 제 2 인에이블 신호(en_2)를 출력한다. 상기 제 3 낸드 게이트(ND13)는 상기 센스 앰프 인에이블 신호(SAE) 및 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 제 3 낸드 게이트(ND13)의 출력 신호를 입력 받아 상기 제 3 인에이블 신호(en_3)를 출력한다. 이때, 상기 제 1 내지 제 3 낸드 게이트(ND11, ND12, ND13), 및 상기 제 1 내지 제 4 인버터(IV11~IV14)는 구동 전압으로 외부 전압(VDD)과 접지 전압(VSS)을 인가 받아 동작한다. 그러므로, 상기 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)는 외부 전압(VDD)과 접지 전압(VSS)로 스윙(swing)하는 신호이다. 상기 제 1 내지 제 3 낸드 게이트(ND11, ND12, ND13), 및 제 1 내지 제 4 인버터(IV11~IV14)는 구동 전압으로 외부 전압(VDD)을 인가 받아 동작하는 구성 요소이다.
상기 제 1 레벨 쉬프터(121)는 외부 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 상기 제 1 인에이블 신호(en_1)를 펌핑 전압(VPP)과 접지 전압(VSS) 레벨로 스위하는 신호로 생성한다. 즉, 상기 제 1 레벨 쉬프터(121)는 상기 제 1 인에이블 신호(en_1)에 응답하여 제 1 노드(node_A)에 펌핑 전압(VPP)을 인가시키거나 또는 접지 전압(VSS)을 인가시킨다. 예를 들어, 상기 제 1 레벨 쉬프터(121)는 상기 제 1 인에이블 신호(en_1)가 외부 전압(VDD) 레벨로 인에이블되면 상기 제 1 노드(nope_A)에 펌핑 전압(VPP)을 인가시키고, 상기 제 1 인에이블 신호(en_1)가 접지 전압(VSS)로 디스에이블되면 상기 제 1 노드(node_A)에 접지 전압(VSS)을 인가시킨다. 상기 펌핑 전압(VPP)은 반도체 메모리 장치 내부에서 생성되는 전압일수도 있고, 반도체 메모리 장치 외부에서 인가하는 외부 전압(VDD)보다 높은 전압일수도 있다.
상기 제 2 레벨 쉬프터(122)는 외부 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 상기 제 2 인에이블 신호(en_2)를 펌핑 전압(VPP)과 접지 전압(VSS) 레벨로 스윙하는 신호로 생성한다. 즉, 상기 제 2 레벨 쉬프터(122)는 상기 제 2 인에이블 신호(en_2)에 응답하여 제 2 노드(node_B)에 펌핑 전압(VPP)을 인가시키거나 또는 접지 전압(VSS)을 인가시킨다. 예를 들어, 상기 제 2 레벨 쉬프터(122)는 상기 제 2 인에이블 신호(en_2)가 외부 전압(VDD) 레벨로 인에이블되면 상기 제 2 노드(nope_B)에 펌핑 전압(VPP)을 인가시키고, 상기 제 2 인에이블 신호(en_2)가 접지 전압(VSS)로 디스에이블되면 상기 제 2 노드(node_B)에 접지 전압(VSS)을 인가시킨다.
상기 제 3 레벨 쉬프터(123)는 외부 전압(VDD) 레벨과 접지 전압(VSS) 레벨로 스윙하는 상기 제 3 인에이블 신호(en_3)를 펌핑 전압(VPP)과 접지 전압(VSS) 레벨로 스위하는 신호로 생성한다. 즉, 상기 제 3 레벨 쉬프터(123)는 상기 제 3 인에이블 신호(en_3)에 응답하여 제 3 노드(node_C)에 펌핑 전압(VPP)을 인가시키거나 또는 접지 전압(VSS)을 인가시킨다. 예를 들어, 상기 제 3 레벨 쉬프터(123)는 상기 제 3 인에이블 신호(en_3)가 외부 전압(VDD) 레벨로 인에이블되면 상기 제 3 노드(nope_C)에 펌핑 전압(VPP)을 인가시키고, 상기 제 3 인에이블 신호(en_3)가 접지 전압(VSS)로 디스에이블되면 상기 제 3 노드(node_C)에 접지 전압(VSS)을 인가시킨다.
상기 제 1 드라이버(130)는 구동 전압으로 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받는다. 상기 제 1 드라이버(130)는 상기 제 1 노드(node_A)의 전압 레벨을 드라이빙하여 상기 제 1 센스 앰프 구동 신호(SAP)로서 출력한다. 이때, 상기 제 1 드라이버(130)는 비반전 드라이버이다.
상기 제 1 드라이버(130)는 제 5 및 제 6 인버터(IV15, IV16)를 포함한다. 상기 제 5 인버터(IV15)는 입력단에 상기 제 1 노드(node_A)가 연결된다. 상기 제 6 인버터(IV16)는 상기 제 5 인버터(IV15)의 출력 신호를 입력 받아 상기 제 1 센스 앰프 구동 신호(SAP)를 출력한다. 이때, 상기 제 5 및 제 6 인버터(IV15, IV16)는 구동 전압으로 펌핑 전압(VPP) 및 접지 전압(VSS)을 인가 받는다.
상기 제 2 드라이버(140)는 구동 전압으로 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받는다. 상기 제 2 드라이버(140)는 상기 제 2 노드(node_B)의 전압 레벨을 드라이빙하여 상기 제 2 센스 앰프 구동 신호(SAN)로서 출력한다. 이때, 상기 제 2 드라이버(140)는 비반전 드라이버이다.
상기 제 1 드라이버(140)는 제 7 및 제 8 인버터(IV17, IV18)를 포함한다. 상기 제 7 인버터(IV17)는 입력단에 상기 제 2 노드(node_B)가 연결된다. 상기 제 8 인버터(IV18)는 상기 제 7 인버터(IV17)의 출력 신호를 입력 받아 상기 제 2 센스 앰프 구동 신호(SAN)를 출력한다. 이때, 상기 제 7 및 제 8 인버터(IV17, IV18)는 구동 전압으로 펌핑 전압(VPP) 및 접지 전압(VSS)을 인가 받는다.
상기 제 3 드라이버(150)는 구동 전압으로 펌핑 전압(VPP)과 접지 전압(VSS)을 인가 받는다. 상기 제 3 드라이버(150)는 상기 제 3 노드(node_C)의 전압 레벨을 드라이빙하여 상기 제 3 센스 앰프 구동 신호(SAPCG)로서 출력한다. 이때, 상기 제 3 드라이버(150)는 반전 드라이버이다.
상기 제 3 드라이버(150)는 제 9 인버터(IV19)를 포함한다. 상기 제 9 인버터(IV19)는 입력단에 상기 제 1 노드(node_A)가 연결되며 상기 제 3 센스 앰프 구동 신호(SAPCG)를 출력한다. 이때, 상기 제 9인버터(IV19)는 구동 전압으로 펌핑 전압(VPP) 및 접지 전압(VSS)을 인가 받는다. 그러므로, 상기 제 1 내지 제 3 드라이버(130, 140, 150)의 출력 신호 즉, 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)는 펌핑 전압(VPP)과 접지 전압(VSS) 레벨로 스윙하는 신호이다. 또한, 상기 제 1 및 제 2 드라이버(130, 140)는 비반전 드라이버이고, 상기 제 3 드라이버(150)는 반전 드라이버이므로, 상기 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)가 모두 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)는 동시에 인에이블 또는 디스에이블되고 상기 제 3 센스 앰프 구동 신호(SAPCG)는 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)와는 위상이 반대이다.
상기 제 1 초기화부(161)는 상기 파워 업 신호(P_up)에 응답하여 상기 제 1 노드(node_A)를 특정 레벨로 천이시킨다. 예를 들어, 상기 제 1 초기화부(161)는 상기 파워 업 신호(P_up)가 인에이블되면 상기 제 1 노드(node_A)를 접지 전압(VSS) 레벨로 천이시킨다.
상기 제 1 초기화부(161)는 제 1 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 파워 업 신호(P_up)를 입력 받고 드레인에 상기 제 1 노드(node_A)가 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 제 2 초기화부(162)는 상기 파워 업 신호(P_up)에 응답하여 상기 제 2 노드(node_B)를 특정 레벨로 천이시킨다. 예를 들어, 상기 제 2 초기화부(162)는 상기 파워 업 신호(P_up)가 인에이블되면 상기 제 2 노드(node_B)를 접지 전압(VSS) 레벨로 천이시킨다.
상기 제 2 초기화부(162)는 제 2 트랜지스터(N12)를 포함한다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 파워 업 신호(P_up)를 입력 받고 드레인에 상기 제 2 노드(node_B)가 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 제 3 초기화부(163)는 상기 파워 업 신호(P_up)에 응답하여 상기 제 3 노드(node_C)를 특정 레벨로 천이시킨다. 예를 들어, 상기 제 3 초기화부(163)는 상기 파워 업 신호(P_up)가 인에이블되면 상기 제 3 노드(node_C)를 접지 전압(VSS) 레벨로 천이시킨다.
상기 제 3 초기화부(163)는 제 3 트랜지스터(N13)를 포함한다. 상기 제 3 트랜지스터(N13)는 게이트에 상기 파워 업 신호(P_up)를 입력 받고 드레인에 상기 제 3 노드(node_3)가 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 파워 업 신호(P_up)는 반도체 메모리 장치에 외부 전압(VDD)이 최초 인가될 경우 외부 전압(VDD) 레벨과 동일하게 전압 레벨이 상승 즉, 인에이블되다가 외부 전압(VDD)이 일정 전압 레벨이상이 되면 접지 레벨(VSS) 즉 디스에이블되는 신호이다.
상기 파워 업 신호(P_up)는 도 4에 도시된 파워 업 신호 생성부(400)에서 생성된다. 상기 파워 업 신호 생성부(400)는 저항 소자(R21), 트랜지스터(N21), 및 제 10 및 제 11 인버터(IV21, IV22)를 포함한다. 상기 저항 소자(R21)는 일단에 외부 전압(VDD)이 인가된다. 상기 트랜지스터(N21)는 게이트에 외부 전압(VDD)을 인가 받고 드레인에 상기 저항 소자(R21)의 타단이 연결되며, 소오스에 접지 전압(VSS)을 인가 받는다. 상기 제 10 인버터(IV21)는 입력단에 상기 저항 소자(R21)와 상기 트랜지스터(N21)가 연결된 노드가 연결된다. 상기 제 11 인버터(IV22)는 상기 제 10 인버터(IV21)의 출력 신호를 입력 받고 상기 파워 업 신호(P_up)를 출력한다.
상기 파워 업 신호(P_up)는 타이밍도에 도시된 바와 같이, 외부 전압(VDD)이 반도체 메모리 장치에 최초로 인가되면 상기 외부 전압(VDD)과 같이 전압 레벨이 상승하다가 상기 외부 전압(VDD)이 일전 레벨이상이 되면 접지 레벨(VSS)로 천이한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치에 외부 전압(VDD)이 최초로 인가되면, 파워 업 신호(P_up)는 상기 외부 전압(VDD) 레벨과 동일하게 전압 레벨이 상승한다. 상기 외부 전압(VDD) 레벨이 일정 레벨이상이 되면 상기 파워 업 신호(P_up)는 접지 전압(VSS) 레벨로 천이한다. 다시 설명하면, 상기 파워 업 신호(P_up)는 상기 외부 전압(VDD) 레벨과 동일하게 인에이블되다가 상기 외부 전압(VDD) 레벨이 일정 전압 레벨 이상이되면 디스에이블된다.
상기 파워 업 신호(P_up)가 인에이블되는 동안 도 2에 도시된 제 1 내지 제 3 노드(node_A, node_B, node_C)는 모두 접지 전압(VSS)이 되고, 이에 따라 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)는 디스에이블되고, 제 3 센스 앰프 구동 신호(SAPCG)는 인에이블된다.
상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)가 디스에이블되면 센스 앰프 구동부(200)는 제 1 센스 앰프 구동 노드(RTO)에 외부 전압(VDD) 인가를 차단하고, 제 2 센스 앰프 구동 노드(SB)에 접지 전압(VSS) 인가를 차단한다. 또한 상기 제 1 센스 앰프 구동 노드(RTO)와 상기 제 2 센스 앰프 구동 노드(SB)를 연결시켜, 연결된 노드에 비트라인 프리차지 전압(VBLP)을 인가시킨다.
이후, 매트 인에이블 신호(MAT_enb) 및 센스 앰프 인에이블 신호(SAE)가 인에이블되면 인에이블 신호 생성부(110)는 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)는 모두 인에이블시킨다.
인에이블된 상기 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)는 각각 제 1 내지 제 3 레벨 쉬프터(121, 122, 123), 및 제 1 내지 제 3 드라이버(130, 140, 150)를 거쳐 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)로서 출력된다. 이때, 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)는 펌핑 전압(VPP) 레벨로 인에이블되고, 상기 제 3 센스 앰프 구동 신호(SAPCG)는 접지 전압(VSS) 레벨로 디스에이블된다.
인에이블된 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)에 따라 상기 제 1 센스 앰프 구동 노드(RTO)는 외부 전압(VDD)을 인가 받으며, 상기 제 2 센스 앰프 구동 노드(SB)는 접지 전압을 인가 받는다. 또한 디스에이블된 상기 제 3 센스 앰프 구동 신호(SAPCG)에 따라 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)는 분리된다.
상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)는 분리되며, 각각 외부 전압(VDD), 및 접지 전압(VSS)을 인가 받으므로, 센스 앰프(300)는 비트라인(BL)과 비트라인바(BLb)의 전압 레벨 차이를 감지 및 증폭시킨다.
상기 매트 인에이블 신호(MAT_enb) 및 상기 센스 앰프 인에이블 신호(SAE)중 하나라도 디스에이블되면 상기 제 1 내지 제 3 인에이블 신호(en_1,en_2, en_3)는 모두 디스에이블된다. 디스에이블된 상기 제 1 내지 제 3 인에이블 신호(en_1, en_2, en_3)는 상기 제 1 내지 제 3 레벨 쉬프터(121~123), 및 상기 제 1 내지 제 3 드라이버(130, 140, 150)를 통해 상기 제 1 내지 제 3 센스 앰프 구동 신호(SAP, SAN, SAPCG)로서 출력된다. 이때, 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)는 접지 전압(VSS) 레벨로 디스에이블되고, 상기 제 3 센스 앰프 구동 신호(SAPCG)는 펌핑 전압(VPP) 레벨로 인에이블된다.
인에이블된 상기 제 3 센스 앰프 구동 신호(SAPCG)에 따라 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)는 연결되며, 연결된 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)는 비트라인 프리차지 전압(VBLP)을 인가 받는다.
또한 디스에이블된 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)에 따라 상기 제 1 센스 앰프 구동 노드(RTO)에 외부 전압(VDD)이 인가되는 것이 차단되고, 상기 제 2 센스 앰프 구동 노드(SB)에 접지 전압(VSS)이 인가되는 것이 차단된다.
상기 센스 앰프(300)는 상기 비트라인 프리차지 전압(VBLP) 레벨로 동일한 전압 레벨이 된 상기 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)에 따라 비활성화된다. 즉, 상기 비트라인(BL)과 상기 비트라인바(BLb)의 전압 차를 감지 및 증폭하는 동작 수행이 중지된다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 센스 앰프 구동부(200, 도 1과 동일하게 구성됨)의 트랜지스터(N1~N5)에 외부 전압(VDD) 레벨보다 높은 펌핑 전압(VPP) 레벨을 인가시킴으로써, 트랜지스터들(N1~N5)의 전압 강하를 방지하여 트랜지스터(N1, N2, N5)를 통해 인가되는 전압들(VDD, VSS, VBLP)을 전압 레벨 강하 없이 제 1 및 제 2 센스 앰프 구동 노드(RTO, SB)에 전달시킬 수 있다. 또한, 파워 업 신호(P_up)에 응답하여 제 1 및 제 2 센스 앰프 구동 신호(SAP, SAN)를 모두 디스에이블시킬 수 있어, 반도체 메모리 장치에 최초로 외부 전압(VDD)이 인가될 경우 트랜지스터(N1, N5)를 모두 턴오프 시킬 수 있으므로, 트랜지스터(N1~N5)를 통해 형성되었던 전류 패스를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 전압 레벨이 다른 제 1구동 전압과 제 2 구동 전압을 인가 받으며, 매트 인에이블 신호, 센스 앰프 인에이블 신호 및 파워 업 신호에 응답하여 제 1 센스 앰프 구동 신호, 제 2 센스 앰프 구동 신호, 제 3 센스 앰프 구동 신호를 생성하는 센스 앰프 구동 제어부;
    상기 제 1 내지 제 3 센스 앰프 구동 신호에 응답하여 제 1 센스 앰프 구동 노드 및 제 2 센스 앰프 구동 노드를 연결시켜 상기 제 1 및 제2 센스 앰프 구동 노드를 동일한 전압 레벨로 형성하거나, 상기 제 1 및 제 2 센스 앰프 구동 노드를 분리시킨 상태에서, 상기 제 1 센스 앰프 구동 노드에 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 제 2 센스 앰프 구동 전압을 인가시키는 센스 앰프 구동부; 및
    상기 제 1 및 제 2 센스 앰프 구동 노드로부터 상기 제 1 및 제 2 센스 앰프 구동 전압을 인가 받아, 비트라인과 비트라인바의 전압 차를 감지 및 증폭시키는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센스 앰프 구동 제어부는
    상기 매트 인에이블 신호 및 상기 센스 앰프 인에이블 신호가 인에이블되면 제 1 인에이블 신호, 제 2 인에이블 신호, 및 제 3 인에이블 신호를 모두 인에이블시키는 인에이블 신호 생성부,
    상기 제 1 인에이블 신호가 인에이블되면 제 1 노드에 펌핑 전압을 인가시키고, 상기 제 1 인에이블 신호가 디스에이블되면 상기 제 1 노드에 접지 전압을 인가시키는 제 1 레벨 쉬프터,
    상기 제 2 인에이블 신호가 인에이블되면 제 2 노드에 상기 펌핑 전압을 인가시키고, 상기 제 2 인에이블 신호가 디스에이블되면 상기 제 2 노드에 접지 전압을 인가시키는 제 2 레벨 쉬프터,
    상기 제 3 인에이블 신호가 인에이블되면 제 3 노드에 상기 펌핑 전압을 인가시키고, 상기 제 3 인에이블 신호가 디스에이블되면 상기 제 3 노드에 접지 전압을 인가시키는 제 3 레벨 쉬프터,
    상기 제 1 노드의 전압 레벨을 드라이빙하여 상기 펌핑 전압의 레벨과 상기 접지 전압의 레벨로 스윙(swing)하는 상기 제 1 센스 앰프 구동 신호를 출력하는 제 1 드라이버,
    상기 제 2 노드의 전압 레벨을 드라이빙하여 상기 펌핑 전압의 레벨과 상기 접지 전압의 레벨로 스윙하는 상기 제 2 센스 앰프 구동 신호를 출력하는 제 2 드라이버,
    상기 제 3 노드의 전압 레벨을 드라이빙하여 상기 펌핑 전압의 레벨과 상기 접지 전압의 레벨로 스윙하는 상기 제 3 센스 앰프 구동 신호를 출력하는 제 3 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 센스 앰프 구동 신호는 동시에 인에이블 또는 디스에이블되고, 상기 제 3 센스 앰프 구동 신호는 상기 제 1 및 제 2 센스 앰프 구동 신호의 위상과 반대가 되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 드라이버는 비반전 드라이버이고,
    상기 제 3 드라이버는 반전 드라이버인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 센스 앰프 구동 제어부는
    상기 파워 업 신호에 응답하여 상기 제 1 및 제 2 센스 앰프 구동 신호를 모두 디스에이블시키고, 상기 제 3 센스 앰프 구동 신호를 인에이블시키는 초기화부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 초기화부는
    상기 파워 업 신호에 응답하여 상기 제 1 내지 제 3 노드를 특정 레벨로 천이시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 초기화부는
    상기 파워 업 신호에 응답하여 상기 제 1 내지 제 3 노드를 접지 전압 레벨로 천이시키는 것을 특징으로 하는 반도체 메모리 장치
  8. 제 1 항에 있어서,
    상기 센스 앰프 구동부는
    상기 제 3 센스 앰프 구동 신호가 디스에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드를 분리시키고, 상기 제 3 센스 앰프 구동 신호가 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드를 연결시키고, 동시에 연결된 상기 제 1 및 제 2 센스 앰프 구동 노드에 비트라인 프리차지 전압을 인가시키며,
    상기 제 3 센스 앰프 구동 신호가 디스에이블된 상태에서 상기 제 1 센스 앰프 구동 신호가 인에이블되면 상기 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 상기 제 2 센스 앰프 구동 전압을 인가시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 파워 업 신호에 응답하여 제 1 센스 앰프 구동 신호, 및 제 2 센스 앰프 구동 신호를 디스에이블시키고, 제 3 센스 앰프 구동 신호를 인에이블시키며, 매트 인에이블 신호 및 센스 앰프 인에이블 신호에 응답하여 상기 제 1 내지 제 3 센스 앰프 구동 신호를 생성하는 센스 앰프 구동 제어부;
    상기 제 1 및 제 2 센스 앰프 구동 신호가 디스에이블되면 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압이 인가되는 것을 방지하고, 제 2 센스 앰프 구동 노드에 제 2 센스 앰프 구동 전압이 인가되는 것을 방지하며, 상기 제 1 및 제 2 센스 앰프 구동 신호가 인에이블되면 상기 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압을 인가시키고, 상기 제 2 센스 앰프 구동 노드에 상기 제 2 센스 앰프 구동 전압을 인가시키는 센스 앰프 구동부; 및
    상기 제 1 및 제 2 센스 앰프 구동 노드로부터 상기 제 1 및 제 2 센스 앰프 구동 전압을 인가 받아 데이터 센싱 동작을 수행하는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 센스 앰프 구동 제어부는
    상기 파워 업 신호에 응답하여 상기 제 1 및 제 2 센스 앰프 구동 신호를 디스에이블시키고 상기 제 3 센스 앰프 구동 신호를 인에이블시키는 초기화부,
    상기 매트 인에이블 신호 및 상기 센스 앰프 인에이블 신호가 인에이블되면 제 1 내지 제 3 인에이블 신호를 인에이블시키는 인에이블 신호 생성부,
    상기 제 1 내지 제 3 인에이블 신호를 레벨 쉬프팅시키는 레벨 쉬프터, 및
    상기 레벨 쉬프터의 출력 신호를 드라이빙하여 상기 제 1 내지 제 3 센스 앰프 구동 신호로서 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 센스 앰프 구동부는
    상기 제 3 센스 앰프 구동 신호가 디스에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드를 분리시키고, 상기 제 3 센스 앰프 구동 신호가 인에이블되면 상기 제 1 및 제 2 센스 앰프 구동 노드를 연결시키며, 연결된 상기 제 1 및 제 2 센스 앰프 구동 노드에 비트라인 프리차지 전압을 인가시키는 센스 앰프 구동 노드 제어부,
    상기 제 3 센스 앰프 구동 신호가 디스에이블된 상태에서 상기 제 1 센스 앰프 구동 신호가 인에이블되면 상기 제 1 센스 앰프 구동 노드에 상기 제 1 센스 앰프 구동 전압을 인가시키는 제 1 전압 인가부, 및
    상기 제 2 센스 앰프 구동 노드에 상기 제 2 센스 앰프 구동 전압을 인가시키는 제 2 전압 인가부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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