KR20130136308A - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 회로기판이 필요없는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다. 이를 위해 본 발명은 하면에 본드 패드가 형성된 반도체 다이를 배치하고, 상기 반도체 다이의 측면 및 상면을 인캡슐란트로 인캡슐레이션하는 단계; 상기 반도체 다이 및 상기 인캡슐란트의 하면에 도금층을 형성하는 단계; 상기 도금층 중 상기 인캡슐란트의 표면에만 도금층 영역이 잔존하도록 상기 도금층을 제거하는 단계; 상기 도금층 영역, 상기 반도체 다이 및 상기 인캡슐란트를 제1패시베이션층으로 덮는 단계; 상기 제1패시베이션층을 관통하여 상기 반도체 다이의 본드 패드와 상기 도금층 영역을 재배선층으로 연결하는 단계; 상기 재배선층을 제2패시베이션층으로 덮는 단계; 상기 도금층 영역과 대응하는 상기 인캡슐란트에 비아홀을 형성하는 단계; 및 상기 비아홀에 솔더볼을 안착하여 상기 도금층 영역에 전기적으로 연결되도록 하는 단계로 이루어진 반도체 디바이스의 제조 방법을 개시한다.
Description
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스는 회로기판과, 회로기판에 전기적으로 연결된 반도체 다이와, 상기 회로기판 위의 반도체 다이를 밀봉하는 인캡슐란트와, 상기 회로기판에 전기적으로 연결되어 외부 장치에 실장되는 솔더볼을 포함한다.
여기서, 상기 회로기판의 두께는 상기 반도체 다이에 비해 상대적으로 두껍기 때문에, 전체적인 반도체 디바이스의 두께도 두꺼워진다. 또한, 회로기판, 반도체 다이 및 인캡슐란트의 열팽창 계수가 상호간 다르기 때문에, 제조 공정 중 또는 제조 공정 완료 후 반도체 디바이스의 휨 현상이 발생하기 쉽다.
본 발명의 일 실시예는 회로기판이 필요없는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 하면에 본드 패드가 형성된 반도체 다이를 배치하고, 상기 반도체 다이의 측면 및 상면을 인캡슐란트로 인캡슐레이션하는 단계; 상기 반도체 다이 및 상기 인캡슐란트의 하면에 도금층을 형성하는 단계; 상기 도금층 중 상기 인캡슐란트의 표면에만 도금층 영역이 잔존하도록 상기 도금층을 제거하는 단계; 상기 도금층 영역, 상기 반도체 다이 및 상기 인캡슐란트를 제1패시베이션층으로 덮는 단계; 상기 제1패시베이션층을 관통하여 상기 반도체 다이의 본드 패드와 상기 도금층 영역을 재배선층으로 연결하는 단계; 상기 재배선층을 제2패시베이션층으로 덮는 단계; 상기 도금층 영역과 대응하는 상기 인캡슐란트에 비아홀을 형성하는 단계; 및 상기 비아홀에 솔더볼을 안착하여 상기 도금층 영역에 전기적으로 연결되도록 하는 단계를 포함한다.
상기 인캡슐레이션 단계는 상기 반도체 다이의 넓이보다 넓은 테이프를 상기 반도체 다이의 하면에 부착한 후, 상기 반도체 다이의 측면 및 상면을 인캡슐란트로 인캡슐레이션하고, 상기 테이프를 제거하여 상기 반도체 다이 및 상기 인캡슐란트의 하면이 하부로 노출되도록 한다.
상기 비아홀의 형성 단계 이전에 상기 인캡슐란트의 상부 영역을 그라인딩하여 상기 반도체 다이의 상면이 상부로 노출되도록 하는 단계를 더 포함한다.
상기 솔더볼의 두께는 상기 인캡슐란트의 두께보다 더 크다.
본 발명의 일 실시예에 따른 반도체 디바이스는 하면에 본드 패드가 형성된 반도체 다이; 비아홀을 가지며 상기 반도체 다이의 측면에 형성된 인캡슐란트; 상기 비아홀과 대응되는 상기 인캡슐란트의 하면에 형성된 도금층 영역; 상기 반도체 다이, 인캡슐란트 및 도금층을 영역을 덮는 제1패시베이션층; 상기 제1패시베이션층을 관통하여 상기 본드 패드 및 도금층 영역을 전기적으로 연결하는 재배선층; 상기 재배선층을 덮는 제2패시베이션층; 및 상기 인캡슐란트의 비아홀에 형성되어 상기 도금층 영역과 전기적으로 연결되는 솔더볼을 포함한다.
상기 반도체 다이의 상면은 상기 인캡슐란트를 통하여 외부로 노출된다.
상기 솔더볼의 두께는 상기 인캡슐란트의 두께보다 크다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 하면에 본드 패드가 형성된 반도체 다이를 배치하고, 상기 반도체 다이의 측면으로 이격된 측부에는 제1솔더볼을 배치하며, 상기 반도체 다이 및 상기 제1솔더볼의 측면 및 상면을 인캡슐란트로 인캡슐레이션하는 단계; 상기 반도체 다이, 상기 제1솔더볼 및 상기 인캡슐란트의 하면에 도금층을 형성하는 단계; 상기 도금층 중 상기 제1솔더볼의 표면에만 도금층 영역이 잔존하도록 상기 도금층을 제거하는 단계; 상기 도금층 영역, 상기 반도체 다이 및 상기 인캡슐란트를 제1패시베이션층으로 덮는 단계; 상기 제1패시베이션층을 관통하여 상기 반도체 다이의 본드 패드와 상기 도금층 영역을 재배선층으로 연결하는 단계; 상기 재배선층을 제2패시베이션층으로 덮는 단계; 상기 제1솔더볼과 대응하는 상기 인캡슐란트에 비아홀을 형성하는 단계; 및 상기 비아홀에 제2솔더볼을 안착하여 상기 제1솔더볼에 전기적으로 연결되도록 하는 단계를 포함한다.
상기 인캡슐레이션 단계는 상기 반도체 다이의 넓이보다 넓은 테이프를 상기 반도체 다이 및 제1솔더볼의 하면에 부착한 후, 상기 반도체 다이 및 제1솔더볼의 측면 및 상면을 인캡슐란트로 인캡슐레이션하고, 상기 테이프를 제거하여 상기 반도체 다이, 상기 제1솔더볼 및 상기 인캡슐란트의 하면이 하부로 노출되도록 한다.
상기 비아홀의 형성 단계 이전에 상기 인캡슐란트의 상부 영역을 그라인딩하는 단계를 더 포함한다.
상기 제1,2솔더볼의 합친 두께는 상기 인캡슐란트의 두께보다 더 크다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 하면에 본드 패드가 형성된 반도체 다이; 비아홀을 가지며 상기 반도체 다이의 측면에 형성된 인캡슐란트; 상기 비아홀과 대응되는 상기 인캡슐란트의 하면에 형성된 도금층 영역; 상기 반도체 다이, 인캡슐란트 및 도금층을 영역을 덮는 제1패시베이션층; 상기 제1패시베이션층을 관통하여 상기 본드 패드 및 도금층 영역을 전기적으로 연결하는 재배선층; 상기 재배선층을 덮는 제2패시베이션층; 상기 인캡슐란트의 비아홀에 형성되어 상기 도금층 영역과 전기적으로 연결되는 제1솔더볼; 및 상기 인캡슐란트의 비아홀에 형성되어 상기 제1솔더볼과 전기적으로 연결되는 제2솔더볼을 포함한다.
상기 반도체 다이의 상면은 상기 인캡슐란트로 덮인다.
상기 제1,2솔더볼의 합친 두께는 상기 인캡슐란트의 두께보다 크다.
본 발명의 일 실시예는 반도체 다이 및 인캡슐란트의 하면에 재배선층이 형성됨으로써, 종래와 같은 회로기판이 필요없는 반도체 디바이스 및 그 제조 방법을 제공한다.
따라서, 본 발명에 따른 반도체 디바이스는 제조 공정 중 또는 제조 공정 완료 후 휨 현상이 발생하지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 도시한 순서도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 반도체 다이 배치 및 인캡슐레이션 단계(S11)와, 도금층 형성 단계(S12)와, 도금층 식각 단계(S13)와, 제1패시베이션층 형성 단계(S14)와, 재배선층 형성 단계(S15)와, 제2패시베이션층 형성 단계(S16)와, 백그라인딩 및 비아홀 형성 단계(S17)와, 솔더볼 부착 단계(S18)를 포함한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 디바이스(100)의 제조 방법을 순차적으로 도시한 단면도이다. 여기서, 비록 다수의 반도체 디바이스(100)가 함께 제조된 이후, 소잉 단계에 의해 하나의 반도체 디바이스(100)로 분리되지만, 도면에서는 하나의 반도체 디바이스(100)가 도시되었다.
상기 반도체 다이 배치 및 인캡슐레이션 단계(S11)에서는, 도 2a에 도시된 바와 같이, 하면에 다수의 본드 패드(111)가 형성된 반도체 다이(110)가 배치되고, 상기 반도체 다이(110)의 측면 및 상면이 인캡슐란트(120)로 인캡슐레이션된다. 이때, 상기 반도체 다이(110)의 넓이보다 넓은 테이프(10)가 상기 반도체 다이(110)의 하면에 부착된 후, 상기 반도체 다이(110)의 측면 및 상면이 인캡슐란트(120)로 인캡슐레이션된다. 이러한 인캡슐레이션 단계가 완료된 이후에는, 상기 테이프(10)가 상기 반도체 다이(110) 및 상기 인캡슐란트(120)로부터 제거된다. 일례로, 상기 테이프(10)는 자외선 또는 열에 의해 접착력이 없어지는 종류일 수 있다. 더불어, 이러한 테이프(10)의 제거에 의해 상기 반도체 다이(110)의 하면 및 인캡슐란트(120)의 하면이 하부로 노출되고, 또한 상기 반도체 다이(110)의 하면과 상기 인캡슐란트(120)의 하면은 동일 평면을 이룬다.
상기 도금층 형성 단계(S12)에서는, 도 2b에 도시된 바와 같이, 상기 반도체 다이(110) 및 상기 인캡슐란트(120)의 하면에 도금층(130)이 형성된다. 이러한 도금층(130)은 구리 또는 구리 합금으로 형성될 수 있으나, 본 발명에서 한정되는 것은 아니다. 더불어, 상기 도금층(130)은 무전해 도금 방식 또는 전해 도금 방식으로 형성될 수 있다. 또는, 상기 도금층(130)이 순차적인 무전해 도금 방식과 전해 도금 방식으로 형성될 수 있다.
상기 도금층 식각 단계(S13)에서는, 도 2c에 도시된 바와 같이, 상기 도금층(130) 중 상기 인캡슐란트(120)의 하면에만 도금층 영역(131)이 잔존하도록 상기 도금층(130)이 식각된다. 즉, 상기 반도체 다이(110)의 하면에 있는 도금층(130)은 모두 식각되어 제거되고, 상기 인캡슐란트(120)의 하면중 일정 영역에 존재하는 도금층 영역(131)만 잔존하도록 식각 공정이 수행된다.
상기 제1패시베이션층 형성 단계(S14)에서는, 도 2d에 도시된 바와 같이, 상기 도금층 영역(131), 상기 반도체 다이(110) 및 상기 인캡슐란트(120)가 제1패시베이션층(140)으로 코팅된다. 즉, 상기 도금층 영역(131)을 포함하여, 상기 반도체 다이(110)의 하면 및 상기 인캡슐란트(120)의 하면이 제1패시베이션으로 덮이게 된다. 이러한 제1패시베이션층(140)은 통상의 PI(Polyimide), BCB(Benzocyclobuten), PBO(Polybenzoxazole), 실리콘(Silicone), 아크릴레이트(Acrylate) 및 에폭시 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 재배선층 형성 단계(S15)에서는, 도 2e에 도시된 바와 같이, 상기 제1패시베이션층(140)을 관통하여 상기 반도체 다이(110)의 본드 패드(111)와 상기 도금층 영역(131)이 상호간 연결되도록 재배선층(150)이 형성된다. 물론, 대부분의 재배선층(150)은 상기 제1패시베이션층(140)의 하면에 형성된다. 이러한 재배선층(150)은 구리로 형성될 수 있으나, 이러한 재질로 본 발명이 한정되는 것은 아니다. 또한, 상기 재배선층(150)은 다층 구조일 수도 있다. 예를 들면, 상기 재배선층(150)은 티타늄, 구리, 또는 티타늄, 구리 및 골드와 같은 다층 구조일 수 있다.
상기 제2패시베이션층 형성 단계(S16)에서는, 도 2f에 도시된 바와 같이, 상기 재배선층(150) 및 제1패시베이션층(140)이 제2패시베이션(160)으로 덮인다. 따라서, 상기 재배선층(150)은 외부 환경으로부터 보호된다. 상기 제2패시베이션층(160)은 통상의 PI(Polyimide), BCB(Benzocyclobuten), PBO(Polybenzoxazole), 실리콘(Silicone), 아크릴레이트(Acrylate) 및 에폭시 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 백그라인딩 및 비아홀 형성 단계(S17)에서는, 도 2g에 도시된 바와 같이, 상기 인캡슐란트(120)의 상부 영역이 그라인딩되어 상기 반도체 다이(110)의 상면이 상부로 노출된다. 따라서, 상기 반도체 다이(110)의 방열 효율이 향상된다. 경우에 따라, 상기 반도체 다이(110)의 상면은 상기 인캡슐란트(120)의 내측에 위치될 수도 있다. 또한, 상기 도금층 영역(131)과 대응하는 상기 인캡슐란트(120)에 비아홀(121)이 형성된다. 따라서, 상기 도금층(130)의 상면은 상기 비아홀(121)을 통하여 상부로 노출된다. 이러한 비아홀(121)은 레이저 빔에 의해 형성될 수 있으나, 상기 레이저 빔으로 본 발명이 한정되지 않는다.
상기 솔더볼 부착 단계(S18)에서는, 도 2h에 도시된 바와 같이, 상기 비아홀(121)을 통해 노출된 도금층 영역(131)에 솔더볼(170)이 위치된다. 이어서 리플로우 공정을 통하여 상기 솔더볼(170)이 용융 및 냉각되어 상기 도금층 영역(131)에 전기적으로 부착됨으로써 하나의 반도체 디바이스(100)가 완성된다.
여기서, 상기 솔더볼(170)의 두께는 상기 인캡슐란트(120)의 두께보다 더 크게 형성됨으로써, 본 발명에 따른 반도체 디바이스(100)가 외부 장치에 용이하게 실장되도록 한다.
한편, 상술한 바와 같이 다수의 반도체 디바이스(100)가 함께 제조되므로, 비록 도면에 도시되지는 않았으나, 독립된 하나의 반도체 디바이스(100)로 분리되는 소잉 단계가 진행된다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 회로기판이 필요없는 반도체 디바이스(100)를 제공하게 된다. 따라서, 전체적으로 두께가 감소하고, 또한 제조 공정 중 또는 완료 후 워페이지가 감소된 반도체 디바이스(100)가 제공된다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스(200)의 제조 방법을 도시한 순서도이다.
도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 디바이스(200)의 제조 방법은 반도체 다이와 제1솔더볼 배치 및 인캡슐레이션 단계(S21)와, 도금층 형성 단계(S22)와, 도금층 식각 단계(S23)와, 제1패시베이션층 형성 단계(S24)와, 재배선층 형성 단계(S25)와, 제2패시베이션층 형성 단계(S26)와, 백그라인딩 및 비아홀 형성 단계(S27)와, 제2솔더볼 부착 단계(S28)를 포함한다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 디바이스(200)의 제조 방법을 순차적으로 도시한 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 디바이스(200)의 제조 방법을 순차적으로 도시한 단면도이다. 여기서, 비록 다수의 반도체 디바이스(200)가 함께 제조된 이후, 소잉 단계에 의해 하나의 반도체 디바이스(200)로 분리되지만, 도면에서는 하나의 반도체 디바이스(200)가 도시되었다.
상기 반도체 다이와 제1솔더볼 배치 및 인캡슐레이션 단계(S21)에서는, 도 4a에 도시된 바와 같이, 하면에 다수의 본드 패드(211)가 형성된 반도체 다이(210)가 배치되고, 상기 반도체 다이(210)의 측부로부터 이격된 위치에 다수의 제1솔더볼(271)이 배치되며, 상기 반도체 다이(210)의 측면 및 상면, 상기 제1솔더볼(271)의 측면 및 상면이 인캡슐란트(220)로 인캡슐레이션된다. 이때, 상기 반도체 다이(210)의 넓이보다 넓은 테이프(20)가 상기 반도체 다이(210) 및 제1솔더볼(271)의 하면에 부착된 후, 상기 반도체 다이(210)의 측면 및 상면, 상기 제1솔더볼(271)의 측면 및 상면이 인캡슐란트(220)로 인캡슐레이션된다. 이러한 인캡슐레이션 단계가 완료된 이후에는, 상기 테이프(20)가 상기 반도체 다이(210), 상기 제1솔더볼(271) 및 상기 인캡슐란트(220)로부터 제거된다. 일례로, 상기 테이프(20)는 자외선 또는 열에 의해 접착력이 없어지는 종류일 수 있다. 더불어, 이러한 테이프(20)의 제거에 의해 상기 반도체 다이(210)의 하면, 상기 제1솔더볼(271)의 하면 및 인캡슐란트(220)의 하면이 외부로 노출되고, 또한 상기 반도체 다이(210)의 하면, 상기 제1솔더볼(271)의 하면 및 상기 인캡슐란트(220)의 하면이 동일 평면을 이룬다.
상기 도금층 형성 단계(S22)에서는, 도 4b에 도시된 바와 같이, 상기 반도체 다이(210), 상기 제1솔더볼(271) 및 상기 인캡슐란트(220)의 하면에 도금층(230)이 형성된다. 이러한 도금층(230)은 구리 또는 구리 합금으로 형성될 수 있으나, 본 발명에서 한정되는 것은 아니다. 더불어, 상기 도금층(230)은 무전해 도금 방식 또는 전해 도금 방식으로 형성될 수 있다. 또는, 상기 도금층(230)이 순차적인 무전해 도금 방식과 전해 도금 방식으로 형성될 수 있다.
상기 도금층 식각 단계(S23)에서는, 도 4c에 도시된 바와 같이, 상기 도금층(230) 중 상기 제1솔더볼(271)의 하면에만 도금층 영역(231)이 잔존하도록 상기 도금층(230)이 식각된다. 즉, 상기 반도체 다이(210)의 하면에 있는 도금층(230)은 모두 식각되어 제거되고, 상기 인캡슐란트(220)의 하면중 상기 제1솔더볼(271)과 대응되는 영역을 제외한 나머지 영역의 도금층(230)이 모두 식각되어 제거된다.
상기 제1패시베이션층 형성 단계(S24)에서는, 도 4d에 도시된 바와 같이, 상기 도금층 영역(231), 상기 반도체 다이(210) 및 상기 인캡슐란트(220)가 제1패시베이션층(240)으로 코팅된다. 즉, 상기 도금층 영역(231)을 포함하여, 상기 반도체 다이(210)의 하면 및 상기 인캡슐란트(220)의 하면이 제1패시베이션으로 덮이게 된다. 이러한 제1패시베이션층(240)은 통상의 PI(Polyimide), BCB(Benzocyclobuten), PBO(Polybenzoxazole), 실리콘(Silicone), 아크릴레이트(Acrylate) 및 에폭시 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 재배선층 형성 단계(S25)에서는, 도 4e에 도시된 바와 같이, 상기 제1패시베이션층(240)을 관통하여 상기 반도체 다이(210)의 본드 패드(211)와 상기 도금층 영역(231)이 상호간 연결되도록 재배선층(250)이 형성된다. 물론, 대부분의 재배선층(250)은 상기 제1패시베이션층(240)의 하면에 형성된다. 이러한 재배선층(250)은 구리로 형성될 수 있으나, 이러한 재질로 본 발명이 한정되는 것은 아니다. 또한, 상기 재배선층(250)은 다층 구조일 수도 있다. 예를 들면, 상기 재배선층(250)은 티타늄, 구리, 또는 티타늄, 구리 및 골드와 같은 다층 구조일 수 있다.
상기 제2패시베이션층 형성 단계(S26)에서는, 도 4f에 도시된 바와 같이, 상기 재배선층(250) 및 제1패시베이션층(240)이 제2패시베이션(260)으로 덮인다. 따라서, 상기 재배선층(250)은 외부 환경으로부터 보호된다. 상기 제2패시베이션층(260)은 통상의 PI(Polyimide), BCB(Benzocyclobuten), PBO(Polybenzoxazole), 실리콘(Silicone), 아크릴레이트(Acrylate) 및 에폭시 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 백그라인딩 및 비아홀 형성 단계(S27)에서는, 도 4g에 도시된 바와 같이, 상기 인캡슐란트(220)의 상부 영역이 그라인딩된다. 경우에 따라, 상기 반도체 다이(210)의 상면이 상기 인캡슐란트(220)를 통하여 상부로 노출될 수 있다. 또한, 상기 제1솔더볼(271)과 대응하는 상기 인캡슐란트(220)에 비아홀(221)이 형성된다. 따라서, 상기 제1솔더볼(271)의 상면은 상기 비아홀(221)을 통하여 상부로 노출된다. 이러한 비아홀(221)은 레이저 빔에 의해 형성될 수 있으나, 상기 레이저 빔으로 본 발명이 한정되지 않는다.
상기 제2솔더볼 부착 단계(S28)에서는, 도 4h에 도시된 바와 같이, 상기 비아홀(221)을 통해 노출된 제1솔더볼(271)에 제2솔더볼(272)이 위치된다. 이어서 리플로우 공정을 통하여 상기 제1솔더볼(271) 및 제2솔더볼(272)이 용융 및 냉각되어 상기 도금층 영역(231)에 전기적으로 부착됨으로써 하나의 반도체 디바이스(200)가 완성된다.
여기서, 상기 제1솔더볼(271) 및 제2솔더볼(272)의 합친 두께는 상기 인캡슐란트(220)의 두께보다 더 크게 형성됨으로써, 본 발명에 따른 반도체 디바이스(200)가 외부 장치에 용이하게 실장되도록 한다.
한편, 상술한 바와 같이 다수의 반도체 디바이스(200)가 함께 제조되므로, 비록 도면에 도시되지는 않았으나, 독립된 하나의 반도체 디바이스(200)로 분리되는 소잉 단계가 진행된다.
이와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 회로기판이 필요없는 반도체 디바이스(200)를 제공하게 된다. 따라서, 전체적으로 두께가 감소하고, 또한 제조 공정 중 또는 완료 후 워페이지가 감소된 반도체 디바이스(200)가 제공된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200; 본 발명에 따른 반도체 디바이스
10; 테이프
110; 반도체 다이 111; 본드 패드
120; 인캡슐란트 121; 비아홀
130; 도금층 131; 도금층 영역
140; 제1패시베이션층 150; 재배선층
160; 제2패시베이션층 170; 솔더볼
10; 테이프
110; 반도체 다이 111; 본드 패드
120; 인캡슐란트 121; 비아홀
130; 도금층 131; 도금층 영역
140; 제1패시베이션층 150; 재배선층
160; 제2패시베이션층 170; 솔더볼
Claims (14)
- 하면에 본드 패드가 형성된 반도체 다이를 배치하고, 상기 반도체 다이의 측면 및 상면을 인캡슐란트로 인캡슐레이션하는 단계;
상기 반도체 다이 및 상기 인캡슐란트의 하면에 도금층을 형성하는 단계;
상기 도금층 중 상기 인캡슐란트의 표면에만 도금층 영역이 잔존하도록 상기 도금층을 제거하는 단계;
상기 도금층 영역, 상기 반도체 다이 및 상기 인캡슐란트를 제1패시베이션층으로 덮는 단계;
상기 제1패시베이션층을 관통하여 상기 반도체 다이의 본드 패드와 상기 도금층 영역을 재배선층으로 연결하는 단계;
상기 재배선층을 제2패시베이션층으로 덮는 단계;
상기 도금층 영역과 대응하는 상기 인캡슐란트에 비아홀을 형성하는 단계; 및
상기 비아홀에 솔더볼을 안착하여 상기 도금층 영역에 전기적으로 연결되도록 하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 인캡슐레이션 단계는
상기 반도체 다이의 넓이보다 넓은 테이프를 상기 반도체 다이의 하면에 부착한 후, 상기 반도체 다이의 측면 및 상면을 인캡슐란트로 인캡슐레이션하고, 상기 테이프를 제거하여 상기 반도체 다이 및 상기 인캡슐란트의 하면이 하부로 노출되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 비아홀의 형성 단계 이전에 상기 인캡슐란트의 상부 영역을 그라인딩하여 상기 반도체 다이의 상면이 상부로 노출되도록 하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 솔더볼의 두께는 상기 인캡슐란트의 두께보다 더 큰 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 하면에 본드 패드가 형성된 반도체 다이;
비아홀을 가지며 상기 반도체 다이의 측면에 형성된 인캡슐란트;
상기 비아홀과 대응되는 상기 인캡슐란트의 하면에 형성된 도금층 영역;
상기 반도체 다이, 인캡슐란트 및 도금층을 영역을 덮는 제1패시베이션층;
상기 제1패시베이션층을 관통하여 상기 본드 패드 및 도금층 영역을 전기적으로 연결하는 재배선층;
상기 재배선층을 덮는 제2패시베이션층; 및
상기 인캡슐란트의 비아홀에 형성되어 상기 도금층 영역과 전기적으로 연결되는 솔더볼을 포함함을 특징으로 하는 반도체 디바이스 - 제 5 항에 있어서,
상기 반도체 다이의 상면은 상기 인캡슐란트를 통하여 외부로 노출됨을 특징으로 하는 반도체 디바이스. - 제 5 항에 있어서,
상기 솔더볼의 두께는 상기 인캡슐란트의 두께보다 큰 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 하면에 본드 패드가 형성된 반도체 다이를 배치하고, 상기 반도체 다이의 측면으로 이격된 측부에는 제1솔더볼을 배치하며, 상기 반도체 다이 및 상기 제1솔더볼의 측면 및 상면을 인캡슐란트로 인캡슐레이션하는 단계;
상기 반도체 다이, 상기 제1솔더볼 및 상기 인캡슐란트의 하면에 도금층을 형성하는 단계;
상기 도금층 중 상기 제1솔더볼의 표면에만 도금층 영역이 잔존하도록 상기 도금층을 제거하는 단계;
상기 도금층 영역, 상기 반도체 다이 및 상기 인캡슐란트를 제1패시베이션층으로 덮는 단계;
상기 제1패시베이션층을 관통하여 상기 반도체 다이의 본드 패드와 상기 도금층 영역을 재배선층으로 연결하는 단계;
상기 재배선층을 제2패시베이션층으로 덮는 단계;
상기 제1솔더볼과 대응하는 상기 인캡슐란트에 비아홀을 형성하는 단계; 및
상기 비아홀에 제2솔더볼을 안착하여 상기 제1솔더볼에 전기적으로 연결되도록 하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 8 항에 있어서,
상기 인캡슐레이션 단계는
상기 반도체 다이의 넓이보다 넓은 테이프를 상기 반도체 다이 및 제1솔더볼의 하면에 부착한 후, 상기 반도체 다이 및 제1솔더볼의 측면 및 상면을 인캡슐란트로 인캡슐레이션하고, 상기 테이프를 제거하여 상기 반도체 다이, 상기 제1솔더볼 및 상기 인캡슐란트의 하면이 하부로 노출되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 8 항에 있어서,
상기 비아홀의 형성 단계 이전에 상기 인캡슐란트의 상부 영역을 그라인딩하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 8 항에 있어서,
상기 제1,2솔더볼의 합친 두께는 상기 인캡슐란트의 두께보다 더 큰 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 하면에 본드 패드가 형성된 반도체 다이;
비아홀을 가지며 상기 반도체 다이의 측면에 형성된 인캡슐란트;
상기 비아홀과 대응되는 상기 인캡슐란트의 하면에 형성된 도금층 영역;
상기 반도체 다이, 인캡슐란트 및 도금층을 영역을 덮는 제1패시베이션층;
상기 제1패시베이션층을 관통하여 상기 본드 패드 및 도금층 영역을 전기적으로 연결하는 재배선층;
상기 재배선층을 덮는 제2패시베이션층;
상기 인캡슐란트의 비아홀에 형성되어 상기 도금층 영역과 전기적으로 연결되는 제1솔더볼; 및
상기 인캡슐란트의 비아홀에 형성되어 상기 제1솔더볼과 전기적으로 연결되는 제2솔더볼을 포함함을 특징으로 하는 반도체 디바이스 - 제 12 항에 있어서,
상기 반도체 다이의 상면은 상기 인캡슐란트로 덮인 것을 특징으로 하는 반도체 디바이스. - 제 12 항에 있어서,
상기 제1,2솔더볼의 합친 두께는 상기 인캡슐란트의 두께보다 큰 것을 특징으로 하는 반도체 디바이스.
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