CN118099105A - 电子装置及制造电子装置的方法 - Google Patents

电子装置及制造电子装置的方法 Download PDF

Info

Publication number
CN118099105A
CN118099105A CN202311492131.1A CN202311492131A CN118099105A CN 118099105 A CN118099105 A CN 118099105A CN 202311492131 A CN202311492131 A CN 202311492131A CN 118099105 A CN118099105 A CN 118099105A
Authority
CN
China
Prior art keywords
substrate
electronic component
internal
interconnect
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311492131.1A
Other languages
English (en)
Inventor
李相铉
李琼延
新及补
韩意书
柳智妍
金宇俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Original Assignee
Anrely Technology Singapore Holdings Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anrely Technology Singapore Holdings Pte Ltd filed Critical Anrely Technology Singapore Holdings Pte Ltd
Publication of CN118099105A publication Critical patent/CN118099105A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4256—Details of housings
    • G02B6/4257—Details of housings having a supporting carrier or a mounting substrate or a mounting plate
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4256—Details of housings
    • G02B6/426—Details of housings mounting, engaging or coupling of the package to a board, a frame or a panel
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4256—Details of housings
    • G02B6/4262—Details of housings characterised by the shape of the housing
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4274—Electrical aspects
    • G02B6/428—Electrical aspects containing printed circuit boards [PCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/1616—Cavity shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

在一个实例中，一种电子装置包含第一衬底和第二衬底。所述第一衬底包含衬底第一侧、衬底第二侧和第一导电结构。内部电子组件靠近所述衬底第二侧耦合到所述第一导电结构。外部电子组件靠近所述衬底第一侧耦合到所述第一导电结构。所述外部电子组件包含主体和所述主体中的凹槽，所述凹槽被配置成与外部互连件耦合。内部互连件将所述第一衬底耦合到所述第二衬底。所述第一衬底、所述第二衬底、所述内部电子组件和所述外部电子组件呈堆叠配置。所述内部电子组件插入于所述第一衬底与所述第二衬底之间。本文中还公开其它实例和相关方法。

Description

电子装置及制造电子装置的方法
技术领域
本公开大体上涉及电子装置，且更明确地说，涉及半导体装置和制造半导体装置的方法。
背景技术
先前的半导体封装和形成半导体封装的方法是不适当的，例如，导致成本过大、可靠性降低、性能相对较低或封装尺寸过大。通过比较此类方法与本公开并参考图式，所属领域的技术人员将清楚常规和传统方法的其它限制和缺点。
发明内容
本发明的一态样为一种电子装置，其包括：第一衬底，其包括第一衬底第一侧、与所述第一衬底第一侧相对的第一衬底第二侧、第一介电结构和第一导电结构；第二衬底，其包括第二衬底第一侧和与所述第二衬底第一侧相对的第二衬底第二侧；第一内部电子组件，其靠近所述第一衬底第二侧且耦合到所述第一导电结构；外部电子组件，其靠近所述第一衬底第一侧且耦合到所述第一导电结构，所述外部电子组件包括：主体；及所述主体中的凹槽，其被配置成与外部互连件耦合；及内部互连件，其将所述第一衬底耦合到所述第二衬底；其中：所述第一衬底、所述第二衬底、所述第一内部电子组件和所述外部电子组件呈堆叠配置；且所述第一内部电子组件插入于所述第一衬底与所述第二衬底之间。在所述电子装置中，所述第二衬底包括第二介电结构和第二导电结构。所述电子装置进一步包括：第二内部电子组件，其靠近插入于所述第一衬底与所述第二衬底之间的所述第一内部电子组件。在所述电子装置中，所述第二内部电子组件耦合到所述第一导电结构；且所述第二内部电子组件以并排配置靠近所述第一内部电子组件。在所述电子装置中，所述第二内部电子组件耦合到所述第二衬底；且所述第一内部电子组件定位于所述第二内部电子组件上方且与所述第二内部电子组件竖直地重叠。所述电子装置进一步包括：空腔，其从所述第一衬底第二侧向内部分地延伸；其中：所述第一内部电子组件位于所述空腔内。所述电子装置进一步包括：囊封物，其插入于所述第一衬底与所述第二衬底之间，其中：所述囊封物接触所述第一内部电子组件和所述内部互连件。在所述电子装置中，所述主体包括大于所述第一衬底的覆盖面积的覆盖面积；所述第一衬底包括外边缘；所述主体的一部分延伸超出所述外边缘以限定凸缘部分；且所述凹槽处于所述凸缘部分中。在所述电子装置中，所述外部电子组件包括光学组件。在所述电子装置中，所述外部互连件包括光学互连件。所述电子装置进一步包括：罩盖，其耦合到所述外部电子组件。
本发明的另一态样为一种电子装置，其包括：第一衬底，其包括第一衬底内侧、与所述第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构；第二衬底，其包括第二衬底内侧、与所述第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构；第一电子组件，其包括第一有源侧和与所述第一有源侧相对的第一背侧，所述第一有源侧靠近所述第一衬底内侧耦合到所述第一导电结构；第二电子组件，其包括第二有源侧和与所述第二有源侧相对的第二背侧，所述第二电子组件邻近于所述第一电子组件；光学组件，其邻近于所述第一衬底外侧且耦合到所述第一导电结构，所述光学组件包括：主体；凸缘部分，其延伸超出所述第一衬底边缘；及所述凸缘部分中的波导；及内部互连件，其将所述第一衬底内侧耦合到所述第二衬底内侧；其中：所述光学组件、所述第一衬底和所述第二衬底呈堆叠配置；且所述第一电子组件和所述第二电子组件插入于所述第一衬底与所述第二衬底之间。在所述电子装置中，所述第二导电结构包括靠近所述第二衬底内侧的内部端子；所述内部互连件耦合到所述内部端子；所述内部互连件从所述第二介电结构突出；且所述第一电子组件的所述第一背侧和所述第二电子组件的所述第二背侧耦合到所述第二衬底内侧。所述电子装置进一步包括：第一组件互连件，其耦合到所述第一电子组件的所述第一有源侧；第二组件互连件，其耦合到所述第二电子组件的所述第二有源侧；及囊封物，其接触所述第一电子组件、所述第二电子组件和所述内部互连件；其中：所述囊封物包括顶侧；且所述第一组件互连件、所述第二组件互连件和所述内部互连件从所述囊封物的所述顶侧暴露。在所述电子装置中，所述第一衬底包括形成于所述囊封物的所述顶侧上方的重布层(RDL)衬底；且所述第一导电结构耦合到所述第一组件互连件、所述第二组件互连件和所述内部互连件。所述电子装置进一步包括：空腔，其从所述第二衬底内侧向内延伸；其中：所述第一电子组件的所述第一背侧和所述第二电子组件的所述第二背侧在所述空腔内耦合到所述第二衬底。在所述电子装置中，所述波导被配置成与光学互连件耦合。所述电子装置，其进一步包括：罩盖，其耦合到所述光学组件。
本发明的另一态样为一种制造电子装置的方法，其包括：提供第一衬底，所述第一衬底包括第一衬底内侧、与所述第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构；提供第二衬底，所述第二衬底包括第二衬底内侧、与所述第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构；提供包括第一有源侧的第一电子组件；邻近于所述第一衬底内侧将所述第一有源侧耦合到所述第一导电结构；运用内部互连件将所述第一衬底内侧耦合到所述第二衬底内侧；及邻近于所述第一衬底外侧将光学组件耦合到所述第一导电结构，所述光学组件包括：主体；凸缘部分，其延伸超出所述第一衬底边缘；及波导，其处于所述凸缘部分中且被配置成与光学互连件耦合；其中：所述光学组件、所述第一衬底和第二衬底呈堆叠配置；且所述第一电子组件插入于所述第一衬底与所述第二衬底之间。所述方法进一步包括：提供包括第二有源侧的第二电子组件；将所述第二有源侧耦合到所述第一衬底内侧或所述第二衬底内侧中的一个；及提供插入于所述第一衬底内侧与所述第二衬底内侧之间的囊封物，其中：所述囊封物接触所述第一电子组件、所述第二电子组件和所述内部互连件。
附图说明
图1展示示例性电子装置的横截面视图。
图2A、2B、2C、2D、2E、2F和2G展示制造示例性电子装置的示例性方法的横截面视图。
图3展示示例性电子装置的横截面视图。
图4A、4B、4C、4D、4E、4F和4G展示用于制造示例性电子装置的示例性方法的横截面视图。
图5展示示例性电子装置的横截面视图。
图6A、6B、6C、6D、6E和6F展示用于制造示例性电子装置的示例性方法的横截面视图。
图7展示示例性电子装置的横截面视图。
图8A、8B、8C、8D、8E、8F和8G展示用于制造示例性电子装置的示例性方法的横截面视图。
图9展示示例性电子装置的横截面视图。
图10展示示例性电子装置的横截面视图。
以下论述提供半导体装置以及制造半导体装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于所公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。
图式示出一般构造方式，且可能省略熟知特征和技术的描述和细节以免不必要地混淆本公开。另外，图式中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件放大，以帮助改进对本公开中论述的实例的理解。交叉阴影线可贯穿图式使用以表示不同部分，但未必表示相同或不同材料。在整个本公开中，相同附图标记表示相同元件。因此，具有类似元件编号的元件可以在图式中展示，但出于清楚起见，此处可以不必重复。
术语“或”表示由“或”连接的列表中的任何一个或多个项目。例如，“x或y”表示三元素集{(x),(y),(x,y)}中的任何元素。作为另一实例，“x、y或z”表示七元素集{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。
术语“包括(comprises/comprising)”、“包含(includes/including)”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。
术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。例如，如果元件A耦合到元件B，那么元件A可直接接触元件B或由插入元件C间接连接到元件B。如本文中所使用，术语“耦合”可指电耦合或机械耦合。类似地，术语“在……上方”或“在……上”可用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。
具体实施方式
本说明书包含与具有高密度3D互连配置的电子装置相关的结构和相关联方法以及其它特征。在一些实例中，多个电子组件以堆叠或叠层封装(POP)配置与衬底插入件集成。在一些实例中，多个衬底用于增加集成度和功能性。在一些实例中，外部电子组件耦合到衬底插入件的外侧，且被配置为适于用作光学信号的收发器的光子集成电路(PIC)。在一些实例中，内部电子组件耦合到衬底插入件的内侧，且可被配置成处理来自PIC组件的光学信号。描述用于耦合、互连和保护电子组件的各种配置。此外，所述结构和方法支持高密度互连，以用于主体大小减小的多个电子组件之间的高速介接。所述结构和方法适合于受益于此类特征的任何电子装置。
在一实例中，电子装置包含：第一衬底，其包含第一衬底第一侧、与第一衬底第一侧相对的第一衬底第二侧、第一介电结构和第一导电结构；及第二衬底，其包含第二衬底第一侧和与第二衬底第一侧相对的第二衬底第二侧。第一内部电子组件靠近第一衬底第二侧耦合到第一导电结构。外部电子组件靠近第一衬底第一侧耦合到第一导电结构。外部电子组件包含主体和主体中的凹槽，所述凹槽被配置成与外部互连件耦合。内部互连件将第一衬底耦合到第二衬底。第一衬底、第二衬底、第一内部电子组件和外部电子组件呈堆叠配置。第一内部电子组件插入于第一衬底与第二衬底之间。
在一实例中，电子装置包含：第一衬底，其包含第一衬底内侧、与第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构；及第二衬底，其包含第二衬底内侧、与第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构；第一电子组件包含第一有源侧和与第一有源侧相对的第一背侧，且第一有源侧靠近第一衬底内侧耦合到第一导电结构。第二电子组件包含第二有源侧和与第二有源侧相对的第二背侧，且第二电子组件邻近于第一电子组件。光学组件邻近于第一衬底外侧耦合到第一导电结构。所述光学组件包含主体、延伸超出第一衬底边缘的凸缘部分和凸缘部分中的波导。内部互连件将第一衬底内侧耦合到第二衬底内侧。光学组件、第一衬底和第二衬底呈堆叠配置。第一电子组件和第二电子组件插入于第一衬底与第二衬底之间。
在一实例中，一种制造电子装置的方法包含提供第一衬底，所述第一衬底包括第一衬底内侧、与第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构。所述方法包含提供第二衬底，所述第二衬底包括第二衬底内侧、与第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构。所述方法包含提供包括第一有源侧的第一电子组件。所述方法包含邻近于第一衬底内侧将第一有源侧耦合到第一导电结构。所述方法包含运用内部互连件将第一衬底内侧耦合到第二衬底内侧。所述方法包含邻近于第一衬底外侧将光学组件耦合到第一导电结构，所述光学组件包括主体、延伸超出第一衬底边缘的凸缘部分，和波导，所述波导处于凸缘部分中且被配置成与光学互连件耦合。所述方法提供光学组件、呈堆叠配置的第一衬底和第二衬底，以及插入于第一衬底与第二衬底之间的第一电子组件。
其它实例包含于本公开中。在图式、权利要求书或本公开的说明书中可以找到此类实例。
图1展示示例性电子装置10的横截面视图。在图1中所展示的实例中，电子装置10可包括衬底11、衬底12、囊封物13、内部互连件141、外部互连件142、电子组件15、电子组件16和电子组件17。在一些实例中，电子装置10还可包含基底衬底18。在一些实例中，电子装置10还可包含光学互连件19。
衬底11可包括介电结构111和导电结构112。衬底12可包括介电结构121和导电结构122。电子组件15可包括组件互连件151。电子组件16可包括组件互连件161。电子组件17可包括组件互连件171、主体172、凹槽173和凸缘部分174。
衬底11和12、囊封物13、内部互连件141和外部互连件142可被称为电子封装或封装，其可保护电子组件15和16免于外部元件或环境暴露影响。在一些实例中，衬底11和12、囊封物13、内部互连件141、外部互连件142以及电子组件15、16和17可被称为经共同封装光学件(COP)且可通过光学互连件19提供到外部电气组件的耦合。
图2A到2G展示用于制造电子装置10的示例性方法的横截面视图。图2A展示在早期制造阶段的电子装置10的横截面视图。在图2A中所展示的实例中，可提供衬底11及电子组件15和16。衬底11可包括或称为插入件、硅插入件、玻璃插入件、有机插入件、刚性印刷电路板、柔性印刷电路板、层压衬底、重布层(RDL)衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底或封装衬底。在一些实例中，衬底11的厚度可以在大约20微米(μm)到大约2000μm的范围内。衬底11可将电子组件15和16彼此耦合或将其耦合到外部装置，且可保护电子组件15和16免于外部环境影响。
衬底11可包括介电结构111和导电结构112。衬底11还可包括基本上平面的衬底内侧113(或底侧)和与衬底内侧113相对的基本上平面的衬底外侧114(或顶侧)。电子组件15和16可耦合到衬底内侧113。
介电结构111可包括或称为一个或多个介电层。介电结构111可包括硅、玻璃、有机材料、铜箔-玻璃纤维织物-铜箔的层压物(FR4)、双马来酰亚胺三嗪(BT)、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或陶瓷。在一些实例中，介电结构111的厚度可以在大约3μm到大约100μm的范围内。在一些实例中，介电结构111的厚度可指介电结构111的个别层的厚度。在一些实例中，介电结构11a的所有层的组合厚度可类似于或等于衬底11的厚度。介电结构111可维持衬底11的形状且还可支撑导电结构112。
导电结构112可包括或称为一个或多个导电层、迹线、焊垫、图案或凸块下金属化物(UBM)。导电结构112可包括铜、铝、金、银、镍、钯或合金。在一些实例中，导电结构112的厚度可以在大约3μm到大约50μm的范围内。在一些实例中，导电结构112的厚度可指导电结构112的个别层的厚度。在一些实例中，导电结构112的所有层的组合厚度可类似于或等于衬底11的厚度。导电结构112可为电子组件15、16和17提供电信号路径(例如，竖直路径和/或水平路径)。
导电结构112可包括内部端子1121、外部端子1122、嵌入式迹线1123和嵌入式通孔1124。内部端子1121可设置在介电结构111的内侧上(例如，沿着衬底内侧113)。内部端子1121可从介电结构111暴露。内部端子1121可耦合到嵌入式迹线1123或嵌入式通孔1124。内部端子1121可包括或称为迹线、焊指(bond finger)、焊盘或焊垫。内部端子1121可包括铜、铝、金、银、镍、钯或合金。在一些实例中，内部端子1121的厚度可以在大约3μm到大约50μm的范围内。电子组件15和16可耦合到内部端子1121。
外部端子1122可设置在介电结构111的外侧上(例如，沿着衬底外侧114)。外部端子1122可从介电结构111暴露。外部端子1122可耦合到嵌入式迹线1123或嵌入式通孔1124。外部端子1122可包括或称为迹线、焊指、焊盘或焊垫。外部端子1122可包括铜、铝、金、银、镍、钯或合金。在一些实例中，外部端子1122的厚度可以在大约3μm到大约50μm的范围内。在一些实例中，电子组件17(图2F)可耦合到外部端子1122。
嵌入式迹线1123可在介电结构111内部在基本上水平方向上延伸。嵌入式迹线1123在介电结构111中在大约水平方向上提供电连接路径，且可耦合到内部端子1121、外部端子1122或嵌入式通孔1124。在一些实例中，嵌入式迹线1123的厚度可以在大约3μm到大约50μm的范围内。嵌入式通孔1124可在介电结构111内部在基本上竖直方向上延伸。嵌入式通孔1124在介电结构111中在大约竖直方向上提供电连接路径，且可耦合到内部端子1121、外部端子1122或嵌入式迹线1123。在一些实例中，嵌入式通孔1124的宽度(或直径)可以在大约3μm到大约100μm的范围内。
衬底11可以多种方式生产。在一些实例中，以硅晶片为例，衬底11可通过以下步骤形成：在硅晶片中提供穿孔；在硅晶片的表面上提供绝缘层；在绝缘层的表面上提供晶种层；通过电镀导电材料直到填充晶种层上的穿孔来提供贯穿电极；在硅晶片的表面上提供待连接到贯穿电极的导电层且通过光刻工艺和蚀刻工艺提供导体图案；在导体图案上提供绝缘层(例如，氧化硅膜或氮化硅薄膜)；及去除绝缘层的一部分以暴露导体图案的一部分。在一些实例中，这些步骤可重复若干次，进而提供多层硅插入件。
在一些实例中，以双层FR4衬底为实例，衬底11可通过以下步骤来生产：处理钻孔以连接下部铜箔与上部铜箔，对钻孔执行电镀以电连接下部铜箔与上部铜箔；通过在衬底表面上提供感光膜且对感光膜进行光刻来在衬底的内侧(下部表面)和外侧(上部表面)上图案化包含内部端子和外部端子的外层电路，因此图案化下部铜箔和上部铜箔的表面；通过对衬底的整个上部表面和下部表面执行化学镀以覆盖外部电路而提供用于电镀的晶种层，其薄于外部电路；在用于电镀的晶种层上提供感光膜以覆盖用于电镀的晶种层，且对感光膜进行光刻以图案化用于电镀的晶种层；在衬底的整个上部表面和下部表面上方提供阻焊层，因此暴露外部电路；及通过将电力施加到电镀晶种层来在于阻焊层外部暴露的包含内部端子和外部端子的外部电路上形成电镀层。
在一些实例中，在具有超过双层衬底的多个层的三层到六层衬底的情况下，除了上文所描述的步骤之外，还可通过提供以下步骤来提供衬底11：提供内部层电路和层压。作为实例，可通过对感光膜进行光刻来执行提供内部层电路的步骤，因此每一衬底的上部铜箔和下部铜箔的表面被图案化，进而在每一衬底的下部表面和上部表面上图案化内部层电路。作为实例，可通过对准如上文所描述的所提供的衬底中的每一个且允许衬底中的每一个集成到一个衬底中同时提供预定温度和压力来执行层压步骤。在一些实例中，介电结构可以是B阶预浸体，且在层压步骤之后，介电结构可呈C阶状态，且因此每一衬底可被集成，进而提供多层衬底。在一些实例中，在层压步骤之后，可以与如上文所描述类似的方式依序提供孔处理步骤、电镀步骤、提供外层电路的步骤等等。
在一些实例中，衬底11可以是预成形衬底。预成形衬底可在附接到电子装置之前制造并且可包括在相应导电层之间的介电层。导电层可包括例如铜，并且可使用电镀工艺形成。介电层可为可以预成形膜的形式而非以液体的形式附接的非光可限定层，并且可包含具有例如股线、织造物或用于刚性或结构支撑的其它无机颗粒的填料的树脂。由于介电层是非光可限定的，因此可使用钻孔或激光来形成例如通孔或开口等特征。在一些实例中，介电层可包括预浸材料或味之素堆积膜(ABF)。预成形衬底可包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且介电层和导电层可形成于永久性芯结构上。在其它实例中，预成形衬底可为省略永久性芯结构的无芯衬底，且介电层和导电层可形成于牺牲载体上，所述牺牲载体在形成介电层和导电层之后且在附接到电子装置之前被去除。预成形衬底可以称为印刷电路板(PCB)或层压衬底。此类预成形衬底可通过半加成工艺或修改后的半加成工艺来形成。本公开中的衬底可包括预成形衬底。
在一些实例中，衬底11可为RDL衬底。RDL衬底可包括一个或多个导电重布层和一个或多个介电层，并且(a)可逐层形成在RDL衬底将耦合到的电子装置上，或(b)可逐层形成在载体上且接着在电子装置和RDL衬底耦合在一起之后完全地去除或至少部分地去除。RDL衬底可在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，和/或在矩形或正方形面板载体上以面板级工艺逐层制造为面板级衬底。RDL衬底可以加成堆积工艺形成，并且可包含与一个或多个导电层交替堆叠的一个或多个介电层，且限定相应导电重布图案或迹线，所述导电重布图案或迹线被配置成共同地(a)将电迹线扇出电子装置的占用空间之外，和/或(b)将电迹线扇入电子装置的占用空间内。可以使用例如电镀工艺或化学镀工艺等镀覆工艺来形成导电图案。导电图案可包括导电材料，例如铜或其它可镀覆金属。可使用光图案化工艺(photo-patterning process)，例如光刻工艺和用于形成光刻掩模的光致抗蚀剂材料来制作导电图案的位置。RDL衬底的介电层可用光图案化工艺来图案化，并且可包含光刻掩模，光通过所述光刻掩模暴露于光图案所要特征，例如介电层中的通孔。介电层可由例如聚酰亚胺(PI)、苯并环丁烯(BCB)或聚苯并恶唑(PBO)等光可限定的有机介电材料制成。此类介电材料可以液体形式旋涂或以其它方式涂布，而非以预成形膜的形式附接。为了准许恰当地形成所要光限定特征，此类光可限定的介电材料可省略结构增强剂，或可为无填料的，没有股线、织造物或其它颗粒，并且可干扰来自光图案化工艺的光。在一些实例中，无填料介电材料的此类无填料特性可准许所得介电层的厚度减小。尽管上文所描述的光可限定的介电材料可以是有机材料，但在一些实例中，RDL衬底的介电材料可以包括一个或多个无机介电层。无机介电层的一些实例可以包括氮化硅(Si3N4)、氧化硅(SiO2)或氮氧化硅(SiON)。无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层而形成的。此类无机介电层可以是无填料的，没有股线、织造物或其它不同的无机颗粒。在一些实例中，RDL衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(BT)或FR4的介电材料，并且这些类型的RDL衬底可以包括或称为无芯衬底。本公开中的衬底可包括RDL衬底。
电子组件15和16可耦合到衬底11。电子组件15和16可各自包括有源侧和与有源侧相对的无源侧(也被称作背侧或组件背侧)。有源侧可面向衬底11的内侧。电子组件15和16可分别包括组件互连件151和161。组件互连件151和161可包括或称为凸块、SnPb凸块、无铅凸块、铜柱、铜导柱、柱形凸块或焊垫。
电子组件15和16可分别经由组件互连件151和161耦合到衬底11的内部端子1121。在一些实例中，电子组件15和16的组件互连件151和161可通过回焊工艺、热超声压缩工艺或激光辅助接合工艺来耦合到衬底11的内部端子1121。电子组件15和16可各自包括或被称作半导体裸片、半导体芯片、半导体封装、半导体装置、有源组件或无源组件。电子组件15和16还可包括或称为电子集成电路(EIC)、时钟数据恢复(CDR)、功率管理集成电路(PMIC)、数字信号处理器(DSP)、网络处理器、音频处理器、无线基带片上系统处理器、传感器、专用集成电路、存储器，或集成无源装置(IPD)。在一些实例中，电子组件15可为EIC，且电子组件16可为CDR。在一些实例中，电子组件15和16的厚度可以在大约40μm到大约1000μm的范围内。在一些实例中，电子组件15和16可执行各种计算和控制处理，存储数据，或从电信号去除噪声。在一些实例中，电子组件15和16为内部电子组件的实例。
图2B展示在稍后制造阶段的电子装置10的横截面视图。在图2B中所展示的实例中，可提供内部互连件141。内部互连件141可耦合到衬底11的内部端子1121。在一些实例中，在内部互连件141落在衬底11的内部端子1121上之后，可执行回焊工艺，或可辐照且接着冷却激光束，进而将内部互连件141耦合到内部端子1121上。内部互连件141可包括或称为焊球、焊料涂布金属(Cu)-芯球、导柱、凸块、引脚或垂直焊线(vertical wire bond)。在一些实例中，内部互连件141的厚度可以在大约50μm到大约1000μm的范围内。
图2C展示在稍后制造阶段的电子装置10的横截面视图。在图2C中所展示的实例中，可提供衬底12。在一些实例中，衬底12可类似于上文所描述的衬底11。在一些实例中，衬底12可包括或称为刚性印刷电路板、柔性印刷电路板、层压衬底、预成形衬底、RDL衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底，或封装衬底。在一些实例中，衬底12的厚度可以在大约20μm到大约2000μm的范围内。衬底12可将内部互连件141彼此耦合或将其耦合到外部装置。
衬底12可包括介电结构121和导电结构122。衬底12可包括基本上平面的衬底内侧123和与衬底内侧123相对的基本上平面的衬底外侧124。内部互连件141可耦合到衬底内侧123。内部互连件141可将衬底11耦合到衬底12。
介电结构121可包括或称为一个或多个介电层。在一些实例中，介电结构121的厚度可以在大约3μm到大约100μm的范围内。导电结构122可包括或称为一个或多个导电层、迹线、焊垫、图案或凸块下金属(UBM)。在一些实例中，导电结构122的厚度可以在大约3μm到大约50μm的范围内。
导电结构122可包括内部端子1221、外部端子1222、嵌入式迹线1223和嵌入式通孔1224。内部端子1221可设置在介电结构121的内侧上(例如，沿着衬底内侧123)。内部端子1221可从介电结构121暴露。内部端子1221可耦合到嵌入式迹线1223或嵌入式通孔1224。内部端子1221可包括或称为迹线、焊指、焊盘或焊垫。内部端子1221可包括铜、铝、金、银、镍、钯或合金。在一些实例中，内部端子1221的厚度可以在大约3μm到大约50μm的范围内。内部互连件141可耦合到内部端子1221。在一些实例中，在内部互连件141落在衬底12的内部端子1221上之后，可执行回焊工艺，或可辐照且接着冷却激光束，进而将内部互连件141耦合到衬底12的内部端子1221。在一些实例中，电子组件15和16的组件背侧可与衬底12的内侧123间隔开。在一些实例中，电子组件15和16的背侧可接触衬底12的内侧123。
外部端子1222可设置在介电结构121的外侧上(例如，沿着衬底外侧124)。外部端子1222可从介电结构121暴露。外部端子1222可耦合到嵌入式迹线1223或嵌入式通孔1224。外部端子1222可包括或称为迹线、焊指、焊盘或焊垫。外部端子1222可包括铜、铝、金、银、镍、钯或合金。在一些实例中，外部端子1222的厚度可以在大约3μm到大约50μm的范围内。在一些实例中，外部互连件142(图2E)可耦合到外部端子1222。
可提供嵌入式迹线1223，其在介电结构121内部在基本上水平方向上延伸。嵌入式迹线1223在介电结构121中在大约水平方向上提供电连接路径，且可耦合到内部端子1221、外部端子1222或嵌入式迹线1124。在一些实例中，嵌入式迹线1223的厚度可以在大约3μm到大约50μm的范围内。可提供嵌入式通孔1224，其在介电结构121内部在基本上竖直方向上延伸。嵌入式通孔1224在介电结构121中在大约竖直方向上提供电连接路径，且可耦合到内部端子1221、外部端子1222或嵌入式迹线1223。在一些实例中，嵌入式通孔1224的宽度(或直径)可以在大约3μm到大约100μm的范围内。
图2D展示在稍后制造阶段的电子装置10的横截面视图。在图2D中所展示的实例中，可提供囊封物13。囊封物13可设置在衬底11与衬底12之间。囊封物13可接触电子组件15和16、组件互连件151和161，及内部互连件141。囊封物13可接触衬底11的内侧113和衬底12的内侧123。在一些实例中，囊封物13可包括环氧树脂、填料或固化剂。在一些实例中，囊封物13可包括或称为模制化合物、树脂、密封剂、填料增强聚合物，或有机主体。在一些实例中，可通过转移模制工艺或压缩模制工艺来提供囊封物13。转移模制可以是通过将流体树脂从模具的浇口(供应端口)供应到对应的电子组件的外围而硬化的工艺。压缩模制可以是其中提前将流体树脂供应到模具中且接着将电子组件置入模具中以硬化流体树脂的工艺。囊封物13的厚度可类似于每一内部互连件141。在一些实例中，囊封物13的厚度可以在大约50μm到大约1000μm的范围内。囊封物13可保护电子组件15和16免于暴露于外部元件或环境，且可耗散来自电子组件15和16的热量。
图2E展示在稍后制造阶段的电子装置10的横截面视图。在图2E中所展示的实例中，可提供外部互连件142。外部互连件142可耦合到衬底12的外部端子1222。在一些实例中，在外部互连件142落在衬底12的外部端子1222上之后，可执行回焊工艺或可辐照且接着冷却激光束，进而将外部互连件142耦合到外部端子1122。外部互连件142可包括或称为焊球、焊料涂布金属(Cu)-芯球、导柱、凸块、引脚或垂直焊线。外部端子1222可包括铜、铝、金、银、镍、钯或合金。在一些实例中，外部互连件142的厚度可以在大约50μm到大约1000μm的范围内。外部互连件142可将衬底12耦合到基底衬底18(图2G)。
在一些实例中，图2A到2E中所展示的工艺可运用呈条带形式的衬底11和12来执行。举例来说，条带可包含布置成例如沿着条带的行和列的多个个别衬底单元。电子组件、内部互连件和外部互连件可耦合到衬底单元，且接着包含衬底11单元的条带可耦合到包含衬底12的条带。在一些实例中，图2A到2E中所展示的工艺可运用个别(即，单一化的)衬底11和12来执行。举例来说，多个个别衬底12单元可放置(例如，使用取放设备)在载体上，且接着包含电子组件15和16以及耦合到所述电子组件的内部互连件141的个别衬底11单元可放置在个别衬底12单元上。
根据各种实例，囊封物13可设置在单一化形式的任一条带中的衬底单元之间。在一些实例中，可在囊封步骤之后或在提供外部互连件142的步骤之后执行锯切工艺。在一些实例中，可借助于金刚石砂轮或激光束来锯切衬底11和12及囊封物13。在一些实例中，在单一化之后，衬底11和12的横向侧与囊封物13的横向侧可为共面的。
图2F展示在稍后制造阶段的电子装置10的横截面视图。在图2F中所展示的实例中，电子组件17可设置在衬底11上方。在一些实例中，电子组件17可包括组件互连件171、主体172、一个或多个凹槽173和凸缘部分174。在一些实例中，电子组件17可经由组件互连件171耦合到衬底11的外部端子1122。组件互连件171可包括或称为球、凸块、导柱、柱或焊垫。在一些实例中，在组件互连件171在衬底11的外部端子1122上对准之后，可执行回焊工艺、热超声压缩工艺或激光辅助接合工艺，进而将组件互连件171耦合到外部端子1122。
在一些实例中，主体172的覆盖面积可大于衬底11的覆盖面积，进而使得主体172的一部分(即，凸缘部分174)延伸超过衬底11的外边缘/横向侧。在一些实例中，主体172的第一横向侧可与衬底11的第一横向侧共面，且与第一横向侧相对的主体172的第二横向侧可位于衬底11的第二横向侧外部。换句话说，主体172的一对相对的横向侧之间的距离可大于衬底11的一对相对的横向侧之间的距离。在一些实例中，一个或多个凹槽173(例如，波导)可设置在凸缘部分174中。在一些实例中，凸缘部分174可包括延伸超出衬底11的悬垂结构或悬臂结构。光学互连件19(图1)可在凹槽173处耦合到电子组件17。
电子组件17可包括或称为半导体裸片、半导体芯片、半导体封装、半导体装置、有源组件或无源组件。在一些实例中，电子组件17可包括或称为光学组件或光子集成电路(PIC)。在一些实例中，电子组件17的厚度可以在大约40μm到大约1000μm的范围内。在一些实例中，电子组件17可将来自电子组件15和16的电信号转换为光学信号，且将所转换的信号提供到外部装置。相反地，电子组件17可将从外部装置接收的光学信号转换为电信号，所述电信号被提供到电子组件15和16。在一些实例中，电子组件17可以是包括激光器、调制器或用于驱动光学信号的光电二极管的光学组件。在一些实例中，电子组件15可以是EIC，电子组件16可以是CDR，且电子组件17可以是PIC。电子组件17是外部电子组件的实例。
图2G展示在稍后制造阶段的电子装置10的横截面视图。在图2G中所展示的实例中，可提供基底衬底18(例如，PCB)。在一些实例中，电子装置10可耦合到基底衬底18或可包括基底衬底18。在一些实例中，外部互连件142可通过回焊工艺耦合到基底衬底18。衬底18可包括或称为刚性印刷电路板、柔性印刷电路板、层压衬底、RDL衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底，或封装衬底。在一些实例中，光学互连件19(图1)，例如光纤，可通过将光学互连件19定位在凹槽173中而耦合到电子装置10。图2G的电子装置10是其中第一衬底(例如，衬底11)、第二衬底(例如，衬底12)、第一内部组件(例如，电子组件15/16)和外部电子组件(例如，电子组件17)呈堆叠配置的结构的实例，其中第一内部电子组件插入于第一衬底与第二衬底之间。另外，图2G的电子装置10是呈并排配置的第一内部电子组件(例如，电子组件15)和第二内部电子组件(例如，电子组件16)的实例。
根据各种实例，电子装置10可提供经共同封装光学件(CPO)，其将电子组件15和16与光学组件17集成在一起。光学组件17以及电子组件15和16可借助于高密度三维插入件(例如，衬底11)彼此耦合，进而在光学组件17与电子组件15和16之间提供高速界面(例如，短电信号路径)。通过应用插入件层叠封装(IP POP)结构和多芯片阵列结构，可减小电子装置10的总覆盖面积或主体大小。
图3展示示例性电子装置20的横截面视图。在图3中所展示的实例中，电子装置20可包括衬底21、衬底12、囊封物13、内部互连件141、外部互连件142、电子组件15、电子组件16，和电子组件17。在一些实例中，电子装置20还可包括基底衬底18。在一些实例中，电子装置20还可包括光学互连件19。衬底21可包括介电结构211、导电结构212和空腔215。在一些实例中，电子组件15可耦合到衬底11，且电子组件16可耦合到衬底12。
图4A到4G展示用于制造电子装置20的示例性方法的横截面视图。电子装置20的结构和制造方法可类似于图1和2A到2G中所展示的电子装置10的结构和制造方法，且因此，以下描述将集中在差异。
图4A展示在早期制造阶段的电子装置20的横截面视图。在图4A中所展示的实例中，可提供衬底21和电子组件15。衬底21可包括介电结构211、导电结构212和空腔215。衬底21还可包括衬底内侧(或底侧)213和与衬底内侧213相对的衬底外侧(或顶侧)214。在一些实例中，空腔215从衬底内侧213向内部分地延伸。导电结构212可包括内部端子2121、外部端子2122、嵌入式迹线2123和嵌入式通孔2124。在一些实例中，空腔215可设置在衬底213的内侧213中。在一些实例中，可通过去除介电结构211的一部分来提供空腔215。在一些实例中，导电结构212的一部分可通过空腔215暴露。举例来说，在空腔215的底部处，导电结构212的部分可从介电结构211暴露以允许组件互连件151耦合到导电结构212。空腔215的深度可类似于电子组件15的厚度。举例来说，电子组件15的背侧可与衬底21的内侧213共面，或电子组件15的背侧可相对于衬底21的内侧213凹陷。在一些实例中，空腔215可部分地延伸通过衬底21，使得衬底21的一部分保持在空腔215的底部与衬底21的外侧214之间。空腔215的覆盖面积可大于电子组件15的覆盖面积。电子组件15可耦合到通过空腔215暴露的导电结构212。在一些实例中，电子组件15的组件互连件151可耦合到空腔215内的导电结构212(例如，暴露的嵌入式迹线2123)。
图4B展示在稍后制造阶段的电子装置20的横截面视图。在图4B中所展示的实例中，可提供内部互连件141。内部连接件141可耦合到衬底21的内部端子2121。在一些实例中，内部互连件141可耦合到布置在空腔215外部的内部端子2121。
图4C展示在稍后制造阶段的电子装置20的横截面视图。在图4C中所展示的实例中，可提供衬底12和电子组件16。电子组件16可耦合到衬底12。在一些实例中，电子组件16的组件互连件161可耦合到衬底12的内部端子1221。电子组件16可至少与电子组件15的一部分竖直地重叠。举例来说，电子组件16可与电子组件15竖直对准(或至少部分地竖直重叠)。电子组件15可定位于电子组件16上方，且电子组件16可定位于电子组件15下方。在一些实例中，内部互连件141还可耦合到衬底12的内部端子1221。在一些实例中，电子组件15的背侧可与电子组件16的背侧接触。在一些实例中，电子组件15的背侧可与电子组件16的背侧间隔开。
图4D展示在稍后制造阶段的电子装置20的横截面视图。在图4D中所展示的实例中，可提供囊封物13。囊封物13可设置在衬底21与衬底12之间。囊封物13可填充衬底21的空腔215。囊封物13可接触限定空腔215的底部和侧壁、电子组件15和16、组件互连件151和161以及内部互连件141。囊封物13还可接触衬底21的内侧213和衬底12的内侧123。
图4E展示在稍后制造阶段的电子装置20的横截面视图。在图4E中所展示的实例中，可提供外部互连件142。外部互连件142可耦合到衬底12的外部端子1222。
图4F展示在稍后制造阶段的电子装置20的横截面视图。在图4F中所展示的实例中，可提供电子组件17。在一些实例中，电子组件17可位于衬底21的外侧214上方。电子组件17可经由组件互连件171耦合到衬底21的外部端子2122。电子组件17可包括或称为光学组件或PIC。
图4G展示在稍后制造阶段的电子装置20的横截面视图。在图4G中所展示的实例中，可提供基底衬底18。在一些实例中，电子装置20可耦合到基底衬底18或可包括基底衬底18。图4G的电子装置20是其中第一衬底(例如，衬底21)、第二衬底(例如，衬底12)、第一内部组件(例如，电子组件15)和外部电子组件(例如，电子组件17)呈堆叠配置的结构的实例，其中第一内部电子组件插入于第一衬底与第二衬底之间。并且，图4G的电子装置20是其中第一内部电子组件(例如，电子组件15)定位于第二内部电子组件(例如，电子组件16)上方且与其竖直重叠的电子装置的实例，所述第二内部电子组件耦合到第二衬底(例如，衬底12)。另外，图4G的电子装置是位于空腔(例如，空腔215)内的第一内部电子组件(例如，电子组件15)的实例。
根据各种实例，包含其中可定位有电子组件15的空腔215的衬底21减小了衬底21的覆盖面积(或宽度)，这往往会减小电子装置20的总覆盖面积。电子组件15可耦合到衬底21，且电子组件16可耦合到衬底12，这往往会减小衬底21和15的电路密度，进而降低制造成本和复杂性。将电子组件15耦合到暴露在衬底21的空腔215中的导电图案可减小电子组件15与电子组件17之间的电信号路径距离。
图5展示示例性电子装置30的横截面视图。在图5中所展示的实例中，电子装置30可包括衬底21、外部互连件142、电子组件15、电子组件16、电子组件17、基底衬底18(任选的)，和光学互连件19(任选的)。衬底21可包括介电结构211、导电结构212和空腔215。空腔215可被配置成容纳竖直定位的电子组件15和16。在一些实例中，电子组件15可耦合到在空腔215的底部处暴露的导电结构212的一部分，且电子组件16可耦合到基底衬底18。
图6A到6F展示用于制造电子装置30的示例性方法的横截面视图。电子装置30的结构和制造方法可类似于图2A到2G中所展示的电子装置10的结构和制造方法或图4A到4G中所展示的电子装置20的结构和制造方法，且因此，以下描述将集中在差异。
图6A展示在早期制造阶段的电子装置30的横截面视图。在图6A中所展示的实例中，可提供衬底21。衬底21可包括或称为刚性印刷电路板、柔性印刷电路板、层压衬底、RDL衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底，或封装衬底。衬底21可包括介电结构211、导电结构212和空腔215。在一些实例中，空腔215可设置在衬底21的下侧213中。导电结构212的一部分(例如，嵌入式迹线2123)可暴露在空腔215的底部处。空腔215的深度可类似于电子组件15的厚度。空腔215的宽度可大于电子组件15的宽度。
图6B展示在稍后制造阶段的电子装置30的横截面视图。在图6B中所展示的实例中，可提供电子组件15。在一些实例中，电子组件15可耦合到在空腔215的底部处暴露的导电结构212。在一些实例中，电子组件15的组件互连件151可耦合到沿着空腔215的底部从介电结构212暴露的导电结构212(例如，嵌入式迹线2123)。
图6C展示在稍后制造阶段的电子装置30的横截面视图。在图6C中所展示的实例中，可提供外部互连件142。外部互连件142可耦合到布置在空腔215外部的下部端子2121。
图6D展示在稍后制造阶段的电子装置30的横截面视图。在图6D中所展示的实例中，可提供电子组件16。电子组件16可耦合到基底衬底18。在一些实例中，电子组件16的组件互连件161可耦合到基底衬底18的电路图案。衬底18可包括或称为刚性印刷电路板、柔性印刷电路板、层压衬底、RDL衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底，或封装衬底。
图6E展示在稍后制造阶段的电子装置30的横截面视图。在图6E中所展示的实例中，衬底21可耦合到基底衬底18。在一些实例中，外部互连件142可耦合到基底衬底18的电路图案。电子组件15可定位于电子组件16上方，且电子组件16可定位于电子组件15下方。在一些实例中，电子组件15可至少与电子组件16的一部分竖直重叠。举例来说，电子组件16可与电子组件15竖直对准(或至少部分地竖直重叠)。在一些实例中，电子组件15的背侧可与电子组件16的背侧间隔开。在一些实例中，电子组件15的背侧可与电子组件16的背侧接触。
图6F展示在稍后制造阶段的电子装置30的横截面视图。在图6F中所展示的实例中，可提供电子组件17。在一些实例中，电子组件17可经由组件互连件171耦合到衬底21的上部端子2122。在一些实例中，电子组件17可包括或称为光学组件或PIC。图6F的电子装置30是其中第一衬底(例如，衬底21)、第二衬底(例如，衬底18)、第一内部组件(例如，电子组件15)和外部电子组件(例如，电子组件17)呈堆叠配置的结构的实例，其中第一内部电子组件插入于第一衬底与第二衬底之间。并且，图6F的电子装置30是其中第一内部电子组件(例如，电子组件15)定位于第二内部电子组件(例如，电子组件16)上方且与其竖直重叠的电子装置的实例，所述第二内部电子组件耦合到第二衬底(例如，衬底18)。另外，图6F的电子装置是位于空腔(例如，空腔215)内的第一内部电子组件(例如，电子组件15)的实例。
根据各种实例，包含其中可定位有电子组件15的空腔215的衬底21减小了衬底21的覆盖面积(或宽度)，这往往会减小电子装置30的总覆盖面积。将电子组件15耦合到衬底21以及将电子组件16耦合到基底衬底18往往会减小衬底21的电路密度，进而降低制造成本和复杂性。在一些实例中，使用不具有插入件的空腔衬底21(例如，从电子装置30去除衬底12)允许减小电子装置30的高度或厚度且减小电子组件15和16与电气组件17之间的电信号路径距离。
图7展示示例性电子装置40的横截面视图。在图7中所展示的实例中，电子装置40可包括衬底41、衬底42、囊封物43、电子组件15、电子组件16、电子组件17、电子组件45，和罩盖49。
衬底41可包括介电结构411和导电结构412。衬底42可包括介电结构421、导电结构422和空腔425。导电结构422可包括衬底互连件4225。衬底42可将电子组件15、16、17和45彼此耦合或将其耦合到外部装置，且可保护电子组件15、16、17和45免于外部环境影响。电子组件45可包括组件互连件451。罩盖45可包括界面材料491。
衬底41和42、囊封物43及罩盖49可被称为电子封装或封装，且可为电子组件15、16、17和45提供保护以免于外部元件或环境暴露的影响。在一些实例中，衬底41和42、囊封物43、罩盖49及电子组件15、16、17和45可被称为COP，且可通过光学互连件19提供到外部电气组件的耦合。
图8A到8G展示用于制造电子装置40的示例性方法的横截面视图。
图8A展示在早期制造阶段的电子装置40的横截面视图。在图8A中所展示的实例中，可提供衬底42。在一些实例中，衬底42可设置在载体48上。衬底42可包括或称为味之素堆积膜(ABF)电路板、刚性印刷电路板、柔性印刷电路板、层压衬底、RDL衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底，或封装衬底。衬底42可类似于上文所描述的衬底11和12，且因此，以下描述将集中在差异。
衬底42可包括介电结构421和导电结构422。衬底42还可包括衬底内侧423和与衬底内侧423相对的衬底外侧424。在一些实例中，空腔425可设置在衬底内侧423中。在一些实例中，衬底42可不包含空腔425。举例来说，衬底42的内侧423可以是基本上平面的。
介电结构421可包括或称为一个或多个介电层。导电结构422可包括或称为一个或多个导电层、迹线、焊垫、图案或凸块下金属化物(UBM)。导电结构422可包括内部端子4221、外部端子4222、嵌入式迹线4223、嵌入式通孔4224，和衬底互连件4225。衬底互连件4225可设置在内部端子4221上。衬底互连件4225可从介电结构421(例如，从衬底42的内侧423)暴露或突出。衬底互连件4225可位于空腔425外部。衬底互连件4225可经由内部端子1121耦合到嵌入式迹线1123或嵌入式通孔1124。衬底互连件4225可包括或称为导柱、柱或垂直导线。衬底互连件4225可包括铜、铝、金、银、镍、钯或合金。在一些实例中，衬底互连件4225的厚度可以在大约3μm到大约50μm的范围内。
图8B展示在稍后制造阶段的电子装置40的横截面视图。在图8B中所展示的实例中，电子组件15和45可设置在衬底42上。在一些实例中，电子组件15和45可位于空腔425中。电子组件15和45中的每一个可包括有源侧和与有源侧相对的背侧。在其中衬底42不包含空腔425的实例中，电子组件15和45的背侧可面向空腔425的底部或内侧423。电子组件15和45可分别包括组件互连件151和451。组件互连件151和451可包括或称为凸块、SnPb凸块、无铅凸块、铜柱、铜导柱、柱形凸块或焊垫。电子组件15和45可经由粘合剂耦合到空腔425的底部(或衬底42的内侧423)。电子组件15和45可包括或称为半导体裸片、半导体芯片、半导体封装、半导体装置、有源组件或无源组件。电子组件15和45中的每一个还可包括或称为EIC、CDR、PMIC、DSP、网络处理器、音频处理器、无线基带片上系统处理器、传感器、专用集成电路、存储器或IPD。在一些实例中，电子组件15可为EIC，且电子组件45可为PMIC。
图8C展示在稍后制造阶段的电子装置40的横截面视图。在图8C中所展示的实例中，可提供囊封物43。囊封物43可形成于衬底42及电子组件15和45上方且可接触所述衬底及电子组件。在一些实例中，囊封物43可接触且环绕电子组件15和45、衬底互连件4225及组件互连件151和451的横向侧。在一些实例中，囊封物43可接触衬底42的横向侧。在一些实例中，囊封物43可覆盖衬底42、衬底互连件4225、电子组件15和45、组件互连件151和451、衬底42的内侧423，及衬底42的横向侧。囊封物43可保护电子组件15和45及衬底互连件4225免于外部元件或环境暴露的影响。
图8D展示在稍后制造阶段的电子装置40的横截面视图。在图8D中所展示的实例中，可(例如，通过研磨)去除囊封物43的一部分，以暴露组件互连件151和451及衬底互连件4225。在一些实例中，可执行研磨工艺，直到组件互连件151和451及衬底互连件4225从囊封物43暴露。在一些实例中，去除囊封物43的部分(例如，在研磨工艺之后)，囊封物43、组件互连件15和451及衬底互连件4225的表面可以是共面的。图8D示出一实例，其中第一组件互连件(例如，组件互连件151)、第二组件互连件(例如，组件互连件451)和内部互连件(例如，衬底互连件4225)从囊封物(例如，囊封物40)的顶侧暴露。
图8E展示在稍后制造阶段的电子装置40的横截面视图。在图8E中所展示的实例中，可提供衬底41。在一些实例中，衬底41可包括或称为RDL衬底、刚性印刷电路板、柔性印刷电路板、层压衬底、无芯衬底、陶瓷衬底、玻璃衬底、硅衬底或封装衬底。在一些实例中，衬底41的厚度可以在大约20μm到大约2000μm的范围内。衬底41可耦合到衬底互连件4225及组件互连件151和451。衬底41可将电子组件15、45、16和17彼此耦合或可耦合到衬底42。衬底41可包括介电结构411和导电结构412。衬底41还可包括基本上平面的衬底内侧413和与衬底内侧413相对的基本上平面的衬底外侧414。电子组件15和45及衬底互连件4225可耦合到衬底内侧413。
介电结构411可包括或称为一个或多个介电层。在一些实例中，介电结构411的厚度可以在大约3μm到大约100μm的范围内。导电结构412可包括或称为一个或多个导电层、迹线、焊垫、图案和凸块下金属(UBM)。在一些实例中，导电结构412的厚度可以在大约3μm到大约50μm的范围内。
导电结构412可包括内部端子4121、外部端子4122、嵌入式迹线4123和嵌入式通孔4124。内部端子4121可设置在介电结构411的内侧上(例如，设置在衬底41的内侧413上)。内部端子4121可从介电结构411的内侧暴露。内部端子4121可耦合到嵌入式迹线4123或嵌入式通孔4124。内部端子4121可包括或称为迹线、焊指或焊垫。内部端子4121可包括铜、铝、金、银、镍、钯或合金。在一些实例中，内部端子4121的厚度可以在大约3μm到大约50μm的范围内。组件互连件151和451或衬底互连件4225可耦合到内部端子4121。外部端子4122可设置在介电结构411的外侧上(例如，设置在衬底41的外侧414上)。外部端子4122可从介电结构411的外侧暴露。外部端子4122可耦合到嵌入式迹线4123或嵌入式通孔4124。外部端子4122可被称为或包括迹线、焊垫或球焊盘(ball land)。外部端子4122可包括铜、铝、金、银、镍、钯或合金。在一些实例中，外部端子4122的厚度可以在大约3μm到大约50μm的范围内。
可提供嵌入式迹线4123，其在介电结构411内部在基本上水平方向上延伸。嵌入式迹线4123可在介电结构411中在大约水平方向上引导电连接路径，且可耦合到内部端子4121、外部端子4122或嵌入式通孔4124。在一些实例中，嵌入式迹线4123的厚度可以在大约3μm到大约50μm的范围内。可提供嵌入式通孔4124，其在介电结构411内部在基本上竖直方向上延伸。嵌入式通孔4124可在介电结构411中在大约竖直方向上引导电连接路径，且可耦合到内部端子4121、外部端子4122或嵌入式迹线4123。在一些实例中，嵌入式通孔4124的厚度可以在大约3μm到大约50μm的范围内。
衬底41可以是RDL衬底或预成形衬底。在一些实例中，衬底41可形成于囊封物43、衬底互连件4225及电子组件15和45上方。在一些实例中，可形成衬底41且接着将其设置在囊封物43、衬底互连件4225及电子组件15和45上方。
图8F展示在稍后制造阶段的电子装置40的横截面视图。在图8F中所展示的实例中，可提供电子组件16和17。电子组件16和17可耦合到衬底41的衬底外侧414。在一些实例中，电子组件16的组件互连件161和电子组件17的组件互连件171可耦合到导电结构412的外部端子4122。在一些实例中，电子组件16和电子组件17中的每一个可包括或称为EIC、CDR、PMIC、DSP、网络处理器、音频处理器、无线基带片上系统处理器、传感器、专用集成电路、存储器或IPD。在一些实例中，电子组件16可为CDR，且电子组件17可为PIC。在一些实例中，底部填充物可设置在电子组件16和17与衬底41之间。在一些实例中，电子组件16可执行各种算术和控制处理，存储数据，或从电信号去除噪声，并且电子组件17可将电信号转换为光学信号。电子组件17还可将光学信号转换为电信号，所述电信号可提供到电子组件15、16或45。在一些实例中，电子组件17的凸缘部分174可延伸超出囊封物43的横向侧。
根据各种实例，可提供外部互连件142。外部互连件142可在衬底42的外侧424上耦合到外部端子4222。
图8G展示在稍后制造阶段的电子装置40的横截面视图。在图8G中所展示的实例中，可提供罩盖49。在一些实例中，罩盖49可包括罩盖壁491和罩盖顶部492。罩盖壁491可通过界面材料493耦合到衬底41。罩盖顶部492可在第一方向上(例如，朝向衬底41)从罩盖壁491延伸，可通过界面材料493耦合到电子组件16和17。在一些实例中，罩盖49可包括或称为盖、护罩、散热器或热扩散器。在一些实例中，罩盖49可包括铝、铜、碳化铝硅(AlSiC)复合材料或铜-钨(CuW)复合材料。在一些实例中，罩盖49的厚度可以在大约100μm到大约1000μm的范围内。罩盖49可保护电子组件16和17免于暴露于外部元件或环境，且可耗散来自电子组件16和17的热量。在一些实例中，界面材料493可包括或称为热界面材料或粘合剂。界面材料可接触电子组件16的背侧和电子组件17的主体172，且可改善电子组件16和17与罩盖49之间的热传递。图8G的电子装置40是其中第一衬底(例如，衬底41)、第二衬底(例如，衬底42)、第一内部组件(例如，电子组件15/45)和外部电子组件(例如，电子组件17)呈堆叠配置的结构的实例，其中第一内部电子组件插入于第一衬底与第二衬底之间。另外，图8G的电子装置40是呈并排配置的第一内部电子组件(例如，电子组件15)和第二内部电子组件(例如，电子组件45)的实例。电子组件15和45是内部电子组件的实例，且电子组件16和17是外部电子组件的实例。
根据各种实例，电子装置40可提供CPO，其将电子组件15、45和16与光学电子组件17集成在一起。电子组件15、45、16和17可通过衬底41彼此耦合。衬底41可包括高密度RDL衬底41，其可在光学电子组件17与电子组件15、45和16之间提供高速界面(例如，短电信号路径)。短电信号路径可提供高速切换、高性能或降低的功率损耗。另外，罩盖49可提高热性能。
图9展示示例性电子装置50的横截面视图。在图9中所展示的实例中，电子装置50可包括衬底41、衬底42、囊封物43、电子组件15和15'、电子组件16和16'、电子组件17和17'、电子组件45和45'、电子组件55，和罩盖49。在一些实例中，电子装置50还可包含光学互连件19和19'。
在一些实例中，电子组件15和15'、电子组件16和16'及电子组件45和45'可耦合到衬底41。在一些实例中，电子组件55可耦合到衬底41且可包括开关裸片。在一些实例中，电子组件17和17'可耦合到衬底41且可各自包括PIC。在一些实例中，电子组件17可靠近电子装置50的第一横向侧而定位，且电子组件17'可靠近与第一横向侧相对的电子装置50的第二横向侧而定位。
在一些实例中，电子装置50可包含基底衬底18或可通过外部互连件142耦合到所述基底衬底。在一些实例中，基底衬底18可包括或称为开关盒印刷电路板，且可被配置成将CPO与以太网交换机集成在一起，进而以低成本构建超大规模数据中心。
图10展示示例性电子装置50'的横截面视图。在图10中所展示的实例中，电子装置50'可包含或耦合到基底衬底18'。在一些实例中，基底衬底18'可包括或称为高密度互连(HDI)衬底。在一些实例中，底部填充物101可设置在衬底42与基底衬底18'之间。在一些实例中，基底衬底18'是包括4层到20层结构的预成形衬底，所述结构可包含激光通孔、堆叠通孔、埋通孔、镀穿孔、覆铜层压物、预浸体或铜箔。就此而言，采用HDI基底衬底18'可帮助实施多CPO。
图9的电子装置50和图10的电子装置50'为其中第一衬底(例如，衬底41)、第二衬底(例如，衬底42)、第一内部组件(例如，电子组件15/15'/45/45')和外部电子组件(例如，电子组件17)呈堆叠配置的结构的实例，其中第一内部电子组件插入于第一衬底与第二衬底之间。另外，电子装置50和50'是示出呈并排配置的第一内部电子组件(例如，电子组件15/15')和第二内部电子组件(例如，电子组件45/45')的实例。电子组件15、15'、45和45'是内部电子组件的实例，且电子组件16、16'、17、17'和55是外部电子组件的实例。
本公开包含对某些实例的引用，然而，所属领域的技术人员应理解，在不脱离本公开的范围的情况下，可以做出各种改变且可以取代等效物。另外，可在不脱离本公开的范围的情况下对公开的实例做出修改。因此，希望本公开不限于所公开的实例，而是本公开将包含属于所附权利要求书的范围内的所有实例。

Claims (20)

1.一种电子装置，其包括：
第一衬底，其包括第一衬底第一侧、与所述第一衬底第一侧相对的第一衬底第二侧、第一介电结构和第一导电结构；
第二衬底，其包括第二衬底第一侧和与所述第二衬底第一侧相对的第二衬底第二侧；
第一内部电子组件，其靠近所述第一衬底第二侧且耦合到所述第一导电结构；
外部电子组件，其靠近所述第一衬底第一侧且耦合到所述第一导电结构，所述外部电子组件包括：
主体；及
所述主体中的凹槽，其被配置成与外部互连件耦合；及
内部互连件，其将所述第一衬底耦合到所述第二衬底；其中：
所述第一衬底、所述第二衬底、所述第一内部电子组件和所述外部电子组件呈堆叠配置；且
所述第一内部电子组件插入于所述第一衬底与所述第二衬底之间。
2.根据权利要求1所述的电子装置，其中：
所述第二衬底包括第二介电结构和第二导电结构。
3.根据权利要求1所述的电子装置，其进一步包括：
第二内部电子组件，其靠近插入于所述第一衬底与所述第二衬底之间的所述第一内部电子组件。
4.根据权利要求3所述的电子装置，其中：
所述第二内部电子组件耦合到所述第一导电结构；且
所述第二内部电子组件以并排配置靠近所述第一内部电子组件。
5.根据权利要求3所述的电子装置，其中：
所述第二内部电子组件耦合到所述第二衬底；且
所述第一内部电子组件定位于所述第二内部电子组件上方且与所述第二内部电子组件竖直地重叠。
6.根据权利要求1所述的电子装置，其进一步包括：
空腔，其从所述第一衬底第二侧向内部分地延伸；
其中：
所述第一内部电子组件位于所述空腔内。
7.根据权利要求1所述的电子装置，其进一步包括：
囊封物，其插入于所述第一衬底与所述第二衬底之间，
其中：
所述囊封物接触所述第一内部电子组件和所述内部互连件。
8.根据权利要求1所述的电子装置，其中：
所述主体包括大于所述第一衬底的覆盖面积的覆盖面积；
所述第一衬底包括外边缘；
所述主体的一部分延伸超出所述外边缘以限定凸缘部分；且
所述凹槽处于所述凸缘部分中。
9.根据权利要求1所述的电子装置，其中：
所述外部电子组件包括光学组件。
10.根据权利要求9所述的电子装置，其中：
所述外部互连件包括光学互连件。
11.根据权利要求1所述的电子装置，其进一步包括：
罩盖，其耦合到所述外部电子组件。
12.一种电子装置，其包括：
第一衬底，其包括第一衬底内侧、与所述第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构；
第二衬底，其包括第二衬底内侧、与所述第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构；
第一电子组件，其包括第一有源侧和与所述第一有源侧相对的第一背侧，所述第一有源侧靠近所述第一衬底内侧耦合到所述第一导电结构；
第二电子组件，其包括第二有源侧和与所述第二有源侧相对的第二背侧，所述第二电子组件邻近于所述第一电子组件；
光学组件，其邻近于所述第一衬底外侧且耦合到所述第一导电结构，所述光学组件包括：
主体；
凸缘部分，其延伸超出所述第一衬底边缘；及
所述凸缘部分中的波导；及
内部互连件，其将所述第一衬底内侧耦合到所述第二衬底内侧；
其中：
所述光学组件、所述第一衬底和所述第二衬底呈堆叠配置；且
所述第一电子组件和所述第二电子组件插入于所述第一衬底与所述第二衬底之间。
13.根据权利要求12所述的电子装置，其中：
所述第二导电结构包括靠近所述第二衬底内侧的内部端子；
所述内部互连件耦合到所述内部端子；
所述内部互连件从所述第二介电结构突出；且
所述第一电子组件的所述第一背侧和所述第二电子组件的所述第二背侧耦合到所述第二衬底内侧。
14.根据权利要求12所述的电子装置，其进一步包括：
第一组件互连件，其耦合到所述第一电子组件的所述第一有源侧；
第二组件互连件，其耦合到所述第二电子组件的所述第二有源侧；及
囊封物，其接触所述第一电子组件、所述第二电子组件和所述内部互连件；
其中：
所述囊封物包括顶侧；且
所述第一组件互连件、所述第二组件互连件和所述内部互连件从所述囊封物的所述顶侧暴露。
15.根据权利要求14所述的电子装置，其中：
所述第一衬底包括形成于所述囊封物的所述顶侧上方的重布层(RDL)衬底；且
所述第一导电结构耦合到所述第一组件互连件、所述第二组件互连件和所述内部互连件。
16.根据权利要求14所述的电子装置，其进一步包括：
空腔，其从所述第二衬底内侧向内延伸；
其中：
所述第一电子组件的所述第一背侧和所述第二电子组件的所述第二背侧在所述空腔内耦合到所述第二衬底。
17.根据权利要求12所述的电子装置，其中：
所述波导被配置成与光学互连件耦合。
18.根据权利要求12所述的电子装置，其进一步包括：
罩盖，其耦合到所述光学组件。
19.一种制造电子装置的方法，其包括：
提供第一衬底，所述第一衬底包括第一衬底内侧、与所述第一衬底内侧相对的第一衬底外侧、第一衬底边缘、第一介电结构和第一导电结构；
提供第二衬底，所述第二衬底包括第二衬底内侧、与所述第二衬底内侧相对的第二衬底外侧、第二介电结构和第二导电结构；
提供包括第一有源侧的第一电子组件；
邻近于所述第一衬底内侧将所述第一有源侧耦合到所述第一导电结构；
运用内部互连件将所述第一衬底内侧耦合到所述第二衬底内侧；及
邻近于所述第一衬底外侧将光学组件耦合到所述第一导电结构，所述光学组件包括：
主体；
凸缘部分，其延伸超出所述第一衬底边缘；及
波导，其处于所述凸缘部分中且被配置成与光学互连件耦合；
其中：
所述光学组件、所述第一衬底和第二衬底呈堆叠配置；且
所述第一电子组件插入于所述第一衬底与所述第二衬底之间。
20.根据权利要求19所述的方法，其进一步包括：
提供包括第二有源侧的第二电子组件；
将所述第二有源侧耦合到所述第一衬底内侧或所述第二衬底内侧中的一个；及
提供插入于所述第一衬底内侧与所述第二衬底内侧之间的囊封物，其中：
所述囊封物接触所述第一电子组件、所述第二电子组件和所述内部互连件。
CN202311492131.1A 2022-11-27 2023-11-09 电子装置及制造电子装置的方法 Pending CN118099105A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/994,355 US20240178206A1 (en) 2022-11-27 2022-11-27 Electronic devices and methods of manufacturing electronic devices
US17/994,355 2022-11-27

Publications (1)

Publication Number Publication Date
CN118099105A true CN118099105A (zh) 2024-05-28

Family

ID=91162364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311492131.1A Pending CN118099105A (zh) 2022-11-27 2023-11-09 电子装置及制造电子装置的方法

Country Status (3)

Country Link
US (1) US20240178206A1 (zh)
KR (1) KR20240081369A (zh)
CN (1) CN118099105A (zh)

Also Published As

Publication number Publication date
US20240178206A1 (en) 2024-05-30
KR20240081369A (ko) 2024-06-07

Similar Documents

Publication Publication Date Title
US10475779B2 (en) Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
CN109786266B (zh) 半导体封装件及其形成方法
US9691696B2 (en) Interposers with circuit modules encapsulated by moldable material in a cavity, and methods of fabrication
KR101681028B1 (ko) 반도체 패키지 및 그 제조방법
CN107689333B (zh) 半导体封装件及其形成方法
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
TWI649845B (zh) 半導體封裝結構及其製造方法
US20140264914A1 (en) Chip package-in-package and method thereof
TWI754839B (zh) 封裝結構及其形成方法
KR20090071365A (ko) 반도체 소자 및 희생적 캐리어를 이용한 반도체 소자 제조 방법
KR20220019186A (ko) 반도체 패키지 및 그의 제조 방법
TW202121608A (zh) 半導體裝置及製造半導體裝置的方法
KR101892903B1 (ko) 팬-아웃 반도체 패키지
US20240162131A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
KR20200135758A (ko) 반도체 패키지 및 그 형성 방법
TW202236536A (zh) 半導體裝置及製造半導體裝置的方法
KR20200139088A (ko) 반도체 디바이스 및 관련 방법
US20240178206A1 (en) Electronic devices and methods of manufacturing electronic devices
US20240079282A1 (en) Electronic devices and method of manufacturing an electronic devices
US11545604B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US20210272862A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
CN118213332A (zh) 半导体装置和制造半导体装置的方法
CN118039574A (zh) 半导体装置及制造半导体装置的方法
KR20190136240A (ko) 패키지 기판 및 그 제조방법
KR20170034809A (ko) 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication