KR20130135214A - 패키지 기판 유닛 및 패키지 기판 유닛의 제조 방법 - Google Patents

패키지 기판 유닛 및 패키지 기판 유닛의 제조 방법 Download PDF

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Abstract

패키지 기판 유닛의 반도체칩 탑재층은 절연층, 절연층의 상면에 형성된 도전성 시드 금속층, 도전성 시드 금속층의 상면에 형성된 도전성 패드, 도전성 패드의 상면에 있어서 실질적으로 중앙부에 형성된 금속 포스트, 도전성 패드 및 금속 포스트를 둘러싸도록 형성된 솔더 레지스트층을 포함한다.

Description

패키지 기판 유닛 및 패키지 기판 유닛의 제조 방법{PACKAGE SUBSTRATE UNIT AND METHOD FOR MANUFACTURING PACKAGE SUBSTRATE UNIT}
본 명세서에서 설명하는 실시예는 패키지 기판 유닛 및 패키지 기판 유닛의 제조 방법에 관한 것이다.
통상적으로, 다층 구조에 의해 고밀도를 갖도록 구성된 패키지 배선 기판이 요구되고 있다. 이와 관련하여, 다층의 고밀도 구조를 갖도록 구성된 배선 기판으로서는, 특정의 층들 사이의 전기적 접속을 확립하기 위하여 코어층에 형성되는 IVHs(interstitial vias), 코어층에 형성된 IVH 패드, 강화층에 형성된 비아, 강화층에 형성된 비아 패드, 그리고 배선 패턴을 구비하는 강화 기판(buildup substrate)이 알려져 있다. 이러한 다층 강화 기판은 패키지 기판 유닛으로서 기능하는 것으로도 알려져 있다.
다층 구조의 종래의 패키지 기판 유닛(100)의 예시적인 구조를, 도 19를 참고로 하여 이하에서 설명한다. 여기서, 도 19는 종래의 패키지 기판 유닛(100)의 구성도이다. 도 20a는 종래의 반도체칩 탑재층의 단면도이다. 도 20b는 종래의 반도체칩 탑재층의 평면도이다.
도 19에 도시된 바와 같이, 패키지 기판 유닛(100)은 반도체칩 탑재층(3), BGA(ball grid array) 솔더볼 탑재층(19), 절연층(4; 도 20a 참조) 및 절연층(5)을 구비한다. 이 외에, 패키지 기판 유닛은, 상측 및 하측 강화층으로서 각각 기능하며 비아(12)와 비아 패드(13)를 각각 갖는 절연층(14)과, 코어층(15) 및 솔더 레지스트층(7, 16)을 구비하는 다층 강화 구조를 갖도록 형성된다.
코어층(15)에는, 정해진 위치에 스루홀(17)이 형성되어 있다. 각 스루홀(17)에는 한 쌍의 비아 패드(13)가 상하에 놓여 있는 스루홀 비아(18)가 배치되어 있다. 이 외에, 패키지 기판 유닛(100)에 있어서는, 반도체칩(10)이 전자 부품으로서 반도체칩 탑재층(3)의 상면에 탑재되어 있다.
반도체칩 탑재층(3)은 절연층(4; 도 20a 참조)과, 절연층(4)의 상면에 형성된 도전성 패드(6) 및 솔더 레지스트층(7)을 구비한다. 솔더 레지스트층(7)에는 상측에 위치하는 개구(8)가 정해진 위치에 형성되어 있다(도 19 참조). 반도체칩(10)의 단자에 형성된 솔더 범프(11)는, 반도체칩 탑재층(3)의 솔더 레지스트층(7)에 마련되어 있는 개구(8)에 형성된 솔더 범프(9)와 솔더 조인트를 형성한다. 여기서, 솔더 범프(9)에는 공융 솔더(Sn/Pb)가 사용된다.
한편, 종래의 기술을 개시하고 있는 공보에서는, 구리 포스트 및, 구리 포스트와의 솔더 조인트를 형성하기 위한 전기도금 전극으로서 기능하는 구리 범프가 반도체칩 등의 전자 부품이 탑재되는 베이스 수지층에 형성되어 있는 패키지 기판을 개시하고 있다.
(특허 문헌 1) 일본 특허 공개 제2008-042118호 공보
최근에는, 환경 문제의 관점에서, 반도체칩을 탑재할 때에 사용되는 솔더가, 공융 솔더로부터 납(Pb)을 함유하지 않는 무연 솔더(예컨대, Sn/Ag, Sn/Ag/Cu, Sn/Cu 등)로 전환되고 있다.
여기서, 무연 솔더의 융점 온도(예컨대, 220℃)는 공융 솔더의 융점 온도(예컨대, 183℃)보다 높다. 따라서 반도체칩(10)을 패키지 기판 유닛(100)에 탑재할 때의 열팽창의 차이에 의하여, 무연 솔더가 왜곡되기 쉬워진다. 이 외에, 무연 솔더는 공융 솔더보다 높은 경도를 갖기 때문에, 무연 솔더가 공융 솔더보다 깨지기 쉬워진다.
도 20a 및 도 20b를 참고로 하여 이하에서는, 무연 솔더를 사용하는 경우에 솔더 범프(9)에 균열을 초래하는 팩터를 설명한다. 여기서, 각 솔더 범프(9) 상에서의 응력은 상이한 재료들 사이의 계면에서 발생한다. 보다 구체적으로, 응력은 솔더 레지스트층(7) 상에서 각 개구(8)와 솔더 범프(9) 사이의 계면(도면에서 흑색 원 α로 표시)에서 발생하고, 도전성 패드(6)와 각 솔더 범프(9) 사이의 계면(도면에서 흑색 원 β로 표시)에서 발생한다.
특히, 솔더 레지스트층(7) 상에 있어서 각 개구(8)와 솔더 범프(9) 사이의 계면에서 응력이 집중되기 때문에, 솔더 레지스트층(7) 상의 각 개구(8)와 솔더 범프(9) 사이의 계면(도면에서 흑색 원 α로 표시)으로부터 솔더 범프(9)의 중심부를 향하여 균열이 발생한다. 이러한 균열이 솔더 범프(9)의 내측에서 발생하면, 반도체칩(10; 도 19 참조)의 단자에 형성된 각 솔더 범프(11)와 솔더 범프(9) 사이의 접속 강도에 영향을 끼친다.
한편, 종래 기술의 공보에 개시된 패키지 기판의 경우에는, 구리 포스트가 베이스 수지층의 스루홀에 형성되어 있기 때문에, 고가의 레이저 장치를 이용하여 베이스 수지층에 개구를 형성하는 것이 필요하다. 이 외에, 구리 포스트가 형성되어 있는 베이스 수지층을 솔더가 인쇄되어 있는 기판과 정렬시키거나 합체시키는 것도 필요하다.
따라서 본 발명의 실시예의 일 양태에 있어서의 목적은, 전자 부품에 형성된 솔더 범프와 패키지 기판 유닛에 형성된 솔더 범프 사이의 접속 신뢰성을 향상시킬 수 있는 패키지 기판 유닛을 제공하는 것이다.
본 발명의 실시예의 일 양태에 따르면, 패키지 전극 유닛은, 절연층; 솔더를 통하여, 상기 절연층에 대향하여 위치된 전자 부품의 단자와의 전기 조인트를 확립하도록 상기 절연층에 형성되어 있는 전극 유닛을 포함하며, 상기 전극 유닛은 전자 부품을 향해 돌출하는 돌출부를 갖는다.
본 발명에 따르면, 전자 부품에 형성된 솔더 범프와 패키지 기판 유닛에 형성된 솔더 범프 사이의 접속 신뢰성을 향상시킬 수 있는 패키지 기판 유닛을 제공할 수 있다.
도 1은 제1 실시예에 따른 패키지 기판 유닛의 단면도이고,
도 2a는 제1 실시예에 따른 반도체칩 탑재층의 단면도이고,
도 2b는 제1 실시예에 따른 반도체칩 탑재층의 평면도이고,
도 3은 반도체칩 탑재층의 구성 요소의 예시적인 치수를 설명하기 위한 설명도이고,
도 4a는 솔더 범프에 작용하는 응력의 분포를 설명하기 위한 단면도이고,
도 4b는 솔더 범프에 작용하는 응력의 분포를 설명하기 위한 평면도이고,
도 5는 솔더 범프와 관련한 신뢰성 테스트를 설명하기 위한 도면이고,
도 6은 패키지 기판 유닛을 제조하는 제조 방법을 설명하기 위한 흐름도이고,
도 7a 내지 도 7j는 패키지 기판 유닛을 제조하는 방법을 설명하기 위한 설명도이고,
도 8은 제2 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 9는 제3 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 10은 제4 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 11은 제5 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 12는 제6 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 13은 제7 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 14는 제8 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 15는 제9 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 16은 제10 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 17은 제11 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 18은 제12 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 단면도이고,
도 19는 종래의 패키지 기판 유닛의 구성도이고,
도 20a는 종래의 반도체칩 탑재층의 단면도이고,
도 20b는 종래의 반도체칩 탑재층의 평면도이다.
첨부 도면을 참고로 하여, 본 발명의 바람직한 실시예를 설명한다.
(a) 제1 실시예
도 1은 제1 실시예에 따른 패키지 기판 유닛의 단면도이다. 도 2a는 제1 실시예에 따른 반도체칩 탑재층의 단면도이다. 도 2b는 제1 실시예에 따른 반도체칩 탑재층의 평면도이다. 도 3은 반도체칩 탑재층의 구성 요소의 예시적인 치수를 설명하기 위한 설명도이다.
한편, 본 발명은 본 실시예로 한정되지 않는다. 아울러, 도면에 예시된 예에서는, 강화 구조를 2층의 강화층으로 구성하고 있다. 그러나 대안으로, 제1 실시예에서와 같이 금속 포스트(24)가 형성되어 있는 반도체칩 탑재층(20)을 구비하는, 2층을 초과하는 강화 구조를 구성하는 것도 가능하다. 제1 실시예에 따른 이하의 설명에서는, 반도체칩(10)이 패키지 기판 유닛(1)의 상면에 탑재되는 것으로 생각한다.
도 1에 도시된 바와 같이, 패키지 기판 유닛(1)은 반도체칩 탑재층(20), BGA 솔더볼 탑재층(54), 비아(31) 및 비아 패드(32)가 형성된 상측 강화층(30), 코어층(40), 그리고 비아(51) 및 비아 패드(52)가 형성된 하측 강화층(50)을 구비한다. 코어층(40) 상에는, 정해진 위치에 스루홀(41)이 형성되어 있다. 각 스루홀(41)에는, 한 쌍의 비아 패드(42)가 상하로 놓여 있는 스루홀 비아(43)가 배치되어 있다. 이 외에, 코어층(40)에는 배선(42a)이 형성되어 있다.
패키지 기판 유닛(1)에 있어서는, 절연층(21)을 구비하는 반도체칩 탑재층(20)이 형성되어 있고, 절연층(55)을 구비하는 BGA 솔더볼 탑재층(54)이 형성되어 있다. 패키지 기판 유닛(1)은, 상측 강화층(30)에 형성된 비아(31) 및 비아 패드(32)와, 코어층(40), 그리고 코어층(40)에 형성된 스루홀 비아(43) 및 비아 패드(42) 사이의 전기적 접속을 확립하고, 하측 강화층(50)에 형성된 비아 패드(52) 및 비아(51)와, 코어층(40), 그리고 코어층(40)에 형성된 스루홀 비아(43) 및 비아 패드(42) 사이의 전기적 접속을 확립함으로써 다층 구조를 갖도록 형성되어 있다. 이 외에, 반도체칩 탑재층(20)의 상면에 반도체칩(10)이 전자 부품으로서 탑재된다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체칩 탑재층(20)은 절연층(21)과, 절연층(21)의 상면에 있어서 비아(31)의 주변에 형성된 도전성 시드 금속층(22a)과, 도전성 시드 금속층(22a)의 상면에 형성된 도전성 패드(23)와, 도전성 패드(23)의 상면에 있어서 대략 중앙부에 형성된 금속 포스트(24)를 구비한다. 이 외에, 반도체칩 탑재층(20)은 도전성 패드(23)와 금속 포스트(24)를 둘러싸도록 형성된 솔더 레지스트층(25)을 구비한다. 솔더 레지스트층(25) 상에는, 상측에 위치하는 개구(26)가 정해진 위치(도 2a 및 도 2b의 두 위치)에 형성되어 있다.
또한, 솔더 레지스트층(25) 상에 있어서 개구(26)의 형성 위치에는, 각 도전성 패드(23)의 상면에 형성된 금속 포스트(24)뿐만 아니라, 반도체칩(10; 도 1 참조)의 단자에 형성된 솔더 범프(11; 도 1 참조)와 솔더 조인트를 형성하는 솔더 범프(27; 도 1 참조)도 노출되게 되어 있다.
도전성 시드 금속층(22a)은, 절연층(21)과, 솔더 레지스트층(25)의 바닥면 및 도전성 패드(23)의 바닥면의 사이에 위치하고 있다. 이에 따라, 도전성 시드 금속층(22a)은, 도전성 패드(23) 및 금속 포스트(24)에 대한 전기 도전성을 개선하고, 절연층(21)과의 접촉을 개선하며, 접속 신뢰성을 향상시킬 목적으로 형성되어 있다.
도전성 패드(23)는 둥근 형상의 패드 부재로서 형성되어 있고, 도전성 패드(23)의 상면에 형성된 금속 포스트(24)와 동일한 재질(예컨대, 구리)로 제조된다. 또한, 도전성 패드(23)는 각각의 금속 포스트(24)와 함께, 반도체칩(10)의 단자와의 전기적 접속을 확립하기 위한 전극 유닛으로서 기능한다. 한편, 도전성 패드(23)는 붕괴 제어형 칩 접속(C4; controlled collapse chip connection) 패드로서도 알려져 있다.
각각의 금속 포스트(24)는 구리 재료로 제조되고, 대응하는 도전성 패드(23)의 대략 중앙부에 상향 방위의 원기둥 포스트로서 형성되어 있다. 구체적으로, 각각의 금속 포스트(24)는, 솔더 레지스트층(25) 상에 있어서 각 개구(26)가 형성되어 있고 동일 개구(26)에 형성된 솔더 범프(27)를 높이 내측으로부터 지지하는 위치에 형성되어 있다. 이에 따라, 솔더 범프(27)는 각 금속 포스트(24)의 둘레에 인쇄될 뿐만 아니라 솔더 레지스트층(25)에 형성된 각 개구(26)의 둘레에도 인쇄된다.
따라서 제1 실시예에 있어서는, 반도체칩(10)과 패키지 기판 유닛(1) 사이의 탑재 높이(T; 도 1)를 정해진 높이로 유지할 수 있다. 구체적으로, 보다 미세하거나 협소한 피치의 도전성 패드(23; C4 패드)를 갖는 제1 실시예에 따른 패키지 기판 유닛(1)에 있어서는, 솔더 범프(27)의 내측에 금속 포스트를 마련함으로써, 반도체칩(10)과 패키지 기판 유닛(1) 사이의 탑재 높이(T)를 정해진 높이로 유지할 수 있다. 이에 의하여, 솔더 범프(27)에 왜곡이 발생하는 것을 방지할 수 있다.
또한, 각 솔더 범프(27)에 있어서는, 금속 포스트(24)가 그 솔더 범프(27)를 높이 내측으로부터 지지하도록 형성되어 있기 때문에, 대응하는 금속 포스트(24)의 용적만큼 솔더 범프(27)의 솔더량을 줄일 수 있다. 그 결과, 종래 기술에 따른 반도체칩 탑재층(3; 도 19)과 비교하여, 도전성 패드(23) 사이의 피치(P)를 줄일 수 있다(피치 P1 > 피치 P). 결과적으로, 피치를 협소하게 함으로써 솔더 범프를 고밀도로 할 수 있다.
여기서 제1 실시예에 있어서는, 응력 분산 효과를 증대시키기 위하여 금속 포스트(24)가 원기둥 형상으로 형성되어 있다. 대안으로, 금속 포스트(24)를 4각 포스트, 8각 포스트, 다각 포스트 또는 봉형 돌출부로서 형성할 수도 있다.
도 3은 반도체칩 탑재층(20)의 구성 요소의 예시적인 치수를 나타내고 있다. 구체적으로, 도 3에는, 각 금속 포스트(24)의 직경 치수(a), 각 도전성 패드(23)의 직경 치수(b), 솔더 레지스트층(25)의 직경 치수(c)가 표시되어 있다. 이 외에, 도 3에는, 각 금속 포스트(24)의 높이 치수(L1), 각 솔더 범프(27)의 높이 치수(d), 솔더 레지스트층(25)의 높이 치수(L2), 도전성 패드(23) 사이의 피치(P)가 표시되어 있다. 한편, 도 3에 나타낸 수치 값은, 솔더 레지스트층(25)에 형성된 각 개구(26)의 직경 치수를 "1"로 한 때의 비율을 나타내는 것이다.
즉, 도 3에 예시된 바와 같이, 각 금속 포스트(24)는 직경 치수(a)가 0.5 내지 0.7의 범위로 있는 원기둥 포스트이다. 각 도전성 패드(23)는 직경 치수(b)가 1.3 내지 1.5의 범위로 있다. 솔더 레지스트층(25)에 형성된 각 개구(26)의 직경 치수(c)는 1.0이다. 한편, 각 금속 포스트(24)는 높이 치수(L1)가 0.3 내지 0.7의 범위로 있다. 각 솔더 범프(27)는 높이 치수(d)가 0.1 내지 0.83의 범위로 있다. 솔더 레지스트층(25)의 높이 치수(L2)는 0.2 내지 0.33의 범위로 있다. 결과적으로, 각 금속 포스트(24)는 솔더 레지스트층(25)보다 높은 위치에서 노출되게 된다. 한편, 도전성 패드(23) 사이의 피치(P)는 2 내지 1.3의 범위로 있다.
본 실시예에 있어서, 금속 포스트(24)의 높이 치수(L1)는 솔더 레지스트층(25)의 높이 치수(L2)보다 크게 구성된다(높이 치수 L1 > 높이 치수 L2). 이러한 구성으로 인하여, 솔더 범프(27) 내측에 응력을 집중(집적)시키는 균열의 발생을 확실하게 방지할 수 있다.
이와 같이 하여, 솔더 범프(27)를 지지할 목적으로 각 금속 포스트(24)를 대응 솔더 범프(27)의 내측에 배치함으로써, 솔더 범프(27)의 내측에서 발생하는 응력을 분산시킬 수 있게 된다.
이하에서는, 금속 포스트(24)를 사용함으로써 솔더 범프(27)의 내측에 발생하는 응력을 분산시키는 응력 분산 효과를, 도 4a 및 도 4b를 참고로 하여 설명한다. 도 4a는 솔더 범프에 작용하는 응력 분포를 설명하기 위한 단면도이고, 도 4b는 솔더 범프에 작용하는 응력 분포를 설명하기 위한 평면도이다.
전술한 바와 같이, 솔더 범프(27)의 내측에는, 솔더 범프(27)와 다른 상이한 재료 사이의 계면에서 응력이 발생한다. 구체적으로, 솔더 범프(27)와 솔더 레지스트층(25) 상의 각 개구(26) 사이의 계면(도면에서 흑색 원 α로 도시)에서 응력이 발생하고, 솔더 범프(27)와 각 도전성 패드(23) 사이의 계면(도면에서 흑색 원 β로 도시)에서 응력이 발생한다. 한편, 제1 실시예에 있어서는, 금속 포스트(24)가 각 솔더 범프(27)의 내측의 대략 중앙부에 형성되어 있기 때문에, 솔더 범프(27)와 각 금속 포스트(24) 사이의 계면(도면에서 흑색 원 θ로 도시)에서도 응력이 발생한다.
구체적으로, 솔더 범프(27)와 솔더 레지스트층(25) 상에 형성된 각 개구(26) 사이의 계면에 있어서는, 솔더 레지스트층(25)과 솔더 범프(27) 사이의 경도차가 크다. 이에 따라, 이들 계면에서의 응력 집중 또는 응력 집적에 의해 균열이 발생하기 쉽다. 다른 한편으로, 솔더 범프(27)와 각 금속 포스트(24) 사이의 계면에 있어서는, 금속 포스트(24)와 솔더 범프(27) 사이의 경도차가 작다. 이에 따라, 이들 계면에서 응력이 집중되거나 집적되지 않으므로, 균열은 발생하지 않는다.
따라서 솔더 범프(27)에서 발생하는 응력과 관련해서는, 통상적으로 응력이 발생하는, 솔더 범프(27)와 솔더 레지스트층(25) 상에 형성된 각 개구(26) 사이의 계면에 추가하여, 솔더 범프(27)와 각 금속 포스트(24) 사이의 계면(도면에서 흑색 원 θ로 표시)에서도 응력이 발생한다. 그 결과, 한 위치에 집중되는 응력의 양을 줄이는 방식으로 응력이 분산되게 된다. 따라서, 금속 포스트(24)에 의해 응력 발생 위치의 수가 쉽게 증가하여, 응력에 의한 왜곡에 기인하여 필연적으로 발생하는 균열이 생기는 것을 방지할 수 있다.
금속 포스트를 갖는 솔더 범프에 대한 신뢰성 테스트
도 5는 각 금속 포스트(24)를 갖는 솔더 범프(27)에 대한 신뢰성 테스트를 설명하기 위한 표를 나타내고 있다. 여기서, 도 5에 도시된 바와 같은 솔더 범프(27)에 대한 신뢰성 결과는, 솔더 레지스트층(25; 도 3)의 높이 치수(L2)와 금속 포스트(24)의 높이 치수(L1)의 비율에 따른다.
여기서는, 샘플로 20개의 패키지 기판 유닛을 테스트하였다. 또한, 조건 1 내지 조건 8에 사용된 수치 값(< 1, 1.5, 1.6, 1.7, 2.1, 2.6, 4.0 및 4.1)은, 솔더 레지스트층(25)의 높이 치수를 "1"로 했을 때의 금속 포스트(24)의 높이 치수의 비율을 나타낸다. 또한, TCB로서 알려진 서멀 사이클 테스트의 온도는 -55℃ 내지 +125℃의 범위로 설정된다. 조건 1을 제외한 모든 조건하에서, 모든 샘플을 TCB 3500 사이클을 통과하게 하였으며, 균열이 발생하지 않는 것을 확인하였다.
구체적으로, 금속 포스트(24)의 높이 치수(L1)를 솔더 레지스트층(25)의 높이 치수(1)보다 크게 설정하면(예컨대, 조건 2 내지 8), 모든 샘플이 TCB 3500 사이클을 통과하였다. 이와 달리, 금속 포스트(24)의 높이 치수(L1)를 솔더 레지스트층(25)의 높이 치수(1)보다 작게 설정하면(조건 1), TCB 1000 사이클 후에, 솔더 범프(27)의 내측에서 균열이 발생하였다.
금속 포스트(24)의 높이 치수(L1)의 비율을 1.5, 1.6, 1.7, 2.1, 2.6, 4.0 및 4.1로 설정한 조건 2 내지 조건 8의 각각에 있어서는, 20개의 샘플 모두에 있어서 솔더 범프(27)의 내측에서 균열이 발생하지 않는다는 평가 실험 결과를 얻었다. 이와 같이 하여, 금속 포스트(24)의 높이 치수(L1)를 솔더 레지스트층(25)의 높이 치수(L2)보다 크게 설정하면, 응력 집중에 기인하여 필연적으로 발생하는 균열이 솔더 범프(27)의 내측으로부터 발생하는 것을 방지할 수 있다.
패키지 기판 유닛의 제조 방법
이하에서는, 제1 실시예에 따른 패키지 기판 유닛을 제조하는 방법을 도 6을 참고로 설명한다. 여기서, 도 6은 제1 실시예에 따른 패키지 기판 유닛을 제조하는 방법을 설명하기 위한 흐름도이다.
도 6에 도시된 바와 같이, 패키지 기판 유닛을 제조할 때에는, 먼저 단계 S1에서 기판 제조 시스템에 의해 코어층(40; 도 1 참조)을 형성한다. 즉, 처음에, 코어층(40)에 스루홀 비아(43)를 형성하고, 이어서 비아 패드(42) 및 배선(42)을 형성한다.
이어서, 단계 S2에서, 코어층(40; 도 2 참조)의 양측에 배선층으로서의 상측 강화층(30)과 하측 강화층(50; 도 1 참조)을 동시에 형성한다. 구체적으로, 코어층(40) 상에, 상측 강화층(30)과 하측 강화층(50)을 각각 구성하는 절연층(30a)과 절연층(50a)을 형성한다. 이어서, 상측 강화층(30)의 일부로서, 비아(31), 비아 패드(32) 및 배선(32a)을 형성한다. 마찬가지로, 코어층(40) 아래의 하측 강화층(50)의 일부로서 비아(51), 비아 패드(52) 및 배선(52a)을 형성한다. 필요한 수의 층이 얻어질 때까지 비아(31, 51), 비아 패드(32, 52) 및 배선(32a, 52a)을 형성하는 작업을 반복한다. 한편, 절연층의 형성은 제외하고, 층들 사이의 전기적 접속을 확립할 목적으로 단계 S2에서 층의 형성을 실행한다. 또한, 단계 S2에서의 작업의 결과로, 코어층과 반도체칩 탑재층 사이의 내층으로서 배선층이 형성된다.
이어서, 단계 S3에서, 반도체칩 탑재층(20; 도 1)의 기초층 및 BGA 솔더볼 탑재층(54; 도 1 참조)의 기초층을 형성한다. 단계 S2에서는, 반도체칩 탑재층(20)의 기초층을 강화층(30)의 상측에 형성하는 한편, BGA 솔더볼 탑재층(54)의 기초층을 강화층(50)의 하측에 형성한다. 보다 구체적으로, 내측의 패턴 상에 절연층(21) 및 절연층(55)을 형성한다. 이후, 전기적 접속을 확립할 목적으로 비아(31)와 비아(51)를 형성하기 전에, 도전성 시드 금속층(22; 도 7a)을 형성한다. 이어서, 비아(31)와 비아(51)를 전해 도금으로 충전한다. 이어서, 비아(31) 바로 위의 위치에 반도체칩(10)의 단자와의 전기적 접속을 확립하기 위한 전극 유닛을 나타내는 도전성 패드(23)를 형성하고, 배선(32a)을 형성한다. 마찬가지로, 비아(51) 바로 아래의 위치에 전극 유닛을 나타내는 BGA 패드(53)를 형성하고, 배선(52a)을 형성한다.
이어서, 단계 S4에서 도전성 패드(23)의 상면에 금속 포스트(24)를 형성한다. 후술하는 바와 같이, 단계 S4에서는, 반도체칩(10) 상에 형성된 솔더 범프(11)와 솔더 조인트를 형성하는 솔더 범프(27)를 내측에서 지지할 목적으로, 도전성 패드(23)의 상면에 금속 포스트(24)를 형성한다. 이어서, 단계 S5에서 솔더 레지스트층(25)과 솔더 레지스트층(60)을 형성한다.
단계 S5에서는, 금속 포스트(24)가 배치되는 개구(26)를 형성할 목적으로 솔더 레지스트층(25)을 형성한다. 구체적으로, 포토리소그래피 및 현상에 의해 솔더 레지스트층(25)에 구멍을 뚫음으로써, 솔더 레지스트층 상에 개구(26)를 형성한다. 이와 동시에, BGA 솔더볼이 탑재되는 개구를 형성할 목적으로 솔더 레지스트층(60)을 형성한다.
이어서, 단계 S6에서, 솔더 범프의 인쇄를 실행한다. 단계 S6에서, 무연 솔더인 솔더 범프(27)를 솔더 레지스트층(25)에 형성된 개구(26)에 인쇄하고, 금속 포스트(24)의 상면에 인쇄한다.
이하에서는, 도 7a 내지 도 7j를 참고로 하여, 패키지 기판 유닛의 제조 공정을 상세하게 설명한다. 도 7a 내지 도 7j는, 제1 실시예에 따른 패키지 기판 유닛을 제조할 때에 실행하는 절차를 설명하기 위한 설명도이다. 한편, 정해진 기판 제조 시스템을 구현함으로써 패키지 기판 유닛의 제조 공정을 실행하고 있다. 이하에서는, 기판 제조 시스템을 구현하는 예시적인 경우를 참고로 하여 설명한다.
도 7a에 도시된 바와 같이, 반도체칩 탑재층(20; 도 1)을 구성하는 절연층(21)에 전해 도금으로 비아(31)를 충전하기 전에 무전해 도금에 의해 도전성 시드 금속층(22)을 형성한다.
이후의 단계에서 도전성 시드 금속층(22)을 에칭하고 있지만(도 7f 참조), 비아(31)의 둘레에 있어서 도전성 패드(23)의 바닥부에만 도전성 시드 금속층이 온전하게 남아 있다. 전술한 바와 같이, 비아(31)의 둘레에 있어서 도전성 패드(23)의 바닥부에 남아 있는 도전성 시드 금속층(22a)은, 비아(31)와 절연층(21) 사이 뿐 아니라 도전성 패드(23)와 절연층(21) 사이에서도 현저한 접속의 시드 금속층으로 된다. 이에 따라, 도전성 시드 금속층(22a)에 의해, 도전성 패드(23)와 비아(31)가 절연층(21)에 함께 고착되게 된다.
구체적으로, 비아를 절연층(21) 상의 정해진 위치에 형성하고, 절연층(21)의 표면을 거칠게 한다. 이어서, 무전해 도금을 실행하여, 금속 도금 시드층인 도전성 시드 금속층(22)을 절연층(21)의 표면에 형성한다. 도전성 시드 금속층(22)을 도전층으로서 이용하고, 비아 리드(via lid) 도금층이 형성될 때까지 비아(31)를 전해 도금에 의해 충전한다. 포토리소그래피법에 의해 리드 도금층을 패터닝하고 도전성 패드(23)와 배선(32a)을 형성한다. 전술한 바와 같이, 도전성 패드(23)는 반도체칩(10)과의 전기적 접속을 확립하기 위한 전극 유닛을 나타낸다.
이어서, 도 7b에 도시된 바와 같이, 건식막 레지스트를 이용하여, 도전성 패드(23)가 형성된 구리 패턴층의 표면 상에 정해진 두께를 갖는 건식막 레지스트층(34)을 형성한다. 라미네이트 방식으로 건식막 레지스트층(34)을 반도체칩 탑재층(20) 상에 형성한다.
이어서, 도 7c에 도시된 바와 같이, 포토리소그래피 공정을 실행하여 건식막 레지스트층(34) 상의 정해진 영역을 노출시킨다. 구체적으로, 포토마스크에 의하여 건식막 레지스트의 포토리소그래피를 실행하여, 금속 포스트(24)를 형성하기 위한 패턴을 도전성 패드(23)의 상면 위에 놓이는 건식막 레지스트층(34) 상의 상기 영역에 전사한다. 이에 따라, 포토리소그래피 공정 중에 노출된 상기 정해진 영역은 금속 포스트(24)가 형성되어 있는 위치에 대응한다.
이어서, 도 7d에 도시된 바와 같이, 포토리소그래피 공정 중에 노출된 건식막 레지스트층(34) 상의 상기 정해진 영역(포스트의 개구에 대응하는 영역)에 대하여 현상 공정을 실행한다. 현상 공정의 결과로, 금속 포스트(24)를 형성하는데 사용되는 개구(35)를 건식막 레지스트층(34) 상의 정해진 위치에 형성한다. 도 7d에 도시된 바와 같이, 개구(35)는 원기둥 형상을 갖는다.
다음으로, 도 7e에 도시된 바와 같이, 현상 공정이 실시된 영역에 대하여 도금 공정을 실시한다. 보다 구체적으로, 금속을 전해 도금하여, 현상 공정의 결과로 형성된 개구(35)를 충전한다. 개구(35)를 충전함으로써, 원기둥 형상의 금속 포스트(24)를 도전성 패드(23)의 상면 상에 형성한다.
한편, 제1 실시예에 있어서는, 도전성 패드(23)의 상면 상에 금속 포스트(24)를 형성하기 위하여, 건식막 레지스트를 이용한 SAM 방법(semi-additive method)을 실행한다. 대안으로, 금속 포스트(24)를 SM 방법(subtractive method)을 실행하여 제조할 수도 있다.
이어서, 도 7f에 도시된 바와 같이, 절연층(21)의 상면에 형성된 건식막 레지스트층(34)을 벗겨낸다. 도 7f에 도시된 바와 같이 건식막 레지스트층(34)을 벗겨내는 중에, 도전성 패드(23) 아래에 남아 있는 부분을 제외하고는, 도전성 시드 금속층(22)도 에칭으로 제거한다. 전술한 바와 같이, 비아(31)의 둘레에 있어서 도전성 패드(23)의 바닥부에 남아 있는 도전성 시드 금속층(22a)은, 비아(31)와 절연층(21) 사이 뿐만 아니라 도전성 패드(23)와 절연층(21) 사이에서도 현저한 접속의 시드 금속층으로 된다.
다음으로, 도 7g에 도시된 바와 같이, 절연층(21)의 상면에 형성된 금속 포스트(24)와 도전성 패드(23)를 둘러싸도록 솔더 레지스트층(25)을 형성한다. 이 경우에, 솔더 레지스트층(25)의 형성 위치(높이 치수 L2)는 금속 포스트(24)의 높이 치수(L1)보다 낮게 설정된다. 그 이유는, 전술한 바와 같이, 금속 포스트(24)의 높이 치수(L1)를 솔더 레지스트층(25)의 높이 치수(L2)보다 높게 설정하면, 응력의 집중에 의해 야기된 왜곡에 기인하여 발생하는 균열이 솔더 범프(27)의 내측에 발생하는 것을 방지할 수 있기 때문이다.
이어서, 도 7h에 도시된 바와 같이, 금속 포스트(24)의 둘레에 있어서 도전성 패드(23)의 상면에 형성된 솔더 레지스트층(25)을 포토마스크를 이용하여 노출시킨다. 이어서, 도 7i에 도시된 바와 같이, 현상 공정을 실행하여 금속 포스트(24) 둘레의 개구를 땜납 인쇄한다. 보다 구체적으로, 도전성 패드(23)의 상면과 금속 포스트(24)의 둘레 영역을 현상한다. 이에 따라, 현상된 솔더 레지스트층(25) 상의 정해진 영역은, 솔더 범프(27)가 인쇄되는 개구(26)로 되어 솔더 범프(27)와의 솔더 조인트를 형성한다.
이어서, 도 7j에 도시된 바와 같이, 무연 솔더인 솔더 범프(27)를, 솔더 레지스트층(25)에 형성된 개구(26)의 중심에 위치한 금속 포스트(24)의 둘레에 인쇄한다. 이와 같이, 도 6 및 도 7a 내지 도 7j를 참고로 설명한 순서에 따르면, 반도체칩 탑재층(20) 상에 형성된 솔더 범프(27)를 높이 내측에서 지지하도록 금속 포스트(24)가 형성되어 있는 패키지 기판 유닛(1)을 제조할 수 있다.
전술한 바와 같이, 제1 실시예에 따른 패키지 기판 유닛(1)을 구성하는 반도체칩 탑재층(20)에 있어서는, 도전성 시드 금속층(22a)이 절연층(21)의 상면에 형성되고, 전극으로서 기능하는 도전성 패드(23)가 도전성 시드 금속층(22a)의 상면에 형성된다. 솔더 범프(27)의 높이를 지지하는 금속 포스트(24)는 도전성 패드(23)의 상면의 대략 중앙부에 형성되어 있다. 금속 포스트(24)로 인하여, 솔더 범프(27)의 내측에서 발생된 응력을 분산시킬 수 있다. 따라서 응력의 집중에 의해 필연적으로 발생하는 균열이 솔더 범프(27)의 내측에서 발생하는 것을 방지할 수 있다.
그 결과, 패키지 기판 유닛(1)에 있어서 반도체칩 탑재층(20) 상에 형성된 솔더 범프(27)와 반도체칩(10)의 단자에 형성된 솔더 범프(11) 사이의 접속 신뢰성을 확보할 수 있다. 이 외에, 이러한 금속 포스트 구조에 의해 솔더 범프(27) 사이의 피치를 협소하게 형성할 수 있고, 이로써 고밀도의 솔더 범프 구조체가 가능하게 된다.
이하에서는, 도 8 내지 도 18을 참고로 하여, 제2 내지 제12 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층의 다른 예를 설명한다. 제2 내지 제12 실시예의 이하의 설명에서, 제1 실시예에 따른 반도체칩 탑재층(20)의 구성 요소와 동일한 구성 요소에 대해서는 동일한 부호를 붙이고, 그 설명은 생략하기로 한다.
(b) 제2 실시예
도 8은 제2 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(61)의 단면도이다. 도 8에 도시된 바와 같이, 제2 실시예에 따른 반도체칩 탑재층(61)에 있어서는, 도전성 패드(23)의 상면에 형성된 금속 포스트(24)의 표면과, 도전성 패드(23)의 상면의 일부에, 유기 땜납성 보호제(OSP; Organic Solderability Preservative)를 이용한 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(81)을 형성한다.
이와 같이, 제2 실시예에 있어서는, 금속 포스트(24)의 표면 및 도전성 패드(23)의 상면의 일부에 표면 처리층(81)을 형성함으로써, 도전성 패드(23)의 표면의 산화막과 금속 포스트(24)의 산화막을 제거할 수 있게 된다. 이 외에, 솔더 레지스트층(25) 상의 개구(26)에 형성된 솔더 범프(27)와, 도전성 패드(23)의 표면 뿐 아니라 금속 포스트(24)의 표면 사이의 접속 강도 및 전기 전도성을 개선시킬 수 있게 된다.
(c) 제3 실시예
도 9는 제3 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(62)의 단면도이다. 도 9에 도시된 바와 같이, 제3 실시예에 따른 반도체칩 탑재층(62)에 있어서는, 솔더 레지스트층(25)의 개구(26a)의 치수가 보다 넓게 형성된다. 이 외에, 반도체칩(10) 상에 형성된 솔더 범프(11)와 솔더 조인트를 형성하는 솔더 범프(27)가 버섯 형상으로 형성된다.
이와 같이 하여, 제3 실시예에 있어서는, 이러한 솔더 범프(27)에 의하여, 반도체칩(10)에 대한 도전성 패드(23)와 솔더 범프(27)의 전기 전도성을 향상시킬 수 있다. 이 외에, 금속 포스트(24)를 갖는 솔더 범프(27)가 솔더 레지스트층(25)에 형성된 개구(26a)와 접촉하지 않기 때문에, 접촉 경계점의 수가 감소한다. 그 결과, 접촉점에 집중되는 응력에 기인하여 필연적으로 발생하는 균열이 생기는 것을 방지할 수 있다.
(d) 제4 실시예
도 10은 제4 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(63)의 단면도이다. 제3 실시예에 따른 도 9의 구성과 비교하여, 제4 실시예에 따른 도 10의 반도체칩 탑재층(63)은, 제3 실시예에 따른 구성에 더하여, 금속 포스트(24)의 표면 및 도전성 패드(23)의 표면에 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(83)을 형성하는 점에서 상이하다. 이후, 버섯 형상의 솔더 범프(27)를, 금속 포스트(24) 및 도전성 패드(23)에 형성된 표면 처리층(83)의 상면에 형성한다.
이와 같이, 제4 실시예에 따르면, 제3 실시예에서와 마찬가지로, 반도체칩(10)에 대한 도전성 패드(23)와 솔더 범프(27)의 전기 전도성을 향상시킬 수 있다. 또한, 금속 포스트(24)와 도전성 패드(23) 상에 표면 처리층(83)이 형성되어 있기 때문에, 도전성 패드(23)의 표면뿐 아니라 금속 포스트(24)의 표면과 솔더 범프(27) 사이의 전기 전도성 및 접속 강도를 개선할 수 있게 된다.
(e) 제5 실시예
도 11은 제5 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(64)의 단면도이다. 도 11에 도시된 바와 같이, 제5 실시예에 따른 반도체칩 탑재층(64)에 있어서는, 솔더 레지스트층(25) 상의 개구(26)에 솔더 범프(27)가 형성되어 있지 않다. 그 대신에, 도전성 패드(23)의 상면에 형성된 금속 포스트(24)의 표면 둘레에 솔더(84)가 형성되어 있다. 이와 같이, 제5 실시예에 있어서는, 금속 포스트(24)의 표면 둘레에만 솔더(84)가 형성되어 있기 때문에, 반도체칩(10)의 단자에 형성된 솔더 범프(11)와 금속 포스트(24) 사이에 솔더 조인트를 형성하는데 필요한 솔더의 양을 줄일 수 있게 되고, 이러한 구조에 의해 피치를 보다 미세하게 할 수 있다.
(f) 제6 실시예
도 12는 제6 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(65)의 단면도이다. 도 12에 도시된 바와 같이, 제6 실시예에 따른 반도체칩 탑재층(65)에 있어서는, 금속 포스트(24)의 표면과, 도전성 패드(23)의 상면의 일부에, 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(81)을 형성한다. 또한, 금속 포스트(24)의 표면에 솔더(84)가 형성되어 있다. 이와 같이, 제6 실시예에 있어서는, 제3 실시예와 마찬가지로, 솔더의 양을 줄일 수 있고, 피치를 미세하게 할 수 있다. 이 외에, 표면 처리층(81)이 형성되어 있기 때문에, 반도체칩(10)에 대한 도전성 패드(23) 및 솔더 범프(27)의 전기 전도성을 개선할 수 있게 된다.
(g) 제7 실시예
도 13은 제7 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(66)의 단면도이다. 도 13에 도시된 바와 같이, 제7 실시예에 따른 반도체칩 탑재층(66)에 있어서는, 솔더 레지스트층(25)에 형성된 개구(26a)가 보다 넓은 치수로 형성된다. 이 외에, 금속 포스트(24)에 솔더 범프(27)가 형성되어 있지 않다. 또한, 금속 포스트(24)의 표면 및 도전성 패드(23)의 표면에 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(83)을 형성한다. 이와 같이 하여, 제7 실시예에 있어서는, 표면 처리층(83)의 형성에 의해, 반도체칩(10)에 대한 도전성 패드(23) 및 솔더 범프(27)의 전기 전도성을 개선할 수 있다.
(h) 제8 실시예
도 14는 제8 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(67)의 단면도이다. 도 14에 도시된 바와 같이, 제8 실시예에 따른 반도체칩 탑재층(67)에 있어서는, 도전성 패드(23)의 상면에 형성된 금속 포스트(24)의 상면에 솔더 범프(27a)가 소량으로 형성된다. 솔더 범프(27a)는 반도체칩(10)에 형성된 솔더 범프(11)와 직접적으로 솔더 조인트를 형성한다.
이와 같이 하여, 제8 실시예에 있어서는, 금속 포스트(24)의 상면에 단지 소량의 솔더 범프(27a)가 형성되고, 솔더 범프(27a)가 반도체칩(10)에 형성된 솔더 범프(11)와 직접적으로 솔더 조인트를 형성하기 때문에, 금속 포스트(24)와 도전성 패드(23)의 전기 전도성을 개선할 수 있게 된다.
(i) 제9 실시예
도 15는 제9 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(68)의 단면도이다. 도 15에 도시된 바와 같이, 제9 실시예에 따른 반도체칩 탑재층(68)에 있어서, 도전성 패드(23)의 상면에 형성된 금속 포스트(24a)는, 상부 직경이 하부 직경보다 크게 되는 원추 형상을 갖는다.
이 외에, 도전성 패드(23)의 상면에 형성된 금속 포스트(24a)의 표면과, 도전성 패드(23)의 상면의 일부에 대하여, 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(85)을 형성하고 있다. 제2 실시예와 마찬가지로, 제9 실시예에서 금속 포스트(24a)의 표면과, 도전성 패드(23)의 상면의 일부에 표면 처리층(85)을 형성함으로써, 솔더 레지스트층(25) 상의 개구(26)에 형성된 솔더 범프(27)와, 도전성 패드(23)의 표면 및 금속 포스트(24a)의 표면 사이의 접속 강도 및 전기 전도성을 개선할 수 있게 된다.
한편, 제9 실시예에 있어서는, 솔더 레지스트층(25) 상의 개구(26)와 금속 포스트(24a)의 표면에 솔더 범프(27)가 형성되어 있다. 그러나 대안으로, 제7 실시예와 마찬가지로 솔더 범프(27)를 형성하지 않을 수도 있다. 즉, 표면 처리층(85)을 통하여, 금속 포스트(24a)가 반도체칩(10)에 형성된 솔더 범프(11)와 솔더 조인트를 직접적으로 형성할 수도 있다. 이 경우에, 솔더의 양을 줄일 수 있고, 이에 의해 보다 미세한 피치 구조가 가능하게 된다.
(j) 제10 실시예
도 16은 제10 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(69)의 단면도이다. 도 16에 도시된 바와 같이, 제10 실시예에 따른 반도체칩 탑재층(69)에 있어서, 도전성 패드(23)의 상면에 형성된 금속 포스트(24a)는 상부 직경이 하부 직경보다 크게 되는 원추 형상을 갖는다. 또한, 솔더 레지스트층(25)에 형성된 개구(26a)는 보다 넓은 치수로 형성된다. 이 외에, 반도체칩(10)에 형성된 솔더 범프(11)와 솔더 조인트를 형성하는 솔더 범프(27)는 버섯 형상으로 형성된다.
이와 같이 하여, 제10 실시예에 있어서는, 솔더 범프(27)에 의해, 반도체칩(10)에 대한 솔더 범프(27) 및 도전성 패드(23)의 전기 전도성을 개선할 수 있다.
(k) 제11 실시예
도 17은 제11 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(70)의 단면도이다. 도 17에 도시된 바와 같이, 제11 실시예에 따른 반도체칩 탑재층(70)에 있어서, 도전성 패드(23)의 상면에 형성된 금속 포스트(24b)는 하부 직경이 상부 직경보다 크게 되는 원추 형상을 갖는다. 이 외에, 도전성 패드(23)의 상면에 형성된 금속 포스트(24b)의 표면과 도전성 패드(23)의 상면의 일부에 대하여, 내열성 프리플럭스 처리에 의한 표면 처리를 실행하여, 표면 처리층(85)을 형성한다.
이와 같이 하여, 제9 실시예와 마찬가지로, 제11 실시예에 있어서는, 금속 포스트(24b)의 표면과 도전성 패드(23)의 상면의 일부에 표면 처리층(85)을 형성함으로써, 솔더 레지스트층(25) 상의 개구(26)에 형성된 솔더 범프(27)와의 접속 강도를 개선할 수 있게 된다.
대안으로, 제9 실시예와 마찬가지로, 솔더 범프(27)를 형성하지 않을 수도 있고, 표면 처리층(85)을 통하여, 금속 포스트(24a)가 반도체칩(10)에 형성된 솔더 범프(27)와 직접적으로 솔더 조인트를 형성하도록 할 수도 있다. 그 결과, 솔더의 양을 줄일 수 있고, 피치를 보다 미세하게 할 수 있다.
(l) 제12 실시예
도 18은 제12 실시예에 따른 패키지 기판 유닛을 구성하는 반도체칩 탑재층(71)의 단면도이다. 도 18에 도시된 바와 같이, 제12 실시예에 따른 반도체칩 탑재층(71)에 있어서, 도전성 패드(23)의 상면에 형성된 금속 포스트(24b)는 하부 직경이 상부 직경보다 크게 되는 원추 형상을 갖는다. 또한, 솔더 레지스트층(25a)에 형성된 개구(26a)는 치수가 보다 넓게 형성된다. 이 외에, 반도체칩(10)에 형성된 솔더 범프(11)와 솔더 조인트를 형성하는 솔더 범프(27)는 버섯 형상으로 형성된다.

Claims (2)

  1. 코어층을 형성하는 단계;
    상기 코어층 상에 강화층을 형성하는 단계;
    상기 강화층의 외측 상에 위치하는 절연층 내에 비아가 형성되는 위치에서 홀을 형성하고, 상기 절연층 상 및 상기 홀이 형성되는 표면 상에 도전성 시드 금속층을 형성하는 단계;
    상기 위치에 상기 비아를 형성하는 단계;
    상기 비아 및 상기 도전성 시드 금속층 상에 위치하는 도전성 패드를 형성하는 단계;
    상기 도전성 시드 금속층 및 상기 도전성 패드 상에 건식막 레지스트층을 형성하는 단계;
    상기 건식막 레지스트층 내에 상기 홀의 위치에서 제1 개구를 형성하고, 구리 도금으로 상기 제1 개구를 충전함으로써 금속 포스트를 형성하는 단계;
    상기 건식막 레지스트층을 제거하는 단계;
    상기 절연층 상에 솔더 레지스트층을 형성하는 단계;
    상기 솔더 레지스트층 내에 상기 도전성 패드의 표면에서 상기 금속 포스트의 둘레에 제2 개구를 형성하는 단계; 및
    상기 제2 개구에 솔더 범프를 인쇄하는 단계
    를 포함하는 패키지 기판 유닛의 제조 방법.
  2. 제1항에 있어서, 상기 솔더 레지스트층의 높이가 상기 금속 포스트의 높이보다 낮아지도록 상기 솔더 레지스트층이 형성되는 것인 패키지 기판 유닛의 제조 방법.
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