KR20130116576A - 표시 장치 - Google Patents
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Abstract
본 발명은 베젤 폭을 감소시킬 수 있도록 한 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치에 관한 것으로, 본 발명에 따른 표시 장치는 서로 교차하는 게이트 배선과 데이터 배선에 의해 정의되는 화소 영역에 형성된 화소를 포함하는 표시 영역, 및 상기 게이트 배선에 접속된 내장 쉬프트 레지스터와 상기 내장 쉬프트 레지스터에 접속된 게이트 링크부를 포함하는 비표시 영역을 가지는 제 1 기판; 상기 제 1 기판과 대향되는 제 2 기판; 및 상기 제 2 기판의 가장자리 부분에 대응되도록 상기 제 1 기판의 비표시 영역에 형성되어 상기 제 1 및 제 2 기판을 대향 합착시키는 씰 패턴을 포함하고, 상기 씰 패턴은, 제 1 경화 방식에 의해 경화되어 상기 내장 쉬프트 레지스터의 일부에 중첩되는 제 1 경화 영역; 및 상기 제 1 경화 방식과 다른 제 2 경화 방식에 의해 경화되어 상기 게이트 링크부에 중첩되는 제 2 경화 영역을 포함할 수 있다.
Description
본 발명은 박막 트랜지스터 어레이 기판을 포함하는 표시 장치에 관한 것이다.
최근 정보화 사회로 시대가 발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치(flat panel display)의 필요성이 대두되었는데, 이 중 액정 표시 장치(liquid crystal display)는 해상도, 컬러 표시, 화질 등에서 우수하여 노트북, 테블릿 컴퓨터, 또는 데스크 탑 컴퓨터의 표시 장치로 상용화되고 있다.
일반적으로 액정 표시 장치는 전극이 각각 형성되어 있는 두 기판을 상기 두 전극이 서로 대하도록 배치하고, 상기 두 전극 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 재배열함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
이러한 액정 표시 장치는 두 기판 사이에 액정층이 형성된 액정 표시 패널, 액정 표시 패널에 광을 조사하는 백 라이트, 및 액정 표시 패널을 구동시키기 위한 구동 회로부로 이루어진다.
통상적으로 상기 구동 회로부는 인쇄회로기판(Printed Circuit Board)에 구현되며, 이러한 구동 회로부는 상기 액정 표시 패널의 게이트 배선과 접속되어 게이트 신호 등을 인가하는 게이트 구동 회로부, 데이터 배선과 접속되어 데이터 신호 등을 인가하는 데이터 구동 회로부로 구분할 수 있다.
상기 구동 회로부는 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip On Film)에 실장되어 액정 표시 패널의 일측면 또는 양측면에 부착된다.
최근에는, 액정 표시 패널에 부착되는 구동 회로부에 의한 액정 표시 장치의 부피 및 무게를 감소시키고, 베젤 폭을 감소시키기 위해, 게이트 구동 회로부의 일부 회로를 액정 표시 패널의 박막 트랜지스터 제조 공정과 함께 형성하는 게이트 인 패널(Gate In Panel) 방식의 액정 표시 장치가 제안되고 있다.
도 1은 종래의 게이트 인 패널 방식의 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 종래의 게이트 인 패널 방식의 액정 표시 장치는 하부 기판인 제 1 기판(10), 상부 기판인 제 2 기판(20), 제 1 및 제 2 기판(10, 20) 사이에 형성되는 액정층(미도시)을 사이에 두고 제 1 및 제 2 기판(10, 20)을 대향 합착시키는 씰 패턴(30)을 구비한다.
제 1 기판(10)은 박막 트랜지스터 어레이 기판으로써, 영상을 표시하는 표시 영역(DA), 및 표시 영역(DA)을 둘러싸도록 형성되어 표시하지 않는 비표시 영역(NDA)을 갖는다.
제 1 기판(10)의 표시 영역(DA)에는 게이트 배선(11), 데이터 배선(12), 박막 트랜지스터(T) 및 화소 전극(PE)이 형성된다.
게이트 배선(11)과 데이터 배선(12)은 서로 교차하여 화소 영역을 정의한다. 박막 트랜지스터(T)는 스위칭 소자로써 게이트 배선(11)과 데이터 배선(12)에 접속되어 게이트 배선(11)에 인가되는 게이트 신호에 따라 스위칭되어 데이터 배선(12)으로부터 인가되는 데이터 신호를 화소 전극(PE)에 공급한다.
화소 전극(PE)은 박막 트랜지스터(T)에 접속되어 박막 트랜지스터(T)로부터 공급되는 데이터 신호에 따라 전계를 형성해 액정층의 액정 분자를 재배열한다.
제 1 기판(10)의 비표시 영역(NDA)에는 패드부(13), 데이터 링크 배선(14), 공통 전압 배선부(15), 게이트 링크부(16), 및 내장 쉬프트 레지스터(17)를 구비한다.
패드부(13)는 데이터 패드부(13a), 게이트 패드부(13b), 및 공통 전압 패드부(13c)를 구비한다.
데이터 패드부(13a)는 제 1 기판(10)의 상측 일측면(첫 번째 게이트 배선의 위쪽)인 비표시 영역(NDA)의 상측에 형성되어 외부의 구동 회로부(미도시)에 접속된다. 상기 게이트 패드부(13b)는 상기 데이터 패드부(13a)의 일측에 형성되어 외부의 구동 회로부에 접속된다. 그리고, 공통 전압 패드부(13c)는 상기 게이트 패드부(13b)의 일측에 형성되어 외부의 구동 회로부의 공통 전압 생성부(미도시)에 접속된다.
데이터 링크 배선(14)은 데이터 배선(12)으로부터 연장되어 데이터 패드부(13)의 데이터 패드와 데이터 배선(12)을 전기적으로 접속시킨다.
공통 전압 배선부(15)는 씰 패턴(30)의 내측에 일정한 간격을 가지도록 형성된 복수의 공통 전압 링크 배선을 포함한다. 복수의 공통 전압 배선의 일측 끝단은 하나의 공통 전압 연장 배선(15a)을 통해 공통 전압 패드부(13c)에 전기적으로 접속된다. 그리고, 공통 전압 연결 배선(미도시)은 공통 전압 연결 배선(미도시)을 통해 화소 영역에 형성된 공통 전극(미도시)에 전기적으로 접속된다.
게이트 링크부(16)는 공통 전압 배선부(15)와 내장 쉬프트 레지스터(17) 사이에 일정한 간격을 가지도록 형성된 게이트 스타트 신호 라인, 복수의 클럭 신호 라인, 정방향 신호 라인, 역방향 신호 라인, 리셋 신호 라인, 기저 전압 라인 등을 구비한다. 상기 게이트 링크부(16)의 각 신호 라인은 게이트 링크 배선(16a)을 통해 패드부(13)의 게이트 패드부(13b)에 전기적으로 접속된다. 그리고, 게이트 링크부(16)의 각 신호 라인은 게이트 제어 신호 연결 배선(16b)을 통해 내장 쉬프트 레지스터(17)에 선택적으로 접속된다.
내장 쉬프트 레지스터(17)는 전술한 박막 트랜지스터(T)의 형성 공정과 함께 제 1 기판(11)의 비표시 영역(NDA)에 형성되어 게이트 링크부(16)로부터 공급되는 게이트 스타트 신호 라인, 복수의 클럭 신호 라인, 정방향 신호 라인, 역방향 신호 라인, 리셋 신호 라인, 및 기저 전압 라인에 따라 게이트 신호를 생성하여 게이트 배선(11)에 공급한다. 이를 위해, 내장 쉬프트 레지스터(17)는 게이트 배선(11)에 접속된 복수의 스테이지(17s)를 구비한다.
복수의 스테이지(17s) 각각은 게이트 스타트 신호 라인 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 응답하여 복수의 클럭 신호 라인 중 어느 하나로부터 공급되는 클럭 신호를 게이트 신호로 하여 게이트 배선(11)에 공급한다. 이러한 복수의 스테이지(17s) 각각은 게이트 스타트 신호 라인 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 따라 순차적으로 동작함으로써 게이트 신호를 첫번째 게이트 배선에서부터 마지막 게이트 배선까지 순차적으로 공급하거나 마지막 게이트 배선에서부터 첫번째 게이트 배선까지 순차적으로 공급한다.
제 2 기판(20)은 제 1 기판(10)의 화소 영역에 정의하는 블랙 매트릭스(미도시) 및 제 1 기판(10)의 화소 영역에 중첩되도록 형성된 컬러필터층(미도시)을 포함한다. 이러한 제 2 기판(20)은 제 1 기판(10)의 패드부(13)를 제외한 나머지 제 1 기판(10)과 대향되는 크기를 갖는다.
씰 패턴(30)은 제 2 기판(20)의 가장자리 부분에 중첩되도록 제 1 기판(10)의 비표시 영역(NDA)을 따라 형성되어 액정층을 사이에 두고 제 1 및 제 2 기판(10, 20)을 대향 합착시킨다. 이때, 상기 씰 패턴(30)은 제 2 기판(20)의 가장자리 부분에 중첩되는 것으로, 액정 표시 장치의 좌우측으로는 전술한 공통 전압 배선부(15)의 외곽부에 형성되고, 액정 표시 장치의 상하로부터 표시 영역(DA)의 외곽부에 형성된다.
이와 같은, 종래의 게이트 인 패널 방식의 액정 표시 장치에서, 상기 씰 패턴(30)과 제 1 기판(10)의 비표시 영역은 영상을 표시하는 영역이 아니므로 케이스(미도시)에 의해 가려지게 된다. 이때, 케이스에 의해 가려지는 부분을 베젤(bezel)이라 한다.
따라서, 종래의 게이트 인 패널 방식의 액정 표시 장치는 제 1 기판(10)의 비표시 영역에 형성되는 내장 쉬프트 레지스터(17)와 씰 패턴(30)에 의해 베젤 폭(W)이 증가하게 된다. 또한, 종래의 게이트 인 패널 방식의 액정 표시 장치는 합착된 제 1 및 제 2 기판(10, 20)을 절단하는 스크라이빙 공정시 스크라이빙 라인이 씰 패턴(30)에 중첩되기 때문에 스크라이빙 공정이 용이하지 않고, 감소된 씰 패턴(30)의 폭과 더불어 스크라이빙 공정에 의해 절단되는 씰 패턴(30)에 의해 기판에 크랙이 발생되므로 액정 표시 패널의 강성이 저하된다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 베젤 폭을 감소시킬 수 있도록 한 표시 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시 장치는 서로 교차하는 게이트 배선과 데이터 배선에 의해 정의되는 화소 영역에 형성된 화소를 포함하는 표시 영역, 및 상기 게이트 배선에 접속된 내장 쉬프트 레지스터와 상기 내장 쉬프트 레지스터에 접속된 게이트 링크부를 포함하는 비표시 영역을 가지는 제 1 기판; 상기 제 1 기판과 대향되는 제 2 기판; 및 상기 제 2 기판의 가장자리 부분에 대응되도록 상기 제 1 기판의 비표시 영역에 형성되어 상기 제 1 및 제 2 기판을 대향 합착시키는 씰 패턴을 포함하고, 상기 씰 패턴은, 제 1 경화 방식에 의해 경화되어 상기 내장 쉬프트 레지스터의 일부에 중첩되는 제 1 경화 영역; 및 상기 제 1 경화 방식과 다른 제 2 경화 방식에 의해 경화되어 상기 게이트 링크부에 중첩되는 제 2 경화 영역을 포함할 수 있다.
상기 내장 쉬프트 레지스터는 상기 제 1 경화 영역에 중첩되도록 상기 제 1 기판에 형성된 스위칭 소자를 포함하고, 상기 스위칭 소자는 상기 씰 패턴에 중첩되는 복수의 개구부를 갖는다.
상기 스위칭 소자는 상기 복수의 개구부를 가지는 게이트 전극; 상기 게이트 전극 상에 형성된 반도체층; 상기 반도체층 상에 형성된 소스 전극과 드레인 전극을 포함하여 구성될 수 있다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시 장치는 서로 교차하는 게이트 배선과 데이터 배선에 의해 정의되는 화소 영역에 형성된 화소를 포함하는 표시 영역, 및 상기 게이트 배선에 접속된 내장 쉬프트 레지스터와 상기 내장 쉬프트 레지스터에 접속된 게이트 링크부를 포함하는 비표시 영역을 가지는 제 1 기판; 상기 제 1 기판과 대향되는 제 2 기판; 및 상기 내장 쉬프트 레지스터의 일부와 상기 게이트 링크부 상에 형성되어 상기 제 1 및 제 2 기판을 대향 합착시키는 씰 패턴을 포함하고, 상기 내장 쉬프트 레지스터는 복수의 개구부를 가지도록 상기 씰 패턴에 중첩되는 영역에 형성된 스위칭 소자를 포함하여 구성될 수 있다.
상기 스위칭 소자는 상기 복수의 개구부를 마련하도록 일정한 간격으로 돌출되는 복수의 게이트 돌출 전극을 가지는 게이트 전극; 상기 복수의 게이트 돌출 전극의 상부에 형성된 반도체층; 및 상기 반도체층의 상부에 형성된 소스 전극과 드레인 전극을 포함하여 구성될 수 있다.
상기 씰 패턴은 제 1 경화 방식에 의해 경화되어 상기 복수의 개구부 중 일부에 중첩되는 제 1 경화 영역; 및 상기 제 1 경화 방식과 다른 제 2 경화 방식에 의해 경화되어 상기 게이트 링크부에 중첩되는 제 2 경화 영역을 포함한다.
상기 제 1 경화 영역은 광을 이용한 상기 제 1 경화 방식에 의해 경화되고, 상기 제 2 경화 영역은 열을 이용한 상기 제 2 경화 방식에 의해 경화될 수 있다.
상기 제 1 기판은 상기 화소 영역에 형성된 공통 전극, 및 상기 제 1 기판의 일측 외곽부에 인접한 비표시 영역에 형성되어 상기 공통 전극에 공통 전압을 인가하는 공통 전압 배선부를 더 포함하며, 상기 씰 패턴은 상기 제 1 경화 방식에 의해 경화되어 상기 공통 전압 배선부에 중첩되는 제 3 경화 영역을 더 포함할 수 있다.
상기 제 1 기판은 상기 화소 영역에 형성된 공통 전극, 및 상기 제 1 기판의 일측 외곽부에 인접한 비표시 영역에 형성되어 상기 공통 전극에 공통 전압을 인가하는 공통 전압 배선부를 더 포함하며, 상기 제 2 경화 영역은 상기 게이트 링크부와 상기 공통 전압 배선부에 중첩될 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명에 따른 표시 장치는 다음과 같은 효과가 있다.
첫째, 제 1 기판의 비표시 영역에 게이트 링크부와 복수의 개구부를 가지는 스위칭 소자를 포함하는 내장 쉬프트 레지스터를 형성하고, 게이트 링크부와 내장 쉬프트 레지스터에 중첩되도록 씰 패턴을 형성함으로써 비표시 영역을 가리는 케이스에 의한 베젤 폭을 감소시킬 수 있다.
둘째, 씰 패턴이 스크라이빙 라인과 중첩되지 않기 때문에 스크라이빙 공정을 용이하게 할 수 있으며, 씰 패턴에 의한 기판의 크랙 및 표시 패널의 강성 저하를 방지할 수 있다.
도 1은 종래의 게이트 인 패널 방식의 액정 표시 장치를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이다.
도 3은 도 2에 도시된 내장 쉬프트 레지스터와 게이트 링크부의 일부를 개략적으로 나타내는 회로도이다.
도 4는 도 2에 도시된 A 부분을 확대하여 나타내는 공통 전압 배선부와 게이트 링크부 및 내장 쉬프트 레지스터의 레이아웃 도면이다.
도 5는 도 4에 도시된 I-I' 선의 단면을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 7은 도 6에 도시된 Ⅱ-Ⅱ' 선의 단면을 개략적으로 나타내는 단면도이다.
도 8은 도 7에 도시된 E 부분을 확대하여 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이다.
도 3은 도 2에 도시된 내장 쉬프트 레지스터와 게이트 링크부의 일부를 개략적으로 나타내는 회로도이다.
도 4는 도 2에 도시된 A 부분을 확대하여 나타내는 공통 전압 배선부와 게이트 링크부 및 내장 쉬프트 레지스터의 레이아웃 도면이다.
도 5는 도 4에 도시된 I-I' 선의 단면을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 7은 도 6에 도시된 Ⅱ-Ⅱ' 선의 단면을 개략적으로 나타내는 단면도이다.
도 8은 도 7에 도시된 E 부분을 확대하여 개략적으로 나타내는 단면도이다.
이하, 도면을 참조로 본 발명에 따른 바람직한 실시 예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이고, 도 3은 도 2에 도시된 내장 쉬프트 레지스터와 게이트 링크부의 일부를 개략적으로 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판(100)은 표시 영역(DA)과 비표시 영역(NDA)을 가지는 기판(110), 표시 영역(DA)에 서로 교차하도록 형성되어 화소 영역을 정의하는 복수의 게이트 배선(111)과 복수의 데이터 배선(112), 복수의 개구부를 가지는 스위칭 소자를 포함하도록 비표시 영역(NDA)에 형성되어 복수의 게이트 배선(111) 각각에 접속된 내장 쉬프트 레지스터(117), 및 비표시 영역(NDA)에 형성되어 내장 쉬프트 레지스터(117)에 접속된 게이트 링크부(116)를 포함하여 구성된다.
복수의 게이트 배선(111)과 복수의 데이터 배선(112)은 서로 교차하도록 표시 영역(DA)에 형성되어 복수의 화소 영역을 정의한다. 이를 위해, 복수의 게이트 배선(111)은 표시 영역(DA)의 가로 방향 또는 기판(110)의 장변 방향을 따라 일정한 간격을 가지도록 형성되고, 복수의 데이터 배선(112)은 표시 영역(DA)의 세로 방향 또는 기판(110)의 단변 방향을 따라 일정한 간격을 가지도록 형성된다.
각 화소 영역(DA)에는 박막 트랜지스터(T) 및 화소 전극(PE)이 형성된다.
박막 트랜지스터(T)는 인접한 게이트 배선(111)과 데이터 배선(112)에 접속된다. 이러한 박막 트랜지스터(T)는 인접한 게이트 배선(111)으로부터 돌출되는 게이트 전극, 게이트 전극의 상부에 형성된 반도체층, 인접한 데이터 배선(112)으로부터 돌출되어 반도체층의 상부에 형성되는 소스 전극, 및 소스 전극을 둘러싸도록 이격되는 드레인 전극을 포함한다.
화소 전극(PE)은 박막 트랜지스터(T)에 접속되도록 각 화소 영역에 형성된다. 이러한 화소 전극(PE)은 일정한 간격을 가지도록 복수로 형성되어 박막 트랜지스터(T)의 드레인 전극에 전기적으로 접속된다. 이때, 상기 화소 영역에는 복수의 화소 전극(PE)과 나란하도록 복수의 화소 전극(PE) 사이사이에 배치되는 복수의 공통 전극이 형성된다.
기판(110)의 비표시 영역(NDA)에는 패드부(113), 데이터 링크 배선(114), 공통 전압 배선부(115), 게이트 링크부(116), 및 내장 쉬프트 레지스터(117)가 형성된다.
상기 패드부(113)는 데이터 패드부(113a), 게이트 패드부(113b), 및 공통 전압 패드부(113c)를 구비한다.
데이터 패드부(113a)는 기판(110)의 상측 일측면(첫 번째 게이트 배선의 위쪽)인 비표시 영역(NDA)의 상측에 일정한 간격을 가지도록 형성된 복수의 데이터 패드를 포함한다. 이러한 데이터 패드부(113a)는 외부의 구동 회로부(미도시)에 접속되어 상기 구동 회로부로부터 데이터 신호를 공급받는다.
상기 게이트 패드부(113b)는 상기 데이터 패드부(113a)의 일측에 일정한 간격을 가지도록 형성된 복수의 게이트 패드를 포함한다. 이러한 게이트 패드부(113b)는 외부의 구동 회로부(미도시)에 접속되어 상기 구동 회로부로부터 게이트 제어 신호를 공급받는다. 이때, 게이트 제어 신호는 게이트 스타트 신호(Vst), 복수의 클럭 신호(CLK1, CLK2, CLK3, CLK4), 정방향 신호(FWD), 역방향 신호(BWD), 및 기저 전압(Vss) 등으로 이루어질 수 있다.
상기 공통 전압 패드부(113c)는 상기 게이트 패드부(113b)의 일측에 형성된 적어도 하나의 공통 전압 패드를 포함한다. 이러한 공통 전압 패드부(113c)는 외부의 구동 회로부(미도시)에 접속되어 상기 구동 회로부의 공통 전압 생성부로부터 공통 전압을 공급받는다.
상기 데이터 링크 배선(114)은 복수의 데이터 배선(112) 각각으로부터 연장되어 데이터 패드부(113)의 데이터 패드 각각과 데이터 배선(12) 각각을 전기적으로 접속시킨다.
상기 공통 전압 배선부(115)는 기판(110)의 일측면으로부터 일정한 제 1 간격(d1)만큼 이격되는 비표시 영역(NDA)에 형성된다. 이러한 공통 전압 배선부(115)는 일정한 간격을 가지도록 형성되어 상기 공통 전압 패드부(113c)에 공통적으로 접속되는 복수의 공통 전압 링크 배선으로 이루어진다. 이때, 상기 복수의 공통 전압 링크 배선은 하나 또는 복수의 공통 전압 링크 연장 배선(115a)을 통해 공통 전압 패드부(113c)에 전기적으로 접속된다.
상기 복수의 공통 전압 링크 배선 각각의 배선 폭은 인접한 공통 전압 링크 배선 사이의 간격보다 넓게 형성된다. 혹은, 복수의 공통 전압 링크 배선의 간격은 공통 전압 배선부(115)에 중첩되도록 형성되는 씰 패턴을 경화시키는 광이 투과될 수 있도록 설정된다.
상기 게이트 링크부(116)는 공통 전압 배선부(115)와 내장 쉬프트 레지스터(117) 사이에 일정한 간격을 가지도록 형성된 게이트 스타트 신호 라인, 복수의 클럭 신호 라인, 정방향 신호 라인, 역방향 신호 라인, 및 기저 전압 라인 등을 포함하여 이루어진다. 상기 게이트 링크부(116)의 각 신호 라인은 게이트 링크 배선(116a)을 통해 상기 게이트 패드부(113b)의 게이트 패드에 전기적으로 접속된다. 그리고, 게이트 링크부(116)의 각 신호 라인은 게이트 제어 신호 연결 배선(116b)을 통해 내장 쉬프트 레지스터(117)에 선택적으로 접속된다.
상기 게이트 링크부(116)의 각 신호 라인은 인접한 신호 라인 간의 신호 간섭에 영향을 받지 않는 최소한의 범위로 설정된 간격으로 형성된다. 즉, 상기 게이트 링크부(116)의 각 신호 라인은 상기 게이트 링크부(116)에 중첩되도록 형성되는 씰 패턴이 열에 의해 경화되기 때문에 복수의 공통 전압 링크 배선보다 상대적으로 좁은 간격으로 형성되어도 무방하다. 이에 따라, 본 발명은 게이트 링크부(116)의 각 신호 라인을 최대한 좁은 간격으로 형성함으로써 후술될 내장 쉬프트 레지스터(117)의 형성 공간을 증가시킬 수 있다.
상기 내장 쉬프트 레지스터(117)는 상기 게이트 링크부(116)와 표시 영역(DA) 사이에 형성되어 상기 게이트 링크부(116)에 접속됨과 아울러 복수의 게이트 배선(111) 각각에 접속된다. 이러한 내장 쉬프트 레지스터(117)는 게이트 배선(111) 각각에 접속된 복수의 스테이지(ST1, ST2,...)를 포함하여 구성된다.
복수의 스테이지(ST1, ST2, ..) 각각은 제 1 및 제 2 스위칭 소자(T1, T2), 노드 제어부(117a)를 포함하여 구성된다.
제 1 및 제 2 스위칭 소자(T1, T2)는 하나의 게이트 배선(111)에 공통적으로 접속된다.
제 1 스위칭 소자(T1)는 노드 제어부(117a)의 제어에 따라 턴-온되어 게이트 제어 신호 연결 배선(116b)을 통해 게이트 링크부(116)에 형성된 복수의 클럭 신호 라인 중 어느 하나로부터 공급되는 클럭 신호(CLK)를 게이트 신호로 하여 게이트 배선(111)에 공급한다.
제 2 스위칭 소자(T2)는 노드 제어부(117a)의 제어에 따라 턴-온되어 게이트 제어 신호 연결 배선(116b)을 통해 게이트 링크부(116)에 형성된 기저 전압 라인으로부터 공급되는 기저 전압(Vss)을 게이트 배선(111)에 공급한다.
노드 제어부(117a)는 제 1 스위칭 소자(T1)에 게이트 전극에 접속된 제 1 노드(N1)와 제 2 스위칭 소자(T2)에 게이트 전극에 접속된 제 2 노드(N2)에 접속에 접속됨과 아울러 게이트 제어 신호 연결 배선(116b)을 통해 게이트 링크부(116)의 게이트 스타트 신호 라인, 정방향 신호 라인, 역방향 신호 라인, 및 기저 전압 라인 각각에 접속된다. 이러한 노드 제어부(117a)는 게이트 링크부(116)의 게이트 스타트 신호 라인으로부터 공급되는 게이트 스타트 신호(Vst) 또는 이전단 스테이지에서 출력되는 게이트 신호, 정방향 신호(FWD), 및 역방향 신호(BWD)에 따라 제 1 및 제 2 노드(N1, N2) 상의 전압을 제어한다. 이를 위해, 노드 제어부(117a)는 게이트 스타트 신호(Vst) 또는 이전단 스테이지에서 출력되는 게이트 신호, 정방향 신호(FWD), 및 역방향 신호(BWD)에 따라 유기적으로 스위칭되어 제 1 및 제 2 노드(N1, N2) 상의 전압을 복수의 노드 제어 스위칭 소자(미도시) 및 적어도 하나의 커패시터(미도시)를 포함하여 이루어진다.
상기 제 1 스위칭 소자(T1)는 게이트 배선(111)에 고전압의 게이트 신호를 공급하기 위한 상대적으로 넓은 채널 폭(또는 면적)을 가지도록 형성되는 것이 바람직하다. 이에 따라, 상기 제 1 스위칭 소자(T1)는 게이트 링크부(116)에 인접하도록 배치되되, 전술한 게이트 링크부(116)의 각 신호 라인의 간격에 의해 확보된 공간을 포함하도록 형성된다. 그리고, 상기 제 1 스위칭 소자(T1)는 일부 영역이 씰 패턴에 중첩되기 때문에 중첩되는 씰 패턴을 경화시키는 광이 원활히 투과될 수 있도록 복수의 개구부를 포함하도록 형성된다.
전술한 공통 전압 배선부(115)와 게이트 링크부(116) 및 내장 쉬프트 레지스터(117)의 일부 상에는 후술되는 씰 패턴이 형성된다. 이에 따라, 본 발명에 따른 박막 트랜지스터 어레이 기판(100)은 상기 씰 패턴이 공통 전압 배선부(115)와 게이트 링크부(116) 및 내장 쉬프트 레지스터(117)의 일부와 중첩됨으로써 기판(110)의 비표시 영역(NDA)을 가리는 케이스에 의한 베젤 폭(W)을 감소시킬 수 있다.
도 4는 도 2에 도시된 A 부분을 확대하여 나타내는 공통 전압 배선부와 게이트 링크부 및 내장 쉬프트 레지스터의 레이아웃 도면이고, 도 5는 도 4에 도시된 I-I' 선의 단면을 개략적으로 나타내는 단면도이다.
도 4 및 도 5를 참조하여 공통 전압 배선부(115)와 게이트 링크부(116) 및 내장 쉬프트 레지스터(117)의 구체적으로 설명하면 다음과 같다.
먼저, 상기 공통 전압 배선부(115)는 기판(110)의 일측면 끝단으로부터 제 1 간격(d1)만큼 이격되는 비표시 영역(NDA)의 외측 영역에 형성된다. 상기 제 1 간격(d1)은 기판의 합착 공정 이후에 수행되는 패널 스크라이빙 공정을 위한 스크라이빙 마진(margin) 영역이 된다.
상기 공통 전압 배선부(115)는, 도 5의 B 부분의 확대도와 같이, 기판(110)에 일정한 제 2 간격(d2)을 가지도록 형성된 게이트 물질로 이루어진 복수의 공통 전압 링크 배선(115L)을 포함한다. 이에 따라, 상기 공통 전압 배선부(115)는 복수의 공통 전압 링크 배선(115L) 각각이 일정한 제 2 간격(d2)을 가짐으로써 공통 전압 링크 배선들 사이에 개구부(115o)가 마련된다. 상기 개구부(115o)는 공통 전압 배선부(115) 상에 형성될 씰 패턴(130)을 경화시키는 광을 투과시킴으로써 공통 전압 링크 배선들에 의한 씰 패턴(130)의 미경화를 방지한다.
상기 공통 전압 배선부(115)는 게이트 절연막(152)과 층간 절연막(157) 및 평탄화층(158)에 의해 덮일 수 있다. 이때, 상기 공통 전압 배선부(115) 상부의 층간 절연막(157)과 평탄화층(158)은 형성되지 않을 수도 있다.
상기 게이트 링크부(116)는 상기 공통 전압 배선부(115)의 내측에 인접한 비표시 영역(NDA)에 형성된다. 이러한 게이트 링크부(116)는, 도 5의 C 부분의 확대도와 같이, 기판(110)에 일정한 간격을 가지도록 형성된 게이트 물질로 이루어진 게이트 스타트 신호 라인(L1), 복수의 클럭 신호 라인(L2, L3, L4, L5), 정방향 신호 라인(L6), 역방향 신호 라인(L7), 및 기저 전압 라인(L8) 등을 포함한다. 이러한 공통 전압 배선부(115)는 각 신호 라인(L1 내지 L9) 각각이 최대한 인접하게 형성됨으로써 후술될 내장 쉬프트 레지스터(117)의 형성 공간을 증가시킨다.
상기 게이트 링크부(116)의 각 신호 라인(L1 내지 L8)은 게이트 절연막(152)과 층간 절연막(157) 및 평탄화층(158)에 의해 덮일 수 있다. 이때, 상기 게이트 링크부(116) 상부의 층간 절연막(157)과 평탄화층(158)은 형성되지 않을 수도 있다.
도 5에서, 게이트 링크부(116)의 각 신호 라인(L1 내지 L8)은 하나의 배선으로 도시하였지만, 이에 한정되지 않고 게이트 링크부(116)의 각 신호 라인(L1 내지 L9) 각각은 복수의 배선으로 이루어질 수 있다.
내장 쉬프트 레지스터(117)는 게이트 링크부(116)와 표시 영역(DA) 사이의 비표시 영역(NDA)에 형성된다. 이러한 내장 쉬프트 레지스터(117)는 도 5를 참조하여 전술한 바와 같이, 제 1 및 제 2 스위칭 소자(T1, T2), 및 복수의 노드 제어 스위칭 소자와 적어도 하나의 커패시터를 포함하는 노드 제어부(117a)를 포함하여 이루어진다.
상기 내장 쉬프트 레지스터(117)의 제 1 스위칭 소자(T1)는 상기 게이트 링크부(116)에 의해 확보된 영역을 포함하는 영역에 상대적으로 큰 크기를 가지도록 형성된다. 구체적으로, 제 1 스위칭 소자(T1)는, 도 5의 D 부분의 확대도와 같이, 게이트 전극(151), 반도체층(153), 소스 전극(155) 및 드레인 전극(156)을 포함한다. 이러한 구성을 가지는 제 1 스위칭 소자(T1)는 전술한 표시 영역(DA)의 화소 영역에 형성되는 박막 트랜지스터(T)의 형성 공정과 함께 형성된다.
게이트 전극(151)은 기판(110)에 형성된 게이트 물질로 이루어지고, "-"자 형태로 형성된 공통 게이트 전극과, 공통 게이트 전극으로부터 일정한 제 3 간격(d3)으로 돌출되어 복수의 개구부(117o)를 마련하는 복수의 게이트 돌출 전극(151a)을 포함한다. 즉, 게이트 전극(151)은 공통 게이트 전극과 복수의 게이트 돌출 전극(151a)에 의해 "E"자 형태를 가지며, 복수의 개구부(117o)는 복수의 게이트 돌출 전극(151a) 사이사이에 마련된다.
상기 게이트 전극(151)은 게이트 절연막(152)에 의해 덮여진다.
반도체층(153)은 게이트 전극(151), 즉 복수의 게이트 돌출 전극(151a) 각각에 중첩되도록 게이트 절연막(152)에 형성된다.
소스 전극(155)은 게이트 전극(151)에 중첩되도록 상기 반도체층 각각의 제 1 영역에 형성된다. 즉, 소스 전극(155)은 게이트 전극(151)의 공통 게이트 전극에 중첩되는 공통 소스 전극과 복수의 게이트 돌출 전극(151a) 각각에 중첩되는 복수의 소스 돌출 전극으로 이루어질 수 있다. 이러한 소스 전극(155)은 게이트 제어 신호 연결 배선을 통해 복수의 클럭 신호 라인(L2, L3, L4, L5) 중 어느 한 라인에 접속된다.
드레인 전극(156)은 소스 전극(155)과 이격되도록 반도체층(153)의 제 2 영역에 형성되어 소스 전극(155)을 감싼다. 즉, 드레인 전극(156)은 복수의 게이트 돌출 전극(151a)의 끝단 각각에 공통 드레인 전극과 복수의 게이트 돌출 전극(151a) 각각에 중첩되는 복수의 드레인 돌출 전극으로 이루어질 수 있다. 이러한 드레인 전극(156)은 내장 쉬프트 레지스터(117)의 내부 연결 배선을 통해 게이트 배선에 접속된다.
상기 소스 전극(155)과 드레인 전극(156) 각각은 오믹 접촉층(154)을 통해 반도체층(153)과 오믹 접촉할 수 있다.
전술한 상기 소스 전극(155)과 드레인 전극(156)은 층간 절연막(157)과 평탄화층(158)에 의해 덮여진다. 이때, 평탄화층(158)은 형성되지 않을 수도 있다.
전술한 공통 전압 배선부(115)와 게이트 링크부(116) 및 내장 쉬프트 레지스터(117)에 형성된 스위칭 소자(T1)의 일부 개구부(117o)들은 기판(110)의 비표시 영역(NDA)에 형성되는 씰 패턴(130)과 중첩된다. 즉, 박막 트랜지스터 어레이 기판은 기판(110)의 비표시 영역(DNA)에 정의되는 씰 패턴 영역을 포함하고, 상기 씰 패턴 영역은 공통 전압 배선부(115)와 게이트 링크부(116) 및 스위칭 소자(T1)의 일부 개구부(117o)를 포함한다.
한편, 전술한 내장 쉬프트 레지스터(117)는 제 1 스위칭 소자(T1)가 상대적으로 큰 크기를 가지도록 형성됨과 아울러 게이트 전극(151)의 간격을 통해 복수의 개구부(117o)를 가지는 것으로 설명하였으나, 이에 한정되지 않고, 내장 쉬프트 레지스터(117)는 상기 제 1 스위칭 소자(T1) 대신에, 상기 제 2 스위칭 소자(T2) 또는 노드 제어부(117a)에 포함된 스위칭 소자 중 어느 하나가 게이트 링크부(116)에 인접하게 배치됨과 아울러 전술한 복수의 개구부를 가지도록 형성될 수도 있다.
다른 한편, 전술한 본 발명에 따른 박막 트랜지스터 어레이 기판에서는 상기 공통 전압 배선부(115), 게이트 링크부(116) 및 상기 내장 쉬프트 레지스터(117)가 비표시 영역의 일측에 형성되는 것으로 설명하였지만, 이에 한정되지 않고, 상기 상기 공통 전압 배선부(115), 게이트 링크부(116) 및 상기 내장 쉬프트 레지스터(117) 각각은 표시 영역의 양측에 인접한 비표시 영역에 형성되어 전술한 씰 패턴에 중첩될 수도 있다. 이 경우, 표시 영역의 일측 비표시 영역에 형성된 상기 내장 쉬프트 레지스터는 홀수번째 게이트 배선에 접속되고, 표시 영역의 타측 비표시 영역에 형성된 상기 내장 쉬프트 레지스터는 짝수번째 게이트 배선에 접속될 수 있다.
도 6은 본 발명의 실시 예에 따른 표시 장치를 개략적으로 나타내는 평면도이고, 도 7은 도 6에 도시된 Ⅱ-Ⅱ' 선의 단면을 개략적으로 나타내는 단면도이며, 도 8은 도 7에 도시된 E 부분을 확대하여 개략적으로 나타내는 단면도이다.
도 6 내지 도 8을 참조하면, 본 발명의 실시 예에 따른 표시 장치는 표시 영(DA)역과 비표시 영역(NDA)을 가지며, 비표시 영역(NDA)에 형성된 게이트 링크부(116)와 내장 쉬프트 레지스터(117)를 포함하는 제 1 기판(110), 및 씰 패턴(130)에 의해 제 1 기판(110)에 대향 합착된 제 2 기판(120)을 포함하되, 상기 씰 패턴(130)은 내장 쉬프트 레지스터(117)의 일부에 중첩되는 제 1 경화 영역(HA1)과 게이트 링크부(160)에 중첩되는 제 2 경화 영역(HA2)을 갖는다.
제 1 기판(110)은 서로 교차하는 게이트 배선(111)과 데이터 배선(112)에 의해 정의되는 화소 영역에 형성된 화소(P)를 포함하는 표시 영역(DA), 및 게이트 배선(111)에 접속된 내장 쉬프트 레지스터(117)와 내장 쉬프트 레지스터(117)에 접속된 게이트 링크부(116)를 포함하는 비표시 영역(NDA)을 포함한다. 이와 같은, 제 1 기판(110)은 전술한 도 2 내지 도 5에 도시된 박막 트랜지스터 어레이 기판(100)과 동일하게 구성되므로 이에 대한 중복 설명은 생략하기로 하고, 동일한 구성에 대해서는 동일한 도면 부호를 부여하기로 한다.
상기 제 1 기판(110)의 표시 영역(DA) 상에는 제 1 배향막(118)이 형성될 수 있다. 상기 제 1 배향막(118)은 제 1 및 제 2 기판(110, 120) 사이에 형성된 액정층(미도시)의 액정 분자들을 소정 방향으로 배열시키는 역할을 한다.
제 2 기판(120)은 컬러필터 어레이 기판으로써, 차광 패턴(121), 컬러필터 패턴(122), 및 제 2 배향막(123)을 포함하여 구성된다.
차광 패턴(121)은 제 2 기판(120) 중 제 1 기판(110)의 화소 영역에 중첩되는 광투과 영역을 제외한 나머지 영역에 형성된다. 이러한 차광 패턴(121)은 광투과 영역 이외의 영역으로 진행하는 광을 차단한다.
컬러필터 패턴(122)은 차광 패턴(121)에 의해 마련된 광투과 영역에 형성되어 제 1 기판(110)의 화소 영역에 중첩된다. 이때, 컬러필터 패턴(122)는 제 1 기판(110)의 화소 영역에 형성된 각 화소의 색상에 상응하도록 적색, 녹색, 및 청색의 컬러필터를 포함한다.
제 2 배향막(123)은 차광 패턴(121)과 컬러필터 패턴(122)을 덮도록 형성되어 상기 제 1 배향막(118)과 더불어 액정층의 액정분자들을 소정 방향으로 배열시키는 역할을 한다. 한편, 상기 제 2 배향막(123)은 차광 패턴(121)과 컬러필터 패턴(122)을 덮도록 제 2 기판(120)에 형성되는 오버코트층(미도시) 상에 형성될 수도 있다.
이와 같은 제 2 기판(120)은 씰 패턴(130)에 의해 제 1 기판(110)에 대향 합착되는 것으로, 제 1 기판(110)의 상측 비표시 영역에 마련된 패드부를 제외한 나머지 부분에 중첩되는 크기를 갖는다.
씰 패턴(130)은 제 2 기판(120)의 가장자리 부분에 대응되도록 제 1 기판(110)의 비표시 영역(NDA)을 따라 형성되어 액정층을 사이에 두고 제 1 및 제 2 기판(110, 120)을 대향 합착시킨다.
상기 씰 패턴(130)의 외측부는 제 1 기판(110)의 외측면으로부터 제 1 거리(d1), 즉 스크라이빙 마진만큼 이격됨으로써 스크라이빙 라인과 중첩되지 않는다. 그리고, 씰 패턴(130)은 제 2 기판(120)의 가장자리 부분에 중첩되는 것으로, 표시 장치의 좌우측으로는 전술한 공통 전압 배선부(115)의 외곽부에 형성되고, 표시 장치의 상하로부터 표시 영역(DA)의 외곽부에 형성된다.
이와 같은 상기 씰 패턴(130)은 제 1 기판(110)에 형성된 공통 전압 배선부(115)와 게이트 링크부(116) 및 내장 쉬프트 레지스터(117)의 일부에 중첩되도록 형성된다. 이러한 씰 패턴(130)은 표시 영역(DA)에 인접하도록 내장 쉬프트 레지스터(117)의 일부에 중첩되는 제 1 경화 영역(HA1), 상기 제 1 경화 영역(HA1)에 인접하도록 게이트 링크부(116)에 중첩되는 제 2 경화 영역(HA1), 및 제 1 기판(110)의 측면 끝단에 인접하도록 공통전압 배선부(115)에 중첩되는 제 3 경화 영역(HA3)을 갖는다.
제 1 경화 영역(HA1)은 자외선(UV) 등의 광을 이용한 제 1 경화 방식에 의해 형성된다. 이때, 제 1 경화 방식은 제 1 기판(110)의 하부에서 자외선(UV)을 조사하는 배면 조사 방식을 이용할 수 있다. 이에 따라, 제 1 기판(110)을 투과하는 자외선(UV)은 내장 쉬프트 레지스터(117)의 스위칭 소자(T1)에 마련된 복수의 개구부(117o)를 통과하여 씰 패턴(130)에 조사되어 씰 패턴(130)의 내측 영역을 경화시킴으로써 상기 제 1 경화 영역(HA1)을 형성한다.
제 2 경화 영역(HA2)은 열(Heat)을 이용한 제 2 경화 방식에 의해 형성된다. 이때, 제 2 경화 방식은 제 1 기판(110)의 하부 또는 상부에서 씰 패턴(130)의 제 2 경화 영역(HA2)에 열(Heat)을 가할 수 있다.
만약, 상기 제 2 경화 영역(HA2)을 자외선(UV) 경화 방식으로 경화시킬 경우에는, 게이트 링크부(116)의 각 신호 라인에 중첩되는 씰 패턴이 자외선(UV)에 의해 경화될 수 있도록 상기 게이트 링크부(116)의 각 신호 라인을 이격시켜야 하기 때문에 게이트 링크부(116)의 형성 영역이 증가되고, 이로 인해 베젤 폭이 증가하게 된다.
제 3 경화 영역(HA3)은 자외선(UV) 등의 광을 이용한 상기 제 1 경화 방식에 의해 형성된다. 이에 따라, 제 1 기판(110)을 투과하는 자외선(UV)은 공통 전압 배선부(115)의 공통 전압 링크 배선(115L)들 사이에 마련된 복수의 개구부(115o)를 통과하여 씰 패턴(130)에 조사되어 씰 패턴(130)의 외측 영역을 경화시킴으로써 상기 제 3 경화 영역(HA3)을 형성한다.
한편, 상기 제 3 경화 영역(HA3)은 기판(110)의 외측부에 위치하기 때문에 전술한 광을 이용한 제 1 경화 방식 대신에 열(Heat)을 이용한 제 2 경화 방식에 의해 형성될 수 있다. 이렇게 제 3 경화 영역(HA3)을 열 경화 방식으로 형성할 경우, 공통 전압 배선부(115)의 공통 전압 링크 배선(115L)들 간의 간격을 좁힐 수 있고, 이를 통해 베젤 폭을 더 줄일 수 있다.
한편, 전술한 본 발명의 실시 예에 따른 표시 장치는 씰 패턴(130)에 대향 합착된 제 1 및 제 2 기판(110, 120)으로 이루어진 표시 패널을 지지하는 가이드 프레임(미도시), 표시 패널에 광을 조사하는 백 라이트 유닛(미도시), 백 라이트 유닛을 수납하고 가이드 프레임을 지지하는 하부 케이스(미도시), 표시 패널의 비표시 영역을 가리는 상부 케이스를 더 포함하여 구성될 수 있다. 이때 상부 케이스에 의해 가려지는 표시 패널의 전면 가장자리 부분을 베젤이라 부른다.
다른 한편, 전술한 본 발명에 따른 표시 장치에서는 상기 공통 전압 배선부(115), 게이트 링크부(116) 및 상기 내장 쉬프트 레지스터(117)가 비표시 영역의 일측에 형성되는 것으로 도시하여 설명하였지만, 이에 한정되지 않고, 상기 상기 공통 전압 배선부(115), 게이트 링크부(116) 및 상기 내장 쉬프트 레지스터(117) 각각은 표시 영역의 양측에 인접한 비표시 영역에 형성되어 전술한 씰 패턴에 중첩될 수도 있다. 이 경우, 표시 영역의 일측 비표시 영역에 형성된 상기 내장 쉬프트 레지스터는 홀수번째 게이트 배선에 접속되고, 표시 영역의 타측 비표시 영역에 형성된 상기 내장 쉬프트 레지스터는 짝수번째 게이트 배선에 접속될 수 있다.
이와 같은 본 발명의 실시 예에 따른 표시 장치는 제 1 기판(110)의 비표시 영역(NDA)에 복수의 개구부를 가지는 스위칭 소자를 포함하는 내장 쉬프트 레지스터(117)을 형성하고, 내장 쉬프트 레지스터(117)에 중첩되도록 씰 패턴(130)을 형성함으로써 비표시 영역(NDA)을 가리는 케이스에 의한 베젤 폭을 감소시킬 수 있으며, 또한 씰 패턴(130)이 스크라이빙 라인과 중첩되지 않기 때문에 씰 패턴(130)과 스크라이빙 라인의 중첩으로 인해 발생되는 종래의 문제점을 방지할 수 있다.
이상의 실시 예들에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치는 백 라이트 유닛을 구비하는 액정 표시 장치를 대상으로 하여 주로 설명하였지만, 본 발명의 실시 예들에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치는 상술한 액정 표시 장치로 한정되는 것은 아니고, 유기 발광 표시 장치(또는 유기 발광 다이오드 표시 장치) 등과 같은 다양한 평판 표시 장치가 될 수 있다. 예를 들어, 유기 발광 표시 장치로 이루어진 표시 장치는 상술한 본 발명에서와 같은 게이트 링크부와 내장 쉬프트 레지스터를 제 1 기판, 즉 박막 트랜지스터 어레이 기판의 비표시 영역에 내장하고, 씰 패턴을 게이트 링크부와 내장 쉬프트 레지스터에 중첩되도록 형성하되, 표시 영역에 인접한 씰 패턴의 내측 영역을 광을 이용하여 경화시키고 나머지 영역은 열을 이용하여 경화시킬 수 있다.
한편, 본 발명의 실시 예들에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치는 텔레비전(또는 모니터)의 디스플레이 장치 이외에도, 노트북 컴퓨터, 테블릿 컴퓨터, 또는 각종 휴대용 정보기기의 영상 표시 수단으로 사용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 111: 게이트 배선
112: 데이터 배선 113: 패드부
114: 데이터 링크 배선 115: 공통 전압 배선부
116: 게이트 링크부 117: 내장 쉬프트 레지스터
120: 제 2 기판 113: 씰 패턴
112: 데이터 배선 113: 패드부
114: 데이터 링크 배선 115: 공통 전압 배선부
116: 게이트 링크부 117: 내장 쉬프트 레지스터
120: 제 2 기판 113: 씰 패턴
Claims (11)
- 서로 교차하는 게이트 배선과 데이터 배선에 의해 정의되는 화소 영역에 형성된 화소를 포함하는 표시 영역, 및 상기 게이트 배선에 접속된 내장 쉬프트 레지스터와 상기 내장 쉬프트 레지스터에 접속된 게이트 링크부를 포함하는 비표시 영역을 가지는 제 1 기판;
상기 제 1 기판과 대향되는 제 2 기판; 및
상기 제 2 기판의 가장자리 부분에 대응되도록 상기 제 1 기판의 비표시 영역에 형성되어 상기 제 1 및 제 2 기판을 대향 합착시키는 씰 패턴을 포함하고,
상기 씰 패턴은,
제 1 경화 방식에 의해 경화되어 상기 내장 쉬프트 레지스터의 일부에 중첩되는 제 1 경화 영역; 및
상기 제 1 경화 방식과 다른 제 2 경화 방식에 의해 경화되어 상기 게이트 링크부에 중첩되는 제 2 경화 영역을 포함하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 내장 쉬프트 레지스터는 상기 제 1 경화 영역에 중첩되도록 상기 제 1 기판에 형성된 스위칭 소자를 포함하고,
상기 스위칭 소자는 상기 씰 패턴에 중첩되는 복수의 개구부를 가지는 것을 특징으로 하는 표시 장치. - 제 2 항에 있어서,
상기 스위칭 소자는,
상기 복수의 개구부를 가지는 게이트 전극;
상기 게이트 전극 상에 형성된 반도체층; 및
상기 반도체층 상에 형성된 소스 전극과 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 표시 장치. - 서로 교차하는 게이트 배선과 데이터 배선에 의해 정의되는 화소 영역에 형성된 화소를 포함하는 표시 영역, 및 상기 게이트 배선에 접속된 내장 쉬프트 레지스터와 상기 내장 쉬프트 레지스터에 접속된 게이트 링크부를 포함하는 비표시 영역을 가지는 제 1 기판;
상기 제 1 기판과 대향되는 제 2 기판; 및
상기 내장 쉬프트 레지스터의 일부와 상기 게이트 링크부 상에 형성되어 상기 제 1 및 제 2 기판을 대향 합착시키는 씰 패턴을 포함하고,
상기 내장 쉬프트 레지스터는 복수의 개구부를 가지도록 상기 씰 패턴에 중첩되는 영역에 형성된 스위칭 소자를 포함하여 구성되는 것을 특징으로 하는 표시 장치. - 제 4 항에 있어서,
상기 스위칭 소자는,
상기 복수의 개구부를 마련하도록 일정한 간격으로 돌출되는 복수의 게이트 돌출 전극을 가지는 게이트 전극;
상기 복수의 게이트 돌출 전극의 상부에 형성된 반도체층; 및
상기 반도체층의 상부에 형성된 소스 전극과 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 표시 장치. - 제 4 항에 있어서,
상기 씰 패턴은,
제 1 경화 방식에 의해 경화되어 상기 복수의 개구부 중 일부에 중첩되는 제 1 경화 영역; 및
상기 제 1 경화 방식과 다른 제 2 경화 방식에 의해 경화되어 상기 게이트 링크부에 중첩되는 제 2 경화 영역을 포함하는 것을 특징으로 하는 표시 장치. - 제 1 항 내지 제 3 항, 및 제 6 항 중 어느 한 항에 있어서,
상기 제 1 경화 영역은 광을 이용한 상기 제 1 경화 방식에 의해 경화되고,
상기 제 2 경화 영역은 열을 이용한 상기 제 2 경화 방식에 의해 경화되는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제 1 기판은 상기 화소 영역에 형성된 공통 전극, 및 상기 제 1 기판의 일측 외곽부에 인접한 비표시 영역에 형성되어 상기 공통 전극에 공통 전압을 인가하는 공통 전압 배선부를 더 포함하며,
상기 씰 패턴은 상기 제 1 경화 방식에 의해 경화되어 상기 공통 전압 배선부에 중첩되는 제 3 경화 영역을 더 포함하여 구성되는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제 1 기판은 상기 화소 영역에 형성된 공통 전극, 및 상기 제 1 기판의 일측 외곽부에 인접한 비표시 영역에 형성되어 상기 공통 전극에 공통 전압을 인가하는 공통 전압 배선부를 더 포함하며,
상기 제 2 경화 영역은 상기 게이트 링크부와 상기 공통 전압 배선부에 중첩되는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제 2 경화 영역은 인접한 상기 내장 쉬프트 레지스터의 일측 일부에 중첩되는 것을 특징으로 하는 표시 장치. - 제 1 항 또는 제 4 항에 있어서,
상기 씰 패턴의 외곽부는 상기 제 1 기판의 측면으로부터 일정 거리 이격된 것을 특징으로 하는 표시 장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |