KR20160141368A

KR20160141368A - 네로우 베젤 디스플레이 장치

Info

Publication number: KR20160141368A
Application number: KR1020160059666A
Authority: KR
Inventors: 김상운; 유상희; 조성현; 이상걸
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-05-31
Filing date: 2016-05-16
Publication date: 2016-12-08
Also published as: KR102596850B1

Abstract

표시장치는 표시영역과 비표시영역으로 구분되는 하부기판 및 하부기판에 대응하며, 블랙매트리스(BM)를 구비하는 상부기판을 포함한다. 또한, 표시장치는 비표시영역상에 위치하며, 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, GIP 구동부와 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역(Seal area)을 포함하는 베젤(Bezel), 비표시영역상에 위치하며, GIP 구동부와 연결 배선 및 연결배선과 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴, 및 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함한다. 복수의 쉴드(Shield) 패턴은 씰런트(Sealant)와 복수의 브릿지 패턴이 직접적으로 접촉하는 면적을 최소화 한다.

Description

네로우 베젤 디스플레이 장치 {NARROW BEZEL DISPLAY DEVICE}

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 상부 기판과 하부 기판을 합착하는 씰런트(Sealant)가 신호배선 부위 또는 GIP(Gate In Panel) 구동부로 연장되어 배치될 수 있도록 함으로써 베젤(Bezel) 폭을 줄일 수 있는 디스플레이 장치에 관한 것이다.

디스플레이 장치에는 상부기판, 하부기판, 및 양 기판 사이에 형성된 액정층 또는 유기발광소자를 포함하여 구성되는 액정표시장치 및 유기전계발광 표시장치 등이 존재한다. 액정표시장치는 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상을 표시하는 장치이다.

통상적으로, 유기전계발광 표시장치(OLED)는 유기발광 소자를 구동하는 방식에 따라 패시브 매트릭스형 OLED(PMOLED)와 액티브 매트릭스형 OLED(AMOLED)로 분류된다.

상기 AMOLED는 복수개의 게이트 전극라인, 복수개의 데이터 라인 및 복수개의 전원라인과, 상기 라인들에 연결되어 매트릭스 형태로 배열되는 복수개의 화소를 구비한다. 또한, 상기 각 화소는 애노드 및 캐소드 사이의 유기 발광층으로 구성된 유기발광 소자와, OLED를 독립적으로 구동하는 화소 회로를 구비한다. 화소 회로는 주로 데이터신호를 전달하기 위한 스위칭 트랜지스터와, 상기 데이터신호에 따라 상기 EL 소자를 구동시키기 위한 구동 트랜지스터와, 상기 데이터전압을 유지시키기 위한 하나의 커패시터를 포함한다. 상기 스위칭 트랜지스터는 스캔 펄스에 응답하여 데이터 전압을 커패시터에 충전한다. 구동 트랜지스터는 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절하는 장치이다.

디스플레이 장치의 표시영역의 외부 주변부에 해당하는 비-표시영역(베젤영역)에 위치한 씰 영역(Seal area)에는 씰런트가 도포되어 상부기판과 하부기판이 합착된다.

최근 사용자의 다양한 요구를 충족시키고 미감을 증진시키기 위해서 디스플레이 장치의 베젤 폭을 줄이는 노력이 꾸준히 이어오고 있다. 디스플레이 장치에서 베젤 폭이 계속해서 감소함에 따라, 디스플레이 장치의 상부기판과 하부기판을 합착하기 위한 씰 영역(Seal area)의 사이즈도 저감되어야 한다. 하지만, 씰 영역(Seal area)의 폭이 감소되면 상부기판과 하부기판 사이의 접착력 또한 감소된다.

더 좁은 베젤 폭을 구현함과 동시에 상부기판과 하부기판의 접착력을 보강하기 위해서, 씰런트가 패널의 비표시영역에 형성된 외부신호배선의 상부 혹은 더 나아가서 게이트 드라이버의 상부까지 연장되어 배치되기도 한다. 하지만 이러한 비표시영역의 회로의 일부 영역들은 씰런트와 접착력이 좋지 않은 물질로 형성되어 있을 수 있기 때문에, 씰런트가 회로 부위까지 연장되더라도 접착력 약화로 인해 상부기판과 하부기판의 합착 불량이 발생될 수 있다. 또한, 씰런트와 중첩된 회로부는 패널에 가해지는 외력에 의해 파손되기 쉽다. 이 경우, 파손된 부위를 통해 이물질이 침투하여 메탈 배선들의 전식/부식과 같은 문제점들을 유발하게 된다. 예를 들어, 씰런트와 중첩된 회로 영역 중 ITO로 형성된 부위는 씰런트와 접착력이 좋지 않을 뿐만 아니라 외력에 의한 크랙에 취약하다. 씰런트와 중첩된 영역 중 ITO로 형성된 부위가 증가할수록, 패널의 합착 불량을 유발하게 되고 ITO 부위에 크랙 발생 시에 수분 및 염분과 같은 외부 오염원의 침투 경로가 형성되어 패널의 배선들의 전식/부식 불량을 초래하게 된다.

결국, 씰 영역(Seal area)은 씰런트와 접착력이 좋지 않은 부위 또는 실런트로 전달되는 외력에 파손되기 쉬운 부위를 회피하여 설계되어야 하기 때문에, 씰 영역(Seal area)과 회로부를 중첩하여 베젤을 축소시키는 것에는 한계가 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로서, 씰 영역과 회로부가 중첩된 영역에서, 씰런트(Sealant)가 기존 구조에 비해 더욱 향상된 접착력을 가질 수 있도록 하여 상부기판과 하부기판의 합착 불량의 발생을 감소시킴과 동시에 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.

또한, 씰 영역과 회로부가 중첩된 영역에서, 씰런트 하부의 회로의 파손에 따른 메탈의 전식/부식 발생을 저감시켜 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.

또한, 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰 영역과 특정 회로 영역의 회피 설계 및 별도의 독립된 공정 프로세스 또는 마스크의 추가 없이 상부기판과 하부기판의 합착 불량 및 씰런트 하부의 회로의 파손에 따른 메탈의 전식/부식 발생을 저감시켜 수 있는 구조를 제공하여 설계적/공정적 자유도가 높은 디스플레이 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명의 일 실시예에 따른 표시장치는 표시영역과 비표시영역으로 구분되는 하부기판, 하부기판에 대응하며, 블랙매트리스(BM)를 구비하는 상부기판, 비표시영역상에 위치하며, 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, GIP 구동부와 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역(Seal area)을 포함하는 베젤(Bezel), 비표시영역상에 위치하며, GIP 구동부와 연결 배선 및 연결배선과 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴, 및 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함하며, 복수의 쉴드(Shield) 패턴은 씰런트(Sealant)와 복수의 브릿지 패턴이 직접적으로 접촉하는 면적을 최소화 한다.

상기 목적을 달성하기 위해서, 본 발명의 다른 실시예에 따른 액정표시장치는 액정을 개재하도록 서로 마주보며 배치된 상부기판과 하부기판, 상부기판에 구비된 복수의 상부 스페이서, 하부기판에 구비된 복수의 하부 스페이서, 복수의 외부신호배선이 배치된 게이트 링크부, 쉬프트레지스터가 구비된 GIP 구동부, 복수의 외부신호배선과 GIP 구동부를 전기적으로 연결하는 복수의 브릿지 영역, 게이트 링크부와 GIP 구동부의 일부와 중첩되는 씰 영역에 구비된 씰런트, 및 복수의 브릿지 영역 각각에는 제1 금속층이 노출된 제1 컨택트홀 및 제2 금속층이 노출된 제2 컨택트홀 상에 배치되어 제1 컨택트홀 및 제2 컨택트홀을 통해 제1 금속층과 제2 금속층을 연결하는 브릿지 전극을 포함하며, 복수의 하부 스페이서의 일부는 상부 스페이서와 대응되는 위치에 배치되고, 복수의 하부 스페이서의 다른 일부는 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치된다.

상기 목적을 달성하기 위해서, 본 발명의 또 다른 실시예에 따른 유기발광표시장치는 유기발광 소자를 구비한 복수의 화소가 배치된 표시영역과 비표시영역을 포함하는 기판, 비표시영역상에 위치하며, 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, GIP 구동부와 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역을 포함하는 베젤(Bezel), 비표시영역상에 위치하며, GIP 구동부와 연결 배선 및 연결배선과 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴, 및 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역에 위치하는 화소의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 평면도이다.
도 4a는 도 3에 표시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 부위의 단면을 나타낸 도면이다.
도 4b는 본 발명의 다른 실시예에 따른 도3에 표시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 부위의 단면을 나타낸 도면이다.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이며, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역에 위치하는 화소에 대한 개략적인 단면도이다.

도 1 및 도 2를 참조하면, 디스플레이 장치에는 빛을 출력하는 복수의 화소(P)들이 구비된 디스플레이 패널(100)이 구비된다. 디스플레이 패널(100)이 액정패널로 구현될 경우, 디스플레이 패널(100)은 서로 대향하여 소정의 간격을 두고 이격된 제1 기판(110)(상부기판 또는 하부기판)과 제2 기판(115)(상부기판 또는 하부기판) 사이에 액정(LC)이 충진된 구조로 구성된다. 이때, 제1 기판(110) 및 제2 기판(115) 중 하나는 복수의 박막 트랜지스터 (Thin Film Transistor: TFT)들이 형성된 TFT 어레이기판이고, 다른 하나의 기판은 복수의 화소(P)들에 대응되도록 컬러필터(CF)가 형성된 컬러필터 기판일 수 있다. 또한, 제1 기판(110) 및 제2 기판(115) 중 하나의 기판에 컬러필터(CF)와 TFT 어레이가 동시에 구비될 수도 있다. 제1 기판과 제2 기판 중 적어도 하나의 기판에는 공통전극(140)과 화소전극(150)이 구비되고, 각 전극에 인가되는 전압의 차이에 의하여 발생되는 수직 또는 수평 전기장이 두 기판 사이에 위치하는 액정(LC)의 방향을 제어하는 방식으로 구동된다. 또한, 디스플레이 장치는 액정패널의 하부에 배치되고 광원으로 이용되는 백라이트장치, 그리고 액정패널 외곽에 위치하며 액정패널을 구동시키기 위한 구동회로부를 포함한다. 구동회로부는 비표시 영역(NDA)에 위치하며, 액정패널의 일 측면에 형성된 게이트 패드부(G_Pad)와 연결되어 액정패널의 구동에 관여하는 GIP 구동부 (GIP-DP) 및 비표시 영역(NDA)에 위치하며, 액정패널의 일 측면에 형성된 데이터 패드부(D-Pad)와 연결된 데이터 드라이버(미표시)를 포함한다. 데이터 드라이버는 PCB(printed circuit board)에 구현될 수 있다

도 1 및 도 2를 참조하면, 제1 기판(110)의 표시영역(DA)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 상호 교차하여 배치되며, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 정의된 각각의 화소(P)에 박막 트랜지스터(130)가 구비되어 있다. 예를 들어, 디스플레이 패널(100)에서는 N개의 게이트 라인(GL)과 M개의 데이터 라인(DL)이 교차하여 MxN개의 화소(P)가 구비될 수 있다. 하지만 디스플레이 패널(100)의 일부 실시예에서는 서로 인접한 화소들이 게이트 라인(GL) 또는 데이터 라인(DL)을 서로 공유하는 구조로 설계될 수 있기 때문에 MxN 보다 더 많은 수의 화소(P)가 구비될 수도 있다. 각 화소(P)에 구비된 박막 트랜지스터(130)는 게이트 라인(GL)과 데이터 라인(DL)에 접속되어 게이트 라인(GL)으로부터 인가되는 게이트 신호에 따라 스위칭되어 데이터 라인(DL)으로부터 인가되는 데이터 신호를 화소전극(150)에 공급한다. 화소전극(150)은 박막 트랜지스터(130)에 접속되어 박막 트랜지스터(130)로부터 공급되는 데이터 신호에 따라 전계를 형성해 액정층(LC)의 액정을 재배열한다.

도 2에서는 설명의 편의를 위해 적색 화소, 녹색 화소 및 청색 화소만을 도시하였다. 각각의 화소(R, G, B)에 형성된 박막 트랜지스터(TFT)는 제1 기판(110) 상에 형성된 게이트 전극(131), 액티브층(132), 제1 전극(134) 및 제2 전극(133)을 포함한다. 구체적으로, 제1 기판(110) 상에 게이트 라인(GL)과 전기적으로 연결된 게이트 전극(131)이 형성되고, 게이트 전극(131) 상에는 게이트 절연층(121)이 형성되어 있다. 게이트 절연층(121) 상에는 채널이 형성되는 액티브층(132)이 형성되고, 액티브층(132) 상에 데이터 라인(DL)과 전기적으로 연결된 제1 전극(134) 및 화소전극(150)과 전기적으로 연결된 제2 전극(133)이 형성된다. 액티브층(132)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다.

제1 기판(110) 상의 박막 트랜지스터(130)를 덮도록 평탄화층(122)이 형성되어, 박막 트랜지스터(130) 상부에 평탄한 표면을 형성한다. 평탄화층(122)은 포토 아크릴(Photo-Acryl: PAC) 등과 같은 유기 절연 물질로 형성될 수 있다. 도 2에서는 도시되지 않았으나, 박막 트랜지스터(130)와 평탄화층(122) 사이에는 별도의 패시베이션막(PAS)이 구비될 수 있다. 박막 트랜지스터(130)와 평탄화층(122) 사이에 구비되는 패시베이션막은 실리콘 계열의 무기 물질일 수 있다.

평탄화층(122) 상에는 공통전극(140)이 형성된다. 공통전극(140)은 화소전극(150)과 대응하여 전계를 형성함으로써 액정을 구동한다. 도 2에서는 화소전극(150)이 컨택트홀을 통해 박막 트랜지스터(130)의 제2 전극(133)과 전기적으로 연결되는 부분을 나타내고 있기 때문에 공통전극(140)이 각 화소 마다 분리되어 도시되어 있다. 하지만 공통전극(140)은 화소전극(150)와 박막 트랜지스터(130)가 컨택트홀을 통해 연결되는 영역을 제외한 영역에서 연결된 단일 패턴으로 복수의 화소(P)에 걸쳐 구비되어 있다. 공통전극(140)은 별도의 컨택홀을 통해 공통전극 라인과 전기적으로 연결될 수 있다.

또한, 공통전극(140)은 복수의 공통전극 블록(미도시)으로 나뉘고, 복수의 화소(P)가 하나의 공통전극 블럭을 공유하는 구조로 구성될 수 있다. 이 경우, 화면의 일 프레임 기간을 시분할하여, 일 구간에서 공통전극 라인으로 터치 입력을 감지하기 위한 신호를 인가하여 터치 인식이 가능한 디스플레이 패널(100)을 구현할 수 있다. 각 공통전극 블록은 게이트 라인(GL) 또는 데이터 라인(DL)과 적어도 일부가 중첩되어 연장되는 개별적인 공통전극 라인에 연결되어 있을 수 있다. 공통전극(140)은 박막 트랜지스터(130)의 하부에 배치될 수 있다. 공통전극(140)이 박막 트랜지스터(130)의 하부에 배치되는 경우, 공통전극(140)과 박막 트랜지스터(130) 사이에는 박막 트랜지스터(130) 상부에 형성되는 평탄화층(122)과는 다른 추가적인 평탄화층이 구비될 수 있다. 예를 들어, 제1 기판(110) 상부에 복수의 공통전극(140)이 형성되고, 그 상부에 실리콘 계열의 평탄화층(Silicon on Glass: SOG)이 형성되고, 그 상부에 박막 트랜지스터(130)가 형성될 수 있다.

공통전극(140)과 화소전극(150) 사이에는 두 전극을 절연시키기 위한 절연층(123)이 형성된다. 절연층(123)은 공통전극(140)을 보호함과 동시에 공통전극(140) 상부를 평탄화한다. 절연층(123)은 평탄화층(122)과 동일한 물질로 형성될 수도 있고, 평탄화층(122)과는 상이한 절연 물질로 형성될 수도 있다.

화소전극(150)은 평탄화층(122) 및 절연층(123)에 형성된 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(134)과 전기적으로 연결된다. 화소전극(150)과 공통전극(140)은 투명 도전성 물질(예를 들어, ITO)로 형성될 수 있으며, 화소전극(150)에는 공통전극(140)과 수평 전계를 형성하도록 복수의 슬릿(Slit)이 형성될 수 있다. 하지만, 공통전극(140)과 화소전극(150)간의 구조 및 배치관계는 이에 한정되지 않는다. 따라서, 일부 실시예에서는 공통전극(140)이 화소전극(150) 상부에 배치되거나 화소전극(150)과 공통전극(140)이 동일층에 배치될 수도 있다. 또한 일부 실시예에서는, 화소전극(150) 대신에 공통전극(140)이 다수의 슬릿(Slit)을 가지도록 형성될 수도 있다.

도 2에 도시된 실시예에서, 전술한 제1 기판(110)에 대향하여 배치된 제2 기판(115)은 디스플레이 패널(100)의 컬러 필터 기판으로서, 복수의 화소(P)를 차광 영역과 개구 영역으로 정의하는 블랙 매트릭스(BM)와 컬러필터층(CF)이 구비된다. 블랙 매트릭스(BM)가 형성된 영역은 차광 영역으로 정의되고, 블랙 매트릭스(BM)가 형성되지 않은 영역은 개구영역으로 정의된다. 블랙 매트릭스(BM)에 의한 차광 영역에는 박막 트랜지스터(130), 데이터 라인(DL), 게이트 라인(GL) 등과 같은 다양한 구동 소자 및 배선이 형성되고, 개구영역으로 정의되는 영역에는 화소전극(150)과 공통전극(140)이 형성된다. 도 2에서는 디스플레이 패널(100)의 게이트 라인(GL)을 따라 절단된 단면을 도시하고 있기 때문에 블랙 매트릭스(BM)가 연속적으로 연장되어 있다. 하지만 개구영역에서는 블랙 매트릭스(BM)가 인접한 두 화소 사이에 배치되어 그 하부의 데이터 라인(DL), 박막 트랜지스터(130) 또는 외광을 반사하는 구성물을 가리도록 배치되어 있다.

제2 기판(115)에는 디스플레이 패널(100)의 화소들에 대응되도록 컬러필터층(CF)이 형성된다. 구체적으로, 적색 화소, 녹색 화소 및 청색 화소 각각의 개구 영역에 대응하도록 각각의 컬러 필터(CF1, CF2, CF3)가 형성된다. 컬러 필터(CF1, CF2, CF3) 각각의 일부 영역은 블랙 매트릭스(BM)와 중첩될 수 있다. 도 2에 도시된 실시예에서, 블랙 매트릭스(BM)가 컬러 필터들에 비해 제2 기판(115)에 가깝게 배치되어 있다. 하지만, 일부 다른 실시예에서는 인접한 화소(P) 간에 빛이 새어나가는 것을 줄이기 위해, 컬러 필터(CF1, CF2, CF3)가 제2 기판(115)에 더 가깝게 형성되고, 블랙 매트릭스(BM)가 컬러 필터층(CF)의 표면상에 형성될 수 있다. 여기서, 컬러필터층(CF)의 표면은 컬러필터층(CF)의 표면들 중 제1 기판(110)에 대향하면서 제1 기판(110)에 근접한 표면을 의미한다.

블랙 매트릭스(BM) 및 컬러필터층(CF)을 덮도록 제2 기판(115)에 오버 코팅층(OC)이 형성된다. 오버 코팅층(OC)은 블랙 매트릭스(BM), 컬러필터층(CF)이 형성된 제2 기판(115)에서 제1 기판(110)을 대향하는 측으로 평탄한 표면을 제공하기 위한 층으로서, 평탄화층(122)과 동일한 물질로 형성될 수도 있다.

도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이의 간격을 일정하게 유지하기 위해 두 기판 사이에는 스페이서가 구비된다. 디스플레이 패널(100)이 외력을 받게 되면 스페이서는 다방면으로 이동하게 된다.

이 때, 이동하는 스페이서는 액정층(LC)과 마주하는 기판의 표면에 구비된 배향막을 손상시킬 수 있고, 이에 따라 의도하지 않은 액정 배열의 틀어짐으로 인해 빛이 새어 나오게 된다. 이렇게 새어 나오는 빛은 디스플레이 패널(100)의 블랙 화상에서 스페이서의 형성 위치에 따라 붉은(reddish)색을 띠거나, 녹(greenish)색을 띠거나, 또는 푸른(bluish)색을 띠는 빛샘 불량을 일으킬 수 있다.

전술한 스페이서의 이동에 따른 빛샘을 감소시키기 위해 스페이서의 형성 위치를 기준으로 블랙 매트릭스(BM)의 크기를 확대 설계할 수도 있지만, 이는 디스플레이 패널에서 고해상도 및 고개구율을 구현하기 힘들게 하는 요소가 된다. 따라서, 본 발명에 디스플레이 패널(100)에는 제1 기판(110)과 제2 기판(115)에 각각에 복수의 스페이서들이 구비된다.

도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이에서 제2 기판의 오버 코팅층(OC) 상에 복수의 상부 스페이서(U_SP)가 배치된다. 상부 스페이서(U_SP)는 블랙 매트릭스(BM)가 형성된 차광 영역에 형성된다. 또한, 제1 기판(110)과 제2 기판(115) 사이에서 제1 기판(110)의 절연층(123)의 상면에는 제2 기판(115)에 구비된 상부 스페이서(U_SP)에 대응되도록 하부 스페이서(L_SP)가 배치된다.

제1 기판(110) 및 제2 기판(115)에 각각에 구비된 복수의 스페이서들 중 일부는 다른 스페이서들에 비해 더 길거나 짧은 높이로 형성될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 상부 스페이서(U_SP) 중 일부 상부 스페이서는 다른 상부 스페이서(U_SP)에 비해 더 긴 높이를 가지도록 형성될 수 있다. 즉, 일부 상부 스페이서(U_SP)와 이에 대응되는 하부 스페이서(L_SP) 간에 거리는 다른 상부 스페이서(U_SP)와 그에 대응되는 하부 스페이서(L_SP) 간에 거리에 비해 더 짧을 수 있다.

마찬가지로, 하부 스페이서(L_SP) 중 일부도 다른 하부 스페이서(L_SP)에 비해 더 긴 높이로 형성될 수 있다. 이렇게 다른 스페이서보다 더 긴 높이로 형성되는 상부 스페이서(U_SP)는 디스플레이 패널(100)의 셀 갭(cell gap)을 유지한다. 예를 들어, 제1 기판(110)과 제2 기판(115)간에 셀 갭(cell gap)을 유지하기 위한 하부 스페이서(L_SP)와 상부 스페이서(U_SP) 각각의 높이는 하부 스페이서(L_SP)의 상면과 상부 스페이서(U_SP)의 하면이 서로 접할 수 있는 높이로 형성될 수 있다.

같은 기판에 형성된 다른 스페이서에 비해 더 짧은 높이로 형성되어 반대쪽 기판에 대응된 스페이서와의 거리가 더 넓게 배치된 스페이서는 디스플레이 패널(100)에 외압이 가해질 경우에 디스플레이 패널(100)의 유연성을 유지함과 동시에 두 기판 사이의 거리가 특정 거리 이상으로 가까워지는 것을 막는 역할을 한다.

또한, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태로 구현된다. 바 형태의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성될 수 있다. 상부 스페이서(U_SP)는 게이트 라인(GL)과 중첩되며 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되도록 형성된다. 상부 스페이서(U_SP)와 대응되는 위치에 형성되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 데이터 라인(DL)과 중첩되며 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장되어 형성된다.

상부 스페이서(U_SP)는 서로 인접한 두 화소(P)의 컨택트홀을 지나치지 않는 범위에서 게이트 라인(GL)을 따라 연장되어 형성될 수 있다. 하지만, 상부 스페이서(U_SP)의 길이는 이에 한정되지 않고, 게이트 라인(GL)을 따라 복수의 화소의 컨택트홀을 지나치도록 연장되어 형성될 수 있다.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다.

상부 스페이서(U_SP)는 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장 되어 데이터 라인(DL)과 중첩되어 형성된다. 상부 스페이서(U_SP)와 대응되는 위치에 형성되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩되어 형성된다. 상부 스페이서(U_SP)가 외부 압력에 의해 움직여 컨택트홀 상부에 위치하게 될 경우, 디스플레이 패널(100)에 외부 압력이 없어진 후에도 상부 스페이서(U_SP)가 원래 위치로 돌아오지 않을 수 있다. 따라서, 상부 스페이서(U_SP)가 컨택트홀에 빠져들지 않도록, 상부 스페이서(U_SP)의 길이를 컨택트홀의 넓이보다 더 길게 형성할 수 있다.

다른 방법으로, 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 더 연장되어 복수의 컨택트홀을 덮는 구조로 형성될 수 있다. 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 전면에 형성될 수도 있다. 하부 스페이서(L_SP)가 게이트 라인(GL)의 전면에 형성될 경우, 제1 기판과 제2 기판 사이 액정층(LC)의 량을 최적화하기 어려워 질 수 있다. 따라서, 하부 스페이서(L_SP)는 서로 인접해 있는 특정 개수만큼의 컨택트홀들만을 덮도록 형성될 수 있다. 예를 들어, 하부 스페이서(L_SP)는 서로 인접한 두 개의 컨택트홀만을 덮는 길이로 형성될 수 있다.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태와는 다르게 원형으로 형성될 수 있다. 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다. 상부 스페이서(U_SP)는 제2 기판(115)에서부터 제1 기판측(110)을 향한 콘(Cone) 형태로 형성되어 있다. 상부 스페이서(U_SP)와 대향하는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩되어 형성된다. 이때, 상부 스페이서(U_SP)와 대응되는 하부 스페이서(L_SP)의 일부분은 상부 스페이서(U_SP)의 지름보다 더 큰 지름을 가진 원 형태일 수 있다. 추가로, 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 복수의 화소들의 컨택트홀을 덮도록 혹은 서로 인접한 두 개의 화소의 컨택트홀만을 덮도록 형성될 수 있다.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 유기 물질 또는 무기 물질로 형성될 수 있다. 하지만, 스페이서의 높이 및 형상을 조절하는 측면에서는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)를 유기 물질로 형성하는 것이 비교적 더 쉬울 수 있다. 예를 들어, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 포토 아크릴 (Photo Acryl: PAC) 또는 폴리이미드 (Polyimide: PI) 등의 유기 물질로 형성될 수 있다. 상부 스페이서(U_SP)와 제2 기판(115)상의 배향막 사이의 이격 거리를 확보하기 위해 하부 스페이서(L_SP)의 높이는 4000A 또는 그 이상일 수 있다.

상술한 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)의 구조와 두 스페이서들 간의 배치에 따라 디스플레이 패널(100)에 외력이 가해지더라도 상부 스페이서(U_SP)와 하부 스페이서(L_SP)가 배향막에 접촉하지 않게 함으로써 배향막의 파손에 의한 빛샘 불량이 방지될 수 있다. 따라서, 빛샘 불량에 따른 화질적 문제를 감소하기 위해 설정되었던 블랙 매트릭스(BM)의 크기를 줄일 수 있어, 더 향상된 개구율 및 높은 해상도를 가진 디스플레이 패널(100)가 구현될 수 있다.

도 1을 참조하면, 본 발명의 일실시예에 따른 네로우 베젤 디스플레이 장치는 제1 기판(110)의 비표시영역(NDA)에는 패드부(PAD), 데이터 링크부(D_Link), 게이트 링크부(G_Link), 연결배선(CL), 브릿지 영역(BRA), 쉴드 패턴 (Shield Pattern) 씰 영역(Seal area) 및 GIP구동부(GIP-DP)가 구비된다.

패드부(PAD)는 데이터 패드부(D_Pad) 및 게이트 패드부(G_Pad)를 포함한다. 게이트 패드부(G_Pad)는 데이터 패드부(D_Pad)의 일측에 형성되어 외부의 구동 회로부에 접속된다. 데이터 패드부(D_Pad)는 제1 기판(110)의 비표시영역(NDA)의 일측에 형성되어 외부 구동 회로부(미도시)에 접속될 수 있다. 또한 데이터 패드부(D_Pad)에는 IC(Integrated Circuit)구조의 데이터 드라이버가 COG(Chip-On-Glass) 방식으로 제1 기판(110)에 직접 접속하여 구비될 수도 있다.

패드부(PAD)에는 전술한 데이터 패드부(D_Pad)와 게이트 패드부(G_Pad) 이외에도 디스플레이 패널(100)의 화소(P)를 구동하거나 그 이외의 여러 가지 추가 기능들을 구현하는데 필요한 신호의 입출력을 위한 패드들이 구비될 수 있다. 예를 들어, 구동 회로부의 공통 전압 생성부에 접속되는 공통 전압 패드부 또는 디스플레이 패널의 터치인식 기능을 수행하기 위한 터치 드라이버와 접속되는 터치센서 패드가 구비될 수 있다. 상술한 각 패드부의 위치는 도 1에 도시된 바와 같이 비표시영역(NDA)의 상측에 한정되지 않고 비표시영역(NDA)의 다른 측에 구비되거나 복수의 측에 구비될 수 있다.

데이터 링크부(D_Link)에는 표시영역(DA)에 배치된 데이터 라인(DL)과 데이터 패드부(D_Pad) 사이에 연장되어 서로를 전기적으로 접속시키는 데이터 링크 배선(D_LL)이 구비된다.

게이트 링크부(G_Link)에는 GIP구동부(GIP-DP)를 구동하기 위한 외부신호들이 공급되는 신호전송 배선들이 구비된다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 스타트 신호 (VST), 복수의 클럭 신호 (CLK1, CLK2, CLK3, CLK4), 리셋 신호 (RESET), 복수의 전압 (VSS, VDD, VDD1) 등을 전송하는 복수의 신호전송 배선들이 게이트 링크부(G_Link)에 구비될 수 있다. 게이트 링크부(G_Link)의 복수의 신호전송 배선 중 어느 하나 배선은 박막 트랜지스터(130)의 게이트 전극과 동일 물질로 구성될 수 있다.

연결배선(CL)은 게이트 패드부(G_Pad)에 전기적으로 접속된 게이트 링크부(G_Link)의 각 신호전송 배선과 GIP 구동부(GIP-DP)를 접속 시킨다. 따라서, 비표시영역(NDA)에서, 게이트 링크부(G_Link)의 각 신호전송 배선과 연결배선(CL)이 컨택되고, 연결배선(CL)과 GIP구동부(GIP-DP)가 컨택된다. 연결배선(CL)은 박막 트랜지스터(130)의 소스/드레인과 동일 물질로 구성될 수 있다.

GIP구동부(GIP-DP)는 전술한 화소(P)의 박막 트랜지스터(130)를 형성하는 과정에서 함께 제1 기판(110)의 비표시영역(NDA)에 형성된 박막 트랜지스터들에 의해 게이트-인-패널(Gate-In-Panel; GIP) 방식으로 구성된다. GIP구동부(GIP-DP)는 게이트 신호를 생성하여 표시영역(DA)에 배치된 게이트 라인(GL)에 순차적으로 공급한다. 이를 위해, GIP구동부(GIP-DP)는 게이트 라인(GL) 각각에 접속된 복수의 스테이지(ST)를 구비한다. 따라서, 게이트 링크부(G_Link)의 각 외부신호 배선은 연결배선(CL)을 통해 GIP구동부(GIP-DP)의 스테이지(ST)들과 선택적으로 접속된다.

복수의 스테이지(ST) 각각은 게이트 스타트 신호 (VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 응답하여, 복수의 클럭 신호 (CLK1, CLK2, CLK3, CLK4) 중 어느 하나의 클럭 신호를 게이트 신호로 하여 게이트 라인(GL)에 공급한다. 이러한 복수의 스테이지(ST) 각각은 게이트 스타트 신호 (VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 따라 순차적으로 동작함으로써 게이트 신호를 첫번째 게이트 라인(GL)에서부터 마지막 게이트 라인(GL)까지 순차적으로 공급하거나 마지막 게이트 라인(GL)에서부터 첫번째 게이트 라인(GL)까지 순차적으로 공급한다.

브릿지 영역(BRA)에는 게이트 링크부(G_Link)의 각 신호전송 배선과 연결배선(CL)을 서로 컨택 시키기 위한 브릿지 패턴(BRP)을 구비한다. 또한, 브릿지 패턴(BRP)은 연결배선(CL)과 GIP구동부(GIP-DP)를 서로 컨택 할 수도 있다.

브릿지 패턴(BRP)은 데이터 신호 라인과 표시영역에 위치하며 화소에 데이터 전압을 전송하는 데이터 라인를 서로 컨택시키기 위해서 이용될 수 있다.

씰 영역(Seal area)은 제1 기판(110)과 제2 기판(115)의 가장자리 부분에 비표시영역(NDA)을 따라 표시영역(DA)의 외곽부에 형성되어 액정층(LC)을 사이에 두고 제1 기판(110) 및 제2 기판(115)을 대향 합착시키기 위한 씰런트(Sealent)를 구비한다. 씰 영역과 제1 기판(110)의 비표시영역(NDA)은 영상을 표시하는 영역이 아니므로 디스플레이 장치의 하우징(housing)에 의해 가려지게 된다. 이때, 하우징에 의해 가려지는 부분을 베젤(bezel)이라 부르기도 한다. 베젤의 폭을 감소시키기 위해 씰 영역은 전술한 게이트 링크부(G_Link)의 일부와 중첩되거나 더 나아가서 연결배선(CL)이 배치된 영역 또는 GIP구동부(GIP-DP)가 형성된 영역과도 중첩될 수 있다.

디스플레이 장치에서 베젤 폭이 계속해서 감소함에 따라, 디스플레이 장치의 상부기판과 하부기판을 합착하기 위한 씰 영역(Seal area)의 사이즈도 저감될 수 있다. 하지만, 씰 영역(Seal area)의 폭이 감소되면 상부기판과 하부기판 사이의 접착력 또한 감소된다.

도 1을 참조하면, 본 발명의 일실시예에 따른 표시장치는 더 좁은 베젤 폭을 구현함과 동시에 상부기판과 하부기판의 접착력을 보강하기 위해서, 씰런트가 패널의 비표시영역에 형성된 게이트 링크부의 복수 신호전송 배선 및 연결배선(CL)의 상부 혹은 더 나아가서 GIP구동부(GIP-DP) 일부의 상부까지 연장되어 배치될 수 있다.

게이트 링크부 및 연결배선(CL) 혹은 더 나아가서 GIP구동부(GIP-DP)는 씰런트와 접착력이 좋지 않은 물질로 형성되어 있을 수 있기 때문에, 씰런트가 게이트 링크부의 복수 신호전송 배선 및 연결배선(CL)의 상부 혹은 더 나아가서 GIP구동부(GIP-DP) 일부의 상부까지 연장되더라도 접착력 약화로 인해 상부기판과 하부기판의 합착 불량이 발생될 수 있다.

비표시영역에는 이러한 합착 불량을 개선하기 위한 쉴드패턴(Shield Pattern)이 구비 된다. 비표시 영역에 위치하는 쉴드패턴(Shield Pattern)은, 표시영역에 위치하며, 제1 기판(110)과 제2 기판(115) 사이의 간격을 일정하게 유지하기 위한 스페이서와 동시에 형성될 수 있다. 쉴드패턴(Shield Pattern)은 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다.

또한, 비표시영역에 위치하며, 씰런트와 중첩된 배선 및 구동부는 패널에 가해지는 외력에 의해 파손되기 쉽다. 이 경우, 파손된 부위를 통해 이물질이 침투하여 메탈 배선들의 전식/부식과 같은 문제점들을 유발하게 된다. 예를 들어, 씰런트와 중첩된 배선 영역 중 ITO로 형성된 브릿지 패턴(BRP)은 씰런트와 접착력이 좋지 않을 뿐만 아니라 외력에 의한 크랙에 취약하다. 씰런트와 중첩된 영역 중 브릿지 패턴(BRP)으로 형성된 영역이 증가할수록, 패널의 합착 불량을 유발하게 되고 브릿지 패턴 영역에 크랙 발생 시에 수분 및 염분과 같은 외부 오염원의 침투 경로가 형성되어 패널의 배선들의 전식/부식 불량을 초래하게 된다. 따라서, 본 발명의 일실시예에 따른 표시장치에서 쉴드패턴(Shield Pattern)은 씰런트와 브릿지 패턴(BRP)의 접착력을 개선하고, 브릿지 패턴에서 발생하는 크랙을 최소화 할 수 있다.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 평면도이다. 도 4a는 도 3에 표시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 부위의 단면을 나타낸 도면이다.

도 3은 비표시영역(NDA)에서, 게이트 링크부(G_Link)의 각 신호전송 배선과 연결배선(CL)이 컨택되고, 연결배선(CL)과 GIP구동부(GIP-DP)가 컨택되는 것을 확대하여 나타낸 평면도이다. 도 4a는 도 3에 도시된 A지점부터 A’지점까지 연장된 라인을 따른 디스플레이 패널(100)의 비표시영역(NDA)과 표시영역(DA)의 일부를 계략적으로 나타낸 단면도이다.

도 3을 참조하면, 제1 기판(110)의 외곽 측으로 복수의 신호전송 배선을 포함하는된 게이트 링크부(G_Link)가 형성되어 있고, 게이트 링크부(G_Link) 보다 더 표시영역(DA)에 측으로 GIP구동부(GIP-DP)가 위치해 있다. 본 발명의 실시예들에서와 같이 GIP구동부(GIP-DP)가 제1 기판(110) 상에 형성된 박막 트랜지스터로 구현된 경우, 제1 기판(110)상에는 게이트 링크부(G_Link) 및 GIP구동부(GIP-DP)를 형성함과 동시에 게이트 링크부(G_Link)에 형성된 복수의 신호전송 배선에서 인가되는 신호를 GIP구동부(GIP-DP)로 전달하기 위한 연결배선(CL)이 형성된다. 연결배선(CL)은 게이트링크부(G_Link) 및 GIP구동부(GIP-DP)사이에 위치하거나 두 영역에 걸쳐 형성되어 있을 수 있다.

도 3에 도시된 바와 같이, 연결배선(CL)은 복수의 신호전송 배선을 가로질러 GIP구동부(GIP-DP) 측으로 연장된다. 따라서, 게이트 링크부(G_Link)의 신호전송 배선과 연결배선(CL)은 서로 다른 전도층으로 구성되고 신호전송 배선과 연결배선(CL)이 형성되는 전도층 간에는 절연층이 개재됨에 따라, 연결배선(CL)이 선택적인 신호전송 배선과 연결되고 그 이외에 다른 신호전송 배선을 가로질러 GIP구동부(GIP-DP)) 측으로 연장될 수 있다. 이렇게 서로 상이한 두 전도층 간에 전기적인 연결을 위해 디스플레이 패널(100)에는 복수의 브릿지 영역(BRA)이 구비된다.

도 4a에서는 설명의 편의를 위해 전술한 여러 신호전송 배선들 중 하나의 배선과 연결배선(CL)의 연결구조를 예시적으로 도시하였다. 도 4a를 참조하면, 신호전송 배선은 제1 도전층(M1)으로 형성되고 연결배선(CL)은 제2 도전층(M2)으로 형성되며, 신호전송 배선과 연결배선(CL)사이에는 하나 이상의 절연층이 개재되어 있다. 예를 들어, 신호전송 배선은 제1 기판(110)에 형성된 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)으로 형성되고, 연결배선(CL)은 박막 트랜지스터(130)의 소스/드레인 전극을 형성하는 금속층(S/D Metal)으로 형성될 수 있다. 반대로, 외신호전송 배선은 제1 기판(110)에 형성된 박막 트랜지스터(130)의 소스/드레인 전극을 형성하는 금속층(S/D Metal)으로 형성되고, 연결배선(CL)은 박막 트랜지스터(130)의 게이트 전극을 형성하는 금속층(Gate Metal)으로 형성될 수도 있다. 이 경우, 신호전송 배선과 연결배선(CL) 사이에는 게이트 절연막(Gate Insulation: GI)이 개재되어 있을 수 있다.

또한, 신호전송 배선은 게이트 라인(GL)과 동일한 도전층으로 형성되고, 연결배선(CL)은 데이터 라인(DL)과 동일한 도전층으로 형성되며, 신호전송 배선과 연결배선(CL)사이에는 하나 이상의 절연층이 개재되어 있을 수 있다. 반대로, 신호전송 배선은 데이터 라인(DL)과 동일한 도전층으로 형성되고, 연결배선(CL)은 게이트 라인(GL)과 동일한 도전층으로 형성될 수도 있다. 이 경우, 신호전송 배선과 연결배선(CL) 사이에는 표시영역(DA)에서 게이트 라인(GL)과 데이터 라인(DL) 사이에 개재된 절연층과 동일한 절연층이 개재되어 있을 수 있다.

신호전송 배선과 연결배선(CL) 상부에도 적어도 하나 이상의 절연층이 구비될 수 있다. 예를 들어, 도 4a에 도시된 바와 같이 신호전송 배선과 연결배선(CL) 상부에는 패시베이션막(PAS) 및 평탄화층(122)이 형성되어 있을 수 있다. 이와 같이 서로 다른 도전층으로 형성된 신호전송 배선 및 연결배선(CL)을 전기적으로 연결시키기 위해서, 신호전송 배선 및 연결배선(CL) 상부의 절연층에는 신호전송 배선 및 연결배선(CL)이 연결되는 제1 컨택영역이 존재한다. 제1 컨택영역에는 제1, 제2 컨택홀(H1, H2)이 형성된다. 신호전송 배선의 일부가 위치하는 제1 컨택영역의 제1 컨택홀(H1)과 연결배선(CL)의 일부가 위치하는 제1 컨택영역의 제2 컨택홀(H2)에는 브릿지 패턴(BRP)이 형성되어 신호전송 배선과 연결배선(CL)을 전기적으로 연결한다. 상술한 제1 도전층(M1)과 제2 도전층(M2)의 일부가 위치하는 제1 컨택영역을 노출하는 컨택홀(H1, H2)들 상에 브릿지 패턴(BRP)이 형성되어 제1 도전층(M1)과 제2 도전층(M2)을 전기적으로 연결하는 영역은 브릿지 영역(BRA)으로 지칭된다.

즉, 비표시영역에는 신호전송 배선과 연결배선(CL)을 덮는 절연층의 컨택트홀을 통해 그 하부에 위치한 신호전송 배선과 연결배선(CL) 각각을 형성하는 제1 도전층(M1) 및 제2 도전층(M2)과 동시에 접촉하는 다수의 브릿지 패턴(BRP)패턴이 형성된다.

마찬가지로 GIP구동부(GIP-DP)의 각 스테이지(ST)에 신호 입력단(S_In)도 연결배선(CL)과 다른 도전층으로 형성되어 있을 수 있다.

GIP 구동부(GIP-DP)는 게이트 전극, 액티브 층 및 소스/드레인 전극을 포함하는 복수의 박막 트랜지스터(TFT)를 구비하며, 박막 트랜지스터는 신호전송배선에 의해 인가되는 게이트 구동 신호가 표시영역에 위치하는 복수의 게이트 배선에 순차적으로 출력되도록 구성된다. GIP구동부(GIP-DP)의 각 스테이지(ST)에 신호 입력단(S_In)은 박막 트랜지스터의 게이트 전극에 해당 될 수 있다.

복수의 신호전송배선 중 어느 하나 배선은 박막 트랜지스터의 게이트 전극과 동일 물질로 구성될 수 있다. 따라서, 제1 도전층(M1)은 박막 트랜지스터의 게이트 전극과 동일 금속층일 수 있다.

복수의 연결배선(CL) 중 어느 하나 배선은 상기 박막 트랜지스터의 소스/드레인 전극과 동일 물질로 구성될 수 있다. 따라서, 제2 도전층(M2)은 박막 트랜지스터의 소스/드레인 전극과 동일 금속층일 수 있다.

브릿지 패턴(BRP)은 게이트 전극과 동일 물질로 구성된 복수의 신호전송배선의 어느 하나 배선과 상기 소스/드레인 전극과 동일 물질로 구성된 복수의 연결배선의 어느 하나 배선이 연결되도록 형성되어 있다.

도 4a에 도시된 것과 같이, GIP구동부(GIP-DP)의 신호입력단(S_In)은 신호전송 배선을 형성하는 도전층과 같은 도전층으로 형성될 수 있다. 이 경우, 서로 다른 도전층으로 형성된 GIP구동부(GIP-DP)의 신호입력단(S_In)과 연결배선(CL)을 전기적으로 연결시키기 위해서, GIP구동부(GIP-DP)의 신호입력단(S_In) 및 연결배선(CL) 상부의 절연층에는 GIP구동부(GIP-DP)의 신호입력단(S_In) 및 연결배선(CL)이 연결되는 제2 컨택영역이 존재한다. 제2 컨택영역에는 제3, 제4 컨택홀(H3, H4)이 형성된다. 연결배선(CL)의 일부가 위치하는 제2 컨택영역의 제3 컨택홀(H3)과 GIP구동부(GIP-DP)의 신호입력단(S_In)의 일부가 위치하는 제2 컨택영역의 제4 컨택홀(H4)에는 브릿지 패턴(BRP)이 형성되어 GIP구동부(GIP-DP)의 신호입력단(S_In)과 연결배선(CL)을 전기적으로 연결한다. 따라서, 연결배선(CL)과 GIP구동부(GIP-DP)의 신호입력단(S_In)을 덮고있는 절연층에는 연결배선(CL)의 일부를 노출시키는 제3 컨택홀과 GIP구동부(GIP-DP)의 신호입력단(S_In)의 일부를 노출시키는 제4 컨택홀이 형성된다.

또한, 제2 컨택영역을 노출하는 컨택홀(H3, H4)들 상에 브릿지 패턴(BRP)이 형성되어 제1 도전층(M1)과 제2 도전층(M2)을 전기적으로 연결하는 영역은 브릿지 영역(BRA)으로 지칭된다. GIP구동부(GIP-DP)측에 위치한 연결배선(CL)의 컨택 영역과 GIP구동부(GIP-DP)의 신호입력단(S_In)의 컨택 영역도 연결배선(CL)과 신호전송 배선을 연결하는 브릿지 영역(BRA)과 동일한 구조로 서로 연결되어 신호전송 배선으로부터 인가된 신호를 GIP구동부(GIP-DP)로 전달 하게 된다.

또한, 도 1에서 도시되었던, 구동회로부로부터 인가되는 신호를 데이터 드라이버로 전달하거나 데이터 패드부(D_Pad)에 COG 방식으로 구비된 데이터 드라이버에서 출력된 데이터 신호를 디스플레이 영역(DA)에 배치된 데이터 라인(DL)으로 전달하기 위한 데이터 링크배선(D_LL)도 신호전송 배선과 GIP구동부(GIP-DP)간에 형성된 연결배선(CL)과 같이 각각의 대응되는 컨택홀 (미도시) 상부에 형성된 브릿지 패턴(BRP)을 통해 전기적으로 연결될 수 있다.

데이터 링크배선(D_LL)은 표시영역(DA)에 위치하는 데이터 라인(DL)에 신호를 전송하는 데이터 신호 전송배선이 될 수 있다.

따라서, 게이트링크부(G_Link) 및 GIP구동부(GIP-DP) 주변영역 각각에 다수의 브릿지 영역(BRA)이 구비될 수 있을 뿐만 아니라, 게이트링크부(G_Link) 및 GIP구동부(GIP-DP) 영역 이외의 비표시영역(NDA)에도 다수의 브릿지 영역(BRA)이 형성될 수 있다. 예를 들어, 도 1에 도시되었던 패드부(PAD)에도 상술한 브릿지 영역(BRA)이 적용될 수 있다.

상술하였듯이, 더 좁은 베젤 폭을 구현함과 동시에 제1 기판(110)과 제2 기판(115)의 접착력을 보강하기 위해서 씰 영역은 비표시영역(NDA)에 형성된 게이트링크부(G_Link) 혹은 더 나아가서 GIP구동부(GIP-DP)가 형성된 부위와 중첩되도록 설계될 수 있다. 이 경우, 씰런트가 일부 브릿지 영역(BRA)들 상에 도포될 수 있다. 하지만 브릿지 영역(BRA)에 형성된 브릿지 패턴(BRP)은 씰런트와 접착력이 좋지 않은 물질로 형성되어 있을 수 있다. 예를 들어, ITO로 형성된 브릿지 패턴(P)일 경우 씰런트와 접착력이 좋지 않을 뿐만 아니라 경화된 씰런트를 통해 전달되는 외력에 의해 쉽게 크랙이 발생할 수 있다. 결국, 씰런트가 GIP구동부(GIP-DP)의 일부까지 연장되어 구비되더라도 씰런트와 브릿지 패턴(BRP)간에 접착력 약화로 인해 제1 기판(110)과 제2 기판(115)의 합착 불량이 발생할 수 있다. 또한, 씰런트와 중첩된 브릿지 패턴(BRP)에 크랙이 발생할 경우, 파손된 부위를 통해 이물질이 침투하여 브릿지 패턴(BRP) 하부에 금속층으로 형성된 배선들의 전식/부식을 유발하게 된다.

따라서, 본 발명의 실시예들에 따른 디스플레이 패널(100)에서, 제1 기판(110)의 표시영역(DA)에 형성되는 복수의 하부 스페이서(L_SP)와 동일 물질로 형성된 쉴드 패턴(SHP)이 비표시영역(NDA)의 브릿지 영역(BRA)과 대응되는 위치에 형성된다. 다시 말해서, 쉴드 패턴(SHP)이 비표시영역(NDA)에 위치한 브릿지 패턴(BRP)을 덮도록 형성된다. 브릿지 영역(BRA)상에 배치되는 하나의 개별적인 쉴드 패턴(SHP)은, 도 3 및 도 4a에서 도시된 바와 같이, 하나의 브릿지 패턴(BRP)을 덮도록 형성될 수 있다. 도 4a에서는 신호전송 배선과 연결배선을 전기적으로 접속시키는 브릿지 패턴(BRP)의 상부를 덮는 쉴드 패턴(SHP)은 브릿지 패턴(BRP)을 제1 컨택영역에 접하기 위해 형성된 컨택홀(H1, H2)들을 채우도록 형성된다. 마찬가지로, 연결배선(CL)과 GIP구동부(GIP-DP)의 신호입력단(S_In)를 전기적으로 연결하는 브릿지 패턴(BRP)의 상부에도 반대측 브릿지 패턴(BRP)과 동일한 형태로 쉴드 패턴(SHP)이 컨택홀(H3, H4)들을 채우도록 형성되어 있다.

또한, 도 1에서 도시되었던, 데이터 드라이버에서 출력된 데이터 신호를 디스플레이 영역(DA)에 배치된 데이터 라인(DL)으로 전달하기 위한 데이터 신호전송 배선도 신호전송 배선과 GIP구동부(GIP-DP)간에 형성된 연결배선(CL)과 같이, 데이터 라인(DL)과 전기적으로 연결되도록 브릿지 패턴(BRP)이 형성될 수 있다. 데이터 신호전송 배선과 데이터 라인(DL)이 브릿지 패턴(BRP)에 의해 컨택되는 제3 컨택영역이 구비될 수 있다.

브릿지 패턴(BRP)의 양단에는 데이터 신호전송라인과 데이터 라인(DL)이 컨택하는 컨택홀이 위치하는 제3 컨택영역이 형성 될 수 있다.

도 4a를 참조하면, 브릿지 패턴(BRP) 상부에 배치된 쉴드 패턴(SHP)은 표시영역(DA)에서 상부 스페이서(U_SP)와 대응되도록 배치된 하부 스페이서(L_SP)와 동일한 물질로 같은 공정과정에서 형성될 수 있다. 따라서, 브릿지 영역(BRA)에 배치된 쉴드 패턴(SHP)과 표시영역(DA)에 배치된 하부 스페이서(L_SP)는 동일한 높이로 형성될 수 있다. 다만, 표시영역(DA)과 비표시영역(NDA)간에는 제1 기판(110)과 제2 기판(115) 사이에 형성되는 구조물들이 다를 수 있기 때문에, 브릿지 영역(BRA)에 배치되는 쉴드 패턴(SHP)과 표시영역(DA)에 배치되는 하부 스페이서(L_SP)는 필요에 따라서 서로 다른 높이로 형성될 수 있다. 예를 들어, 브릿지 영역(BRA), 즉 비표시영역(NDA)에 형성되는 쉴드 패턴(SHP)도 제1 기판(110)과 제2 기판(115) 사이의 셀-갭에 영향을 끼칠 수 있기 때문에 브릿지 영역(BRA) 상부에 형성되는 쉴드 패턴(SHP)이 표시영역(DA)에 형성되는 하부 스페이서(L_SP)에 비해 더 낮은 높이로 형성할 수 있다. 또 다른 예로, 브릿지 영역(BRA)의 보호 측면에서는 브릿지 영역(BRA)을 덮는 쉴드 패턴(SHP)의 높이를 높게 하는 것이 더 바람 직 할 수도 있다. 브릿지 영역(BRA)의 쉴드 패턴(SHP)과 표시영역(DA)의 하부 스페이서(L_SP)의 높이를 서로 다르게 하기 위해서 Half-Tone 마스크를 이용하여 두 영역 중 하나의 영역에 형성되는 쉴드 패턴(SHP) 또는 하부 스페이서(L_SP)를 다른 영역의 쉴드 패턴(SHP) 또는 하부 스페이서(L_SP)에 비해 더 높은 높이 또는 더 낮은 높이로 형성할 수 있다.

도 4a에서는 브릿지 영역(BRA)의 브릿지 패턴(BRP)을 덮고 있는 쉴드 패턴(SHP) 모두가 씰런트에 의해 덮혀 있는 것으로 도시되어 있다. 하지만 전술하였듯이, 씰 영역은 게이트 링크부(G_Link)의 일부와 중첩되고 그 이외의 게이트 링크부(G_Link)는 씰 영역과 중첩되어 있지 않을 수 있다. 또한, 씰 영역이 게이트 링크부(G_Link) 전 영역과 중첩되더라도 GIP구동부(GIP-DP)영역의 구비된 일부 브릿지 영역(BRA)은 씰 영역에서 벗어난 곳에 위치해 있을 수 있다. 이렇게 씰 영역과 중첩되어 있지 않은 곳에도 브릿지 영역(BRA)이 구비되어 있을 수 있으며, 씰 영역과 중첩되지 않은 브릿지 영역(BRA) 상에도 쉴드 패턴(SHP)이 구비되어 있을 수 있다.

도 4a에 도시된 바와 같이 씰런트 하부에 위치한 각 브릿지 영역(BRA)에 쉴드 패턴(SHP)를 국부적으로 형성할 경우, 쉴드 패턴(SHP)의 단차에 의해 씰 영역 주변으로 얼룩이 발생될 수 있다. 씰 영역에서 쉴드 패턴(SHP)에 의한 단차를 감소시키기 위해 하나의 쉴드 패턴(SHP)이 복수의 브릿지 영역(BRA)을 덮도록 배치될 수 있다.

또한, 도 4a를 참조하면, 액정을 개재하도록 서로 마주보며 배치된 상부기판과 하부기판에 각각의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)가 위치할 수 있다. 이 중에 상부 스페이서(U_SP)가 브릿지 영역(BRA)의 브릿지 패턴(BRP)을 덮고 있는 쉴드 패턴(SHP)이 될 수 있다.

복수의 브릿지 영역(BRA) 각각에는 제1 금속층(M1)이 노출된 제1 컨택트홀(H1) 및 제2 금속층(M2)이 노출된 제2 컨택트홀(H2) 상에 배치되어 제1 컨택트홀(H1) 및 제2 컨택트홀(H2)을 통해 제1 금속층(M1)과 제2 금속층(M2)을 연결하는 브릿지 패턴(BRP)이 구비될 수 있다.

하부 스페이서(L_SP)의 일부는 상부 스페이서(U_SP)와 대응되는 위치에 배치되고, 하부 스페이서(L_SP)의 다른 일부는 복수의 브릿지 영역(BRA) 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치될 수 있다.

제1 금속층(M1)은 게이트 메탈층이고, 제2 금속층(M2)은 소스/드레인 메탈층이며, 브릿지 전극(BRP)은 ITO로 형성된다.

복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역은 씰 영역 안에 위치한다.

하부기판에 구비된 하부 스페이서(L_SSP)와 상부기판에 구비된 상부 스페이서(U_SP)는 서로 같은 물질로 구성될 수 있다.

스페이서는 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다.

또한, 본 발명의 일실시예에 따른 브릿지 영역(BRA)의 브릿지 패턴(BRP)을 덮고 있는 쉴드 패턴(SHP)은 유기발광 소자를 구비한 복수의 화소가 배치된 유기발광 표시장치에서 복수의 화소 각각을 구분하는 뱅크 패턴이 될 수 있다.

도 4b는 본 발명의 다른 실시예에 따른 도3에 표시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 부위의 단면을 나타낸 도면이다.

도 4b는 본 발명에 다른 실시예에 따라, 복수의 브릿지 영역(BRA)을 덮도록 배치된 쉴드 패턴(SP)이 구비된 디스플레이 패널(100)을 계략적으로 나타낸 단면도이다. 도 4b를 참조하면 신호전송 배선과 연결배선(CL)을 접속시키는 브릿지 패턴(BRP)과 연결배선(CL)과 GIP구동부(GIP-DP)의 신호 입력단(S_In)를 접속시키는 브릿지 패턴(BRP)이 하나의 쉴드 패턴(SHP)에 의해 덮혀 있다. 이와 같이 쉴드 패턴(SHP)를 여러 개의 브릿지 패턴(BRP)을 덮도록 형성함에 따라 씰런트 하부에 배치된 쉴드 패턴(SHP)들에 의한 단차를 감소시킬 수 있다.

비표시영역(NDA)에 배치된 쉴드 패턴(SHP)은 연결배선(CL)의 양쪽 끝단에 위치한 두 브릿지 패턴(BRP)뿐만 아니라 주변에 다른 브릿지 패턴(BRP)까지도 더 연장되어 두 개 이상의 브릿지 패턴(BRP)들을 덮도록 형성될 수 있다. 쉴드 패턴(SHP)를 형성하는 물질과 씰런트 사이에 접착성에 따라 비표시영역(NDA)의 쉴드 패턴(SHP)은 단일 패턴으로 게이트 링크부(G_Link)의 일부 또는 전면을 덮거나 GIP구동부(GIP-DP)의 일부 또는 전면에 걸쳐 형성될 수 있다. 특히, 쉴드 패턴(SHP)가 ITO로 형성된 브릿지 전극(BRL) 대비 씰런트와 더 좋은 접착성을 가진 물질로 형성될 경우에는 각각의 브릿지 패턴(BRP)을 국부적으로 덮는 쉴드 패턴(SHP)보다 씰 영역에 면적에 비례하여 일정한 면적을 가진 단일패턴의 쉴드 패턴(SHP)를 게이트 링크부(G_Link)와 GIP구동부(GIP-DP)에 걸쳐 배치하는 것이 제1 기판(110)과 제2 기판(115)의 합착과 브릿지 패턴(BRP)의 보호에 더 유리할 수 있다. 이러한 쉴드 패턴(SHP)을 형성하는 재료로는 포토 아크릴 (Photo Acryl: PAC) 또는 폴리이미드 (Polyimide: PI)가 있다.

도면을 참조하여 설명한 본 발명의 실시예들에서는 씰 영역 (Seal area)과 비표시영역(NDA)에 배치된 게이트링크부(G_Link), 연결배선 및 GIP구동부(GIP-DP) 등이 중첩된 영역에서, 씰런트가 기존 구조에 비해 더욱 향상된 접착력을 가질 수 있도록 함으로써 제1 기판(110)과 제2 기판(115)의 합착 불량의 발생을 감소시킬 뿐만 아니라 동시에 디스플레이 장치의 베젤 폭을 일정 수준 이하로 줄일 수 있다.

또한, 씰 영역과 비표시영역(NDA)이 중첩된 영역에서 씰런트 하부의 브릿지 패턴(BRP)의 파손에 따른 제1 금속층(M1)과 제2 금속층(M2)의 전식/부식 발생을 억제함에 따라 더욱 강건한 디스플레이 패널(100)을 제공할 수 있다.

더 나아가서 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰 영역 (Seal area)과 브릿지 영역(BRA)의 회피 설계 및 별도의 공정 프로세스나 새로운 마스크의 추가 없이 제1 기판(110)과 제2 기판(115)의 합착 불량 및 배선들의 전식/부식의 발생을 저감시킬 수 있기 때문에 설계적/공정적 자유도가 높은 디스플레이 패널(100)을 만들 수 있다.

본 발명의 표시장치는 표시영역과 비표시영역으로 구분되는 하부기판, 하부기판에 대응하며, 블랙매트리스(BM)를 구비하는 상부기판, 비표시영역상에 위치하며, 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, GIP 구동부와 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역(Seal area)을 포함하는 베젤(Bezel), 비표시영역상에 위치하며, GIP 구동부와 연결 배선 및 연결배선과 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴, 및 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함하며, 복수의 쉴드(Shield) 패턴은 씰런트(Sealant)와 복수의 브릿지 패턴이 직접적으로 접촉하는 면적을 최소화 한다.

씰 영역에서, 씰런트는 하부기판과 상부기판을 합착할 수 있다.

씰런트는 신호전송배선과 국부적으로 중첩하게 배치되어, 베젤(Bezel)의 면적을 최소화할 수 있다.

GIP 구동부는 게이트 전극, 액티브 층, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터(TFT)를 포함하며, 박막 트랜지스터는 복수의 신호전송배선에 의해 인가되는 게이트 구동 신호가 표시영역에 위치하는 복수의 게이트 배선에 순차적으로 출력되도록 구성될 수 있다.

복수의 신호전송배선 중 어느 하나 배선은 박막 트랜지스터의 게이트 전극과 동일 물질로 구성될 수 있다.

복수의 연결배선 중 어느 하나 배선은 박막 트랜지스터의 소스 전극 또는 드레인 전극과 동일 물질로 구성될 수 있다.

복수의 브릿지 패턴은 게이트 전극과 동일 물질로 구성된 복수의 신호전송배선의 어느 하나 배선과 소스 전극 또는 드레인 전극과 동일 물질로 구성된 복수의 연결배선의 어느 하나 배선이 연결되도록 배치될 수 있다.

브릿지 패턴의 양단은 신호전송배선과 연결배선이 연결되도록 제1 컨택영역을 구비할 수 있다.

제1 컨택영역의 일부가 씰 영역 안에 배치될 수 있다.

브릿지 패턴은 ITO(Indum Tin Oxide)로 구성될 수 있다.

쉴드 패턴은 제1 컨택영역을 덮도록 배치될 수 있다.

쉴드 패턴과 씰런트의 접착력이 씰런트와 브릿지 패턴 사이의 접착력보다 클 수 있다.

복수의 쉴드 패턴은 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다.

브릿지 패턴은 복수의 연결배선 중의 어느 하나 배선과 박막 트랜지스터의 게이트 전극을 연결 시킬 수 있다.

브릿지 패턴의 양단은 신호 전송배선과 박막 트랜지스터가 연결되도록 제2 컨택영역을 구비할 수 있다.

제2 컨택영역의 일부가 씰 영역 안에 배치될 수 있다.

비표시영역에 위치하며, 외부로부터 입력된 데이터 신호를 표시영역의 데이터 라인으로 전송하는 복수의 데이터 신호 전송배선을 더 포함할 수 있다.

복수의 데이터 신호 전송배선 중 어느 하나는 박막 트랜지스터의 게이트 전극과 동일 물질로 구성될 수 있다.

게이트 전극과 동일 물질로 구성된 복수의 데이터 신호 전송배선의 어느 하나는 브릿지 패턴을 통해 데이터 라인과 전기적으로 연결될 수 있다.

브릿지 패턴의 양단에는 데이터 신호전송라인과 데이터 라인 각각과 컨택하는 제3 컨택영역이 구비될 수 있다.

본 발명의 액정표시장치는 액정을 개재하도록 서로 마주보며 배치된 상부기판과 하부기판, 상부기판에 구비된 복수의 상부 스페이서, 하부기판에 구비된 복수의 하부 스페이서, 복수의 외부신호배선이 배치된 게이트 링크부, 쉬프트레지스터가 구비된 GIP 구동부, 복수의 외부신호배선과 GIP 구동부를 전기적으로 연결하는 복수의 브릿지 영역, 게이트 링크부와 GIP 구동부의 일부와 중첩되는 씰 영역에 구비된 씰런트, 및 복수의 브릿지 영역 각각에는 제1 금속층이 노출된 제1 컨택트홀 및 제2 금속층이 노출된 제2 컨택트홀 상에 배치되어 제1 컨택트홀 및 제2 컨택트홀을 통해 제1 금속층과 제2 금속층을 연결하는 브릿지 전극을 포함하며, 복수의 하부 스페이서의 일부는 상부 스페이서와 대응되는 위치에 배치되고, 복수의 하부 스페이서의 다른 일부는 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치된다.

씰 영역은 게이트 링크부 또는 GIP 구동부와 적어도 일부가 중첩될 수 있다.

제1 금속층은 게이트 메탈층이고, 제2 금속층은 소스/드레인 메탈층이며, 브릿지 전극은 ITO로 형성될 수 있다.

복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역은 씰 영역 안에 위치할 수 있다.

하부기판에 구비된 하부 스페이서와 상부기판에 구비된 상부 스페이서는 서로 같은 물질로 구성될 수 있다.

하부기판에 구비된 하부 스페이서와 상부기판에 구비된 상부 스페이서는 서로 다른 물질로 구성되며, 하부기판에 구비된 스페이서는 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성될 수 있다.

본 발명의 유기발광표시장치는 유기발광 소자를 구비한 복수의 화소가 배치된 표시영역과 비표시영역을 포함하는 기판, 비표시영역상에 위치하며, 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, GIP 구동부와 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역을 포함하는 베젤(Bezel), 비표시영역상에 위치하며, GIP 구동부와 연결 배선 및 연결배선과 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴, 및 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함한다.

표시영역에서, 복수의 화소 영역 각각을 구분하는 뱅크 패턴을 더 포함할 수 있다.

쉴드 패턴은 뱅크 패턴과 동일 물질로 구성될 수 있다.

쉴드패턴은 복수의 신호전송 배선, 연결배선 및 GIP 구동부 각각 일부를 덮도록 구성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: 디스플레이 장치 100: 디스플레이 패널
110: 제1 기판 115: 제2 기판
121: 게이트 절연막 122: 평탄화층
123: 절연층 130: 박막 트랜지스터
131: 게이트 전극 132: 액티브층
133: 제2 전극 134: 제1 전극
140: 공통전극 150: 화소전극
BM: 블랙 매트릭스 OC: 오버코트층
U_SP: 상부 스페이서 L_SP: 하부 스페이서
G_Link: 게이트 링크부 GIP-DP: GIP 구동부
D_LL: 데이터 링크배선 CL: 연결배선
DA: 표시영역 NDA: 비표시영역
BRA: 브릿지 영역 BRP: 브릿지 패턴
G_Pad: 게이트 패드부 D_Pad: 데이터 패드부
S_In: 신호입력단 CF1-CF3: 컬러필터
M1: 제1 도전층 M2: 제2 도전층
SHP: 쉴드 패턴 H1, H2, H3, H4: 제1, 제2, 제3, 제4 컨택홀

Claims

표시영역과 비표시영역으로 구분되는 하부기판;
상기 하부기판에 대응하며, 블랙매트리스(BM)를 구비하는 상부기판;
상기 비표시영역상에 위치하며, 상기 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, 상기 GIP 구동부와 상기 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역(Seal area)을 포함하는 베젤(Bezel);
상기 비표시영역상에 위치하며, 상기 GIP 구동부와 상기 연결 배선 및 상기 연결배선과 상기 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴; 및
상기 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함하며,
상기 복수의 쉴드(Shield) 패턴은 상기 씰런트(Sealant)와 상기 복수의 브릿지 패턴이 직접적으로 접촉하는 면적을 최소화 하는, 표시장치.
제1 항에 있어서,
상기 씰 영역에서, 상기 씰런트는 상기 하부기판과 상기 상부기판을 합착하는, 표시장치.
제1 항에 있어서,
상기 씰런트는 상기 신호전송 배선과 국부적으로 중첩하게 배치되어, 상기 베젤(Bezel)의 면적을 최소화 하는, 표시장치.
제1 항에 있어서,
상기 GIP 구동부는 게이트 전극, 액티브 층, 소스 전극 및 드레인 전극을 포함하는 복수의 박막 트랜지스터(TFT)를 포함하며, 상기 박막 트랜지스터는 상기 복수의 신호전송배선에 의해 인가되는 게이트 구동 신호가 상기 표시영역에 위치하는 복수의 게이트 배선에 순차적으로 출력되도록 구성된, 표시장치.
제4 항에 있어서,
상기 복수의 신호전송배선 중 어느 하나 배선은 상기 박막 트랜지스터의 게이트 전극과 동일 물질로 구성되는, 표시장치.
제4 항에 있어서,
상기 복수의 연결배선 중 어느 하나 배선은 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극과 동일 물질로 구성되는, 표시장치.
제6 항에 있어서,
상기 복수의 브릿지 패턴은 상기 게이트 전극과 동일 물질로 구성된 복수의 신호전송배선의 어느 하나 배선과 상기 소스 전극 또는 상기 드레인 전극과 동일 물질로 구성된 복수의 연결배선의 어느 하나 배선이 연결되도록 배치된, 표시장치.
제4 항에 있어서,
상기 브릿지 패턴의 양단은 상기 신호전송배선과 상기 연결배선이 연결되도록 제1 컨택영역을 구비하는, 표시장치.
제8 항에 있어서,
상기 제1 컨택영역의 일부가 상기 씰 영역 안에 배치된, 표시장치.
제1 항에 있어서,
상기 브릿지 패턴은 ITO(Indum Tin Oxide)로 구성되는, 표시장치.
제1 항에 있어서,
상기 쉴드 패턴은 상기 제1 컨택영역을 덮도록 배치되는, 표시장치.
제1 항에 있어서,
상기 쉴드 패턴과 상기 씰런트의 접착력이 상기 씰런트와 상기 브릿지 패턴 사이의 접착력보다 큰, 표시장치.
제1 항에 있어서,
상기 복수의 쉴드 패턴은 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성된, 표시장치.
제6 항에 있어서,
상기 브릿지 패턴은 상기 복수의 연결배선 중의 어느 하나 배선과 상기 박막 트랜지스터의 게이트 전극을 연결 시키는, 표시장치.
제14 항에 있어서,
상기 브릿지 패턴의 양단은 상기 신호 전송배선과 상기 박막 트랜지스터가 연결되도록 제2 컨택영역을 구비하는, 표시장치.
제15 항에 있어서,
상기 제2 컨택영역의 일부가 상기 씰 영역 안에 배치된, 표시장치.
제1 항에 있어서,
상기 비표시영역에 위치하며, 외부로부터 입력된 데이터 신호를 상기 표시영역의 데이터 라인으로 전송하는 복수의 데이터 신호 전송배선을 더 포함하는, 표시장치.
제17 항에 있어서,
상기 복수의 데이터 신호 전송배선 중 어느 하나는 박막 트랜지스터의 게이트 전극과 동일 물질로 구성되는, 표시장치.
제18 항에 있어서,
상기 게이트 전극과 동일 물질로 구성된 복수의 데이터 신호 전송배선의 어느 하나는 상기 브릿지 패턴을 통해 상기 데이터 라인과 전기적으로 연결되는, 표시장치.
제17 항에 있어서,
상기 브릿지 패턴의 양단에는 상기 데이터 신호전송라인과 상기 데이터 라인 각각과 컨택하는 제3 컨택영역이 구비된, 표시장치.
액정을 개재하도록 서로 마주보며 배치된 상부기판과 하부기판;
상기 상부기판에 구비된 복수의 상부 스페이서;
상기 하부기판에 구비된 복수의 하부 스페이서;
복수의 외부신호배선이 배치된 게이트 링크부;
쉬프트레지스터가 구비된 GIP 구동부;
상기 복수의 외부신호배선과 상기 GIP 구동부를 전기적으로 연결하는 복수의 브릿지 영역;
상기 게이트 링크부와 상기 GIP 구동부의 일부와 중첩되는 씰 영역에 구비된 씰런트; 및
상기 복수의 브릿지 영역 각각에는 제1 금속층이 노출된 제1 컨택트홀 및 제2 금속층이 노출된 제2 컨택트홀 상에 배치되어 상기 제1 컨택트홀 및 상기 제2 컨택트홀을 통해 상기 제1 금속층과 상기 제2 금속층을 연결하는 브릿지 전극을 포함하며,
상기 복수의 하부 스페이서의 일부는 상기 상부 스페이서와 대응되는 위치에 배치되고, 상기 복수의 하부 스페이서의 다른 일부는 상기 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치되는, 액정표시장치.
제21 항에 있어서,
상기 씰 영역은 상기 게이트 링크부 또는 상기 GIP 구동부와 적어도 일부가 중첩된, 액정표시장치.
제21 항에 있어서,
상기 제1 금속층은 게이트 메탈층이고, 상기 제2 금속층은 소스/드레인 메탈층이며, 상기 브릿지 전극은 ITO로 형성된, 액정표시장치.
제21 항에 있어서,
상기 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역은 상기 씰 영역 안에 위치한, 액정표시장치.
제21 항에 있어서,
상기 하부기판에 구비된 하부 스페이서와 상기 상부기판에 구비된 상부 스페이서는 서로 같은 물질로 구성된, 액정표시장치.
제21 항에 있어서,
상기 하부기판에 구비된 하부 스페이서와 상기 상부기판에 구비된 상부 스페이서는 서로 다른 물질로 구성되며, 상기 하부기판에 구비된 스페이서는 폴리이미드 (polyimde: PI) 또는 포토아크릴 (photo-acryl: PAC)로 구성된, 액정표시장치.
유기발광 소자를 구비한 복수의 화소가 배치된 표시영역과 비표시영역을 포함하는 기판;
상기 비표시영역상에 위치하며, 상기 표시영역의 일측에서 멀어지는 방향으로 GIP 구동부, 복수의 신호전송 배선, 상기 GIP 구동부와 상기 복수의 신호전송 배선을 연결하는 연결배선 및 씰런트(Sealant)를 구비한 씰 영역을 포함하는 베젤(Bezel);
상기 비표시영역상에 위치하며, 상기 GIP 구동부와 상기 연결 배선 및 상기 연결배선과 상기 복수의 신호전송 배선들을 각각 전기적으로 연결시키는 복수의 브릿지(Bridge) 패턴; 및
상기 복수의 브릿지 패턴 각각을 둘러싸는 복수의 쉴드(Shield) 패턴을 포함하는, 유기발광표시장치.
제27 항에 있어서,
상기 표시영역에서, 상기 복수의 화소 영역 각각을 구분하는 뱅크 패턴을 더 포함하는, 유기발광표시장치.
제28 항에 있어서,
상기 쉴드 패턴은 상기 뱅크 패턴과 동일 물질로 구성된, 유기발광표시장치.
제27 항에 있어서,
상기 쉴드 패턴은 상기 복수의 신호전송 배선, 상기 연결배선 및 상기 GIP 구동부 각각 일부를 덮도록 구성된, 유기발광표시장치.