KR20110055177A - 표시장치 - Google Patents

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Abstract

표시장치는 표시영역 및 표시영역을 둘러싸며 제 1 주변영역과 제 2 주변영역으로 구분되는 주변영역을 갖는 제 1 베이스기판, 제1 베이스기판과 마주하는 제2 베이스기판, 표시영역에 구비되는 화소, 주변영역에 대응하여 제 1 베이스기판 및 제 2 베이스기판 사이에 개재되어 제 1 및 제 2 베이스기판들을 상호 간에 결합시키는 결합부재, 제 2 주변영역에 대응하여 제 1 베이스기판 및 제 2 베이스기판 사이에 개재되는 셀갭 보상패턴을 포함한다. 셀 갭 보상패턴은 제 1 주변영역과 인접한 표시영역의 셀갭과 제 2 주변영역과 인접한 표시영역의 셀갭 간의 차이를 감소시키고, 그 결과, 표시장치의 셀갭이 균일해져 표시장치의 표시품질이 향상될 수 있다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 보다 상세하게는, 표시품질이 향상된 표시장치에 관한 것이다.
영상을 표시하는 표시장치로서, 예컨대 액정표시장치, 플라즈마 표시장치 및 유기발광표시장치와 같은 평판표시장치가 널리 사용되고 있다.
액정표시장치는 서로 마주보는 두 개의 기판들 및 상기 두 개의 기판들 사이에 개재되는 액정층을 포함한다. 액정표시장치는 액정층을 투과하는 광량을 조절하여 원하는 영상을 표시한다.
일반적으로, 액정표시장치의 균일한 셀갭을 위해 액정표시장치의 영상이 표시되는 표시영역의 두 기판들 사이에는 스페이서가 형성된다.
본 발명의 목적은 균일한 셀갭을 가져 표시품질이 향상된 표시장치를 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위해서 본 발명에 따른 표시장치는 표시영역 및 상기 표시영역을 둘러싸며 제 1 주변영역과 제 2 주변영역으로 구분되는 제1 베이스기판 및 상기 제1 베이스기판과 마주하는 제2 베이스기판을 포함한다. 또한, 상기 표시장치는 상기 표시영역에 구비되는 화소 및 상기 제1 주변영역에 구비되어 상기 화소 측으로 구동신호를 제공하는 제 1 구동부를 포함한다. 또한, 상기 표시장치는 상기 주변영역에 대응하여 상기 제1 베이스기판 및 상기 제2 베이스기판 사이에 개재되어 상기 제1 구동부를 커버하고 상기 제 1 베이스기판 및 상기 제2 베이스기판을 결합시키는 결합부재, 및 상기 제 2 주변영역에 대응하여 상기 제1 베이스기판 및 상기 제 2 베이스기판 사이에 개재되는 셀갭 보상패턴을 포함한다. 상기 셀갭 보상패턴은 상기 제 1 주변영역과 인접한 상기 표시영역의 셀갭과 상기 제2 주변영역과 인접한 상기 표시영역의 셀갭 간의 차이를 감소시킬 수 있다.
표시장치는 표시영역을 둘러싸는 주변영역에 위치하는 구성요소에 의해 표시영역 상에서 셀갭의 크기가 불균일해질 수 있으나, 본 발명의 실시예들에 따르면, 주변영역에 셀갭 보상패턴을 형성하여 셀갭의 크기가 불균일한 것을 최소화할 수 있다. 그 결과, 표시영역 전체에 걸쳐 표시장치의 셀갭이 균일해져 표시장치의 표시품질이 향상될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통 해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 표시장치(300)는 제 1 기판(100) 및 상기 제 1 기판(100)과 마주보는 제 2 기판(200)을 포함한다. 본 발명의 제 1 실시예에 따르면, 상기 표시장치(300)는 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 개재되는 액정층(도 4의 250)을 더 포함하는 액정표시장치일 수 있다.
상기 제 1 기판(100)은 표시영역(PA), 제1 주변영역(SA1)과 제2 주변영역(SA2)으로 이루어져 상기 표시영역(PA)을 둘러싸는 주변영역(SA) 및 데이터 본딩영역(105)을 갖는 제1 베이스기판(도 4의 10), 상기 제1 주변영역(SA1)에서 상기 제1 베이스기판 위에 구비되는 제 1 구동부(40), 상기 데이터 본딩영역(DBA)에서 상기 제 1 베이스기판 위에 구비되는 제 2 구동부(450), 상기 제 1 구동부(40)로부터 인출되는 다수의 게이트라인들, 상기 제 2 구동부(450)로부터 인출되는 다수의 데이터라인들 및 상기 화소영역(PA)에서 상기 제1 베이스기판 위에 구비되는 다수 의 화소들(미도시)을 포함한다.
한편, 이 실시예에 있어서는 상기 게이트라인들은 서로 동일한 구조를 가지므로 도 1에서는 하나의 게이트라인(GL)을 예로서 도시하고, 나머지 게이트라인들에 대한 도시 및 이에 대한 설명은 생략된다. 마찬가지로, 상기 데이터라인들도 서로 동일한 구조를 가지므로 도 1에서는 하나의 데이터라인(DL)을 예로서 도시하고, 나머지 데이터라인들에 대한 도시 및 이에 대한 설명은 생략된다.
상기 표시영역(PA)은 상기 표시장치(300)에서 영상이 표시되는 영역이다. 또한, 상기 주변영역(SA)은 평면상에서 상기 표시영역(PA)을 둘러싸는 영역으로 상기 주변영역(SA)에 대응하여 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에는 결합부재(260)가 개재되어 상기 제 1 기판(100) 및 상기 제 2 기판(200)은 상기 결합부재(260)에 의해 상호 결합 된다.
본 발명의 제 1 실시예에서는, 평면상에서 상기 제 1 기판(100) 및 상기 제 2 기판(200)은 각각 장방형의 형상을 갖는다. 또한, 상기 장방형이 갖는 네 변들 중 하나의 변의 위치에 대응하여 상기 제 1 기판(100)은 상기 제 2 기판(200) 보다 큰 크기를 갖는다. 보다 상세하게는, 상기 제 2 기판(200)은 제 1 변(101)과 상기 제 1 변(101)과 마주하는 제 2 변(102)으로 이루어지는 장변들 및 제 3 변(103)과 상기 제 3 변(103)과 마주하는 제 4 변(104)으로 이루어지는 단변들을 포함하고, 상기 제 3 변(103)의 위치에 대응하여 상기 제 1 기판(100)은 상기 제 2 기판(200) 보다 큰 크기를 갖는다. 그 결과, 상기 결합부재(260)에 의해 상기 제 1 기판(100)과 상기 제 2 기판(200)이 서로 마주보도록 결합되더라도, 상기 데이터본딩영 역(105)에서 상기 제 1 기판(100)은 외부로 노출되어 상기 제 1 기판(100)은 다른 구성요소, 예컨대, 연성인쇄회로기판(미도시)과 본딩될 수 있다.
상기 주변영역(SA)은 제 1 주변영역(SA1) 및 제 2 주변영역(SA2)으로 구분될 수 있다. 상기 제 1 주변영역(SA1)은 상기 제 1 변(101)과 인접하여 평면상에서 상기 제 1 변(101)과 나란하게 연장된 형상을 갖는다. 또한, 상기 제 2 주변영역(SA2)은 상기 주변영역(SA)에서 상기 제 1 주변영역(SA1)이 차지하는 영역을 제외한 영역으로 정의될 수 있다. 보다 상세하게는, 상기 제 2 주변영역(SA2)은 제1 서브 주변영역(S_SA1), 제 2 서브 주변영역(S_SA2) 및 제 3 서브 주변영역(S_SA3)으로 구분될 수 있고, 상기 제 1 서브 주변영역(S_SA1)은 상기 제 2 변(102)과 인접하여 평면상에서 상기 제 2 변(102)과 나란한 형상을 갖고, 상기 제 2 서브 주변영역(S_SA2)은 상기 제 3 변(103)과 인접하여 평면상에서 상기 제 3 변(103)과 나란한 형상을 갖고, 상기 제 3 서브 주변영역(S_SA3)은 상기 제 4 변(104)과 인접하여 평면상에서 상기 제 4 변(104)과 나란한 형상을 갖는다.
상기 제1 구동부(40)는 상기 제 1 주변영역(SA1)에 위치하여 평면상에서 상기 결합부재(260)와 중첩된다. 또한, 상기 제 1 구동부(40)는 상기 게이트라인(GL)과 전기적으로 연결되어 상기 게이트라인(GL)을 통해 상기 표시영역(PA)에 구비되는 화소(도 3의 PXL) 측으로 상기 화소를 구동시키는 구동신호를 제공한다.
상기 제 2 구동부(450)는 상기 데이터 본딩영역(DBA)에 대응하여 상기 제 1 베이스기판 위에 구비된다. 상기 제 2 구동부(45)는 상기 데이터라인(DL)과 전기적으로 연결되어 상기 데이터라인(DL)을 통해 상기 화소 측으로 데이터신호를 제공한 다.
본 발명의 제 1 실시예에 따르면, 상기 제 2 구동부(450)는 제 1 내지 제 4 데이터 구동칩들(451,452,453,454)을 포함하나, 이에 한정되지 않는다. 즉, 본 발명의 제 1 실시예와 달리, 상기 제 2 구동부(450)를 구성하는 데이터구동칩들의 개수는 변경될 수도 있고, 상기 제2 구동부(450)는 상기 데이터 본딩영역(DBA)에서 상기 제 1 베이스기판(10)과 전기적으로 결합되는 COF 필름(chip on film)일 수도 있다.
한편, 상기 제 2 서브 주변영역(S_SA2)은 팬아웃영역(A2) 및 팬아웃주변영역(A3)으로 구분될 수 있다. 상기 팬아웃영역(A2)은 상기 제 2 구동부(450)로부터 인출되는 상기 데이터라인(DL)이 지나는 영역으로, 상기 팬아웃영역(A2)에서 상기 데이터라인(DL)은 상기 결합부재(260)과 평면상에서 중첩된다. 또한, 상기 팬아웃 주변영역(A3)은 서로 인접한 두 개의 팬아웃영역들 사이에 위치하는 영역으로, 상기 팬아웃주변영역(A3)에서 상기 데이터라인(DL)과 상기 결합부재(260)는 평면상에서 중첩하지 않는다.
상기 제 1 기판(100)은 상기 표시영역(PA)에 대응하여 다수의 화소들을 갖는다. 상기 표시장치(300)에서 상기 화소들은 영상을 표시하는 구성요소로, 각 화소(도 3의 PXL)은 다수의 게이트라인들 중 어느 하나와 다수의 데이터라인들 중 어느 하나와 전기적으로 연결된다. 상기 화소들의 구조에 대한 보다 상세한 설명은 도 3 및 도 4를 참조하여 보다 상세히 설명된다.
한편, 상기 제 2 주변영역(SA2)에 대응하여 상기 제 1 기판(100) 및 상기 제2 기판(200) 사이에는 다수의 셀갭 보상패턴들(80)이 구비된다. 보다 상세하게는, 상기 셀갭 보상패턴들(80)은 상기 제 1 서브 주변영역(S_SA1) 및 상기 제 3 서브 주변영역(S_SA3)의 전체 영역에 대응하여 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 구비되고, 상기 셀갭 보상패턴들(80)은 상기 데이터라인(DL)과 이격되도록 상기 제 2 주변영역(SA2) 중에서 상기 팬아웃주변영역(A3)에 대응하여 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 구비된다.
본 발명의 제 1 실시예에서는, 앞서 상술한 바와 같이, 상기 제 1 및 제 2 주변영역들(SA1,SA2) 중에 상기 제 1 구동부(40)는 상기 제 1 주변영역(SA1)에 구비되고, 이에 따라, 상기 제 1 구동부(40)가 갖는 두께에 의해 상기 제 1 주변영역(SA1)에 인접한 상기 표시영역(PA)의 셀갭은 증가될 수 있다. 하지만, 상기 셀갭 보상패턴들(80) 각각은 다수의 박막들이 적층된 구조를 가지므로 소정의 두께를 가지므로, 이에 따라, 상기 셀갭 보상패턴들(80)은 상기 제 1 주변영역(SA1)과 인접한 상기 표시영역(PA)의 셀갭과 상기 제 2 주변영역(SA2)과 인접한 상기 표시영역(PA)의 셀갭 간의 차이를 감소시킬 수 있다.
도 2a는 도 1의 I-I을 따라 절취한 부분을 개략적으로 나타낸 단면도이고, 도 2b는 도 2a에 도시된 제 1 구동부의 회로도이다.
도 2a를 참조하면, 표시장치(300)는 제1 기판(100), 제2 기판(200), 표시영역(PA)에 대응하여 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 개재되는 액정층(250), 및 제1 주변영역(SA1)에 대응하여 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 개재되는 결합부재(260)를 포함한다.
상기 제 1 기판(100)은 제1 주변영역(SA1)과 표시영역(PA)을 갖는 제1 베이스기판(10) 및 상기 제1 주변영역(SA1)에 구비되는 제1 구동부(40)를 포함한다. 상기 제1 주변영역(SA1)에서 상기 제 1 구동부(40)는 상기 결합부재(260)에 의해 커버된다.
본 발명의 제 1 실시예에서는, 상기 제 1 구동부(40)는 상기 표시영역(PA)에 구비되는 다수의 화소들(미도시) 측으로 제공되는 구동신호를 생성하기 위하여 각각이 다수의 박막트랜지스터들을 포함하는 다수의 쉬프트 레지스터들을 포함할 수 있다. 상기 박막트랜지스터들 각각은 박막 형상을 갖는 전극들 및 상기 전극들과 평면상에서 중첩하도록 적층된 액티브패턴을 포함한다. 즉, 상기 박막트랜지스터들 각각은 상기 전극들 및 상기 액티브패턴이 적층된 구조를 가지므로 상기 제 1 구동부(40)는 제 1 두께(T1)를 가질 수 있다. 따라서, 상기 제1 주변영역(SA1)과 인접한 상기 표시영역(PA)의 셀갭의 길이(L1)는 상기 제 1 구동부(40)가 갖는 상기 제 1 두께(T1)에 의해 영향을 받을 수 있다.
도 2b를 참조하면, 상기 제 1 구동부(40)는 다수의 게이트라인들을 개별적으로 구동하는 다수의 쉬프트레지스터들을 포함하고, 상기 쉬프트 레지스터들 각각은 다수의 박막트랜지스터들을 포함한다. 한편, 상기 쉬프트 레지스터들 각각은 서로 동일한 구조를 가지므로, 도 2에서는 하나의 게이트라인(GL)을 구동하는 하나의 쉬프트 레지스터(SR)가 도시되고, 나머지 쉬프트 레지스터들의 도시 및 설명은 생략된다.
상기 쉬프트 레지스터(SR)는 게이트라인(GL)과 전기적으로 연결되어 상기 게이트라인(GL)을 통해 화소(도 3의 PXL) 측으로 상기 화소를 구동시키는 구동신호를 제공한다. 보다 상세하게는, 상기 쉬프트 레지스터(SR)는 제1 노드(N1)의 제어에 의해 클럭(CPV)을 상기 게이트 라인(GL)으로 출력하는 제1 박막 트랜지스터(T1) 및 제2 노드(N2)의 제어에 의해 저전위 전압(VSS)을 상기 게이트라인(GL)으로 출력하는 제2 박막 트랜지스터(T2)로 구성된 출력 버퍼를 포함한다. 또한, 상기 쉬프트 레지스터(SR)는 스타트 펄스(STV)에 응답하여 고전위 전압(VDD)을 제 1 노드(N1)에 프리차지시키는 제 3 박막트랜지스터(T3)를 비롯한 제 4 내지 제 7 박막트랜지스터(T4 내지 T5)로 구성된 제어부를 포함한다.
한편, 상기 제1 내지 제7 박막트랜지스터들(T1 내지 T7)의 위치가 평면상에서 서로 중첩되지 않는 경우에, 상기 제 1 구동부(40)의 두께(T1)는 상기 제1 내지 제7 박막트랜지스터들(T1 내지 T7) 중 어느 하나의 박막트랜지스터가 갖는 전극들의 두께 및 액티브패턴의 두께에 의해 결정될 수 있다. 예컨대, 제 1 박막트랜지스터(T1)가 제 1 게이트전극(미도시), 상기 제 1 게이트전극과 오버랩되는 액티브패턴(미도시), 상기 액티브패턴과 오버랩되어 서로 이격되는 제 1 소오스전극 및 제 1 드레인전극을 포함할 때, 상기 전극들 사이에 개재되는 절연막의 두께를 무시하면, 상기 제 1 구동부(40)의 두께(T1) 는 상기 제 1 게이트전극의 두께, 상기 반도체패턴의 두께 및 상기 소오스전극 또는 상기 드레인전극의 두께의 총 합과 동일할 수 있다.
본 발명의 제 1 실시예에서는, 상기 제1 내지 제7 박막트랜지스터들(T1 내지 T7)은 화소(도 3의 PXL)에 구비되는 박막트랜지스터(도 3의 TR)와 함께 형성될 수 있다. 예컨대, 상기 제1 박막트랜지스터(T1)의 제 1 게이트전극 및 상기 박막트랜지스터(도 3의 TR)가 갖는 게이트전극(도 3의 GE)은 제1 베이스기판(10)의 전면 위에 형성된 도전막을 패터닝하여 동시에 형성될 수 있고, 상기 제1 박막트랜지스터(T1)의 제1 소오스전극과 제1 드레인전극 및 상기 박막트랜지스터(도 3의 TR)의 소오스전극(도 3의 SE)과 드레인전극(도 3의 DE)은 제1 베이스기판(10)의 전면 위에 형성된 다른 도전막을 패터닝하여 동시에 형성될 수 있다. 또한, 상기 제1 박막트랜지스터(T1)의 제1 액티브패턴 및 상기 박막트랜지스터(도 3의 TR)의 반도체패턴(도 3의 AP)은 상기 제 1 베이스기판(10) 위에 형성된 반도체막을 패터닝하여 동시에 형성될 수 있다. 따라서, 상기 제 1 게이트전극 및 상기 게이트전극(도 3의 GE)은 서로 동일한 두께를 가질 수 있고, 상기 제 1 소오스전극, 상기 제 1 드레인전극, 상기 소오스전극(도 3의 SE), 및 상기 드레인전극(도 3의 DE)은 서로 동일한 두께를 가질 수 있다.
도 3은 도 1에 도시된 제 1 기판의 평면도이고, 도 4는 도 3에 도시된 Ⅲ-Ⅲ'을 절취한 부분을 나타내는 단면도이다. 한편, 도 3 및 도 4를 설명함에 있어서, 제 1 기판(100)은 다수의 화소들을 갖지만, 상기 화소들은 서로 동일한 구조를 가지므로 도 3에서는 하나의 화소(PXL)가 도시되고, 나머지 화소들에 대한 설명은 생략된다.
도 3 및 도 4를 참조하면, 표시장치(300)는 제 1 기판(100), 제 2 기판(200) 및 상기 제 1 기판(100) 및 상기 제 2 기판(200) 사이에 개재되는 액정층(250)을 포함한다.
상기 제 1 기판(100)은 제 1 베이스기판(10)을 포함하고, 상기 제1 베이스기판(10) 위에는 평면상에서 서로 교차하는 게이트라인(GL) 및 데이터라인(DL)이 구비된다. 단면상에서 상기 게이트라인(GL) 및 상기 데이터라인(DL) 사이에는 게이트절연막(20)이 개재되어 상기 게이트라인(GL) 및 상기 데이터라인(DL)은 상호 절연된다.
또한, 상기 제 1 베이스기판(10) 위에는 상기 게이트라인(GL) 및 상기 데이터라인(DL)과 전기적으로 연결되는 화소(PXL)가 구비된다. 상기 화소(PXL)는 박막트랜지스터(TR) 및 상기 박막트랜지스터(TR)와 전기적으로 연결되는 화소전극(PE)을 포함한다.
상기 박막트랜지스터(TR)는 상기 게이트라인(GL)으로부터 분기되는 게이트전극(GE), 상기 게이트전극(GE) 위에 구비되는 반도체패턴(AP), 상기 데이터라인(DL)으로부터 분기되어 상기 반도체패턴(AP) 위에 구비되는 소오스전극(SE) 및 상기 소오스전극(SE)과 이격되어 상기 반도체패턴(AP) 위에 구비되는 드레인전극(DE)을 포함한다. 상기 박막트랜지스터(TR) 위에는 절연막(30)이 구비되어 상기 박막트랜지스터(TR)를 커버한다. 또한, 상기 절연막(30)은 부분적으로 제거되고, 상기 화소전극(PE)은 상기 절연막(30)의 제거된 부분을 커버하도록 상기 절연막(30) 위에 형성되어 상기 드레인전극(DE)과 전기적으로 연결된다.
상술한 구조를 갖는 상기 박막트랜지스터(TR)는 제 1 구동부(도 1의 40)로부터 생성되는 구동신호를 상기 게이트라인(GL) 및 상기 게이트전극(GE)을 통해 제공받아 턴-온 되고, 상기 박막트랜지스터(TR)가 턴-온 된 경우에, 상기 제 2 구동 부(도 1의 450)로부터 생성되는 데이터신호가 상기 데이터라인(DL), 상기 반도체패턴(AP) 및 상기 드레인전극(DE)을 통해 상기 화소전극(PE) 측으로 제공된다.
상기 제 2 기판(200)은 제 2 베이스기판(110), 컬러필터(CF), 블랙매트릭스(BM) 및 공통전극(120)을 포함한다.
상기 블랙매트릭스(BM)는 평면상에서 상기 게이트라인(GL)과 상기 데이터라인(DL)에 중첩하여 상기 제 1 기판(100) 및 상기 액정층(250)을 투과하여 외부로 출사되는 광을 차단한다. 또한, 상기 컬러필터(CF)는 상기 제 2 베이스기판(110) 위에 구비되어 상기 제1 기판(100) 및 상기 액정층(250)을 순차적으로 투과한 광을 소정의 색상으로 필터링한다. 상기 공통전극(120)은 상기 컬러필터(CF) 위에 구비되어 상기 화소전극(PE)과 함께 상기 액정층(250)을 구성하는 액정분자들의 배열 방향을 제어하는 전계를 형성한다.
이 실시예에서는, 상기 컬러필터(CF)는 상기 제 2 베이스기판(110) 위에 구비되나, 상기 컬러필터(CF)는 상기 제 1 베이스기판(10) 위에 구비될 수도 있다. 또한, 이 실시예에서는, 상기 공통전극(120)은 상기 제 2 베이스기판(110) 위에 구비되나, 상기 공통전극(CF)은 상기 제 1 베이스기판(10) 위에 상기 화소전극(PE)과 서로 이격되도록 구비될 수도 있다.
한편, 본 발명의 제 1 실시예에서는, 상기 게이트전극(GE)은 상기 게이트라인(GL)으로부터 분기되므로 상기 게이트라인(GL)과 동일한 두께를 가질 수 있다. 또한, 상기 소오스전극(SE)은 상기 데이터라인(DL)으로부터 분기되므로 상기 데이터라인(DL)과 동일한 두께를 갖는다. 또한, 상기 드레인전극(DE)은 상기 소오스 전 극(SE)과 동일한 두께를 가질 수 있다.
또한, 본 발명의 제 1 실시예에서는, 상기 데이터라인(DL) 및 상기 게이트절연막(20) 사이에 상기 데이터라인(DL)과 평면상에서 동일한 형상을 갖는 더미반도체막(60)이 구비된다. 상기 더미반도체막(60)은 상기 제 1 기판(100)의 제조방법의 특성에 따라 상기 데이터라인(DL) 하부에 구비된다. 보다 상세하게는, 상기 데이터라인(DL) 및 상기 반도체패턴(AP)을 형성하기 위하여 상기 제 1 베이스기판(100) 위에 도전막(미도시) 및 반도체막(미도시)을 순차적으로 형성하고, 그 이후에, 동일한 포토마스크를 이용하는 포토리소그래피 공정을 이용하여 상기 도전막 및 상기 반도체막을 동시에 패터닝한다. 그 결과, 상기 더미반도체막(60)은 상기 데이터라인(DL)의 하부에 구비되어 평면상에서 상기 데이터라인(DL)과 동일한 형상을 갖는다.
도 5a는 도 1에 도시된 표시장치의 제 1 서브 주변영역 및 표시영역의 경계를 확대한 평면도로, 보다 상세하게는, 도 5a는 도 1에 도시된 제 1 영역(A1)을 확대한 도면이다. 또한, 도 5b는 도 5a의 Ⅳ-Ⅳ'을 절취한 부분을 나타내는 단면도이다. 한편, 도 5a 및 도 5b를 설명함에 있어서, 셀갭 보상패턴들(80)은 서로 동일한 구조를 가지므로 하나의 셀갭 보상패턴을 예로 설명하고 동일한 참조부호를 병기한다.
도 5a 및 도 5b를 참조하면, 제 1 베이스기판(10) 위에는 셀갭 보상패턴(80)이 구비된다. 본 발명의 제 1 실시예에 따르면, 평면상에서 상기 셀갭 보상패턴(80)은 약 10마이크로미터의 지름(L2)을 갖는 원형의 형상을 가질 수 있고, 서 로 동일한 열에 인접하게 배열된 두 개의 셀갭 보상패턴들 사이의 간격(L3)은 상기 지름(L2)의 길이보다 작을 수 있다. 한편, 본 발명의 제 1 실시예와 달리, 상기 셀갭 보상패턴(80)은 평면상에서 원형 이외의 형상, 예컨대, 다각형 또는 타원형의 형상을 가질 수도 있다.
상기 셀갭 보상패턴(80)은 제 1 도전막(C1), 더미반도체막(60) 및 제 2 도전막(C2)을 포함한다. 상기 제 1 도전막(C1)은 상기 제 1 베이스기판(10) 위에 구비되고, 상기 더미반도체막(60)은 상기 게이트절연막(20)을 사이에 두고 상기 제 1 도전막(C1) 위에 구비되고, 상기 제 2 도전막(C2)은 상기 더미반도체막(60) 위에 구비된다.
다시 도 3 및 도 4를 참조하면, 상기 제 1 도전막(C1)은 게이트라인(GL) 및 게이트전극(GE)과 동일한 물질을 포함하여 상기 게이트라인(DL) 및 상기 게이트전극(GE) 각각과 동일한 두께를 갖고, 상기 제 2 도전막(C2)은 상기 데이터라인(DL), 상기 소오스전극(SE) 및 드레인전극(DE)과 동일한 물질을 포함하여 상기 데이터라인(DL), 상기 소오스전극(SE) 및 상기 드레인전극(DE) 각각과 동일한 두께를 갖는다. 또한, 상기 더미반도체막(60)은 반도체패턴(AP)과 동일한 물질을 포함하여 상기 반도체패턴(AP)과 동일한 두께를 갖는다.
따라서, 앞서 도 2a 및 도 2b를 참조하여 설명한 바와 같이, 제 1 구동부(도 2a의 40)의 두께(도 2a의 T1)의 크기는 상기 게이트전극(GE)의 두께, 소오스전극(SE) 또는 상기 드레인전극(DE)의 두께 및 상기 반도체패턴(AP)의 두께의 합과 동일하므로, 상기 셀갭 보상패턴(80)의 두께(T2)는 상기 제 1 구동부의 두께(도 2a 의 T1)와 동일할 수 있다. 그 결과, 상기 셀갭 보상패턴(80)이 갖는 두께(T2)에 의해 상기 제 1 서브 주변영역(S_SA1)과 인접한 표시영역(PA)의 셀갭의 길이(L4) 및 제1 주변영역(도 2a의 SA1)과 인접한 표시영역(PA)의 셀갭의 길이(L1) 간의 차이가 최소화될 수 있다.
한편, 제 3 서브주변영역(도 1의 S_SA3)에 구비되는 셀갭 보상패턴들이 별도로 도시되지는 않지만, 본 발명의 제1 실시예에서는, 상기 제 3 서브주변영역에 구비되는 셀갭 보상패턴들의 구조는 상기 제1 서브 주변영역(도 1의 S_SA1)에 구비되는 셀갭 보상패턴들의 구조와 동일할 수 있다.
도 6은 도 1에 도시된 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타내는 단면도이다.
도 6을 참조하면, 제1 베이스기판(10)은 제2 서브 주변영역(S_SA2)을 갖는다. 또한, 도 1을 참조하여 설명한 바와 같이, 상기 제2 서브 주변영역(S_SA2)은 팬아웃영역(A2) 및 팬아웃주변영역(A3)으로 구분될 수 있다.
상기 팬아웃영역(A2)에 대응하여 상기 제 1 베이스기판(10) 위에는 데이터라인(DL)이 구비되고, 상기 팬아웃주변영역(A3)에 대응하여 상기 제 1 베이스기판(10) 위에는 셀갭 보상패턴(80)이 구비된다.
앞서 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 상기 셀갭 보상패턴(80)은 제1 도전막(C1), 더미반도체막(60) 및 제2 도전막(C2)이 적층된 구조를 가지므로, 상기 셀갭 보상패턴(80)의 두께(T3)는 제 1 서브주변영역(도 1의 S_SA1)에 구비되는 셀갭 보상패턴(도 5a의 80)의 두께(도 5a의 T2)와 제 3 서브주변영역(도 1의 S_SA3)에 형성되는 셀갭 보상패턴의 두께와 각각 실질적으로 동일하다.
따라서, 다시 도 1을 참조하면, 상기 팬아웃주변영역(A3)과 인접한 표시영역(PA)의 셀갭의 길이는 제1 주변영역(SA1)과 인접한 표시영역(PA)의 셀갭의 길이와 실질적으로 동일할 수 있다. 그 결과, 도 5a, 도 5b 및 도 6을 참조하여 설명된 바를 종합하면, 상기 제1 주변영역(SA1)과 인접한 표시영역(PA)의 셀갭의 길이, 상기 팬아웃주변영역(A3)과 인접한 표시영역(PA)의 셀갭의 길이, 제 1 서브 주변영역(S_SA1)과 인접한 표시영역(PA)의 셀갭의 길이, 및 제 3 서브 주변영역(S_SA3)과 인접한 표시영역(PA)의 셀갭의 길이는 서로 동일할 수 있다.
도 7a는 본 발명의 제 2 실시예에 따른 표시장치의 평면도이고, 도 7b는 도 7a의 V-V'을 따라 절취한 부분을 나타낸 단면도이다.
한편, 본 발명의 제 2 실시예에 따른 표시장치(301)을 설명함에 있어서, 본 발명의 제 1 실시예에 따른 표시장치(도 1의 300)와 동일한 구조를 갖는 본 발명의 제 2 실시예에 따른 표시장치(301)의 구조는 도시되지 않고, 이에 대한 설명은 생략된다. 또한, 도 7a 및 도 7b를 설명함에 있어서, 도 1 내지 도 6들을 참조하여 설명된 본 발명의 제 1 실시예에서 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 7a 및 도 7b를 참조하면, 팬아웃영역(A2)에 대응하여 제1 베이스기판(10) 위에는 서로 이격되는 다수의 데이터라인들(DL)이 구비된다. 도 7a 및 도 7b를 설명함에 있어서, 상기 데이터라인들(DL)은 서로 동일한 구조를 가지므로 하나의 데이터라인을 예로서 설명하고 동일한 참조부호를 병기한다.
상기 데이터라인(DL)은 하부도전막(LC), 게이트절연막(20)을 사이에 두고 상기 하부도전막(UC) 위에 구비되는 상부도전막(UC), 및 절연막(30)을 관통하여 형성된 콘택홀(CH)을 통해 상기 하부도전막(LC)을 상기 상부도전막(UC)과 전기적으로 연결시키는 연결전극(BE)을 포함한다. 또한, 본 발명의 제 2 실시예에서는, 상기 데이터라인(DL)은 상기 상부도전막(LC) 및 상기 게이트절연막(20) 사이에 앞서 도 3 및 도 4를 참조하여 설명된 더미반도체막(60)을 더 포함한다.
상기 연결전극(BE)은 상기 상부도전막(UC) 및 상기 게이트절연막(20)이 부분적으로 제거되어 형성된 콘택홀(CH)을 통해 상기 하부도전막(LC)과 전기적으로 연결되고, 그 결과, 상기 상부도전막(UC) 및 상기 하부도전막(LC)은 상기 연결전극(BE)에 의해 서로 전기적으로 연결된다.
한편, 본 발명의 제 2 실시예에서는, 상기 상부도전막(UC)에는 평면상에서 장방형의 형상을 갖는 콘택홀(CH)의 형상에 대응하는 개구부가 형성된다. 하지만, 본 발명의 제 2 실시예와 달리, 상기 개구부의 형상은 평면상에서 장방형 이외의 형상, 예컨대 원형, 타원형 및 다각형의 형상을 가질 수도 있고, 상기 개구부가 다수개 형성될 수도 있다.
또한, 본 발명의 제 2 실시예에서는, 상기 하부도전막(LC)은 제1 도전막(도 5b의 C1)과 동일한 포토마스크를 사용하는 포토리소그래피 공정을 이용하여 형성되어 상기 제1 도전막과 동일한 두께를 가질 수 있고, 상기 상부도전막(LC)은 제 2 도전막(도 5b의 C2)과 동일한 공정에서 형성되어 상기 제2 도전막과 동일한 두께를 가질 수 있다. 따라서, 상기 팬아웃영역(A2)에 구비되는 상기 데이터라인(DL)의 두께(T4)는 셀갭 보상패턴(도 5b의 80)의 두께(도 5b의 T2)와 실질적으로 동일할 수 있으므로, 상기 데이터라인(DL)의 두께(T4)는 제1 구동부(도 2a의 40)의 두께(도 2a의 T1)와 실질적으로 동일할 수 있다. 따라서, 상기 팬아웃영역(A2)과 인접한 표시영역(도 1의 PA)의 셀갭과 상기 제1 구동부와 인접한 표시영역의 셀갭(도 2a의 L1) 간의 차이가 최소화될 수 있다.
또한, 상기 데이터라인(DL)은 상기 연결전극(BE)에 의해 서로 전기적으로 연결되는 상기 상부도전막(UC) 및 상기 하부도전막(LC)을 포함하므로 상기 데이터라인(DL)의 전기저항이 감소되는 효과도 발생된다.
도 8a는 본 발명의 제 3 실시예에 따른 표시장치의 평면도로, 보다 상세하게는, 도 8a는 본 발명의 제 3 실시예에 따른 표시장치의 데이터본딩영역을 나타내는 평면도이다. 또한, 도 8b는 도 8a에 도시된 VI-VI'을 따라 절취한 부분을 나타내는 단면도이다. 한편, 본 발명의 제 3 실시예에 따른 표시장치는, 도 1에 도시된 본 발명의 제 1 실시예에 따른 표시장치(도 1의 300)와 같이, 데이터본딩영역(DBA)에 대응하여 제1 기판(102)이 노출된 구조를 가지므로, 도 8a 및 8b에서는 상기 제 1 기판(102)과 마주보는 제 2 기판이 도시되지 않는다.
또한, 본 발명의 제 3 실시예에 따른 표시장치를 설명함에 있어서, 본 발명의 제 1 실시예에 따른 표시장치(도 1의 300)와 동일한 구조를 갖는 본 발명의 제 3 실시예에 따른 표시장치의 구조는 도시되지 않고, 이에 대한 설명은 생략된다. 또한, 도 8a 및 도 8b를 설명함에 있어서, 도 1 내지 도 6들을 참조하여 설명된 본 발명의 제 1 실시예에서 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 8a 및 도 8b를 참조하면, 제1 기판(102)은 데이터본딩영역(DBA)을 갖는 제1 베이스기판(10) 및 상기 제 1 베이스기판(10) 위에 구비되어 서로 이격되는 다수의 데이터라인들(DL)이 구비된다. 본 발명의 제 3 실시예의 설명에 있어서, 상기 데이터라인들(DL)은 서로 동일한 구조를 가지므로 하나의 데이터라인(DL)을 예로서 설명하고 동일한 참조부호를 병기한다.
상기 데이터라인(DL)은 하부도전막(UC), 게이트절연막(20)을 사이에 두고 상기 하부도전막(LC) 위에 구비되는 상부도전막(UC), 및 절연막(30)을 관통하여 형성된 콘택홀(CF)을 통해 상기 하부도전막(LC)을 상기 상부도전막(UC)과 전기적으로 연결시키는 연결전극(BE)을 포함한다.
상기 연결전극(BE)은 상기 상부도전막(UC) 및 상기 게이트절연막(20)이 부분적으로 제거되어 형성된 콘택홀(CH)을 통해 상기 하부도전막(LC)과 전기적으로 연결되고, 그 결과, 상기 상부도전막(UC) 및 상기 하부도전막(LC)은 상기 연결전극(BE)에 의해 서로 전기적으로 연결된다.
또한, 상기 데이터라인(DL)은 제 2 구동부(480)과 전기적으로 연결된다. 본 발명의 제 3 실시예에 따르면, 본 발명의 제 1 실시예에서 도시되는 칩 형상을 갖는 제2 구동부(도 1의 450)와 달리, 상기 제 2 구동부(480)는 칩을 구비하는 필름 형상을 갖는다. 상기 제 2 구동부(480)는 베이스필름(481) 및 상기 베이스필름(481)의 일측 표면상에 구비되는 단자부(482)를 포함하고, 상기 데이터라인(DL) 및 상기 단자부(482) 사이에는 다수의 도전볼들(483)이 개재된다. 상기 도전볼들(483)은 상기 연결전극(BE) 및 상기 단자부(482)와 전기적으로 연결되고, 따라서 상기 데이터 구동필름(480)은 상기 다수의 도전볼들(483)을 통해 상기 데이터라인(DL)과 전기적으로 연결될 수 있다.
도 9는 본 발명의 제 4 실시예에 따른 표시장치의 단면도이다. 보다 상세하게는, 도 9는 제2 서브 주변영역에 대응하는 본 발명의 제 4 실시예에 따른 표시장치의 단면도이다. 한편, 본 발명의 제 4 실시예에 따른 표시장치를 설명함에 있어서, 본 발명의 제 1 실시예에 따른 표시장치(도 1의 300)와 동일한 구조를 갖는 본 발명의 제 4 실시예에 따른 표시장치의 구조는 도시되지 않고, 이에 대한 설명은 생략된다. 또한, 도 9를 설명함에 있어서, 도 1 내지 도 6들을 참조하여 설명된 본 발명의 제 1 실시예에서 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 9를 참조하면, 표시장치(303)는 제 1 기판(103) 및 제 2 기판(200)을 포함하고, 상기 제 1 기판(103)은 팬아웃영역(A2) 및 팬아웃주변영역(A3)으로 구분되는 제2 서브 주변영역(S_SA2)을 갖는다.
상기 팬아웃주변영역(A3)에 대응하여 제1 베이스기판(10) 위에는 셀갭 보상패턴(81)이 구비된다. 상기 셀갭 보상패턴(81)은 제2 도전막(C2) 및 더미반도체막(60)을 포함하여 제 5 두께(T5)를 갖는다.
도 6에 도시되는 셀갭 보상패턴(도 6의 80)과 도 9에 도시되는 셀갭 보상패턴(81)의 구조를 비교하면, 도 6에 도시되는 셀갭 보상패턴(도 6의 80)은 도 9에 도시되는 셀갭 보상패턴(81) 보다 제 1 도전막(도 6의 C1)을 더 포함한다. 따라서, 도 9에 도시되는 셀갭 보상패턴(81)의 두께(T5)는 도 6에 도시되는 셀갭 보상패턴 (도 6의 80)의 두께(도 6의 T3) 보다 작을 수 있다. 하지만, 상기 셀갭 보상패턴(81)의 두께는 팬아웃영역(A2)에 구비되는 데이터라인(DL) 및 더미반도체막(60)으로 이루어지는 구조의 두께와 동일하므로 상기 제 2 서브 주변영역(S_SA2)과 인접한 표시영역(도 1의 PA)의 셀갭을 균일하게 할 수 있다.
도 10은 본 발명의 제 5 실시예에 따른 표시장치의 평면도이다. 한편, 도 10을 설명함에 있어서, 도 1에 도시된 본 발명의 제 1 실시예에서 설명된 동일한 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 10을 참조하면, 표시장치(304)는 제1 기판(104), 제2 기판(200) 및 상기 제 1 기판(104) 및 상기 제 2 기판(200) 사이에 개재되는 액정층(미도시)을 포함한다.
다시 도 1을 참조하면, 표시장치(300)는 하나의 제 1 구동부(40)를 가지며, 상기 제 1 구동부(40)는 제 1 주변영역(SA1)에 위치한다. 하지만, 도 10에 도시되는 본 발명의 제 5 실시예에 따른 표시장치(304)는 제1 주변영역(SA1)에 위치하는 제 1 구동부(40) 및 제1 서브 주변영역(S_SA1)에 위치하는 제 1 보조 구동부(45)를 갖는다.
상기 제 1 보조 구동부(45)는 도 2a 및 도 2b를 참조하여 설명된 제 1 구동부(40)와 동일한 구조를 가지므로 상기 제 1 구동부(40)와 동일한 두께를 가질 수 있다. 상기 제 1 보조 구동부(45)는 게이트라인(GL)과 전기적으로 연결되고, 상기 게이트라인(GL)을 통해 표시영역(PA)에 구비되는 화소(도 3의 PXL) 측으로 상기 화 소를 구동시키는 구동신호를 제공한다.
상술한 바와 같이, 상기 표시장치(304)는 상기 제 1 구동부(40) 및 상기 제 1 보조 구동부(45)를 가지므로, 셀갭 보상패턴들(80)의 위치는 본 발명의 제1 실시예의 경우와 달라질 수 있다. 보다 상세하게는, 본 발명의 제 1 실시예와 달리, 상기 셀갭 보상패턴들(80)은 제2 서브 주변영역(S_SA2) 중에서 팬아웃 주변영역(A3) 및 제3 서브 주변영역(S_SA2)에 구비된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치의 평면도이다.
도 2a는 도 1의 I-I을 따라 절취한 부분을 개략적으로 나타낸 단면도이다.
도 2b는 도 2a에 도시된 제 1 구동부의 회로도이다.
도 3은 도 1에 도시된 제 1 기판의 평면도이다.
도 4는 도 3에 도시된 Ⅲ-Ⅲ'을 절취한 부분을 나타내는 단면도이다.
도 5a는 도 1에 도시된 표시장치의 제 1 서브 주변영역 및 표시영역의 경계를 확대한 평면도이다.
도 5b는 도 5a의 Ⅳ-Ⅳ'을 절취한 부분을 나타내는 단면도이다.
도 6은 도 1에 도시된 Ⅱ-Ⅱ'을 따라 절취한 부분을 나타내는 단면도이다.
도 7a는 본 발명의 제 2 실시예에 따른 표시장치의 평면도이다.
도 7b는 도 7a의 V-V'을 따라 절취한 부분을 나타낸 단면도이다.
도 8a는 본 발명의 제 3 실시예에 따른 표시장치의 평면도이다.
도 8b는 도 8a에 도시된 VI-VI'을 따라 절취한 부분을 나타내는 단면도이다.
도 9는 본 발명의 제 4 실시예에 따른 표시장치의 단면도이다.
도 10은 본 발명의 제 5 실시예에 따른 표시장치의 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
40: 제1 구동부 60: 더미반도체막
80: 셀갭 보상패턴 100: 제1 기판
105: 데이터 본딩영역 200: 제2 기판
260: 결합부재 300: 표시장치
450: 제2 구동부 SA: 주변영역
SA1: 제1 주변영역 SA2: 제2 주변영역
S_SA1: 제1 서브 주변영역 S_SA2: 제2 서브 주변영역
S_SA3: 제3 서브 주변영역 PA: 표시영역
C1: 제1 도전막 C2: 제2 도전막

Claims (20)

  1. 표시영역 및 상기 표시영역을 둘러싸며 제 1 주변영역과 제 2 주변영역으로 구분되는 주변영역을 갖는 제 1 베이스기판;
    상기 제 1 베이스기판과 마주하는 제 2 베이스기판;
    상기 표시영역에 구비되는 화소;
    상기 제 1 주변영역에 구비되어 상기 화소측으로 구동신호를 제공하는 제 1 구동부;
    상기 주변영역에 대응하여 상기 제 1 베이스기판 및 상기 제 2 베이스기판 사이에 개재되어 상기 제 1 구동부를 커버하고, 상기 제 1 베이스기판 및 상기 제 2 베이스기판을 상호 간에 결합시키는 결합부재; 및
    상기 제 2 주변영역에 대응하여 상기 제 1 베이스기판 및 상기 제 2 베이스기판 사이에 개재되는 셀갭 보상패턴을 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서, 상기 셀갭 보상패턴은 상기 제 1 주변영역과 인접한 상기 표시영역의 셀갭과 상기 제 2 주변영역과 인접한 상기 표시영역의 셀갭 간의 차이를 감소시키는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 구동부와 전기적으로 연결되어 상기 제 1 베이스기판 위에 구비 되고, 상기 구동신호를 상기 화소 측으로 제공하는 게이트라인; 및
    상기 제 1 베이스기판 위에 구비되어 데이터신호를 상기 화소 측으로 제공하는 데이터라인을 포함하고,
    상기 셀갭 보상패턴은 상기 게이트라인과 동일한 두께를 갖는 제 1 도전막 및 상기 데이터라인과 동일한 두께를 갖는 제 2 도전막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서, 상기 제 1 도전막 및 상기 게이트라인은 서로 동일한 물질을 포함하고, 상기 제 2 도전막 및 상기 데이터라인은 서로 동일한 물질을 포함하는 것을 특징으로 하는 표시장치.
  5. 제 3 항에 있어서, 상기 제 2 주변영역은 상기 표시영역을 사이에 두고 상기 제 1 주변영역과 마주보는 제 1 서브 주변영역, 상기 표시영역을 사이에 두고 서로 마주보는 제 2 서브 주변영역 및 제 3 서브 주변영역으로 구분되고, 상기 데이터라인은 상기 제 2 서브 주변영역을 지나 상기 표시영역 측으로 연장되고,
    상기 제 1 서브 주변영역 및 상기 제 3 서브 주변영역 각각에서 상기 셀갭 보상패턴은 상기 제 1 도전막 및 상기 제 2 도전막을 포함하고,
    상기 제 2 서브 주변영역에서 상기 셀갭 보상패턴은 상기 제 2 도전막을 포함하여 상기 데이터라인과 이격되는 것을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서, 상기 셀갭 보상패턴은 상기 제 2 서브 주변영역에서 상기 제 1 도전막을 더 포함하는 것을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서, 상기 화소는,
    상기 구동신호에 응답하여 턴-온되는 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결되는 화소전극을 포함하고,
    상기 박막트랜지스터는,
    상기 게이트라인으로부터 분기되는 게이트전극;
    상기 게이트전극과 오버랩되는 반도체패턴;
    상기 데이터라인으로부터 분기되어 상기 반도체패턴과 오버랩되는 소오스전극; 및
    상기 소오스전극과 이격되어 상기 반도체패턴과 오버랩되는 드레인전극을 포함하고,
    상기 제 1 구동부는 상기 게이트라인과 동일한 두께를 갖는 적어도 하나의 전극, 상기 데이터라인과 동일한 두께를 갖는 적어도 하나의 전극, 및 상기 반도체패턴과 동일한 두께를 갖는 액티브패턴을 갖는 적어도 하나의 박막트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  8. 제 7 항에 있어서,
    상기 데이터라인 및 상기 제 2 도전막 각각은,
    상기 반도체패턴과 동일한 두께를 갖고, 상기 데이터라인 및 상기 제 2 도전막 각각의 하부에 구비되는 더미반도체막을 포함하는 것을 특징으로 하는 표시장치.
  9. 제 5 항에 있어서, 상기 데이터라인은,
    상기 게이트라인과 동일한 물질을 포함하는 하부 도전막;
    상기 데이터라인과 동일한 물질을 포함하여 절연막을 사이에 두고 상기 하부 도전막 위에 구비되는 상부 도전막; 및
    상기 상부도전막 및 상기 절연막에 형성된 개구부를 통해 상기 상부 도전막 및 상기 하부 도전막을 서로 전기적으로 연결시키는 연결전극을 포함하는 것을 특징으로 하는 표시장치.
  10. 제 9 항에 있어서, 상기 연결전극은 상기 제 2 서브 주변영역에 위치하여 상기 결합부재와 평면상에서 중첩하는 것을 특징으로 하는 표시장치.
  11. 제 9 항에 있어서,
    상기 제1 베이스기판은 상기 제2 서브 주변영역을 사이에 두고 상기 표시영역과 이격되는 패드영역을 갖고, 상기 패드영역에서 상기 데이터라인과 전기적으로 연결되어 상기 데이터라인 측으로 상기 데이터신호를 제공하는 제 2 구동부를 더 포함하고,
    상기 연결전극은 상기 패드영역에 위치하는 것을 특징으로 하는 표시장치.
  12. 제 3 항에 있어서, 상기 제 1 베이스기판은 상기 표시영역을 사이에 두고 상기 제 1 주변영역과 마주보는 제 1 서브 주변영역을 갖고, 상기 제 1 구동부는 상기 제 1 주변영역 및 상기 제 1 서브 주변영역 각각에 구비되는 것을 특징으로 하는 표시장치.
  13. 제 12 항에 있어서,
    상기 제 2 주변영역은 상기 표시영역을 사이에 두고 서로 마주보는 제 2 서브 주변영역 및 제 3 서브 주변영역으로 구분되고, 상기 데이터라인은 상기 제 2 서브 주변영역을 지나 상기 표시영역 측으로 연장되고,
    상기 제 2 서브 주변영역에서 상기 셀갭 보상패턴은 상기 제 2 도전막을 포함하여 상기 데이터라인과 이격되고,
    상기 제 3 서브 주변영역에서 상기 셀갭 보상패턴은 상기 제 1 도전막 및 상기 제 2 도전막을 포함하는 것을 특징으로 하는 표시장치.
  14. 제 13 항에 있어서, 상기 셀갭 보상패턴은 상기 제 2 서브 주변영역에서 상기 제 1 도전막을 더 포함하는 것을 특징으로 하는 표시장치.
  15. 제 14 항에 있어서, 상기 화소는,
    상기 구동신호에 응답하여 턴-온되는 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결되는 화소전극을 포함하고,
    상기 박막트랜지스터는,
    상기 게이트라인으로부터 분기되는 게이트전극;
    상기 게이트전극과 오버랩되는 반도체패턴;
    상기 데이터라인으로부터 분기되어 상기 반도체패턴과 오버랩되는 소오스전극; 및
    상기 소오스전극과 이격되어 상기 반도체패턴과 오버랩되는 드레인전극을 포함하고,
    상기 제 1 구동부는 상기 게이트라인과 동일한 두께를 갖는 적어도 하나의 전극, 상기 데이터라인과 동일한 두께를 갖는 적어도 하나의 전극, 및 상기 반도체패턴과 동일한 두께를 갖는 액티브패턴을 갖는 적어도 하나의 박막트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서,
    상기 데이터라인 및 상기 제 2 도전막 각각은,
    상기 반도체패턴과 동일한 두께를 갖고, 상기 데이터라인 및 상기 제 2 도전막 각각의 하부에 구비되는 더미반도체막을 포함하는 것을 특징으로 하는 표시장치.
  17. 제 13 항에 있어서, 상기 데이터라인은,
    상기 게이트라인과 동일한 물질을 포함하는 하부 도전막;
    상기 데이터라인과 동일한 물질을 포함하여 절연막을 사이에 두고 상기 하부 도전막 위에 구비되는 상부 도전막; 및
    상기 상부도전막 및 상기 절연막에 형성된 개구부를 통해 상기 상부 도전막 및 상기 하부 도전막을 서로 전기적으로 연결시키는 연결전극을 포함하는 것을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서, 상기 연결전극은 상기 제 2 서브 주변영역에 위치하여 상기 결합부재와 평면상에서 중첩하는 것을 특징으로 하는 표시장치.
  19. 제 17 항에 있어서,
    상기 제 1 베이스기판은 상기 제2 서브 주변영역을 사이에 두고 상기 표시영역과 이격되는 패드영역을 갖고, 상기 패드영역에서 상기 데이터라인과 전기적으로 연결되어 상기 데이터라인 측으로 상기 데이터신호를 제공하는 제 2 구동부를 더 포함하고,
    상기 연결전극은 상기 패드영역에 위치하는 것을 특징으로 하는 표시장치.
  20. 제 1 항에 있어서, 상기 제 1 베이스기판 및 상기 제 2 베이스기판 사이에 개재되는 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
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