KR20080088119A - 표시기판, 그 제조방법 및 이를 갖는 액정표시장치 - Google Patents

표시기판, 그 제조방법 및 이를 갖는 액정표시장치 Download PDF

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Abstract

표시기판은 베이스기판, 박막트랜지스터, 화소전극, 패드부 및 셀갭 보상부를 포함한다. 상기 베이스 기판 상에는 표시영역, 상기 표시영역을 포위하는 씰영역 및 상기 씰영역을 포위하는 주변영역이 정의된다. 상기 화소전극은 상기 박막트랜지스터의 드레인 전극에 전기적으로 연결되고, 상기 베이스기판에 접촉한다. 상기 패드부는 상기 베이스기판의 제1 측과 상기 씰영역의 사이에 배치되며 전송라인을 통하여 상기 박막트랜지스터에 전기적으로 연결된다. 상기 셀갭 보상부는 상기 씰영역 내에 배치되고, 상기 베이스기판의 제2 측에 인접하는 보상패턴 및 상기 보상패턴 상에 배치되는 절연패턴을 포함한다. 따라서, 표시장치의 화질이 향상된다.

Description

표시기판, 그 제조방법 및 이를 갖는 액정표시장치 {Display Substrate, Method of Manufacturing The Same And Liquid Crystal Display Device Having The Same}
도 1은 본 발명의 일 실시예에 따른 표시기판을 나타내는 평면도이다.
도 2는 상기 도 1의 A 부분을 확대한 평면도이다.
도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 4 내지 도 11은 상기 도 1에 도시된 표시기판의 제조방법을 나타내는 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이다.
도 13은 상기 도 12의 II-II'라인의 단면도이다.
도 14 내지 도 20은 상기 도 12에 도시된 표시기판의 제조방법을 나타내는 단면도들이다.
도 21은 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다.
도 22는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이다.
도 23은 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 대향 베이스 기판 102 : 블랙 매트릭스
104 : 컬러필터 106 : 공통전극
110 : 대향기판 112 : 화소전극
116 : 게이트 전극 117 : 반도체층
118 : 소오스 전극 119 : 드레인 전극
120 : 베이스 기판 121 : 제1 측
122 : 제2 측 123 : 제3 측
124 : 제4 측 126 : 게이트 절연막
128 : 패시베이션막 130 : 패드부
131 : 데이터 패드 132 : 게이트 패드
136 : 데이터 라인 137 : 게이트 라인
140 : 표시영역 142 : 씰영역
144 : 주변영역 150 : 액정층
152 : 씰런트(Sealant) 154 : 씰스페이서
155 : 씰링부재 161 : 제1 포토레지스트필름
162 : 제1 마스크 163 : 제2 포토레지스트필름
164 : 제2 마스크 170 : 셀갭(Cell Gap) 보상부
175 : 보상패턴 176 : 더미패턴
177 : 절연패턴 180 : 표시기판
본 발명은 표시기판, 그 제조방법 및 이를 갖는 액정표시장치에 관한 것으로, 더욱 상세하게는 균일한 두께를 갖는 표시기판, 제조비용이 감소된 상기 표시기판의 제조방법 및 상기 표시기판을 가져서 화질이 향상되는 액정표시장치에 관한 것이다.
액정표시장치는 액정의 전기적·광학적 특성을 이용하여 영상을 표시한다. 상기 평판표시장치는 얇은 두께, 가벼운 무게, 작은 크기 등의 다양한 특징을 가져서 다양한 분야에서 널리 사용되고 있다.
상기 액정표시장치는 표시기판, 상기 표시기판을 마주보는 대향기판 및 상기 표시기판과 상기 대향기판의 사이에 개재된 액정층을 포함한다. 상기 액정층 내의 액정은 상기 표시기판의 화소전극과 상기 대향기판의 공통전극의 사이에 인가된 전계에 의해 배열이 변경되고, 상기 액정층의 광투과도가 변하여 영상이 표시된다.
상기 액정표시장치의 제조비용을 감소하기 위하여, 상기 표시기판을 제조하는데 사용되는 마스크의 수가 감소되고 있다. 그러나, 상기 표시기판을 제조하는데 사용되는 마스크의 수가 감소되는 경우, 상기 표시기판의 표면이 불균일해져서 상기 액정층의 두께가 불균일해진다.
상기 액정층의 두께가 균일하지 않는 경우, 상기 액정층의 광학적 특성이 변경되어 상기 액정표시장치의 화질이 저하된다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 균일한 두께를 갖는 표시기판을 제공한다.
또한, 본 발명은 제조비용이 감소된 상기 표시기판의 제조방법을 제공한다.
또한, 본 발명은 상기 표시기판을 가져서 화질이 향상되는 액정표시장치를 제공한다.
본 발명의 일 특징에 따른 표시기판은 베이스기판, 박막트랜지스터, 화소전극, 패드부 및 셀갭 보상부를 포함한다. 상기 베이스 기판 상에는 표시영역, 상기 표시영역을 포위하는 씰영역 및 상기 씰영역을 포위하는 주변영역이 정의된다. 상기 박막트랜지스터는 상기 표시영역 내에 배치된다. 상기 화소전극은 상기 박막트랜지스터의 드레인 전극에 전기적으로 연결되고, 상기 베이스기판에 접촉한다. 상기 패드부는 상기 베이스기판의 제1 측과 상기 씰영역의 사이에 배치되며 전송라인을 통하여 상기 박막트랜지스터에 전기적으로 연결된다. 상기 셀갭 보상부는 상기 씰영역 내에 배치되고, 상기 베이스기판의 상기 제1 측과 마주보는 제2 측에 인접하는 보상패턴 및 상기 보상패턴 상에 배치되는 절연패턴을 포함한다.
본 발명의 다른 특징에 따른 표시기판의 제조방법에 있어서, 먼저 베이스 기판 상에 박막 트랜지스터, 패드부 및 보상패턴를 형성한다. 이어서, 상기 베이스 기판 상에 상기 박막 트랜지스터, 상기 보상패턴 및 상기 패드부를 커버하는 원시 패시베이션막을 형성한다. 이후에, 상기 원시 패시베이션막을 제1 식각하여 상기 박막 트랜지스터 상에 배치된 패시베이션막, 상기 박막 트랜지스터의 드레인 전극의 측면을 커버하는 커버패턴 및 상기 보상패턴 상에 배치된 절연패턴을 형성한다. 계속해서, 상기 커버패턴을 제2 식각하여 상기 드레인 전극의 측면을 노출한다. 이어서, 상기 측면을 통하여 상기 드레인 전극에 전기적으로 연결되는 화소전극을 형성한다.
본 발명의 또 다른 특징에 따른 액정표시장치는 표시기판, 대향기판, 액정층 및 씰링부재(Sealing Member)를 포함한다. 상기 표시기판은 표시영역, 상기 표시영역을 포위하는 씰영역 및 상기 씰영역을 포위하는 주변영역이 정의된 베이스기판과, 상기 표시영역 내에 배치된 박막트랜지스터와, 상기 박막트랜지스터의 드레인 전극에 전기적으로 연결되고 상기 베이스기판에 접촉하는 화소전극과, 상기 베이스기판의 제1 측과 상기 씰영역의 사이에 배치되며 전송라인을 통하여 상기 박막트랜지스터에 전기적으로 연결되는 패드부와, 상기 씰영역 내에 배치되고 상기 베이스기판의 제2 측에 인접하는 보상패턴 및 상기 보상패턴 상에 배치되는 절연패턴을 포함하는 셀갭 보상부를 포함한다. 상기 대향기판은 상기 표시기판을 마주본다. 상기 액정층은 상기 표시기판의 상기 표시영역과 상기 대향기판의 사이에 배치된다. 상기 씰링부재는 상기 표시기판의 상기 씰영역과 상기 대향기판의 사이에 배치되며, 상기 액정층을 밀봉하는 씰런트 및 상기 씰런트 내에 배치되어 상기 표시기판과 상기 대향기판 사이의 거리를 일정하게 유지하는 씰스페이서를 구비한다.
이러한 표시기판, 그 제조방법 및 이를 갖는 액정표시장치에 따르면, 상기 표시기판의 상기 씰영역 내의 높이 균일도가 향상되고 상기 표시기판과 상기 대향기판 사이의 셀갭이 균일해져서, 상기 표시장치의 화질이 향상된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세 하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시기판을 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 상기 표시기판은 베이스기판(120), 박막 트랜지스터(TFT), 게이트 라인(136), 패드부(130), 데이터 라인(137), 화소전극(112) 및 셀갭 보상패턴(170)을 포함한다.
상기 베이스기판(120) 상에는 영상이 표시되는 화소영역(140), 상기 화소영역(140)을 포위하는 씰영역(142) 및 상기 씰영역(142)을 포위하는 주변영역(144)이 정의된다. 본 실시예에서, 상기 베이스기판(120)은 제1 측(121), 상기 제1 측(121)에 인접하게 배치되는 제2 측(122), 상기 제1 측(121)을 마주보는 제3 측(123) 및 상기 제2 측(122)을 마주보는 제4 측(124)을 포함한다. 예를 들어, 상기 제1, 제2, 제3 및 제4 측들(121, 122, 123, 124)은 직사각형 형상을 가질 수도 있다.
상기 절연기판(120)은 광을 투과시키는 투명한 재질을 포함한다. 예를 들어, 상기 절연기판(120)은 무알칼리 특성의 유리, 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함한다.
상기 게이트 라인(136)은 상기 베이스 기판(120) 상에 배치되고, 상기 제1 측(121)에 평행한 방향으로 연장된다. 본 실시예에서, 상기 게이트 라인(136)은 상 기 표시영역(140)으로부터 상기 씰영역(142)의 상부를 가로질러서 상기 제2 측(122)쪽으로 연장된다.
상기 데이터 라인(137)은 상기 베이스 기판(120) 상에 배치되고, 상기 제2 측(122)에 평행한 방향으로 연장된다. 본 실시예에서, 상기 데이터 라인(137)은 상기 표시영역(140)으로부터 상기 씰영역(142)의 좌측을 가로질러서 상기 제1 측(121)쪽으로 연장된다.
상기 패드부(130)는 게이트 패드(131) 및 데이터 패드(132)를 포함한다.
상기 게이트 패드(131)는 상기 제2 측(122)과 상기 씰영역(142)의 사이에 배치되고, 상기 게이트 라인(136)에 전기적으로 연결된다.
상기 데이터 패드(132)는 상기 제1 측(121)과 상기 씰영역(142)의 사이에 배치되고, 상기 데이터 라인(137)에 전기적으로 연결된다.
상기 박막트랜지스터(TFT)는 상기 화소영역(140) 내에 배치되고, 상기 데이터 라인(136) 및 상기 게이트 라인(137)에 전기적으로 연결된다. 예를 들어, 복수의 박막트랜지스터들(TFT)이 상기 화소영역(140) 내에 매트릭스 형상으로 배열된다.
상기 셀갭 보상부(170)는 상기 패드부(130)에 마주보는 측면에 인접하는 씰영역(142) 내에 배치되어, 상기 씰영역(142)의 높이 균일도를 향상시킨다. 본 실시예에서, 상기 셀갭 보상부(170)는 상기 제3 측(123) 및 상기 제4 측(124)에 인접하는 씰영역(142) 내에 배치된다.
도 2는 상기 도 1의 A 부분을 확대한 평면도이며, 도 3은 상기 도 2의 I-I' 라인의 단면도이다.
도 1 내지 도 3을 참조하면, 상기 박막 트랜지스터(TFT)의 게이트 전극(116), 상기 게이트 전극(116)에 전기적으로 연결되는 상기 게이트 라인(137) 및 상기 게이트 라인(137)에 전기적으로 연결되는 상기 게이트 패드(132)는 상기 베이스 기판(120) 상에 배치된다. 상기 게이트 전극(116), 상기 게이트 라인(137) 및 상기 게이트 패드(132)는 알루미늄, 몰리브덴, 구리 등의 금속, 이들의 합금 또는 이들이 적층된 구조를 갖는다. 예를 들어, 상기 게이트 전극(116), 상기 게이트 라인(137) 및 상기 게이트 패드(132)는 알미늄층 및 상기 알미늄층 상에 배치된 몰리브덴층을 갖는 2중층 구조이다.
게이트 절연막(126)은 상기 베이스 기판(120) 상에 배치되고, 상기 게이트 라인(137) 및 상기 게이트 전극(116)을 커버한다. 예를 들어, 상기 게이트 절연막(126)은 질화실리콘, 산화실리콘 등을 포함한다.
반도체층(117)은 상기 게이트 절연막(126) 상에 배치되고, 아몰퍼스 실리콘층 및 상기 아몰퍼스 실리콘층 상에 배치된 N+ 아몰퍼스 실리콘층을 포함한다.
상기 박막 트랜지스터(TFT)의 소오스 전극(118), 상기 소오스 전극(118)에 이격되어 배치되는 드레인 전극(119), 상기 소오스 전극(118)에 전기적으로 연결되는 상기 데이터 라인(136), 및 상기 데이터 라인(136)에 전기적으로 연결되는 상기 데이터 패드(131)는 상기 반도체층(117) 상에 배치된다.
패시베이션막(128)은 상기 베이스 기판(120) 상에 배치되고, 상기 소오스 전극(118), 상기 데이터 라인(136) 및 상기 게이트 라인(137)을 커버한다. 상기 패시 베이션막(128)은 상기 드레인 전극(119)의 측면을 노출하는 개구부를 가져서, 상기 드레인 전극(119)의 상기 노출된 측면이 상기 화소전극(112)과 전기적으로 연결된다. 상기 패시베이션막(128)은 질화실리콘, 산화실리콘 등을 포함한다.
본 실시예에서, 상기 패시베이션막(128)은 상기 씰영역(142) 내에 매트릭스 형상으로 배열된 개구들(128b)을 더 포함한다. 또한, 상기 패시베이션막(128)은 상기 데이터 패드(131) 및 상기 게이트 패드(132)를 노출한다.
상기 화소전극(112)은 상기 드레인 전극(119)에 전기적으로 연결되고, 투명한 도전성 물질을 포함한다. 예를 들어, 상기 투명한 도전성 물질은 산화인듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO) 등을 포함한다.
상기 셀갭(Cell Gap) 보상부(170)는 상기 베이스 기판(120)의 상기 씰영역(142) 내에 배치되고, 보상패턴(175) 및 상기 보상패턴(175) 상에 배치되는 절연패턴(177)을 포함한다.
본 실시예에서, 상기 보상패턴(175)은 제1 보상층(175a), 제2 보상층(175b), 제3 보상층(175c) 및 제4 보상층(175d)을 포함한다. 예를 들어, 상기 보상패턴(175)의 지름은 10μm 내지 80μm이다.
상기 제1 보상층(175a)은 상기 베이스 기판(120) 상에 배치되고, 상기 게이트 전극(116), 상기 게이트 라인(137) 및 상기 게이트 패드(132)와 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제1 보상층(175a)은 도전성 패턴이다.
상기 제2 보상층(175b)은 상기 제1 보상층(175a) 상에 배치되고, 상기 게이 트 절연막(126)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제2 보상층(175b)이 상기 제1 보상층(175a)의 상면 및 측면을 커버하여 추후의 공정에서 상기 제1 보상층(175a)을 보호한다. 이때, 상기 제2 보상층(175b)이 상기 제1 보상층(175a)의 상면에만 배치될 수도 있다.
상기 제3 보상층(175c)은 상기 제2 보상층(175b) 상에 배치되고, 상기 반도체 층(117)과 동일한 층으로부터 형성된다.
상기 제4 보상층(175d)은 상기 제3 보상층(175c) 상에 배치되고, 상기 소오스 전극(118), 상기 드레인 전극(119), 상기 데이터 라인(136) 및 상기 데이터 패드(131)와 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제4 보상층(175d)은 도전성 패턴이다.
상기 절연패턴(177)은 상기 제4 보상층(175d) 상에 배치되고, 상기 패시베이션막(128)과 동일한 층으로부터 형성된다. 예를 들어, 평면상에서 보았을 때, 상기 절연패턴(177)은 상기 보상패턴(175)보다 작은 크기를 가질 수 있다.
본 실시예에서, 상기 셀갭 보상부(170)는 상기 씰영역(142) 내에 형성된 상기 패시베이션막(128)의 상기 각 개구(128b) 내에 배치된 더미패턴(176)을 더 포함한다. 상기 더미패턴(176)은 상기 보상패턴(175) 및 상기 절연패턴(177)을 포위하고, 상기 화소전극(112)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 더미패턴(176) 내에 하나의 보상패턴(175) 및 하나의 절연패턴(177)이 배치된다. 이때, 상기 더미패턴(176) 내에 복수개의 보상패턴들(175) 및 복수개의 절연패턴들(177)이 배치될 수도 있다.
본 실시예에서, 상기 셀갭 보상부(170)의 높이(H2)는 상기 베이스 기판(120)의 상기 제2 측(122)에 인접하는 상기 씰영역(142)의 높이(H1)보다 상기 제1 보상층(175a)의 높이만큼 높다. 예를 들어, 상기 셀갭 보상부(170)의 높이(H2)는 상기 상기 베이스 기판(120)의 상기 제3 측(123)에 인접하는 상기 씰영역(142)의 높이(H2)와 동일하다. 본 실시예에서, 상기 제3 측(123)에 인접하는 상기 씰영역(142)의 높이(H2)는 상기 제4 측(124)에 인접하는 상기 씰영역(142)의 높이와 동일하다. 이때, 상기 제4 측(124)에 인접하는 상기 씰영역(142)의 높이가 상기 제3 측(123)에 인접하는 상기 씰영역(142)의 높이(H2)와 다를 수도 있다.
예를 들어, 상기 셀갭 보상부(170)의 높이(H2)가 13,000Å이고, 상기 제1 보상층(175a)의 높이가 2,000Å인 경우, 상기 제2 측(122)에 인접하는 상기 씰영역(142)의 높이(H1)는 11,000Å이다.
상기 셀갭 보상부(170)가 생략된 경우, 상기 제2 측(122)에 인접하는 상기 씰영역(142)의 높이는 상기 제3 측(123)에 인접하는 상기 씰영역(142)의 높이와 약 10,000Å의 차이가 발생할 수 있다. 그러나, 본 실시예에서, 상기 제1 보상층(175a)의 높이는 상기 셀갭 보상부(170)의 높이(H2)에 비해 무시할 만한 수준이므로, 상기 씰영역(142)의 높이 균일성이 향상된다.
본 실시예에서, 상기 게이트 패드들(132)은 상기 제1 측(121)에 인접하게 배치되고, 상기 셀갭 보상부(170)는 상기 제3 측(123) 및 상기 제4 측(124)에 인접하는 'L'형상을 갖는다. 이때, 상기 게이트 패드들(132)이 상기 제1 측(121) 및 상기 제3 측(123)에 인접하여 서로 엇갈리게 배치되고, 상기 셀갭 보상부(170)가 상기 제4 측(124)에 인접하는 'I'형상을 가질 수도 있다.
도 4 내지 도 11은 상기 도 1에 도시된 표시기판의 제조방법을 나타내는 단면도들이다.
도 1, 2 및 4를 참조하면, 먼저 상기 베이스 기판(120) 상에 상기 게이트 패드(132), 상기 게이트 라인(137), 상기 게이트 전극(116) 및 상기 제1 보상층(175a)을 형성한다. 본 실시예에서, 상기 베이스 기판(120) 상에 증착된 게이트 금속층(도시되지 않음)을 사진식각공정을 이용하여 패턴하여 상기 게이트 패드(132), 상기 게이트 라인(137), 상기 게이트 전극(116) 및 상기 제1 보상층(175a)을 형성한다.
이어서, 상기 베이스 기판(120) 상에 원시 게이트 절연층(126')을 형성한다. 예를 들어, 상기 베이스 기판(120) 상에 질화실리콘 또는 산화실리콘을 증착하여 상기 원시 게이트 절연층(126')을 형성한다.
이후에, 상기 원시 게이트 절연층(126') 상에 원시 반도체층(117')을 형성한다. 예를 들어, 상기 원시 게이트 절연층(126') 상에 아몰퍼스 실리콘층을 증착하고, 상기 아몰퍼스 실리콘층의 상부에 N+이온을 주입하여 상기 원시 반도체층(117')을 형성한다.
계속해서, 상기 원시 반도체층(117') 상에 데이터 금속층(136')을 형성한다.
이어서, 상기 데이터 금속층(136') 상에 제1 포토레지스트필름(161)을 형성한다.
이후에, 상기 제1 포토레지스트필름(161) 상에 제1 마스크(162)를 정렬한다. 상기 제1 마스크(162)는 제1 투명부(162a), 제1 반투명부(162b) 및 제1 불투명부(162c)를 포함한다.
상기 제1 반투명부(162b)는 상기 소오스 전극(118)과 상기 드레인 전극(119)의 사이에 대응된다.
상기 제1 불투명부(162c)는 상기 데이터 패드(131), 상기 데이터 라인(136), 상기 소오스 전극(118), 상기 드레인 전극(119) 및 상기 제1 보상층(175a)에 대응된다.
상기 제1 투명부(162a)는 인접하는 데이터 라인들(136)의 사이, 상기 인접하는 제1 보상층들(175a)의 사이 및 상기 데이터 패드(131)를 제외한 나머지 주변영역(144)에 대응된다.
계속해서, 상기 제1 마스크(162)를 이용하여 상기 제1 포토레지스트필름(161)을 노광한다.
도 5를 참조하면, 이어서 상기 노광된 제1 포토레지스트 필름(161)을 현상하여 제1 포토레지스트 패턴(161a)을 형성한다.
도 2 및 도 6을 참조하면, 이후에 상기 제1 포토레지스트 패턴(도 5의 161a)을 이용하여 상기 원시 게이트 절연층(도 5의 126'), 상기 원시 반도체층(도 5의 117') 및 상기 데이터 금속층(도 5의 136')을 부분적으로 식각하여 상기 게이트 절연막(126), 상기 반도체층(117), 상기 데이터 패드(131), 상기 데이터 라인(136), 소오스-드레인 패턴(118'), 상기 제2 보상층(175b), 상기 제3 보상층(175c) 및 상기 제4 보상층(175d)을 형성한다. 따라서, 상기 제1 보상층(175a), 상기 제2 보상 층(175b), 상기 제3 보상층(175c) 및 상기 제4 보상층(175d)을 포함하는 상기 보상패턴(175)이 형성된다.
계속해서, 상기 제1 포토레지스트 패턴(161a)의 두께를 감소시켜, 상기 소오스-드레인 패턴(118')의 중앙부를 노출시키는 포토레지스트 패턴(161b)을 형성한다. 예를 들어, 에싱(Ashing) 공정, 에치백(Etch-Back) 공정 등을 이용하여 상기 제1 포토레지스트 패턴(161a)의 두께를 감소시킨다.
이어서, 상기 포토레지스트 패턴(161b)을 식각마스크로 이용하여, 상기 소오스-드레인 패턴(118')의 중앙부 및 상기 반도체층(117)의 상기 N+ 아몰퍼스 실리콘층의 일부를 식각하여 상기 소오스 전극(118) 및 상기 드레인 전극(119)을 형성한다. 따라서, 상기 게이트 전극(116), 상기 반도체층(117), 상기 소오스 전극(118) 및 상기 드레인 전극(119)을 포함하는 상기 박막 트랜지스터(TFT)가 형성된다. 상기 소오스-드레인 패턴(118')의 상기 중앙부를 식각할 때, 상기 데이터 패드(131), 상기 데이터 라인(136), 상기 소오스 전극(118), 상기 드레인 전극(119) 및 상기 제4 보상층(175d)의 측면이 부분적으로 식각될 수도 있다.
도 1, 2 및 7을 참조하면, 이후에 상기 베이스 기판(120) 상에 원시 패시베이션막(128')을 형성하여 상기 게이트 패드(132), 상기 게이트 라인(137), 상기 데이터 패드(131), 상기 데이터 라인(136), 상기 박막 트랜지스터(TFT) 및 상기 보상패턴(175)을 커버한다.
계속해서, 상기 원시 패시베이션막(128') 상에 제2 포토레지스트 필름(163)을 형성한다.
이어서, 상기 제2 포토레지스트 필름(163) 상에 제2 마스크(164)를 정렬한다. 상기 제2 마스크(164)는 제2 투명부(164a), 제2 반투명부(164b) 및 제2 불투명부(164c)를 포함한다. 상기 제2 반투명부(164b)는 상기 드레인 전극(119)의 측면에 대응된다. 상기 제2 투명부(164a)는 상기 데이터 패드(131), 상기 게이트 패드(132), 상기 화소전극(112) 및 상기 더미패턴(176)에 대응된다. 상기 제2 불투명부(164c)는 상기 박막트랜지스터(TFT), 상기 데이터 라인(136), 상기 게이트 라인(137), 상기 절연패턴(177) 및 인접하는 더미 패턴들(176) 사이의 공간에 대응된다. 이때, 상기 제2 불투명부(164c)가 상기 화소영역(140)과 상기 씰영역(142)의 사이에 대응될 수도 있다.
이후에, 상기 제2 마스크(164)를 이용하여 상기 제2 포토레지스트 필름(163)을 노광한다.
도 2 및 도 8을 참조하면, 계속해서 상기 노광된 제2 포토레지스트 필름(163)을 현상하여 제2 포토레지스트 패턴(163a)을 형성한다.
도 2 및 도 9를 참조하면, 이어서 상기 제2 포토레지스트 패턴(도 8의 163a)을 식각마스크로 이용하여 상기 원시 패시베이션막(도 8의 128')을 부분적으로 식각하여 상기 패시베이션막(128) 및 상기 드레인 전극(119)의 측면을 커버하는 커버패턴(128a)을 형성한다.
이후에, 상기 제2 포토레지스트 패턴(163a)의 두께를 감소시켜, 상기 커버패턴(128a)을 노출시키는 포토레지스트 패턴(163b)을 형성한다. 예를 들어, 에싱(Ashing) 공정, 에치백(Etch-Back) 공정 등을 이용하여 상기 제2 포토레지스트 패턴(163a)의 두께를 감소시킨다.
도 2 및 도 10을 참조하면, 계속해서 상기 포토레지스트 패턴(163b)을 식각마스크로 이용하여 상기 패시베이션막(128)을 부분적으로 식각하여 상기 포토레지스트 패턴(163b)의 하부에 언더컷(163c)을 형성한다. 또한, 상기 커버패턴(128a)을 식각하여 상기 드레인 전극(119)의 상기 측면을 노출시킨다.
이어서, 상기 포토레지스트 패턴(163b), 상기 표시영역(140) 내의 상기 베이스 기판(120) 및 상기 씰영역(142) 내의 상기 베이스 기판(120) 상에 리프팅(Lifting) 패턴(112'), 상기 화소전극(112) 및 상기 더미 패턴(176)을 각각 형성한다. 예를 들어, 상기 제2 식각된 베이스 기판(120) 상에 상기 투명한 도전층(112', 112, 176)을 증착하여, 상기 리프팅 패턴(112'), 상기 화소전극(112) 및 상기 더미 패턴(176)을 형성한다.
도 2 및 도 11을 참조하면, 현상액(도시되지 않음)을 이용하여 상기 포토레지스트 패턴(도 10의 163b)을 제거하고, 상기 리프팅(Lifting) 패턴(도 10의 112')을 리프트오프(Lift Off)한다. 따라서, 상기 패시베이션막(128), 상기 더미 패턴(176) 및 상기 절연패턴(177)이 노출된다.
본 실시예에서, 상기 더미패턴(176)의 크기를 조절하여 상기 절연패턴(177) 상에 배치된 리프팅 패턴(112')이 용이하게 리프트오프된다. 예를 들어, 상기 더미패턴(177)은 90μm×90μm의 크기를 갖는다.
상기와 같은 본 실시예에 따르면, 상기 씰영역(142) 내에 상기 셀갭 보상부(170)가 배치되어, 상기 표시기판의 상기 씰영역(142) 내의 높이 균일도가 향상 된다.
또한, 상기 표시기판을 제조하는데 사용되는 마스크의 수가 감소하여 상기 표시기한의 제조비용이 감소한다.
더욱이, 상기 보상패턴들(175)과 인접하는 보상패턴들(175) 사이에 배치된 더미 패턴들(176)의 병치혼합(Juxtapositionnal mixture)에 의해 상기 씰영역(142)의 높이가 조절된다.
도 12는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이고, 도 13은 상기 도 12의 II-II'라인의 단면도이다. 본 실시예에서, 게이트 절연막, 패시베이션막 및 셀갭 보상부를 제외한 나머지 구성요소들은 도 1 내지 도 3과 동일하므로 중복되는 설명은 생략한다.
도 12 및 도 13을 참조하면, 게이트 절연막(226)은 상기 베이스 기판(120) 상에 배치되고, 게이트 라인(137) 및 게이트 전극(116)을 커버한다.
패시베이션막(228)은 상기 베이스 기판(120) 상에 배치되고, 소오스 전극(118), 데이터 라인(136) 및 게이트 라인(137)을 커버한다. 상기 패시베이션막(228)은 상기 드레인 전극(119)의 측면을 노출하는 개구부를 가져서, 상기 드레인 전극(119)의 상기 노출된 측면이 상기 화소전극(112)과 전기적으로 연결된다.
본 실시예에서, 상기 게이트 절연막(226) 및 상기 패시베이션막(228)은 상기 씰영역(142) 내에 매트릭스 형상으로 배열된 개구들(228b)을 더 포함한다.
셀갭(Cell Gap) 보상부(270)는 상기 베이스 기판(120)의 상기 씰영역(142) 내에 배치되고, 보상패턴(275) 및 상기 보상패턴(275) 상에 배치되는 절연패 턴(277)을 포함한다.
상기 보상패턴(275)은 제1 보상층(275a) 및 제2 보상층(275b)을 포함한다.
상기 제1 보상층(275a)은 상기 베이스 기판(120) 상에 배치되고, 상기 게이트 전극(116), 상기 게이트 라인(137) 및 게이트 패드(132)와 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제1 보상층(275a)은 도전성 패턴이다.
상기 제2 보상층(275b)은 상기 제1 보상층(275a) 상에 배치되고, 상기 게이트 절연막(226)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제2 보상층(275b)이 상기 제1 보상층(275a)의 상면 및 측면을 커버한다. 이때, 상기 제2 보상층(275b)이 상기 제1 보상층(275a)의 측면을 노출할 수도 있다.
상기 절연패턴(277)은 상기 제2 보상층(275d) 상에 배치되고, 상기 패시베이션막(228)과 동일한 층으로부터 형성된다.
상기 셀갭 보상부(270)는 상기 씰영역(142) 내에 상기 각 개구(128b) 내에 배치되어 상기 보상패턴(275) 및 상기 절연패턴(277)을 포위하는 더미패턴(276)을 더 포함한다.
본 실시예에서, 상기 셀갭 보상부(270)의 높이(H4)는 상기 베이스 기판(120)의 상기 제1 측(121)에 인접하는 상기 씰영역(142)의 높이(H3)와 같다. 예를 들어, 상기 셀갭 보상부(270)의 높이(H4)는 상기 상기 베이스 기판(120)의 상기 제4 측(124)에 인접하는 상기 씰영역(142)의 높이와 동일하다. 예를 들어, 상기 셀갭 보상부(270)의 높이(H4) 및 상기 제1 측(121)에 인접하는 상기 씰영역(142)의 높이(H3)는 8,500Å이다.
도 14 내지 도 20은 상기 도 12에 도시된 표시기판의 제조방법을 나타내는 단면도들이다.
도 12 및 도 14를 참조하면, 먼저 상기 베이스 기판(120) 상에 상기 게이트 패드(132), 상기 게이트 라인(137), 상기 게이트 전극(116) 및 상기 제1 보상층(275a)을 형성한다.
이어서, 상기 베이스 기판(120) 상에 원시 게이트 절연층(126'), 원시 반도체층(117'), 데이터 금속층(136') 및 제1 포토레지스트필름(261)을 순차적으로 형성한다.
이후에, 상기 제1 포토레지스트필름(261) 상에 제1 마스크(262)를 정렬한다. 상기 제1 마스크(262)는 제1 투명부(262a), 제1 반투명부(262b) 및 제1 불투명부(262c)를 포함한다.
상기 제1 투명부(262a)는 인접하는 데이터 라인들(136) 사이의 영역, 상기 데이터 라인(136)을 제외한 상기 씰영역(142) 및 상기 데이터 패드(131)를 제외한 상기 주변영역(144)에 대응된다.
상기 제1 반투명부(262b)는 상기 소오스 전극(118)과 상기 드레인 전극(119)의 사이에 대응된다.
상기 제1 불투명부(262c)는 상기 데이터 패드(131), 상기 데이터 라인(136), 상기 소오스 전극(118) 및 상기 드레인 전극(119)에 대응된다.
계속해서, 상기 제1 마스크(262)를 이용하여 상기 제1 포토레지스트필름(261)을 노광한다.
도 15를 참조하면, 이어서 상기 노광된 제1 포토레지스트 필름(261)을 현상하여 제1 포토레지스트 패턴(261a)을 형성한다.
도 1, 12 및 도 16을 참조하면, 이후에 상기 제1 포토레지스트 패턴(도 15의 261a)을 이용하는 식각공정, 상기 제1 포토레지스트 패턴(261a)의 두께를 감소시키는 에싱공정, 및 상기 두께가 감소된 제1 포토레지스트 패턴(261a)을 이용하는 식각공정을 통하여, 상기 원시 반도체층(도 15의 117') 및 상기 데이터 금속층(도 15의 136')을 부분적으로 식각하여 상기 반도체층(117), 상기 데이터 패드(131), 상기 데이터 라인(136), 상기 소오스전극(118) 및 상기 드레인 전극(119)을 형성한다. 상기 반도체층(117)은 상기 원시 게이트 절연막(126') 상에 배치된다.
따라서, 상기 게이트 전극(116), 상기 반도체층(117), 상기 소오스 전극(118) 및 상기 드레인 전극(119)을 포함하는 상기 박막 트랜지스터(TFT)가 형성된다.
계속해서, 상기 원시 게이트 절연막(126') 상에 원시 패시베이션막(128') 및 제2 포토레지스트 필름(263)을 형성하여 상기 데이터 패드(131), 상기 데이터 라인(136) 및 상기 박막 트랜지스터(TFT)를 커버한다.
이어서, 상기 제2 포토레지스트 필름(263) 상에 제2 마스크(264)를 정렬한다. 상기 제2 마스크(264)는 제2 투명부(264a), 제2 반투명부(264b) 및 제2 불투명부(264c)를 포함한다. 상기 제2 반투명부(264b)는 상기 드레인 전극(119)의 측면에 대응된다. 상기 제2 투명부(264a)는 상기 데이터 패드(131), 상기 게이트 패드(132), 상기 화소전극(112) 및 상기 더미패턴(276)에 대응된다. 상기 제2 불투명 부(264c)는 상기 박막트랜지스터(TFT), 상기 데이터 라인(136), 상기 게이트 라인(137), 상기 제1 보상층(275a) 및 인접하는 더미 패턴들(276) 사이의 공간에 대응된다.
이후에, 상기 제2 마스크(264)를 이용하여 상기 제2 포토레지스트 필름(263)을 노광한다.
도 12 및 도 17을 참조하면, 계속해서 상기 노광된 제2 포토레지스트 필름(도 16의 263)을 현상하여 제2 포토레지스트 패턴(263a)을 형성한다.
이어서, 상기 제2 포토레지스트 패턴(263a)을 식각마스크로 이용하여 상기 원시 패시베이션막(도 16의 128') 및 상기 원시 게이트 절연막(도 16의 126')을 부분적으로 식각하여 상기 패시베이션막(128), 상기 드레인 전극(119)의 측면을 커버하는 커버패턴(128a) 및 상기 게이트 절연막(126)을 형성한다.
도 12 및 도 18을 참조하면, 이후에 상기 제2 포토레지스트 패턴(263a)의 두께를 감소시켜, 상기 커버패턴(128a)을 노출시키는 포토레지스트 패턴(163b)을 형성한다.
도 12 및 도 19를 참조하면, 계속해서 상기 포토레지스트 패턴(263b)을 식각마스크로 이용하여 상기 패시베이션막(128)을 부분적으로 식각하여 상기 포토레지스트 패턴(263b)의 하부에 언더컷(263c)을 형성한다. 또한, 상기 커버패턴(128a)을 식각하여 상기 드레인 전극(119)의 상기 측면을 노출시킨다.
이어서, 상기 포토레지스트 패턴(263b), 상기 표시영역(140) 내의 상기 베이스 기판(120) 및 상기 씰영역(142) 내의 상기 베이스 기판(120) 상에 리프 팅(Lifting) 패턴(112'), 상기 화소전극(112) 및 상기 더미 패턴(276)을 각각 형성한다.
도 12 및 도 20을 참조하면, 현상액(도시되지 않음)을 이용하여 상기 포토레지스트 패턴(도 10의 163b)을 제거하고, 상기 리프팅(Lifting) 패턴(도 10의 112')을 리프트오프(Lift Off)한다.
상기와 같은 본 실시예에 따르면, 상기 셀갭 보상부가 상기 게이트 패드(132)에 인접하는 씰영역(142)과 동일한 높이를 가져서, 상기 표시기판의 상기 씰영역(142) 내의 높이 균일도가 향상된다.
도 21은 본 발명의 다른 실시예에 따른 표시기판을 나타내는 단면도이다. 본 실시예에서, 게이트 절연막, 패시베이션막 및 셀갭 보상부를 제외한 나머지 구성요소들은 도 1 내지 도 3에 도시된 실시예와 동일하므로 중복되는 설명은 생략한다.
도 2 및 도 21을 참조하면, 상기 게이트 절연막(326)은 상기 베이스 기판(120) 상에 배치되고, 게이트 라인(137) 및 게이트 전극(116)을 커버한다.
상기 패시베이션막(328)은 상기 게이트 절연막(328) 상에 배치되고, 소오스 전극(118), 데이터 라인(136) 및 게이트 라인(137)을 커버한다.
셀갭(Cell Gap) 보상부(370)는 상기 베이스 기판(120)의 상기 씰영역(142) 내에 배치되고, 보상패턴(375), 상기 보상패턴(375) 상에 배치되는 절연패턴(377) 및 상기 보상패턴(375)을 포위하는 더미패턴(376)을 포함한다.
상기 보상패턴(375)은 제1 보상층(375a), 제2 보상층(375b) 및 제3 보상층(375c)을 포함한다.
상기 제1 보상층(375a)은 상기 베이스 기판(120) 상에 배치되고, 상기 게이트 절연막(326)과 동일한 층으로부터 형성된다.
상기 제2 보상층(375b)은 상기 제1 보상층(375a) 상에 배치되고, 상기 반도체층(117)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제2 보상층(375b)이 상기 제1 보상층(375a)을 커버하지 않는다.
상기 제3 보상층(375c)은 상기 제2 보상층(375b) 상에 배치되고, 데이터 패드(도 1의 131), 상기 데이터 라인(136), 상기 소오스 전극(118) 및 드레인 전극(119)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 제3 보상층(375c)은 도전성 패턴을 포함한다.
상기 절연패턴(377)은 상기 제3 보상층(375d) 상에 배치되고, 상기 패시베이션막(328)과 동일한 층으로부터 형성된다.
상기 더미패턴(376)은 상기 보상패턴(375) 및 상기 절연패턴(377)을 포위하고, 화소전극(112)과 동일한 층으로부터 형성된다.
본 실시예에서, 상기 셀갭 보상부(370)의 높이(H6)는 상기 데이터 라인(136)이 형성된 상기 씰영역(142)의 높이(H5)와 같다. 예를 들어, 상기 셀갭 보상부(370)의 높이(H6) 및 상기 데이터 라인(136)이 형성된 상기 씰영역(142)의 높이(H5)는 10,800Å이다.
도 22는 본 발명의 다른 실시예에 따른 표시기판을 나타내는 평면도이다. 본 실시예에서, 셀갭 보상부재를 제외한 나머지 구성요소들은 도 1 내지 도 3에 도시된 실시예와 동일하므로 중복되는 설명은 생략한다.
도 22를 참조하면, 상기 셀갭 보상부재(470)는 보상패턴(475), 절연패턴(477) 및 더미패턴(476)을 포함한다.
상기 더미패턴(476)은 씰영역(142) 내에서 매트릭스 형상으로 배열된다.
상기 각 더미패턴(476) 내에는 복수개의 보상패턴들(475)이 배열된다. 본 실시예에서, 6개의 보상패턴들(475)이 상기 각 더미패턴(476) 내에 배치된다. 이때, 다양한 숫자의 보상패턴들(475)이 상기 각 더미패턴(476) 내에 배치될 수도 있다.
상기 절연패턴(477)은 상기 보상패턴(475) 상에 각각 배치된다.
상기와 같은 본 실시예에 따르면, 상기 각 더미패턴(476) 내에 상기 복수개의 보상패턴들(475)이 배열되어, 상기 셀갭 보상부(470) 상에 배치되는 씰스페이서(도시되지 않음)의 크기가 감소하더라도 상기 셀갭 보상부(470)는 상기 씰스페이서를 용이하게 지지한다.
도 23은 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 단면도이다.
도 23을 참조하면, 상기 액정표시장치는 표시기판(180), 대향기판(110), 액정층(150) 및 씰링부재(155)를 포함한다.
본 실시예에서, 상기 표시기판(180)은 도 1 내지 도 3에 도시된 표시기판과 동일하므로 동일한 구성요소들에 대하여 중복되는 설명은 생략한다. 이때, 상기 표시기판이 도 12 및 도 13에 도시된 표시기판 또는 상기 도 21에 도시된 표시기판을 포함할 수도 있다.
상기 대향기판(110)은 대향 베이스 기판(101), 블랙 매트릭스(102), 컬러필터(104) 및 공통전극(106)을 포함한다.
상기 대향 베이스 기판(101)은 상기 표시기판(180)의 베이스 기판(120)으로부터 일정한 간격으로 이격된다.
상기 블랙 매트릭스(102)는 상기 대향 베이스 기판(101) 상에 배치되어 액정을 제어하지 못하는 영역을 지나는 광을 차단한다.
상기 컬러필터(104)는 상기 대향 베이스 기판(101) 상에 배치되고, 상기 표시기판(180)의 화소전극(112)을 마주본다.
상기 공통전극(106)은 상기 대향 베이스 기판(101) 상에 배치되고, 상기 블랙 매트릭스(102) 및 상기 컬러필터(104)를 커버한다.
상기 액정층(150)은 상기 표시기판(180)의 표시영역(140)과 상기 대향기판(110)의 사이에 배치되어, 상기 화소전극(112)과 상기 공통전극(106)의 사이에 인가된 전계에 따라 광투과도가 변경된다.
상기 씰링부재(155)는 상기 표시기판(180)의 씰영역(142)과 상기 대향기판(110)의 사이에 배치되고, 씰런트(Sealant, 152) 및 씰스페이서(Seal Spacer, 154)를 포함한다.
상기 씰런트(152)는 상기 액정층(150)을 밀봉한다. 예를 들어, 상기 씰런트(152)는 광경화성 수지, 열경화성 수지 등을 포함한다.
상기 씰스페이서(154)는 상기 씰런트(152) 내에 배치되어, 상기 씰영역(142) 내에서 상기 표시기판(180)과 상기 대향기판(110) 사이의 거리인 셀갭(Cell Gap)을 유지한다. 예를 들어, 상기 씰스페이서(154)는 플라스틱구슬, 유리구슬 등을 포함한다.
본 실시예에서, 상기 표시기판(180)의 패드부(도 1의 130)에 인접하는 스페이서(154)는 데이터 라인(136) 또는 게이트 라인(137) 상에 배치된 패시베이션막(128)에 의해 지지되고, 상기 패드부(130)의 반대쪽에 배치되는 스페이서(154)는 셀갭 보상부(170)의 절연패턴(177)에 의해 지지된다. 이때, 하나의 씰스페이서(154)가 복수개의 절연패턴들(177) 상에 배치될 수도 있다.
상기와 같은 본 실시예에 따르면, 상기 씰영역(142) 내에서 상기 표시기판(180)의 높이가 균일해져서, 상기 표시기판(180)과 상기 대향기판(110) 사이의 셀갭이 균일해진다.
상기와 같은 본 발명에 따르면, 상기 씰영역 내에 상기 셀갭 보상부가 배치되어, 상기 표시기판의 상기 씰영역 내의 높이 균일도가 향상된다.
또한, 상기 표시기판을 제조하는데 사용되는 마스크의 수가 감소하여 상기 표시기한의 제조비용이 감소한다.
더욱이, 상기 보상패턴들과 상기 더미 패턴들의 병치혼합(Juxtapositionnal mixture)에 의해 상기 씰영역의 높이가 조절된다.
따라서, 상기 표시기판과 상기 대향기판 사이의 셀갭이 균일해져서 상기 액정표시장치의 화질이 향상된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 표시영역, 상기 표시영역을 포위하는 씰영역 및 상기 씰영역을 포위하는 주변영역이 정의된 베이스기판;
    상기 표시영역 내에 배치된 박막트랜지스터;
    상기 박막트랜지스터의 드레인 전극에 전기적으로 연결되고, 상기 베이스기판에 접촉하는 화소전극;
    상기 베이스기판의 제1 측과 상기 씰영역의 사이에 배치되며 전송라인을 통하여 상기 박막트랜지스터에 전기적으로 연결되는 패드부; 및
    상기 씰영역 내에 배치되고, 상기 베이스기판의 제2 측에 인접하는 보상패턴 및 상기 보상패턴 상에 배치되는 절연패턴을 포함하는 셀갭 보상부를 포함하는 표시기판.
  2. 제1항에 있어서, 상기 보상패턴은 상기 패드부와 동일한 층으로부터 형성되는 도전성 패턴을 포함하는 것을 특징으로 하는 표시기판.
  3. 제2항에 있어서, 상기 패드부는,
    상기 베이스 기판 상에 배치되고, 상기 전송라인의 게이트 라인을 통하여 상기 박막 트랜지스터의 게이트 전극에 전기적으로 연결되는 게이트 패드; 및
    상기 게이트 전극, 상기 게이트 라인 및 상기 게이트 패드를 커버하는 게이 트 절연막 상에 배치되고, 상기 전송라인의 데이터 라인을 통하여 상기 박막 트랜지스터의 소오스 전극에 전기적으로 연결되는 데이터 패드를 포함하는 것을 특징으로 하는 표시기판.
  4. 제3항에 있어서, 상기 보상패턴은,
    상기 베이스 기판 상에 배치되고, 상기 게이트 패드와 동일한 층으로부터 형성되는 제1 보상층; 및
    상기 제1 보상층 상에 배치되고, 상기 게이트 절연막과 동일한 층으로부터 형성되는 제2 보상층을 포함하는 것을 특징으로 하는 표시기판.
  5. 제4항에 있어서, 상기 제2 보상층은 상기 제1 보상층을 커버하는 것을 특징으로 하는 표시기판.
  6. 제4항에 있어서, 상기 보상패턴은,
    상기 제2 보상층 상에 배치되고, 상기 박막 트랜지스터의 반도체층과 동일한 층으로부터 형성되는 제3 보상층; 및
    상기 제3 보상층 상에 배치되고, 상기 데이터 패드와 동일한 층으로부터 형성되는 제4 보상층을 더 포함하는 것을 특징으로 하는 표시기판.
  7. 제3항에 있어서, 상기 보상패턴은,
    상기 베이스 기판 상에 배치되고, 상기 게이트 절연막과 동일한 층으로부터 형성되는 제1 보상층;
    상기 제1 보상층 상에 배치되고, 상기 박막 트랜지스터의 반도체층과 동일한 층으로부터 형성되는 제2 보상층; 및
    상기 제2 보상층 상에 배치되고, 상기 데이터 패드와 동일한 층으로부터 형성되는 제3 보호층을 포함하는 것을 특징으로 하는 표시기판.
  8. 제1항에 있어서, 상기 절연패턴은 상기 박막트랜지스터를 커버하는 패시베이션막과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판.
  9. 제8항에 있어서, 평면상에서 볼 때 상기 절연패턴은 상기 보상패턴보다 작은 것을 특징으로 하는 표시기판.
  10. 제1항에 있어서, 상기 셀갭 보상부는 상기 보상패턴을 포위하고 상기 절연패턴을 노출하는 더미패턴을 포함하는 것을 특징으로 하는 표시기판.
  11. 제10항에 있어서, 상기 더미패턴은 상기 화소전극과 동일한 층으로부터 형성되는 것을 특징으로 하는 표시기판.
  12. 제10항에 있어서, 상기 씰영역 내에서 매트릭스 형상으로 배열된 복수개의 더미패턴들을 포함하는 것을 특징으로 하는 표시기판.
  13. 제10항에 있어서, 상기 더미패턴 내에 하나의 보상패턴이 배치되는 것을 특징으로 하는 표시기판.
  14. 제10항에 있어서, 상기 더미패턴 내에 복수개의 보상패턴들이 배치되는 것을 특징으로 하는 표시기판.
  15. 제1항에 있어서, 상기 제2 측은 상기 제1 측에 마주보는 것을 특징으로 하는 표시기판.
  16. 제1항에 있어서, 상기 제2 측은 상기 제1 측과 수직인 것을 특징으로 하는 표시기판.
  17. 베이스 기판 상에 박막 트랜지스터, 패드부 및 보상패턴를 형성하는 단계;
    상기 베이스 기판 상에 상기 박막 트랜지스터, 상기 보상패턴 및 상기 패드부를 커버하는 원시 패시베이션막을 형성하는 단계;
    상기 원시 패시베이션막을 제1 식각하여 상기 박막 트랜지스터 상에 배치된 패시베이션막, 상기 박막 트랜지스터의 드레인 전극의 측면을 커버하는 커버패턴 및 상기 보상패턴 상에 배치된 절연패턴을 형성하는 단계;
    상기 커버패턴을 제2 식각하여 상기 드레인 전극의 측면을 노출하는 단계; 및
    상기 측면을 통하여 상기 드레인 전극에 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는 표시기판의 제조방법.
  18. 제17항에 있어서, 상기 원시 패시베이션막 상에 배치되고, 상기 박막 트랜지스터 및 상기 보상패턴에 대응되는 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  19. 제18항에 있어서, 상기 포토레지스트 패턴의 두께를 감소시켜서 상기 커버패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  20. 제19항에 있어서, 상기 제2 식각하는 단계는 상기 두께가 감소된 포토레지스트 패턴의 하부에 언더컷을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  21. 제18항에 있어서, 상기 화소전극을 형성하는 단계는, 상기 보상패턴을 포위하고 상기 절연패턴을 노출하는 더미패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  22. 제21항에 있어서, 상기 더미패턴을 형성하는 단계는, 상기 절연패턴 상에 배치된 포토레지스트 패턴을 제거하여 상기 포토레지스트 패턴 상에 배치된 스트립패턴을 리프트오프하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  23. 제17항에 있어서, 상기 박막 트랜지스터, 상기 패드부 및 상기 보상패턴를 형성하는 단계는 상기 베이스 기판 상에 상기 박막 트랜지스터의 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 제1 식각하는 단계는 상기 게이트 절연막을 부분식각하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  24. 표시영역, 상기 표시영역을 포위하는 씰영역 및 상기 씰영역을 포위하는 주변영역이 정의된 베이스기판과, 상기 표시영역 내에 배치된 박막트랜지스터와, 상기 박막트랜지스터의 드레인 전극에 전기적으로 연결되고 상기 베이스기판에 접촉하는 화소전극과, 상기 베이스기판의 제1 측과 상기 씰영역의 사이에 배치되며 전송라인을 통하여 상기 박막트랜지스터에 전기적으로 연결되는 패드부와, 상기 씰영역 내에 배치되고 상기 베이스기판의 제2 측에 인접하는 보상패턴 및 상기 보상패턴 상에 배치되는 절연패턴을 포함하는 셀갭 보상부를 포함하는 표시기판;
    상기 표시기판을 마주보는 대향기판;
    상기 표시기판의 상기 표시영역과 상기 대향기판의 사이에 배치되는 액정층; 및
    상기 표시기판의 상기 씰영역과 상기 대향기판의 사이에 배치되며, 상기 액정층을 밀봉하는 씰런트 및 상기 씰런트 내에 배치되어 상기 표시기판과 상기 대향기판 사이의 거리를 일정하게 유지하는 씰스페이서를 구비하는 씰링부재를 포함하는 액정표시장치.
  25. 제24항에 있어서, 상기 씰링부재는 복수개의 씰스페이서들을 더 포함하고,
    상기 제1 측에 인접하는 씰스페이서는 상기 전송라인 및 상기 박막트랜지스터를 커버하는 패시베이션막에 의해 지지되는 것을 특징으로 하는 액정표시장치.
  26. 제25항에 있어서, 상기 제2 측에 인접하는 씰스페이서는 상기 절연패턴에 의해 지지되는 것을 특징으로 하는 액정표시장치.
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