KR20130093583A - 본질 안전 통합식 에러 검출을 포함하는 데이터 인터페이스 - Google Patents

본질 안전 통합식 에러 검출을 포함하는 데이터 인터페이스 Download PDF

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KR20130093583A
KR20130093583A KR1020137000232A KR20137000232A KR20130093583A KR 20130093583 A KR20130093583 A KR 20130093583A KR 1020137000232 A KR1020137000232 A KR 1020137000232A KR 20137000232 A KR20137000232 A KR 20137000232A KR 20130093583 A KR20130093583 A KR 20130093583A
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나탈야 켈
지크베르크 슈타인레흐너
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로베르트 보쉬 게엠베하
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Abstract

본 발명은 회로(80) 및/또는 상기 회로의 입력 신호들(a0, a1, b0, b1) 중 하나 내의 잠재 에러를 검출하기 위한 적어도 하나의 출력 신호(y0, y1) 및 적어도 4개의 입력 신호(a0, a1, b0, b1)를 포함하는 본질 안전 디지털 회로(18)에 관한 것으로, 적어도 4개의 입력 신호(a0, a1, b0, b1)는 2개의 2-레일 반전 입력 신호 쌍(a, b)을 형성하고, 적어도 2개의 출력 신호(y0, y1)는 하나의 2-레일 반전 출력 신호 쌍(y)을 형성하고, 출력 신호 쌍(y)은 에러가 존재하지 않는 경우에 입력 신호 쌍(a)의 정보와 동일한 정보를 전송하는 것을 특징으로 한다.

Description

본질 안전 통합식 에러 검출을 포함하는 데이터 인터페이스{DATA INTERFACE COMPRISING INTRINSICALLY SAFE, INTEGRATED FAULT DETECTION}
본 발명은 독립 청구항의 전제부에 따른 회로 또는 방법에 관한 것이다.
본 발명은 디지털 회로 내의 에러 또는 간섭 검출에 관한 것이다.
안전 임계 분야에서는 존재하는 영구 또는 과도 에러의 검출을 가능하게 하는 회로를 필요로 한다. Parag K. Lala의 "Self-checking and fault tolerant digital design"(Academic Press 2001)에는 이를 위해 반전 이중 회로가 사용되는 것이 공지되어 있다. 에러 발생시 상기 회로의 출력부들은 동일하므로, 다음 회로를 위해 에러가 신호화된다. 또한, 소위 본질 안전 2-레일 체커(two rail checker)가 공지되어 있고, 상기 체커는 에러의 신호화를 위해 2개의 출력부를 이용하므로, 2개의 각각의 출력부들 중 하나에서도 결함이 검출된다. 종래의 2-레일 체커는 기본 형태에서 각각 하나의 신호와 상기 신호의 반전 신호로 이루어진 2개의 입력 신호 쌍과 에러 검출을 위한 하나의 출력 신호 쌍을 포함한다. 신호 쌍은 일반적으로 2-레일 신호라고 한다. 2-레일 신호는, 그 개별 신호들이 불린(Boolean)의 관점에서 동일하지 않은 경우에, 타당한 것으로 간주된다. 2개 이상의 입력 신호 쌍의 에러를 검사하기 위해, 회로에서 다수의 상기 2-레일 체커가 결합될 수 있다.
도 2에는 입력 신호(a1)와 입력 신호(a0)로 이루어진 제 1 입력-2-레일 신호(a), 입력 신호(b1)와 입력 신호(b0)로 이루어진 제 2 입력-2-레일 신호(b) 및 출력 신호(y1)와 출력 신호(y0)로 이루어진 출력-2-레일 신호(y)를 포함하는 종래의 2-레일 체커(20)의 등가 회로도가 도시된다.
도 1은 종래의 2-레일 체커(20)를 위한 진리표(10)를 도시한다. 진리표(10)는 입력 신호(a0, a1, b0, b1)의 각각의 타당한 입력 결합에 대해 타당한 출력 신호(y0, y1)를 나타낸다. 진리표에 도시된 조합은 에러가 없는 경우를 나타내고, 즉 출력 신호 쌍(y)을 기초로 타당한 입력 신호 쌍(a, b)이 추론될 수 있다. 타당하지 않은 입력 신호 쌍은 개별 출력 신호들(y0, y1)의 등식에 의해 검출되는 타당하지 않은 출력 신호 쌍을 야기한다. 출력 신호 y0 = 1이고, y1 = 0 또는 y0 = 0이고 y1 = 2인 경우에는, 즉 에러가 존재하지 않고, 출력 신호 y0 = 0이고, y1 = 0 또는 y0 = 1이고 y1 = 1인 경우에는 에러가 존재한다.
도 3은 2-레일 체커(20)의 구성을 도시한다. 2-레일 체커(20)는 4개의 AND-게이트(30, 31, 32, 33) 및 2개의 OR-게이트(34, 35)로 이루어진다. 이렇게 구현된 2-레일 체커의 출력 신호(y0, y1)를 기초로, 입력 신호(a0, a1, b0, b1)가 타당한지 여부 및 2-레일 체커(20)가 에러 없이 작동하는지 여부가 검출될 수 있다. 2-레일 체커(20)의 에러 없음을 검출하기 위해, 4개의 타당한 입력 조합에 의한 테스트가 실행되어야 한다.
도 4는 4개의 입력 신호 쌍(a, b, c, d)을 포함하는 에러 검사 회로(40)를 도시한다. 또한 케스케이드 내에 3개의 2-레일 체커(20, 20', 20")가 서로 연결되어 입력 신호 쌍으로 조합된다.
도 5는 다수의 신호 처리 블록(51, 52, 53, 54)으로 이루어진 회로(50)의 예를 도시한다. 입력 신호(Sin)는 회로에서 출력 신호(Sout)로 처리된다. 각각의 신호 처리 블록(51, 52, 53, 54)은 에러 검출 회로(55, 56, 57, 58)에 연결되고, 각각의 에러 검출 회로(55, 56, 57, 58)는 출력 신호 쌍(d, c, b, a)을 갖는다. 출력 신호 쌍(d, c, b, a)은 에러 검사 회로(40)를 위한 입력 신호 쌍이 되고, 결합되어 하나의 입력 신호 쌍(y)이 된다. 출력 신호(y)는 회로(50) 내에 에러가 존재하는지 존재하지 않는지 여부를 나타낸다.
본 발명의 과제는, 본질 안전 회로가 에러 검출의 기능 외에 에러가 없는 경우에 입력 신호 쌍의 정보를 출력 신호 쌍을 통해 전달함으로써, 에러 검출 기능과 동시에 정보 전달 기능을 수행하는 회로를 제공하는 것이다.
상기 과제는 청구범위 제 1 항의 특징을 포함하는 회로에 의해 해결된다.
독립 청구항 제 1 항의 특징을 포함하는 본 발명에 따른 회로는, 본질 안전 회로가 에러 검출의 기능 외에 에러가 없는 경우에 입력 신호 쌍의 정보를 출력 신호 쌍을 통해 전달하는 장점을 제공한다. 이는, 에러 검사를 위한 회로에 의해 추가의 기능, 즉 에러 검출 기능과 동시에 정보 전달 기능을 수행할 수 있는 가능성을 제공한다.
종속 청구항에 제시된 조치에 의해 독립 청구항에 제시된 장치의 바람직한 실시예 및 개선예가 가능하다.
정보가 하나 또는 다수의 다른 입력 신호들의 패리티(parity)를 포함하는 것이 특히 바람직하다. 따라서 후속 장치는 추가로, 모니터링된 회로 이후에 출력 신호를 간섭한 에러가 발생했는지 여부를 검사할 수 있다.
바람직하게 에러 검출을 통합하는 다수의 입력 신호 또는 출력 신호들을 포함하는 회로는, 내부에서 동일한 구조의 부분 회로들이 사용되도록 구성된다. 상기 부분 회로들은 소수의 CMOS-트랜지스터에 의해 저렴하게 제조될 수 있다.
안전 회로에 대한 데이터 인터페이스의 사용이 바람직하고, 이 경우 출력 신호는 다수의 비트의 워드 폭을 갖고, 에러가 없는 경우에 출력 신호 쌍은 추가 비트를 제공한다.
추가 정보가 1-비트 정보로서 폭이 넓은 다수의 비트의 출력 신호의 패리티를 나타내는 경우에 특히 바람직한데, 그 이유는 이로써 클록 회로에서 후속하는 레지스터의 에러 검사가 가능해지기 때문이다.
도 1은 선행기술에 따른 공지된 2-레일 체커의 진리표.
도 2는 선행기술에 따른 공지된 2-레일 체커의 등가 회로도.
도 3은 선행기술에 따른 공지된 2-레일 체커를 위한 안전 회로의 실시예를 도시한 도면.
도 4는 선행기술에 따른 4개의 2-레일 신호들을 하나의 2-레일 신호로 감소시키는 안전 회로를 도시한 도면.
도 5는 선행기술에 해당하는 모든 단계의 에러 검출을 포함하는 다단계로 안전 회로를 도시한 도면.
도 6은 본 발명에 따른 2-레일 체커의 진리표.
도 7은 본 발명에 따른 2-레일 체커의 등가 회로도.
도 8 내지 도 11은 본 발명에 따른 2-레일 체커의 안전 회로의 다양한 실시예를 도시한 도면.
도 12는 4개의 2-레일 신호들을 본 발명에 따른 2-레일 신호로 감소시키는 안전 회로를 도시한 도면.
도 13은 출력 레지스터를 포함하는 안전 회로를 도시한 도면.
도 14 내지 도 18은 본 발명에 따른 2-레일 체커의 안전 회로의 다양한 실시예를 도시한 도면.
도 7에는 본 발명에 따른 2-레일 체커(70)의 등가 회로도가 도시된다. 본 발명에 따른 2-레일 체커(70)는 제 1 입력 신호(a0)와 제 2 입력 신호(a1)로 이루어진 제 1 입력 신호 쌍(a), 제 3 입력 신호(b0)와 제 4 입력 신호(b1)로 이루어진 입력 신호 쌍(b), 및 제 1 출력 신호(y0)와 제 2 출력 신호(y1)로 이루어진 출력 신호 쌍(y)을 포함한다.
도 6에는 타당한 경우, 즉 에러가 없는 경우에 대한 본 발명에 따른 2-레일 체커(70)의 진리표(60)가 도시된다. 본 발명에 따른 2-레일 체커의 진리표는, 입력 신호 쌍(a, b)에 대한 모든 타당한 조합과 출력 신호 쌍(y)의 할당을 나타낸다. 진리표(60)는, 출력 신호 쌍(y)이 입력 신호 쌍(a)을 재생하는 것을 나타낸다. 에러가 존재하지 않는 경우에, 입력 신호 쌍(a, b), 또는 상기 입력 신호 쌍의 2개의 입력 신호(a0 또는 a1)에 의해 정보가 출력 신호 쌍(y) 또는 상기 출력 신호 쌍의 2개의 출력 신호(y0, y1)에 전송될 수 있다. 정보로서 예컨대 값 0이 바람직하게 입력 신호(a0)로부터 출력 신호(y0)로 본 발명에 따른 2-레일 체커(70)를 통해 전송되면, 입력 신호(a0)는 0으로 설정되고, 입력 신호(a1)는 1로 설정된다. 이러한 경우에 입력 신호(a0)와 입력 신호(a1)는, 타당한 입력 신호 쌍(a)을 제공하기 위해 상이해야 한다.
에러시 전송된 정보는 평가되지 않는데, 그 이유는 정보가 타당한지 확실하지 않기 때문이다. 출력 신호 쌍(y)이 타당하지 않으면, 즉 상기 출력 신호 쌍의 2개의 출력 신호들(y0, y1)이 동일한 경우에, 즉 y0 = y1 = 1 또는 y0 = y1 = 0인 경우에, 에러가 존재한다. 에러가 존재하는 경우에, 전송된 정보는 이용될 수 없다.
도 8에는 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 회로(80)의 실시예가 도시되고, 상기 회로는 부분 회로로서 사용될 수도 있다. 회로(80)는 종래의 동일한 2개의 2-레일 체커(81, 82), 2개의 입력 신호 쌍(a, b) 및 하나의 출력 신호 쌍(y)으로 이루어진다. 종래의 2-레일 체커(81, 82)의 신호 입력부와 신호 출력부는, 입력 신호 쌍(a, b)의 할당에 에러가 없는 경우에 출력 신호 쌍(y)이 진리표(60)에 상응하도록 특수하게 서로 연결된다. 2-레일 체커(70)를 위한 회로(80)는 종래의 2-레일 체커처럼 본질 안전성을 갖는다.
도 9는 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(900)의 다른 실시예를 도시한다. 회로는 AND-게이트(90, 91, 92, 93, 98, 99) 와 OR-게이트(94, 95, 96, 97)로 이루어진다.
도 10은 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1000)의 다른 실시예를 도시한다. 회로는 AND-게이트(104, 105, 106, 107), OR-게이트(100, 101, 102, 103, 108. 109) 및 인버팅(1080, 1090)으로 이루어진다.
도 11은 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1100)의 다른 실시예를 도시한다. 회로는 AND-게이트(110, 111, 112, 113, 118, 119), OR-게이트(114, 115, 116, 117) 및 인버팅(1180, 1190)으로 이루어진다.
도 14는 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1400)의 다른 실시예를 도시한다. 회로는 AND-게이트(144, 145, 146, 147)와 OR-게이트(140, 141, 142, 143, 148, 149)로 이루어진다.
도 15는 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1500)의 다른 실시예를 도시한다. 회로는 AND-게이트(150, 151, 156, 157), OR-게이트(152, 153, 154, 155) 및 인버팅(158, 159)으로 이루어진다.
도 16은 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1600)의 다른 실시예를 도시한다. 회로는 AND-게이트(162, 163, 164, 165), OR-게이트(160, 161, 166, 167) 및 인버팅(168, 169)으로 이루어진다.
도 17은 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1700)의 다른 실시예를 도시한다. 회로는 AND-게이트(170, 171, 176, 177), OR-게이트(172, 173, 174, 175) 및 인버팅(178, 179)으로 이루어진다.
도 18은 본 발명에 따른 2-레일 체커(70)를 위한 본 발명에 따른 본질 안전 회로(1800)의 다른 실시예를 도시한다. 회로는 AND-게이트(182, 183, 184, 185), OR-게이트(180, 181, 186, 187) 및 인버팅(188, 189)으로 이루어진다.
도 12는 2개의 종래의 2-레일 체커(121, 122) 및 본 발명에 따른 2-레일 체커(123)를 포함하고, 4개의 입력 신호 쌍들(a, b, c, d)의 에러 검사에 이용되는 케스케이드의 회로(120)를 도시한다. 2-레일 체커들은 추가 정보로서 입력 신호 쌍(a)이 전달되도록 결합된다.
도 13은 안전 회로(130)를 도시한다. 회로(130)는 신호 처리 블록(131)과 레지스터(132)를 포함한다. 신호 처리 블록(131)에 입력 신호(Sin)가 제공된다. 입력 신호(Sin)는 다수의 입력 신호들로 이루어질 수 있고, 즉 임의의 워드 폭을 가질 수 있다. 신호 처리 블록은 출력 신호(Sout)와 출력 신호 쌍(y)을 포함한다. 출력 신호(Sout)는 다수의 출력 신호들로 이루어지고, 즉 임의의 워드 폭을 가질 수 있다. 출력 신호 쌍(y)은 2개의 출력 신호들(y0, y1)로 이루어진다. 레지스터(132)로 출력 신호(Sout)와 출력 신호 쌍(y)이 안내된다. 레지스터(132)는 출력 신호(Sout')와 출력 신호 쌍(y')을 포함한다. 출력 신호(Sout')는 다수의 출력 신호들로 이루어지고, 즉 임의의 워드 폭을 가질 수 있다. 출력 신호 쌍(y')은 2개의 출력 신호들(y0', y1')로 이루어진다. 또한, 레지스터에 클록(T)이 제공된다. 신호 처리 블록(131)은 본 발명에 따른 2-레일 체커를 이용한다.
출력 신호 쌍(y) 에 에러가 없는 경우에 전송된 정보는 출력 신호(Sout)의 패리티이다. 후속하는 회로는 신호(Sout')와 출력 신호 쌍(y')으로부터 신호 처리 블록(131)과 레지스터(132) 및 연결부들이 에러 없이 작동하는지 여부를 평가할 수 있다. 또한 후속하는 회로, 예컨대 상위의 제어장치는 먼저, 출력 신호 쌍(y')이 에러를 갖는 경우를 나타내는지 여부를 평가한다. 이로써 신호 처리가 적절하게 작동하는지 여부가 검출된다. 또한, 후속하는 회로는 출력 신호(Sout')의 패리티를 결정하고, 상기 패리티를 출력 신호 쌍(y')에 의해 전송된 패리티와 비교한다. 2개의 패리티가 일치하지 않는 경우에, 레지스터 내에 또는 전송시 에러가 존재한다.
Sout, y0, y1 출력 신호
Sin, a0, a1, b0, b1 입력 신호
70, 80, 900 회로
1000, 1100, 1400 회로
1500, 1600, 1700 회로
1800, 123, 120, 131 회로

Claims (6)

  1. 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) 내의 및/또는 상기 회로의 입력 신호들(Sin, a0, a1, b0, b1) 중 하나 내의 잠재 에러를 검출하기 위한 적어도 하나의 출력 신호(Sout, y0, y1)와 적어도 4개의 입력 신호들(Sin, a0, a1, b0, b1)을 포함하는 본질 안전 디지털 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131)로서, 적어도 4개의 입력 신호들(a0, a1, b0, b1)은 2개의 2-레일 반전 입력 신호 쌍(a, b)을 형성하고, 적어도 2개의 출력 신호들(y0, y1)은 하나의 2-레일 반전 출력 신호 쌍(y)을 형성하는 회로에 있어서,
    상기 출력 신호 쌍(y)은 에러가 존재하지 않는 경우에 입력 신호 쌍(a)의 정보와 동일한 정보를 전송하는 것을 특징으로 하는 본질 안전 디지털 회로.
  2. 제 1 항에 있어서, 상기 회로(70, 80, 900, 1000, 1100, 1800, 123, 120, 131)는 하나 또는 다수의 다른 출력 신호(Sout)를 포함하고, 상기 출력 신호는 에러 검출에 이용되지 않고, 전송된 정보는 상기 다른 출력 신호(Sout)의 패리티 정보인 것을 특징으로 하는 본질 안전 디지털 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 회로(70, 80, 900, 1000, 1100, 1800, 123, 120, 131)는 제 1 출력 신호(y0)와 제 2 출력 신호(y1)로 이루어진 바이너리 출력 신호 쌍(y)으로 제 1 입력 신호(a0)와 제 2 입력 신호(a1)로 이루어진 제 1 바이너리 입력 신호 쌍(a) 내의 에러를 검출하기 위해 및/또는 제 3 입력 신호(a0)와 제 4 입력 신호(b1)로 이루어진 제 2 바이너리 입력 신호 쌍(b) 내의 에러를 검출하기 위해 내부에 적어도 하나의 2-레일 반전 이중 본질 안전 디지털 부분 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123)를 포함하고, 에러가 없는 상태에서 상기 제 2 입력 신호(a1)는 반전된 제 1 입력 신호(a0)를 나타내고, 상기 제 4 입력 신호(b1)는 반전된 제 3 입력 신호(b0)를 나타내고, 상기 제 1 출력 신호(y0)는 상기 제 1 입력 신호(a0)와 동일하고, 상기 제 2 출력 신호(y1)는 상기 제 2 입력 신호(a1)와 동일하고, 상기 제 2 출력 신호(y1)는 상기 제 1 출력 신호(y0)와 동일하지 않은 것을 특징으로 하는 본질 안전 디지털 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 본질 안전 디지털 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131)에 대한 데이터 인터페이스로서, 다수의 비트의 워드 폭을 갖는 출력 신호(Sout), 제 1 비트(y0)와 제 2 비트(y1)를 갖는 에러 신호(y)를 포함하고, 상기 에러 신호의 제 1 비트(y0)와 상기 에러 신호의 제 2 비트(y1)가 동일한 경우에 안전 회로의 에러가 신호화되는 데이터 인터페이스에 있어서,
    에러가 신호화 되지 않는 경우에, 상기 에러 신호의 제 1 비트(y0) 또는 상기 에러 신호의 제 2 비트(y1)는 안전 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 130, 131)로부터 1-비트 정보를 전송하는 것을 특징으로 하는 데이터 인터페이스.
  5. 제 4 항에 있어서, 상기 1-비트 정보는 데이터 출력 신호(Sout)의 패리티 정보인 것을 특징으로 하는 데이터 인터페이스.
  6. 디지털 회로(70, 80, 900, 1000, 1100, 1400, 1500, 1600, 1700, 1800, 123, 120, 131) 내의 및/또는 상기 회로의 입력 신호들(a0, a1, b0, b1, Sin)의 에러 검출을 위한 방법으로서, 적어도 4개의 입력 신호들(a0, a1, b0, b1)은 2개의 2-레일 반전 입력 신호 쌍(a, b)을 형성하고, 적어도 2개의 출력 신호(y0, y1)는 하나의 2-레일 반전 출력 신호 쌍(y)을 형성하는 방법에 있어서,
    상기 출력 신호 쌍(y)의 2개의 출력 신호들(y0, y1)이 비교되고, 상기 2개의 출력 신호들(y0, y1)이 동일하면 에러가 검출되고, 2개의 출력 신호들(y0, y1)이 동일하지 않으면, 에러가 검출되지 않고, 에러가 검출되지 않은 경우에, 상기 출력 신호 쌍(y)을 통해 정보가 전송되는 것을 특징으로 하는 방법.
KR1020137000232A 2010-07-07 2011-06-01 본질 안전 통합식 에러 검출을 포함하는 데이터 인터페이스 KR20130093583A (ko)

Applications Claiming Priority (3)

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