CN102986141A - 具有自保护集成错误识别的数据接口 - Google Patents
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Abstract
本发明涉及具有至少一个输出信号(y0,y1)和至少四个输入信号(a0,a1,b0,b1)的、用于确定在电路(80)中和/或在它的一个输入信号(a0,a1,b0,b1)中的潜在错误的一种自保护数字电路(8),其中至少四个输入信号(a0,a1,b0,b1)形成两个双轨反相输入信号对(a,b),并且至少两个输出信号(y0,y1)形成一个双轨反相输出信号对(y),其特征在于,如果不存在错误,那么该输出信号对(y)就传输与输入信号对(a)相同的信息。
Description
技术领域
本发明以根据独立权利要求所述种类的电路或方法为出发点。
本发明涉及在数字电路中错误或干扰的识别。
背景技术
安全重要的应用需要能够识别所存在的永久或瞬时错误的电路。在Parag K.Lala的“自检以及容错数字设计”科学出版社2001(“Self-Checking and fault tolerant digital design”, Academic Press 2001)中所公开的是为此采用的一种反相双重电路。该电路的输出在错误情况下是相同的,如此使得为之后的电路以信令方式通知错误。另外已经公知的是所谓的自保护(eigensicher)双轨检验器,该检验器采用两个输出以信令方式通知错误,如此使得在自己的两个输出之一上同样识别了故障。常规的双轨检验器在其基本形式上具有两个输入信号对,其分别由一个信号和它的反相信号来组成,并且还具有一个输出信号对以进行错误识别。信号对通常被称作双轨信号。如果双轨信号的单个信号在布尔意义上不相同,那么该双轨信号就被视为有效。可以把这样的多个双轨检验器组合在一个电路中,以对多于两个的输入信号对来检验错误。
在图2中示出了常规双轨检验器20的等效电路图,该双轨检验器20具有由一个输入信号a1和一个输入信号a0组成的一个第一输入双轨信号a、和由一个输入信号b1和一个输入信号b0组成的一个第二输入双轨信号b、以及由一个输出信号y1和一个输出信号y0组成的一个输出双轨信号y。
图1示出了常规双轨检验器20的真值表10。该真值表10为输入信号a0、a1、b0、b1的每个有效输入组合示出了有效的输出信号y0、y1。在该真值表中所示的组合代表的是无错误的情况,也就是说,借助该输出信号对y可以推断有效的输入信号对a、b。一个无效的输入信号对导致一个无效的输出信号对,其中该无效输出信号对通过其各个输出信号y0和y1的相等而被识别。如果该输出信号显示y0=1并且y1=0或者y0=0并且y1=1,那么就不存在错误,如果该输出信号显示y0=0并且y1=0或者y0=1并且y1=1,那么就存在一个错误。
图3示出了双轨检验器20的一种实现。该双轨检验器20由四个“与”门30、31、32、33和两个“或”门34和35组成。借助以这种方式实现的双轨检验器的输出信号y0、y1,不仅可以识别该输入信号a0、a1、b0、b1是否是有效的,而且还可以识别该双轨检验器20是否无错误地工作。为了求出该双轨检验器20的无错误性,应该利用这四个有效输入组合来实施测试。
图4示出了具有四个输入信号对a、b、c、d的错误检验电路40。为此把三个双轨检验器20、20`、20``成链式连接,并从而组合为一个输出信号对y。
图5示出了由多个信号处理块51、52、53、54组成的一个电路50的例子。一个输入信号Sin在该电路中被处理成为一个输出信号Sout。每个信号处理块51、52、53、54都连接到一个错误识别电路55、56、57、58,每个错误识别电路55、56、57、58都具有一个输出信号对d、c、b、a。该输出信号对d、c、b、a又是该错误检验电路40的输入信号对,并被组合为一个唯一的输出信号对y。该输出信号对y显示:在该电路50中是否存在一个错误。
发明内容
与此相反,根据本发明的具有独立权利要求1所述特征的电路所具有的优点是:该自保护电路除了错误识别功能之外还在无错误的情况下通过一个输出信号对来传输输入信号对的信息。这使得能够利用该错误检验电路除了同时满足错误识别功能之外,另外还满足一个附加的功能,亦即:传输一个信息。
通过在从属权利要求中所述的措施,实现了在独立权利要求中所述装置的有利改进和改善。
如果该信息带有另外一个或多个输出信号的奇偶性,那么这是尤其有利的。从而之后的装置就另外还能够检验在所监控的电路后面是否出现了对输出信号造成干扰的错误。
适当地构造具有多个输入信号和/或输出信号的、集成有错误识别的电路使得采用内部构造相同的子电路。这些子电路可以造价合理地利用少量的COMS晶体管来制造。
有利地对为该保护电路采用了一个数据接口,其中输出信号具有多个比特的字宽度,并且该输出信号对在非错误情况下提供另一比特。
如果作为1比特信息的所述另外的信息表示多个比特宽的输出信号的奇偶性,那么这是尤其有利的,因为从而在一个时钟电路中就实现了对之后寄存器的错误校验。
附图说明
其中
图1示出了在现有技术中所公开的双轨检验器的真值表,
图2示出了在现有技术中所公开的双轨检验器的等效电路图,
图3示出了在现有技术中所公开的双轨检验器的保护电路的实施方案,
图4示出了对应于现有技术的用于把四个双轨信号简化为一个双轨信号的保护电路,
图5示出了对应于现有技术的在每一级中都具有错误识别的一个多级保护电路,
图6示出了根据本发明的一个双轨检验器的真值表,
图7示出了根据本发明的一个双轨检验器的等效电路图,
图8-11示出了根据本发明的双轨检验器的保护电路的不同实施方案,
图12示出了用于把四个双轨信号简化为一个根据本发明的双轨信号的保护电路,
图13示出了具有输出寄存器的一个保护电路,以及
图14-18示出了根据本发明的双轨检验器的保护电路的不同实施方案。
具体实施方式
在图7中示出了根据本发明的一个双轨检验器70的等效电路图。根据本发明的双轨检验器70具有由一个第一输入信号a0和一个第二输入信号a1组成的一个第一输入信号对a、以及由一个第三输入信号b0和一个第四输入信号b1组成的一个输入信号对b、以及由一个第一输出信号y0和一个第二输出信号y1组成的一个输出信号对y。
在图6中示出了有效、亦即无错误情况下根据本发明的双轨检验器70的真值表60。根据本发明的检验器的真值表为输入信号对a和输入信号对b示出了所有有效的组合,以及输出信号对y的记录。该真值表60示出:该输出信号对y复制了该输入信号对a。如果不存在错误,那么就可以通过该输入信号对a、或者通过它的两个输入信号a0或a1之一来把一个信息传输给输出信号对y,或者传输给它的两个输出信号y0或y1之一。如果作为信息比如把值0按照期望应该从该输入信号a0通过本发明的双轨检验器70传输到该输出信号y0,那么该输入信号a0就被设置为0,并且该输入信号a1被设置为1。在这种情况下该输入信号a0和该输入信号a1必须是不同的,以得到一个有效的输入信号对a。
在错误情况下,所传输的信息不被分析,因为不保证该信息是有效的。如果该输出信号对y是无效的,亦即它的两个输出信号y0和y1是相同的,也即y0=y1=1或y0=y1=0,那么就存在错误情况。如果存在错误情况,那么所传输的信息就不被分析。
在图8中示出了本发明双轨检验器70的本发明电路80的一个实施方案,该电路也可以被用作子电路。该电路80由两个常规的相同的双轨检验器81、82、两个输入信号对a、b和一个输出信号对y组成。该常规双轨检验器81、82的信号输入和信号输出特别地被错解,使得在对于输入信号对a、b的记录无错误情况下,该输出信号对y对应于该真值表60。针对一个双轨检验器70的该电路80同样如同一个常规双轨检验器一样是自保护的。
图9示出了本发明双轨检验器70的本发明自保护电路900的另一实施方案。该电路由“与”门90、91、92、93、98、99和“或”门94、95、96、97组成。
图10示出了本发明双轨检验器70的本发明自保护电路1000的另一实施方案。该电路由“与”门104、105、106、107、“或”门100、101、102、103、108、109和反相器1080、1090组成。
图11示出了本发明双轨检验器70的本发明自保护电路1100的另一实施方案。该电路由“与”门110、111、112、113、118、119、“或”门114、115、116、117和反相器1180、1190组成。
图14示出了本发明双轨检验器70的本发明自保护电路1400的另一实施方案。该电路由“与”门144、145、146、147和“或”门140、141、142、143、148、149组成。
图15示出了本发明双轨检验器70的本发明自保护电路1500的另一实施方案。该电路由“与”门150、151、156、157、“或”门152、153、154、155和反相器158、159组成。
图16示出了本发明双轨检验器70的本发明自保护电路1600的另一实施方案。该电路由“与”门162、163、164、165、“或”门160、161、166、167和反相器168、169组成。
图17示出了本发明双轨检验器70的本发明自保护电路1700的另一实施方案。该电路由“与”门170、171、176、177、“或”门172、173、174、175和反相器178、179组成。
图18示出了本发明双轨检验器70的本发明自保护电路1800的另一实施方案。该电路由“与”门182、183、184、185、“或”门180、181、186、187和反相器188、189组成。
图12示出了一个链式电路120,该链具有两个常规双轨检验器121、122和一个本发明的双轨检验器123,并用于四个输入信号对a、b、c、d的错误检验。在此这些双轨检验器如此相组合使得:作为附加的信息还传输了该输入信号对a。
图13示出了一个保护电路130。该电路130具有一个信号处理块131和一个寄存器132。将一个输入信号Sin输入到该信号处理块131中。该输入信号Sin可以由多个输入信号组成,也即具有一个任意的字宽。该信号处理块具有一个输出信号Sout和一个输出信号对y。该输出信号Sout可以由多个输出信号组成,也即具有一个任意的字宽。该输出信号对y由这两个输出信号y0和y1组成。在该寄存器132中馈入了该输出信号Sout和该输出信号对y。该寄存器132具有作为输出信号的Sout`和作为输出信号对的y`。该输出信号Sout`可以由多个输出信号组成,也即具有一个任意的字宽。该输出信号对y`由这两个输出信号y0`和y1`组成。另外还给该寄存器设置了一个时钟T。该信号处理块131采用了一个根据本发明的双轨检验器。
要传输的信息在输出信号对y中无错误的情况下是该输出信号Sout的奇偶性。之后的电路可以由该信号Sout`和该输出信号对y`来分析该信号处理块131以及该寄存器132和该连接是否无错误地运行。之后的电路、比如一个上级控制设备为此首先分析该输出信号对y`是否表明一个错误情况。从而确定出该信号处理是否正确运行。另外,之后的电路还确定该输出信号Sout`的奇偶性,并把该奇偶性与通过该输出信号对y`所传输的奇偶性相比较。如果这两个奇偶性不同,那么就在该寄存器或在传输中存在错误。
Claims (6)
1.一种具有至少一个输出信号(Sout,y0,y1)和至少四个输入信号(Sin,a0,a1,b0,b1)的、用于确定在电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131)中和/或在它的输入信号(Sin,a0,a1,b0,b1)中的潜在错误的自保护数字电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131), 其中至少四个输入信号(a0,a1,b0,b1)形成两个双轨反相输入信号对(a,b),并且至少两个输出信号(y0,y1)形成一个双轨反相输出信号对(y),其特征在于,如果不存在错误,那么该输出信号对(y)就传输与输入信号(a)对相同的信息。
2.根据权利要求1所述的自保护数字电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131),其中该电路(70,80,900,1000,1100,123,120,131)具有不用于进行错误确定的另外一个或多个输出信号(Sout),并且所传输的信息是所述另外输出信号(Sout)的奇偶信息。
3.根据权利要求1-2之一所述的自保护数字电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131),其中该电路(70,80,900,1000,1100,123,120,131)内部具有至少一个双轨反相双重自保护数字子电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123),以利用由第一输出信号(y0)和第二输出信号(y1)组成的二进制输出信号对(y),来确定在由第一输入信号(a0)和第二输入信号(a1)组成的第一二进制输入信号对(a)中的错误,和/或用于确定在由第三输入信号(b0)和第四输入信号(b1)组成的第二二进制输入信号对(b)中的错误,其中在无错误状态下,该第二输入信号(a1)指明反相的第一输入信号(a0),而该第四输入信号(b1)指明反相的第三输入信号(b0),该第一输出信号(y0)等同于该第一输入信号(a0),该第二输出信号(y1)等同于该第二输入信号(a1),并且该第二输出信号(y1)与该第一输出信号(y0)不同。
4.一种根据权利要求1-3之一所述的自保护数字电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131)的数据接口,其具有拥有多个比特字宽的输出信号(Sout),并具有错误信号(y),该错误信号(y)具有第一比特(y0)和第二比特(y1),其中如果该错误信号的第一比特(y0)和该错误信号的第二比特(y1)是相同的,那么以信令方式通知该保护电路的错误,其特征在于,如果没有错误被以信令方式通知,那么该错误信号的第一比特(y0)或该错误信号的第二比特(y1)就从保护电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131)传输1比特信息。
5.根据权利要求4所述的数据接口,其中该1比特信息是该数据输出(Sout)的奇偶信息。
6.一种用于在数字电路(70,80,900,1000,1100,1400,1500,1600,1700,1800,123,120,131)中和/或在其输入信号(a0,a1,b0,b1,Sin)中进行错误识别的方法,其中至少四个输入信号(a0,a1,b0,b1)形成两个双轨反相输入信号对(a,b),其中至少两个输出信号(y0,y1)形成一个双轨反相输出信号对(y),其特征在于,该输出信号对(y)的两个输出信号(y0,y1)被比较,其中如果两个输出信号(y0,y1)是相同的,那么就确定错误,如果两个输出信号(y0,y1)是不同的,那么就确定没有错误,其中如果确定没有错误,那么就通过该输出信号对(y)来传输信息。
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Publication number | Priority date | Publication date | Assignee | Title |
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ITUB20159502A1 (it) | 2015-12-18 | 2017-06-18 | Itt Italia Srl | Formulazioni geopolimeriche e metodi associati per la realizzazione di strutture tridimensionali, in particolare nella fabbricazione di pastiglie freno |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3559167A (en) * | 1968-07-25 | 1971-01-26 | Ibm | Self-checking error checker for two-rail coded data |
CN1165594A (zh) * | 1994-06-10 | 1997-11-19 | 诺思路·格鲁曼公司 | 具有集成测试和控制的数字脉冲宽度调制器 |
US20080288844A1 (en) * | 2004-03-03 | 2008-11-20 | Koninklijke Philips Electronics, N.V. | Data Communication Module Providing Fault Tolerance and Increased Stability |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3585377A (en) * | 1969-06-16 | 1971-06-15 | Ibm | Fail-safe decoder circuits |
US3634665A (en) * | 1969-06-30 | 1972-01-11 | Ibm | System use of self-testing checking circuits |
US5490155A (en) * | 1992-10-02 | 1996-02-06 | Compaq Computer Corp. | Error correction system for n bits using error correcting code designed for fewer than n bits |
DE10360196A1 (de) * | 2003-12-20 | 2005-07-21 | Robert Bosch Gmbh | Schaltungsanordnung und Verfahren zur Überwachung eines Adressdecoders |
DE102004062825B4 (de) * | 2004-12-27 | 2006-11-23 | Infineon Technologies Ag | Kryptographische Einheit und Verfahren zum Betreiben einer kryptographischen Einheit |
-
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-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3559167A (en) * | 1968-07-25 | 1971-01-26 | Ibm | Self-checking error checker for two-rail coded data |
CN1165594A (zh) * | 1994-06-10 | 1997-11-19 | 诺思路·格鲁曼公司 | 具有集成测试和控制的数字脉冲宽度调制器 |
US20080288844A1 (en) * | 2004-03-03 | 2008-11-20 | Koninklijke Philips Electronics, N.V. | Data Communication Module Providing Fault Tolerance and Increased Stability |
Non-Patent Citations (1)
Title |
---|
NIKOLAOS GAITANIS等: "An Asynchronous Totally Self-Checking Two-Rail Code Error Indicator", 《VLSI TEST SYMPOSIUM,1996.,PROCEEDINGS OF 14TH》, 1 May 1996 (1996-05-01), pages 151 - 156 * |
Also Published As
Publication number | Publication date |
---|---|
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KR20130093583A (ko) | 2013-08-22 |
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