KR20130076599A - Resistor and method for manufacturing the same - Google Patents

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KR20130076599A KR1020110145246A KR20110145246A KR20130076599A KR 20130076599 A KR20130076599 A KR 20130076599A KR 1020110145246 A KR1020110145246 A KR 1020110145246A KR 20110145246 A KR20110145246 A KR 20110145246A KR 20130076599 A KR20130076599 A KR 20130076599A
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Abstract

PURPOSE: A chip resistor and a manufacturing method thereof are provided to prevent a board from being bent by increasing the surface of a lower surface electrode arranged by facing to a resistor. CONSTITUTION: A laminate comprises a pair of upper surface electrodes (25,27) and a pair of lower electrodes (20,23). The upper electrode is separated from the upper surface of a second resister. The lower surface electrode is formed by being separated from the lower surface of a circuit board. A pair of a side electrode (30) is formed at both end units of the laminate. The side electrode is electrically connected to the upper surface electrode and the lower surface electrode.

Description

칩 저항기 및 그 제조 방법{RESISTOR AND METHOD FOR MANUFACTURING THE SAME}Chip Resistor and its Manufacturing Method {RESISTOR AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 낮은 막후로 낮은 저항값을 구현할 수 있는 칩 저항기 및 그 제조 방법에 관련된 것이다.The present invention relates to a chip resistor capable of realizing a low resistance value with a low film thickness and a manufacturing method thereof.

일반적으로, 전자부품에 사용되는 칩 저항기는 크게 저항체의 두께에 따라 후막 칩 저항기와 박막 칩 저항기로 구분된다. 이 중 박막 칩 저항기는 후막 칩 저항기에 비해 저항으로서 요구되는 가장 중요한 특성인 저항온도계수(Temperature Coefficient of Resistance)가 뛰어나기 때문에, 정밀저항을 구현하는데 적합하여 엠피쓰리(MP3) 플레이어, 캠코더, 디지털 카메라 등의 소형 정밀 디지털 기기에서 점차 수요가 확대되고 있다.Generally, chip resistors used in electronic components are classified into thick film chip resistors and thin film chip resistors according to the thickness of the resistor. Among these, the thin film chip resistors have excellent resistance coefficient (Temperature Coefficient of Resistance), which is the most important property required as a resistor, compared to the thick film chip resistors. The demand is gradually increasing in small precision digital devices such as cameras.

최근 전자제품 시장은 전자제품의 휴대성이 강조되면서, 이들 시스템에 실장되는 회로 소자들의 소형화 및 경량화가 요구되고 있다. Recently, as the electronics market has emphasized the portability of electronic products, miniaturization and weight reduction of circuit elements mounted in these systems are required.

종래 칩 저항기는 선행기술문헌 1과 같이, 절연 기판과 상기 절연 기판 양단에 형성된 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극 및 제2 전극에 연결된 저항체, 상기 저항체를 보호하는 내부 보호층과 외부 보호층과 절연기판의 외부를 둘러싸는 도금층으로 구성되었다.The conventional chip resistor, as in the prior art document 1, includes an insulating substrate and a first electrode and a second electrode formed on both ends of the insulating substrate, the resistor connected to the first electrode and the second electrode, the internal protection to protect the resistor It consists of a layer, an outer protective layer and a plating layer surrounding the outside of the insulating substrate.

초저저항기를 제공하기 위해서는 저항체층을 두껍게 형성하여야 하나, 상기 저항체를 구리-니켈 페이스트로 인쇄시 저항체의 막후가 높아지고 이에 따라 소성 후 기판이 휘는 현상이 발생한다.In order to provide an ultra-low resistance resistor, a thick resistor layer should be formed. However, when the resistor is printed with copper-nickel paste, the film thickness of the resistor becomes high, and thus, the substrate is bent after firing.

일본특허공개공보 제2000-173801호Japanese Patent Publication No. 2000-173801

본 발명은 상기 문제점을 해결하기 위한 것으로, 저항체 및 전극의 면적을 넓게 하여 낮은 막후로 초저저항값을 구현할 수 있으며 공정시 기판이 휘는 현상을 방지할 수 있다.The present invention is to solve the above problems, by increasing the area of the resistor and the electrode can implement an ultra-low resistance value with a low film thickness and can prevent the phenomenon of substrate bending during the process.

본 발명의 일 실시 형태는 기판, 상기 기판의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체 및 제2저항체, 상기 제2저항체에 전기적으로 접속되고 상기 제2저항체의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극 및 상기 기판의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극을 포함하는 적층체; 및 상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극;을 포함하는 칩 저항기를 제공한다.An embodiment of the present invention is electrically connected to a substrate, a first resistor and a second resistor, and the second resistor formed by being sequentially stacked on the entire upper surface of the substrate and spaced apart from the upper surface of the second resistor by a predetermined interval. A stack including a pair of top electrodes formed and a pair of bottom electrodes spaced apart from each other by a predetermined interval on the bottom surface of the substrate; And a pair of side electrodes formed at both ends of the stack and electrically connecting the pair of top and bottom electrodes, respectively.

상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 형성된 한 쌍의 상면전극을 더 포함할 수 있다.The display device may further include a pair of top electrodes formed to be spaced apart from each other by a predetermined distance between the substrate and the first resistor.

상기 제2저항체 상에 형성되며 상기 한 쌍의 상면전극 사이에 형성된 절연 보호층을 더 포함할 수 있다.It may further include an insulating protective layer formed on the second resistor and formed between the pair of top electrodes.

상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 형성된 도금층을 더 포함할 수 있다.The display device may further include a plating layer formed on the pair of top electrodes, bottom electrodes, and side electrodes.

상기 제1저항체는 글라스 물질을 포함할 수 있다.
The first resistor may include a glass material.

본 발명의 다른 실시 형태는 기판을 마련하는 단계; 상기 기판 전체를 덮도록 상기 기판 상부에 제1저항체 및 제2저항체를 순차적으로 적층하여 형성하는 단계; 상기 제2저항체에 전기적으로 접속되고, 상기 제2저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계; 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극을 형성하는 단계; 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극을 형성하는 단계;를 포함하는 칩 저항기 제조방법을 제공한다.Another embodiment of the present invention includes the steps of preparing a substrate; Sequentially stacking a first resistor and a second resistor on the substrate to cover the entire substrate; Forming a pair of top electrodes electrically connected to the second resistor and spaced apart from each other by a predetermined interval on an upper portion of the second resistor; Forming a pair of lower surface electrodes below the substrate to be spaced apart at a predetermined interval; And forming a pair of side electrodes to electrically connect the pair of top and bottom electrodes, respectively.

상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 형성된 한 쌍의 상면전극을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a pair of top electrodes formed to be spaced apart from each other by the substrate and the first resistor.

상기 제1저항체 및 제2저항체는 구리-니켈 페이스트를 인쇄하는 방식으로 형성될 수 있다.The first resistor and the second resistor may be formed by printing a copper-nickel paste.

상기 제1저항체는 글라스 물질을 포함할 수 있다.The first resistor may include a glass material.

상기 한 쌍의 측면전극은 스퍼터링 방식으로 형성될 수 있다.The pair of side electrodes may be formed by a sputtering method.

상기 제2 저항체 상부에 형성되며 상기 한 쌍의 상면전극 사이에 절연 보호층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming an insulating protective layer formed on the second resistor and interposed between the pair of top electrodes.

상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 도금층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a plating layer on the pair of top electrodes, bottom electrodes, and side electrodes.

본 발명에 따른 칩 저항기는 저항체의 면적을 넓게 하여 두께가 얇으면서 초저저항 값을 구현할 수 있다. 또한, 저항체와 대향하여 배치된 하면전극의 면적을 넓게 하여 기판이 휘는 현상을 방지할 수 있다.The chip resistor according to the present invention can realize a very low resistance value while having a thin thickness by increasing the area of the resistor. In addition, it is possible to prevent the substrate from being warped by increasing the area of the lower surface electrode disposed to face the resistor.

도 1은 본 발명의 일 실시형태를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시형태를 설명하기 위한 공정별 단면도이다.1 is a cross-sectional view for explaining an embodiment of the present invention.
2 is a cross-sectional view for explaining an embodiment of the present invention.
3 is a cross-sectional view for each step for explaining another embodiment of the present invention.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shape and size of the elements in the drawings may be exaggerated for clearer explanation, elements represented by the same reference numerals in the drawings are the same element.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시형태를 설명하기 위한 칩 저항기의 단면도이다.1 is a cross-sectional view of a chip resistor for explaining one embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 칩 저항기는 기판(1), 상기 기판(1)의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체(10) 및 제2저항체(15), 상기 제2저항체(15)에 전기적으로 접속되고 상기 제2저항체(15)의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극(25,27) 및 상기 기판(1)의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극(20,23)을 포함하는 적층체; 및 상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극(30);을 포함할 수 있다.
Referring to FIG. 1, a chip resistor according to an exemplary embodiment of the present invention may include a substrate 1 and a first resistor 10 and a second resistor 15 sequentially stacked on the entire upper surface of the substrate 1. And a pair of upper electrodes 25 and 27 electrically connected to the second resistor 15 and spaced apart from the upper surface of the second resistor 15 by a predetermined interval, and the lower surface of the substrate 1. A stack including a pair of bottom electrodes 20 and 23 spaced apart from each other; And a pair of side electrodes 30 formed at both ends of the stack and electrically connecting the pair of top and bottom electrodes, respectively.

칩 저항기에 있어서 초저저항 값을 구현하기 위해서는 저항체의 두께를 두껍게 형성하여야 한다. 다만, 저항체의 두께가 두껍게 되면 칩 저항기를 소형 크기로 구현하는 것이 어렵고, 기판에 저항체 물질 도포 후 소성 시 기판이 휘는 현상이 발생한다.
In order to realize an ultra low resistance value in a chip resistor, a thicker resistor must be formed. However, when the thickness of the resistor is thick, it is difficult to implement the chip resistor in a small size, and the substrate may bend during firing after coating the resistor material on the substrate.

종래 칩 저항기는 기판의 상부에 한 쌍의 전극이 형성되고, 상기 전극 단부의 일부가 노출되도록 기판 및 전극의 상부에 저항체를 형성하였다. 이에 따라, 저항체의 두께가 두꺼워지면 소성 시 저항체가 기판에 미치는 힘에 의해 기판의 휨 현상이 발생하게 된다.
In the conventional chip resistor, a pair of electrodes are formed on the substrate, and a resistor is formed on the substrate and the electrodes so that a part of the electrode ends are exposed. Accordingly, when the thickness of the resistor becomes thick, the warpage of the substrate may occur due to the force exerted by the resistor on the substrate during firing.

본 발명은 저항체(10,15)를 기판(1) 상부 전체면에 형성하고 제2 저항체(15)의 상부와 기판(1)의 하부에 상면전극(25,27) 및 하면전극(20,23)을 각각 형성함으로써, 상기 상면전극 및 하면전극이 저항체가 기판에 미치는 힘을 상쇄하여 기판이 휘는 현상을 방지할 수 있다.
According to the present invention, the resistors 10 and 15 are formed on the entire upper surface of the substrate 1, and the upper electrodes 25 and 27 and the lower electrodes 20 and 23 are disposed on the upper portion of the second resistor 15 and the lower portion of the substrate 1. ), The upper and lower electrodes cancel each other's force on the substrate to prevent the substrate from bending.

하면전극(20,23)은 기판(1)의 하부면에 일정 간격 이격되어 형성될 수 있으며 소성 시 기판이 휘는 것을 지지하기 위해 하면전극의 면적을 넓게 하는 것이 바람직하다. 한 쌍의 하면전극 사이의 길이는 0.1 mm 이상일 수 있으나, 이에 제한되는 것은 아니며 상기 한 쌍의 하면전극 사이의 길이가 0.1mm 미만일 경우 양 전극이 쇼트되어 불량이 발생할 수 있다.
The lower electrodes 20 and 23 may be formed on the lower surface of the substrate 1 at regular intervals, and it is preferable to widen the area of the lower electrode to support the bending of the substrate during firing. The length between the pair of bottom electrodes may be 0.1 mm or more, but is not limited thereto. When the length between the pair of bottom electrodes is less than 0.1 mm, both electrodes may be shorted and defects may occur.

본 발명의 한 쌍의 상면전극(25,27)은 제2 저항체의 상부면에 일정 간격 이격되어 형성될 수 있으며, 상기 한 쌍의 상면전극 사이의 길이는 0.5 mm 내지 2.5mm 일 수 있다. 상기 한 쌍의 상면전극 사이의 길이가 0.5 mm 미만이면 양 전극이 쇼트되어 불량이 발생할 수 있고, 2.5 mm 보다 길게 되면 소성 시 저항체가 기판에 미치는 힘을 지지하지 못하여 기판의 휨 불량이 발생할 수 있다.
The pair of top electrodes 25 and 27 of the present invention may be formed to be spaced apart from each other on the upper surface of the second resistor, and the length between the pair of top electrodes may be 0.5 mm to 2.5 mm. When the length between the pair of top electrodes is less than 0.5 mm, both electrodes may be shorted to cause defects. If the length of the pair of top electrodes is greater than 2.5 mm, the resistance of the resistor may not support the substrate during firing, thereby causing a warpage defect of the substrate. .

상기 제2 저항체층(15)을 외부로부터 보호하도록 제2 저항체층(15)의 상부의 상기 한 쌍의 상면전극(25,27) 사이에 절연 보호층(40)을 형성할 수 있다.
An insulating protective layer 40 may be formed between the pair of top electrodes 25 and 27 on the second resistor layer 15 to protect the second resistor layer 15 from the outside.

상기 절연 보호층(40)을 형성한 뒤에 상기 기판(1)의 측면과 상기 한 쌍의 상면전극(25,27), 하면전극(20,23) 및 측면전극(30) 상에 ㄷ자 형상의 도금층(43, 45)을 형성할 수 있다.After the insulating protective layer 40 is formed, a U-shaped plating layer is formed on the side surfaces of the substrate 1 and the pair of top electrodes 25 and 27, bottom electrodes 20 and 23, and side electrodes 30. (43, 45) can be formed.

상기 도금층은 기판에 인접한 제1 도금층(43)과 상기 제1 도금층(43) 위에 형성된 제2 도금층(45)을 포함할 수 있다. 그리고 도금층은 내산성 및 내열성이 우수한 물질로 이루어질 수 있고, 본 발명의 일 실시예에 따르면 상기 제1 도금층(43)은 주석(Sn)으로 이루어질 수 있으며, 제2 도금층(45)은 니켈(Ni)로 이루어진 도금층일 수 있다.
The plating layer may include a first plating layer 43 adjacent to a substrate and a second plating layer 45 formed on the first plating layer 43. The plating layer may be formed of a material having excellent acid resistance and heat resistance. According to an embodiment of the present invention, the first plating layer 43 may be formed of tin (Sn), and the second plating layer 45 may be nickel (Ni). It may be a plating layer consisting of.

상기 제1저항체(10) 및 제2저항체(15)는 구리-니켈과 같은 물질을 포함할 수 있으나 이제 제한되는 것은 아니다. The first resistor 10 and the second resistor 15 may include a material such as copper-nickel, but are not limited thereto.

본 발명은 저항체를 제1저항체(10)와 제2저항체(15)로 나누어 제1저항체(10)는 글라스 물질을 포함하고, 제2저항체(15)는 글라스 물질을 포함하지 않도록 형성할 수 있다. The resistor may be divided into a first resistor 10 and a second resistor 15 so that the first resistor 10 includes a glass material and the second resistor 15 does not include a glass material. .

글라스 물질은 소성 시 기판과 저항체 사이의 접착력을 높이기 위한 것으로, 저항체 전체에 글라스 물질을 포함시키게 되면 저항체의 두께가 두꺼워져 소성시 기판이 휘어지는 불량이 발생할 수 있다. 이에 제1저항체에만 글라스 물질을 포함함으로써 소성 시 기판과 저항체 사이의 접착력을 높이면서 저항층의 두께는 얇게 형성할 수 있다.
The glass material is used to increase the adhesion between the substrate and the resistor during firing. When the glass material is included in the entire resistor, the glass may be thick, resulting in a defect in bending the substrate during firing. Accordingly, by including the glass material only in the first resistor, the thickness of the resistor layer may be reduced while increasing the adhesive force between the substrate and the resistor during firing.

도 2는 본 발명의 일 실시예를 설명하기 위한 칩 저항기의 단면도이다. 2 is a cross-sectional view of a chip resistor for explaining an embodiment of the present invention.

도 2를 참조하면, 본 발명은 기판(1)과 제1 저항체(10) 사이에 한 쌍의 상면전극(50,53)을 더 포함할 수 있다. 상기 한 쌍의 상면전극(50,53)은 기판(1)의 상부에 일정 간격 이격되어 형성될 수 있다.
Referring to FIG. 2, the present invention may further include a pair of top electrodes 50 and 53 between the substrate 1 and the first resistor 10. The pair of top electrodes 50 and 53 may be formed on the substrate 1 at a predetermined interval.

상기 한 쌍의 상면전극(50,53)은 이에 제한되는 것은 아니나 구리(Cu) 또는 구리-니켈(CuNi) 페이스트로 형성될 수 있으며, 구리(Cu) 또는 구리-니켈(CuNi) 페이스트로 형성된 한 쌍의 상면전극(50,53)은 기판(1)과 제1 저항체(10) 사이에 포함되어 저항값을 낮출 수 있다. The pair of top electrodes 50 and 53 may be formed of copper (Cu) or copper-nickel (CuNi) paste, but is not limited thereto. The pair of top electrodes 50 and 53 may be included between the substrate 1 and the first resistor 10 to lower the resistance value.

또한, 일반적으로 금속 층 소성 시 금속 자체의 수축 응력에 의해 기판과 금속 층 간의 고착 강도 저하로 인한 층분리가 발생할 수 있는 바, 본 발명의 상면전극은 기판과 금속 층의 고착 강도를 증가시키는 접착제 역할을 하여 기판과 저항체층이 분리되는 현상을 방지할 수 있다.
In addition, in general, when the metal layer is fired, layer separation may occur due to a decrease in adhesion strength between the substrate and the metal layer due to shrinkage stress of the metal itself. It can act to prevent the separation of the substrate and the resistor layer.

도 3은 본 발명의 칩 저항기 제조 방법을 설명하기 위한 공정도이다.3 is a process chart for explaining the chip resistor manufacturing method of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 칩 저항기의 제조 방법은 기판(1)을 마련하는 단계; 상기 기판(1) 전체를 덮도록 상기 기판(1) 상부에 제1저항체(10) 및 제2저항체(15)를 순차적으로 적층하여 형성하는 단계; 상기 제2저항체(15)에 전기적으로 접속되고, 상기 제2저항체(15)의 상부에 일정 간격 이격되도록 한 쌍의 상면전극(25,27)을 형성하는 단계; 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극(20,23)을 형성하는 단계; 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극(30)을 형성하는 단계;를 포함할 수 있다.
Referring to FIG. 3, a method of manufacturing a chip resistor according to another embodiment of the present invention may include preparing a substrate 1; Sequentially stacking a first resistor (10) and a second resistor (15) on the substrate (1) so as to cover the entire substrate (1); Forming a pair of upper electrodes (25, 27) electrically connected to the second resistor (15) and spaced apart from each other by a predetermined interval on the second resistor (15); Forming a pair of lower surface electrodes (20, 23) at a predetermined interval below the substrate; And forming a pair of side electrodes 30 to electrically connect the pair of top and bottom electrodes, respectively.

본 발명의 다른 실시예에 따른 제조방법에서, 상술한 본 발명의 일 실시예에 따른 칩 저항기의 특징과 동일한 내용은 생략하도록 한다.
In the manufacturing method according to another embodiment of the present invention, the same content as that of the chip resistor according to the embodiment of the present invention will be omitted.

도 3의 (a)를 참조하면, 본 발명은 저항체 및 전극을 적층하기 위한 기판(1)을 마련하고, 상기 기판(1)은 이에 제한되는 것은 아니나 알루미나(Al2O3) 기판일 수 있다.
Referring to FIG. 3A, the present invention provides a substrate 1 for stacking a resistor and an electrode, and the substrate 1 may be, but is not limited to, an alumina (Al 2 O 3 ) substrate. .

도 3의 (b)를 참조하면, 상기 제1 저항체(10) 및 제2 저항체(15)는 기판 전체를 덮도록 상기 기판 상부에 순차적으로 적층되어 형성될 수 있으며, 이에 제한되는 것은 아니나 구리-니켈 페이스트로 인쇄하여 형성될 수 있다. Referring to FIG. 3B, the first resistor 10 and the second resistor 15 may be sequentially stacked on the substrate so as to cover the entire substrate, but are not limited thereto. It can be formed by printing with nickel paste.

본 발명은 저항체를 제1저항체(10)과 제2저항체(15)로 나누어 제1저항체(10)는 글라스 물질을 포함하고, 제2저항체(15)는 글라스 물질을 포함하지 않도록 형성할 수 있다. 제1 저항체(10)에 포함된 글라스 물질은 소성 시 기판과 저항체 사이의 접착력을 높이기 위한 접착제 역할을 한다.
The resistor may be divided into a first resistor 10 and a second resistor 15 so that the first resistor 10 may include a glass material, and the second resistor 15 may not include a glass material. . The glass material included in the first resistor 10 serves as an adhesive for increasing adhesion between the substrate and the resistor during firing.

도 3의 (c)를 참조하면, 제1 및 제2 저항체 형성 후 상기 제2 저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극(25,27)을 형성하고, 상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극(20,23)을 형성할 수 있다. Referring to FIG. 3C, after forming the first and second resistors, a pair of top electrodes 25 and 27 are formed on the second resistor to be spaced apart from each other by a predetermined interval, and a predetermined interval is formed below the substrate. A pair of lower surface electrodes 20 and 23 may be formed to be spaced apart from each other.

상기 상면전극 및 하면전극 형성 후 750-850℃의 온도에서 소성할 수 있다.After the formation of the upper electrode and the lower electrode may be baked at a temperature of 750-850 ℃.

상기 한 쌍의 상면전극 및 하면전극은 소성 시 저항체가 기판에 미치는 힘을 상쇄하여 기판의 휨 현상을 방지할 수 있다.The pair of top and bottom electrodes may prevent the bending of the substrate by canceling the force exerted by the resistor on the substrate during firing.

상기 제1 및 제2 저항체 형성 후 정확한 저항값을 구현하기 위하여 레이저를 통한 트리밍 공정을 더 포함할 수 있다.
After the formation of the first and second resistors, the method may further include a trimming process through a laser to implement an accurate resistance value.

도 3의 (d)를 참조하면, 상기 한 쌍의 상면전극 및 하면전극 형성 후 한 쌍의 측면전극(30)을 형성할 수 있다. 상기 측면전극(30)은 상기 상면전극 및 하면전극을 전기적으로 연결할 수 있도록 형성되며 기판과 저항체의 측면을 덮도록 형성될 수 있다. Referring to FIG. 3D, a pair of side electrodes 30 may be formed after the pair of top and bottom electrodes are formed. The side electrode 30 may be formed to electrically connect the top electrode and the bottom electrode and may cover the side surfaces of the substrate and the resistor.

이에 제한되는 것은 아니나, 상기 상면 전극 및 하면전극을 인쇄방식으로 형성하고, 상기 측면전극은 스퍼터링 방식으로 형성할 수 있다. Although not limited thereto, the upper and lower electrodes may be formed by a printing method, and the side electrodes may be formed by a sputtering method.

상면전극, 하면전극 및 측면전극은 전술한 저항체와는 다른 재질의 도전성 금속으로 형성되며, 예를 들어 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항체와 같은 성분의 금속을 이용할 수도 있다.
The upper electrode, the lower electrode, and the side electrode are formed of a conductive metal of a different material from the above-described resistor, and for example, nickel, platinum, or the like may be used, and a metal having a component such as a resistor may be used if necessary.

도 3의 (e)를 참조하면, 상기 칩 저항기를 기판에 실장하기 위해 상기 상면전극, 하면전극 및 측면전극을 모두 덮도록 도금층(43,45)을 형성하고, 제2 저항체를 외부로부터 보호하기 위해 제2 저항체 상에서 한 쌍의 상면전극 사이에 절연 보호층(40)을 형성할 수 있다.
Referring to FIG. 3E, in order to mount the chip resistor on a substrate, plating layers 43 and 45 are formed to cover all of the top electrode, the bottom electrode, and the side electrode, and the second resistor is protected from the outside. For example, an insulating protective layer 40 may be formed between the pair of upper electrodes on the second resistor.

본 발명에 따르면, 기판 상부 전체를 덮도록 저항체를 형성하고 상기 저항체의 상부에 상면전극을, 상기 기판의 하부면에 하면전극을 넓게 형성함으로써, 소성 시 저항체가 기판에 미치는 힘에 의해 기판의 휨 현상이 발생하는 것을 방지할 수 있다.
According to the present invention, the resistor is formed to cover the entire upper part of the substrate, and the upper electrode is formed on the upper part of the resistor, and the lower electrode is formed on the lower part of the substrate. The phenomenon can be prevented from occurring.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described by specific embodiments such as specific components and the like, but the embodiments and the drawings are provided to assist in a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations can be made from these descriptions.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the appended claims, fall within the scope of the spirit of the present invention. I will say.

1: 기판 10,15: 제1 및 제2 저항체
20,23: 하면전극 25,27,50,53: 상면전극
30: 측면전극 40: 절연 보호층
43,45: 도금층1: Substrate 10,15: First and Second Resistor
20,23: bottom electrode 25, 27, 50, 53: top electrode
30: side electrode 40: insulating protective layer
43,45: plating layer

Claims (12)

기판, 상기 기판의 상부 전체면에 순차적으로 적층되어 형성된 제1 저항체 및 제2저항체, 상기 제2저항체에 전기적으로 접속되고 상기 제2저항체의 상부면에 일정 간격 이격되어 형성된 한 쌍의 상면전극 및 상기 기판의 하부면에 일정 간격 이격되어 형성된 한 쌍의 하면전극을 포함하는 적층체; 및
상기 적층체의 양 단부에 형성되며, 상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하는 한 쌍의 측면전극; 을 포함하는 칩 저항기.A first resistor and a second resistor which are sequentially stacked on the entire upper surface of the substrate, a pair of top electrodes electrically connected to the second resistor and spaced apart from the upper surface of the second resistor by a predetermined interval; A stack including a pair of bottom electrodes formed on the bottom surface of the substrate at predetermined intervals; And
A pair of side electrodes formed at both ends of the stack and electrically connecting the pair of top and bottom electrodes, respectively; Chip resistor comprising a. 제1항에 있어서,
상기 기판과 상기 제1저항체 사이에 일정 간격 이격되어 형성된 한 쌍의 상면전극을 더 포함하는 칩 저항기.The method of claim 1,
The chip resistor further comprises a pair of top electrodes formed spaced apart from each other by the substrate and the first resistor. 제1항에 있어서,
상기 제2 저항체 상에 형성되며 상기 한 쌍의 상면전극 사이에 형성된 절연 보호층을 더 포함하는 칩 저항기.The method of claim 1,
The chip resistor further comprises an insulating protective layer formed on the second resistor and formed between the pair of top electrodes. 제1항에 있어서,
상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 형성된 도금층을 더 포함하는 칩 저항기.The method of claim 1,
The chip resistor further comprises a plating layer formed on the pair of top electrodes, bottom electrodes and side electrodes. 제1항에 있어서,
상기 제1저항체는 글라스 물질을 포함하는 칩 저항기.The method of claim 1,
And the first resistor comprises a glass material. 기판을 마련하는 단계;
상기 기판 전체를 덮도록 상기 기판 상부에 제1저항체 및 제2저항체를 순차적으로 적층하여 형성하는 단계;
상기 제2저항체에 전기적으로 접속되고, 상기 제2저항체의 상부에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계;
상기 기판의 하부에 일정 간격 이격되도록 한 쌍의 하면전극을 형성하는 단계;
상기 한 쌍의 상면전극 및 하면전극을 전기적으로 각각 연결하도록 한 쌍의 측면전극을 형성하는 단계;를 포함하는 칩 저항기 제조방법.Providing a substrate;
Sequentially stacking a first resistor and a second resistor on the substrate to cover the entire substrate;
Forming a pair of top electrodes electrically connected to the second resistor and spaced apart from each other by a predetermined interval on an upper portion of the second resistor;
Forming a pair of lower surface electrodes below the substrate to be spaced apart at a predetermined interval;
And forming a pair of side electrodes to electrically connect the pair of top and bottom electrodes, respectively. 제6항에 있어서,
상기 기판과 상기 제1저항체 사이에 일정 간격 이격되도록 한 쌍의 상면전극을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.The method according to claim 6,
And forming a pair of top electrodes spaced apart from each other by a predetermined distance between the substrate and the first resistor. 제6항에 있어서,
상기 제1저항체 및 제2저항체는 구리-니켈 페이스트를 인쇄하는 방식으로 형성하는 칩 저항기 제조방법.The method according to claim 6,
The first resistor and the second resistor is a chip resistor manufacturing method for forming by printing a copper-nickel paste. 제6항에 있어서,
상기 제1저항체는 글라스 물질을 포함하는 칩 저항기 제조방법.The method according to claim 6,
And the first resistor comprises a glass material. 제6항에 있어서,
상기 한 쌍의 측면전극은 스퍼터링 방식으로 형성하는 칩 저항기 제조방법.The method according to claim 6,
The pair of side electrodes are formed by a sputtering method. 제6항에 있어서,
상기 제2 저항체 상부에 형성되며 상기 한 쌍의 상면전극 사이에 형성되는 절연 보호층을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.The method according to claim 6,
And forming an insulating protective layer formed on the second resistor and formed between the pair of top electrodes. 제6항에 있어서,
상기 한 쌍의 상면전극, 하면전극 및 측면전극 상에 도금층을 형성하는 단계를 더 포함하는 칩 저항기 제조방법.The method according to claim 6,
And forming a plating layer on the pair of top electrodes, bottom electrodes and side electrodes.
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