KR20130073913A - 조절가능한 열전 디바이스 - Google Patents

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KR20130073913A
KR20130073913A KR1020127031801A KR20127031801A KR20130073913A KR 20130073913 A KR20130073913 A KR 20130073913A KR 1020127031801 A KR1020127031801 A KR 1020127031801A KR 20127031801 A KR20127031801 A KR 20127031801A KR 20130073913 A KR20130073913 A KR 20130073913A
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conductive element
leg
conductive
thermoelectric device
cross
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KR1020127031801A
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Inventor
기욤 사벨
필리쁘 코로넬
마르끄 플리소니에
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 제 1 열 소스 (5) 와 제 2 열 소스 (6) 사이에 계속하여 연장되는 제 1 레그 (2a) 및 제 2 레그 (2b) 을 포함하는 열전 디바이스에 관한 것이다. 제 1 레그 및 제 2 레그는 각각 제 1 전도성 엘리먼트 (8a) 및 제 2 전도성 엘리먼트 (8b) 를 포함하고, 각각 제 3 전도성 엘리먼트 (8c) 및 제 4 전도성 엘리먼트 (8d) 를 포함한다. 제 1 전도성 엘리먼트 (8a) 와 제 3 전도성 엘리먼트 (8c) 는 인접하고 절연체 (9) 에 의해 분리된다. 제 2 전도성 엘리먼트 (8b) 와 제 4 전도성 엘리먼트 (8d) 는 인접하고 절연체 (10) 에 의해 분리된다. 디바이스는 또한 제 1 전도성 엘리먼트 (8a) 및 제 2 전도성 엘리먼트 (8b) 로부터 제 1 열전대를 형성하고 제 3 전도성 엘리먼트 (8c) 및 제 4 전도성 엘리먼트 (8d) 로부터 제 2 열전대를 형성하는 선택 수단을 포함한다.

Description

조절가능한 열전 디바이스{MODULATABLE THERMOELECTRIC DEVICE}
본 발명은 핫 소스 (hot source) 및 콜드 소스 (cold source) 와 접촉하는 열전 레그들을 포함하는 열전 디바이스에 관한 것이다. 각각의 레그는 전도성 엘리먼트를 포함한다. 상이한 열전 성질의 전도성 엘리먼트들은 열전대를 형성하기 위해 서로 접속된다.
도 1 은 열전대 모듈의 종래의 아키텍처를 나타낸다. 각각의 열전대 (1) 는 내부 금속 커넥터 (3) 에 의해 레그들 (2a 및 2b) 의 단부들 중 하나를 통해 서로 접속된 상이한 성질의 전도성 재료들로 만들어진 그 레그들 (2a 및 2b) 의 커플에 의해 형성된다. 레그 (2a) 는 일반적으로 P-형 재료로 만들어지고 레그 (2b) 는 일반적으로 N-형 재료로 만들어지며, 통상적으로는 P-형 및 N-형 실리콘으로 만들어진다. 이러한 커플은 열전쌍 (thermopair) 이라고도 불릴 수 있다.
열전대 모듈은 일반적으로 링크 금속 커넥터들 (4a) 에 의해 전기적으로 직렬 접속된 복수의 열전대들 (1) 을 포함한다. 단자 금속 커넥터들 (4a, 4b) 은 모듈의 전기 접속들을 제공하기 위해 일련의 열전대들 (1) 의 단부들에 놓여진다.
열전 레그들 (2a 및 2b) 을 형성하는 전도성 재료들 또는 엘리먼트들은 상이한 열전 성질의 것이다. 상이한 열전 성질의 재료들이 의미하는 것은 열전대를 형성가능한 상이한 화학 조성들의 재료들이거나, 또는 상이한 도핑형들을 갖는 동일한 재료로 만들어진 재료들이다.
열전 모듈은 제벡 효과 (Seebeck effect) 또는 펠티에 효과 (Peltier effect) 모드에서 사용될 수 있다. 열전 모듈은 온도 Th 의 핫 사이드 리저버 (hot side reservoir) (5) 및 온도 Tf 의 콜드 사이드 리저버 (cold side reservoir) (6) 를 포함한다. 리저버들 (5 및 6) 은 열전대들 (1) 의 각 사이드 상에, 각각 커넥터들 (3) 의 레벨에서, 그리고 커넥터들 (4a) 의 레벨에서 배열된다.
제벡 모드에서, 열전 모듈은 핫 사이드 (5) 와 콜드 사이드 (6) 사이의 온도 구배로부터 전기 에너지를 생산한다. 이 모드는 파워 제너레이터 (power generator) 모드라고도 불린다.
펠티에 모드에서, 모듈의 단자들에의 전류의 인가 (application) 는, 온도 구배가 핫 사이드 (5) 와 콜드 사이드 (6) 사이에서 발생될 수 있게 한다. 이 모드는 쿨링 모드라고도 불린다.
열전 모듈의 효율은 사용된 재료들, 모듈의 지오메트리 및 사용 환경에 사실상 크게 좌우된다. 따라서 종래의 모듈은 쿨링 모드에 대해 최적화되거나 또는 파워 제너레이터 모드에 대해 최적화되지만, 결코 양자가 동시에 최적화되지는 않는다.
본 발명의 목적은 원하는 대로 제벡 모드나 펠티에 모드 중 어느 하나의 모드에서 최적의 방식으로 동작가능한 단일 소형의 열전 디바이스를 제공하는 것이다.
이 목적은 열전 디바이스가 제 1 표면과 접촉하는 제 1 단부들 및 제 2 표면과 접촉하는 제 2 단부들을 갖는 제 1 레그 및 제 2 레그를 포함한다는 사실에 의해 달성되는 경향이 있다. 제 1 레그 및 제 2 레그는 제 1 표면과 제 2 표면 사이에서 계속하여 연장되는 제 1 전도성 엘리먼트 및 제 2 전도성 엘리먼트를 각각 포함한다. 제 1 레그 및 제 2 레그는 제 1 표면과 제 2 표면 사이에서 계속하여 연장되는 제 3 전도성 엘리먼트 및 제 4 전도성 엘리먼트를 각각 포함한다. 제 3 전도성 엘리먼트는 제 1 전도성 엘리먼트에 인접하고 절연체에 의해 제 1 전도성 엘리먼트와는 분리된다. 제 4 전도성 엘리먼트는 제 2 전도성 엘리먼트에 인접하고 절연체에 의해 제 2 전도성 엘리먼트와는 분리된다. 이 디바이스는 또한 제 1 전도성 엘리먼트 및 제 2 전도성 엘리먼트로부터의 제 1 열전대의 형성 및 제 3 전도성 엘리먼트 및 제 4 전도성 엘리먼트로부터의 제 2 열전대의 형성을 가능하게 하는 선택 수단을 포함한다.
다른 이점들 및 특징들은 오직 비한정적인 예시를 목적으로만 주어지고 첨부된 도면들에서 표현된 다음의 본 발명의 특정 실시형태들의 설명으로부터 더욱 분명히 명백해질 것이다.
도 1 은 종래 기술에 따른 열전 모듈을 나타낸 도면이다.
도 2 는 제벡 모드에서의 열전 디바이스에 의해 발생된 전기 파워 대 레그들의 단면의 그래프를 나타낸 도면이다.
도 3 은 펠티에 모드에서의 열전 디바이스에 의해 발생된 캘로리픽 파워 대 레그들의 단면의 그래프를 나타낸 도면이다.
도 4 는 본 발명에 따른 일반적인 열전 디바이스를 개략적으로 나타낸 도면이다.
도 5 및 도 6 은 본 발명에 따른 디바이스의 제 1 실시형태의 레그를 나타낸 도면들이다.
도 7 은 전기 접속 엘리먼트에 의해 접속된 도 6 의 2 개의 레그들을 포함한 열전 디바이스를 나타낸 도면이다.
도 8 및 도 9 는 도 7 의 디바이스의 전기 접속 엘리먼트의 대안의 실시형태를 나타낸 도면들이다.
도 10 은 본 발명에 따른 디바이스의 제 2 실시형태를 나타낸 도면이다.
도 11 및 도 12 는 도 10 의 디바이스의 전기 접속 엘리먼트들의 단면도들이다.
도 13 내지 도 21 은 도 10 의 디바이스를 제조하는 방법의 단계들을 나타낸 도면들이다.
도 22 는 도 11 의 전기 접속 엘리먼트의 제조 단계의 단면도이다.
도 23 은 도 22 의 제조 단계의 대안의 실시형태의 단면도이다.
도 24 및 도 25 는 도 12 의 전기 접속 엘리먼트의 제조 단계들의 단면도들이다.
열전 디바이스는 그 지오메트리를 사용 조건에, 그리고 원하는 동작 모드에 적응시킴으로써 최적화될 수 있다. 이 최적의 지오메트리를 결정하기 위해서는, 열전기와 서믹스 (thermics) 의 일반 방정식에 의하여 얻어진 모델을 이용할 수 있다.
도 1 의 모듈에 기초한 사례 연구가 다음에서 설명된다. 이 사례 연구는 제벡 모드 (Seebeck mode) 에서의 디바이스의 최적화가 펠티에 모드 (Peltier mode) 에서의 디바이스의 최적화와 상이하다는 사실을 강조한다.
표 1 은 이 모델링에 사용된 열전 디바이스의 전기적, 열적 및 지오메트리 파라미터들을 함께 그룹화한다. 디바이스의 환경을 정의하기 위해, 디바이스와 콜드 사이드 리저버 (6) 사이에는 열 교환기가 배치된다. 열 교환기의 특성들이 또한 표 1 에 나타내진다.
제 1 카테고리 (온도) 의 파라미터들은 켈빈 (Kelvin) 단위의, 핫 사이드 (5) 의 온도 Th 및 콜드 사이드 (6) 의 온도 Tf 이다.
제 2 카테고리의 파라미터들은 재료들의 고유 특성들, 이를 테면, 제벡 효율 S, 열전도율 λ 및 레그들을 형성하는 전기 전도성 재료들의 전기 저항률 ρ, 그리고 또한 매트릭스, 즉 레그들 사이의 전기 절연 재료의 열전도율 λMAT 을 정의한다.
제 3 카테고리는 디바이스의 지오메트리, 즉 레그들의 수 n (여기서 N=n/2 는 열전대들의 수와 동일하다), 레그들의 높이 L, 본 경우에서 치수 b 를 가진 변들을 갖는 정사각형에 의해 정의된 레그들의 단면 Anp (Anp=b2), 2 개의 인접 레그들 사이의 거리 d, 및 레그들이 상부에 분포되는 이용가능한 표면 Ate 의 특징을 나타낸다.
Figure pct00001
"열 교환" 카테고리 파라미터들은 콜드 사이드의 디바이스의 환경: 열 교환기의 열 확산 표면 Ahs 및 디바이스와 콜드 사이드 리저버 또는 콜드 소스 사이의 열 교환기의 열 전달 계수 h 의 특징을 나타낸다. 이 콜드 소스는 예를 들어 주위 온도 (Tf=300K) 에서의 공기이며, 이 공기를 가진 열 교환기는, 레그들이 상부에 형성되는 금속 플레이트 또는 기판일 수 있다.
"저항률" 카테고리 파라미터들은 각각의 레그 (2a, 2b) 와 커넥터들 (3, 4a, 4b 및 4c) 사이의 접촉 품질을 나타내는 접촉 저항 RC, 및 일련의 열전대들의 단자들에서 측정된 디바이스의 총 저항에 대응하는 내부 저항 Rint 이다.
이 모델링 예에서, 핫 사이드 및 콜드 사이드는 각각 350 켈빈과 동일한 온도 Th 및 300 켈빈과 동일한 온도 Tf 에 있다. 모듈의 표면 Ate 은 1cm2 에 고정되며, 그 위에 10,000 개의 레그들이 분포되고, 즉 5,000 개의 열전대들이 분포된다. 레그들은 40㎛ 의 길이를 갖고, 공기에 의해 분리된다. 마지막으로, 열 교환에 관한 파라미터들은 2cm2 의 표면 Ahs 및 1000W·m-2·K-1 의 열 전달 계수 h 이다.
콜드 사이드 (6) 의 온도 (Tf) 는 실제로는 특히 핫 사이드 (5) 의 열 확산으로 인해, 커넥터 (4a) 의 레벨에서의 열전대의 콜드 온도에 대응하지 않는다. 따라서 열전대의 콜드 사이드는 온도 Tf 보다 높은 온도 Tc 에 있다. 따라서, 방정식에서는 환경의 온도 차이 Th-Tf 가 아닌 디바이스의 온도 차이 Th-Tc 가 고려된다.
제벡 효과에 따라 동작한 후 펠티에 효과에 따라 동작하는 열전 디바이스의 성능에 대한 레그들의 단면 Anp 의 영향을 검토하는 것이 제안된다. 따라서, 레그들의 사이드 및 단면에 각각 대응하는 파라미터들 b 및 Anp 은 가변적이다.
제벡 모드에서 발생된 전기 파워 Qgen 는 표 1 의 파라미터들을 이용하여 관계식으로 표현될 수 있다 :
Figure pct00002
관계식 (1) 은 파라미터들 Tc 및 Rint 를 수반하며, 이들 모두는 알려져 있지 않고 레그들의 단면 Anp 에 좌우된다.
내부 저항 Rint 은 :
Figure pct00003
로 기입된다.
Tc 의 표현을 알기 위해, 열 교환기의 레벨에서의 파워들의 밸런스를 나타내는 방정식은 :
Figure pct00004
로 기입되어야 하며,
여기서 PSeeb 는 열 교환기와의 인터페이스에서 (온도 Tc 에서) 발생된 열전 파워를 나타내고, Pcond 는 전도에 의해 전달된 파워를 나타내고, Pj 는 줄 효과 (Joule effect) 에 의해 발생된 파워를 나타내며, Phs 는 열 교환기의 레벨에서의 (자연 또는 강제) 대류에 의해 제거된 파워를 나타낸다. 이들 4 개의 항들은 Tc 를 수반한다. 그 항들 각각을 그 수식으로 바꿈으로써, 방정식 (3) 이 되며 :
Figure pct00005
여기서
Figure pct00006
T 는 온도 차이 Th-Tc 를 나타내고, λair 는 레그들을 분리하는 공기의 열전도율을 나타내고, I 는 일련의 열전대들에 의해 발생된 전류를 나타내며, Aair 는 디바이스 사이드의 공기를 가진 열 교환 표면을 나타낸다 (Aair=Ate-2N·Anp).
따라서, 파라미터 Anp 의 함수의 Tc 의 수식은 관계식 (4) 로부터 얻어질 수 있다.
관계식 (1) 의 내부 저항 Rint 및 온도 Tc 를 그들 각각의 수식 (2) 및 수식 (4) 로 바꿈으로써, 발생된 전기 파워 Qgen 는 오로지 레그들의 단면 Anp 에 따라서만 표현될 수 있다.
도 2 는 Qgen 대 레그들의 단면 Anp 의 변화를 나타낸다. 최대 파워 Qgen_max 가 치수 b=26㎛ 를 갖는 변들을 가진 정사각형에 대응하는, 단면 AnpSeeb=6.67*10-10m2 에 대해 얻어진다는 것이 관측될 수 있다.
이 값 AnpSeeb 은 또한 방정식을 풀어 분석적으로 얻어질 수 있다 :
Figure pct00007
유사한 방식으로, 펠티에 효과에 따라 동작하는 디바이스에 대해 모델링이 수행될 수 있다. 10mA 의 입력 전류 I 가 열전 디바이스에 인가된다. 펠티에 효과에 의해 발생된 파워, 줄 효과에 의한 손실 및 열전도에 의한 손실을 고려하여, 펠티에 모드에서의 열전 디바이스의 콜드 파워 (cold power) 는 :
Figure pct00008
형태로 기입될 수 있다.
이 방정식 (6) 은 레그들의 단면을 나타내는 변수 Anp, 일련의 열전대들을 통하여 흐르는 전류를 나타내는 I, 및 총 열 컨덕턴스를 나타내는 K(Anp) 를 수반한다. 총 열 컨덕턴스는 :
Figure pct00009
로 기입될 수 있다.
도 3 은 수식 (2), 수식 (6), 수식 (7) 로부터, 그리고 표 1 의 파라미터들의 값들로부터 얻어진, 레그들의 단면 Anp 에 따른 Qcold 의 변화를 나타낸다. 본 경우에, 이들 파라미터들은 제벡 모드와는 상이하다. 따라서 10mA 와 동일한 입력 전류가 일련의 열전대들을 통하여 흐른다.
이들 조건들 하에서, 레그의 단면이 제벡 모드에 의해 이전에 결정된 것과 동일했다면, 3.2W 의 파워 Qcold 가 얻어질 것이다. 도 3 의 곡선의 판독은, 이 3.2W 의 값이 최적이 아니라는 것을 보여준다. 3.94W 의 최대 파워 Qcold_max 가 사실상 단면 AnpPelt=3.24·10-10m2, 즉 약 18㎛ 의 변 b 를 가진 정사각형에 대해 얻어질 수 있다.
따라서 펠티에 모드에 대해 최적화된 이 레그들의 단면은 제벡 모드에 대해 동일한 열전 디바이스를 최적화하는데 사용한 것보다 작다.
이 모델링 예는, 최적의 레그 단면이 동작 모드에 따라 변하는 것을 보여준다. 펠티에 효과와 제벡 효과 중 하나만에 대해 최적화된 종래의 모듈들과 달리, 이하 설명된 디바이스는 동일한 모듈에 대해 양자의 동작 모드들에서의 최대 효율을 얻기 위하여, 레그들의 단면이 조절 (modulate) 될 수 있게 하는 아키텍처를 제시한다.
도 4 는 가변의 단면의 레그들을 가진 열전 디바이스의 일반적인 실시형태를 개략적으로 나타낸다. 이 열전 디바이스는 적어도 하나의 열전대를 형성하기 위해 2 개의 열 소스들 사이에 열적으로는 병렬로 접속되고 전기적으로 직렬로 접속된 2 개의 열전 레그들 (2a 및 2b) 을 포함한다.
각각의 레그는 열 소스 (5) 와 접촉하는 제 1 단부 및 열 소스 (6) 와 접촉하는 제 2 단부를 갖는다. 소스 (5) 는 예를 들어, 열전 디바이스의 핫 표면을 구성하는 반면, 소스 (6) 은 콜드 표면을 구성한다. 표현 "열 소스" 는 이후로는 펠티에 모드에서 냉각되는 환경, 또는 제벡 모드에서의 디바이스의 온도 구배에 관여하는 콜드 또는 핫 리저버 중 어느 하나를 지명한다.
디바이스는, 각각이 수개의 전도성 엘리먼트들에 의해 형성되고, 바람직하게는 서로 병렬로 배열되고 전기 절연 재료층에 의해 분리된 레그들을 이용한다. 따라서, 여기서 "열전 레그" 가 의미하는 것은, 수개의 고정 부착된 전도성 엘리먼트들로 만들어진 피스 (piece) 이며, 각각의 엘리먼트는 열 소스 (5) 와 열 소스 (6) 사이의 레그들의 전체 높이에 걸쳐 연장된다.
이 레그 아키텍처는 상이한 전도성 엘리먼트들을 전기적으로 접속시키는 것에 의한 상이한 단면들을 갖는 2 개의 열전대들의 형성을 가능하게 한다. 2 개의 열전대들 중 일방 또는 타방이 그 후 원하는 동작 모드에 따라 선택된다.
따라서 레그들 (2a 및 2b) 각각은 제 1 전기 전도성 엘리먼트 (각각 8a 및 8b) 를 포함한다. 엘리먼트들 (8a 및 8b) 은 핫 소스 (5) 로부터 콜드 소스 (6) 까지 계속하여 연장된다. 레그 (2a) 의 전도성 엘리먼트 (8a) 및 레그 (2b) 의 전도성 엘리먼트 (8b) 는 바람직하게는 동일한 치수이며, 도 4 의 Anp1 로 표시된 동일한 단면을 갖는다.
열전 디바이스의 레그들 (2a, 2b) 각각은 제 2 전기 전도성 엘리먼트를 더 포함한다. 따라서, 레그 (2a) 는 엘리먼트 (8a) 에 인접하고 전기 절연체 (9) 에 의해 엘리먼트 (8a) 와는 분리된 전도성 엘리먼트 (8c) 를 포함한다. 마찬가지로, 레그 (2b) 는 엘리먼트 (8b) 에 인접하고 전기 절연체 (10) 에 의해 엘리먼트 (8b) 와는 분리된 전도성 엘리먼트 (8d) 를 포함한다. 전도성 엘리먼트들 (8c 및 8d) 은 바람직하게는 동일한 치수이다. 그 전도성 엘리먼트들 (8c 및 8d) 의 단면은 Anp2 로 표시된다.
전도성 엘리먼트들을 형성하는 재료들은 반도체들, 예를 들어 실리콘 및 게르마늄, 또는 반금속들, 특히 안티몬 (antimony) 또는 비스무트 (bismuth) 에서 선택될 수 있다. 절연체들 (9 및 10) 은 바람직하게는 예를 들어 수지류 (resins), 질화물 (nitrides), 산화물 (oxides) 및 공기에서 선택된 동일 재료들이다.
다음의 실시형태들에서, 제 1 열전대는 전도성 엘리먼트들 (8a 및 8b) 로 형성되는 반면, 제 2 열전대는 엘리먼트들 (8c 및 8d) 로 형성된다. 따라서, 엘리먼트들 (8a 및 8b) 을 형성하는 재료들은 상이한 열전 성질의 것, 예를 들어 n-도핑 및 p-도핑된 실리콘 게르마늄 합금이다. 엘리먼트들 (8c 및 8d) 을 형성하는 재료들은 또한 상이한 열전 성질의 것이다. 더욱이 엘리먼트들 (8a 및 8c) 을 구성하는 재료들은 엘리먼트들 (8b 및 8d) 이 가능한 것처럼, 동일할 수 있고 또는 동일하지 않을 수 있다.
도 5 내지 도 7 은 적응가능한 단면의 레그를 가진 디바이스의 제 1 실시형태의 여러 상세를 나타낸다.
도 5 는 도 4 의 디바이스의 열전 레그 (2a) 의 (좌측) 정면도 및 (우측) 평면도를 나타낸다. 이 실시형태에서, 레그 (2a) 의 코어는 실린더 형태의 전도성 엘리먼트 (8c) 로 구성된다. 엘리먼트 (8c) 는 전기 절연 재료 (9) 에 의해 커버된 원통형 표면을 갖는다. 외부 링이 엘리먼트 (8a) 에 의해 재료 (9) 및 원통형 엘리먼트 (8c) 둘레에 형성되며, 엘리먼트 (8a) 또한 원통형이다. 따라서 레그 (2a) 의 엘리먼트들 (8a 및 8c) 은 절연 재료 (9) 에 의해 분리된 동심 실린더들이다. 제 2 레그는 유사한 구성을 갖는다.
도 6 은 이 레그 구성과 연관된 전기 접속 모드를 나타낸다. 각각의 레그의 실린더들은 기판 (미도시) 상에 놓여있다. 그 기판은 예를 들어, 평면 (xz) 과 평행인 평면에 위치한다. 따라서 각각의 레그를 형성하는 실린더들은 y 를 따라 안내된 공통 축을 갖는다.
전기 접속 엘리먼트 (3) 는 레그 (2a) 의 외부 표면 상에서 이동가능하며, 이는 엘리먼트들 (8a 및 8c) 을 노출시킨다. 도 6 의 경우에, 전기 커넥터 (3) 와 접촉하는, 레그의 외부 표면은, 엘리먼트들 (8a 및 8c) 의 최상부 표면에 대응한다. 커넥터는 예를 들어 방향 x 로 이동한다.
도 6 에 실선으로 표현된 제 1 위치에서, 커넥터 (3) 는 단지 레그의 외부링과, 즉 엘리먼트 (8a) 와 접촉하게 된다. 점선으로 표현된 제 2 위치에서, 커넥터 (3) 는 엘리먼트 (8a) 및 엘리먼트 (8c) 와 접촉하고 있다. 따라서, 2 개의 원통형 엘리먼트들을 전기적으로 접속시킨다.
유사한 방식으로, 커넥터 (3) 는 레그 (2b) 의 외부 표면 상에서 이동하며, 이는 엘리먼트들 (8b 및 8d) 을 노출시킨다.
도 7 은 이 제 1 실시형태에 따른 열전 디바이스의 개관을 예시한다. 도 5 에 표현된 유형의 레그들 (2a 및 2b) 은, 이동가능한 커넥터 (3), 이를 테면 도 6 과 관련하여 설명된 것과 연관된다.
도 6 및 도 7 에 도식화된 바와 같이, 커넥터 (3) 가 레그들 (2a 및 2b) 의 외부 링 상에 접촉하고 있는 경우, 엘리먼트들 (8a 및 8b) 사이에서 전기 접속이 이루어져 제 1 열전대가 형성된다. 그러면 이 열전대에 관여하는 전도성 재료들의 단면은 Anp1 과 동일하다. 커넥터 (3) 가 엘리먼트들 (8a, 8b, 8c 및 8d) (도 6 의 점선) 을 적어도 부분적으로 커버하는 경우, 모든 엘리먼트들 사이에서 전기 접속이 이루어진다. 그러면 Anp1 과 Anp2 의 합과 동일한 단면을 갖는 제 2 열전대가 얻어진다.
제 1 열전대는 예를 들어 펠티에 효과에 따른 동작에 대해 최적화된다. 이 경우에, 엘리먼트들 (8a 및 8b) 의 단면 Anp1 은 최대 콜드 파워를 얻도록 선택된다. 2 개의 쌍들의 전도성 엘리먼트들에 의해 형성된 제 2 열전대는 예를 들어 제벡 모드에서의 동작에 대해 이용된다. 엘리먼트들 (8a 및 8c) 의 단면들의 합과 동일한 대응하는 단면은 전류 발생을 최적화하도록 선택된다.
도 7 의 실시형태에서, 커넥터 (3) 는 레그 (2a) 와 접촉하는 제 1 부분 (3a) 및 레그 (2b) 와 접촉하는 제 2 부분 (3b) 을 포함한다. 부분들 (3a 및 3b) 은 예를 들어 전기 와이어 (3c) 에 의해 전기 접속된다. 부분들 (3a 및 3b) 은 서로에 대하여 이동가능하다. 따라서 각각의 부분은 예를 들어 전기 기계식 액추에이터에 의하여 독립적으로 이동될 수 있다.
도 8 및 도 9 는 커넥터 (3) 의 대안의 실시형태를 예시한다. 커넥터 (3) 는 변형가능한, 전기 전도성 재료로 만들어진 중심 부분 (3d) 을 포함하는 단일 피스에 의해 형성될 수 있다. 따라서 각각 레그들 (2a 및 2b) 과 접촉하는 커넥터 (3) 의 부분들 (3a 및 3b) 은 변형가능한 재료 (3d) 의 압축 또는 팽창에 의해 반대 방향으로 동시에 이동될 수 있다.
도 8 의 부분들 (3a 및 3b) 의 위치는 변형가능한 부분 (3d) 에 대한 힘이 없을 때에 나머지 위치에 대응할 수 있다. 변형가능한 부분 (3d) 을 압축함으로써 (도 9), 부분 (3a) 은 방향 x 로 이동되고, 부분 (3d) 는 방향 -x 로 이동되어 제 2 열전대가 얻어진다. 정반대의 방식으로, 나머지 위치는 도 9 에 대응할 수 있다. 부분들 (3a 및 3b) 은 그 때 재료 (3d) 를 팽창시키는 것만으로 각각의 레그의 외부 링과 접촉하게 될 수 있다. 변형가능한 재료는 예를 들어 형상 변화 재료이다.
원통형 레그들 (2a 및 2b) 은 반도체 재료로 만들어진 나노와이어들에 의해 형성될 수 있다. 제 1 단계에서, 제 1 재료, 예를 들어 실리콘의 나노와이어들의 성장이 기판 상에 수행된다. 그 후 나노와이어들이 그들의 표면 상에서 산화되어 2 개의 전도성 엘리먼트들 사이에 절연 재료층, 예를 들어 실리콘 산화물 SiO2 층이 형성된다. 마지막으로, 최종 단계에서, 제 2 재료 (예를 들어 실리콘) 의 새로운 성장이 수행되며, 이는 절연 재료를 커버한다.
도 10 내지 도 12 는 조정가능한 단면의 레그들을 가진 열전 디바이스의 제 2 실시형태를 나타낸다.
도 10 은 3 개의 열전 레그들 (2a, 2b 및 2c) 이 기판 (12) 상에 나란히 레이아웃되는 디바이스를 예시한다. 도 1, 도 4 내지 도 9 에서 나타내진 수직 아키텍처와 달리, 이 구성은 예를 들어 층들의 퇴적에 이어 패터닝을 행하는 것에 의한 평면 제작에 기초한다.
디바이스는 제 1 열전대를 형성하기 위해 엘리먼트들 (8a 및 8b) 사이의 제 1 전기 접속 (13a) 을 포함하고, 제 2 열전대를 형성하기 위해 엘리먼트들 (8c 및 8d) 사이의 제 2 전기 접속 (13b) 을 포함한다. 엘리먼트들 (8a 및 8b) 의 단면 (Anp1) 은 엘리먼트들 (8c 및 8d) 의 단면 Anp2 과 상이하다. 따라서, 제 1 열전대 및 제 2 열전대는 상이한 사이즈의 단면을 갖는다. 그들 중 일방은 제벡 모드에서의 동작에 대해 최적화되는 반면, 타방은 펠티에 모드에서의 동작에 대해 최적화된다.
제 1 전기 접속 (13a) 은 바람직하게는 레그들 (2a 및 2b) 의 하나의 단부에서, 엘리먼트들 (8a 및 8b) 을 접속시키는 금속층 (13a) 으로 만들어질 수 있다. 바람직하게는 층 (13a) 근방에 위치하고 층 (13a) 과 평행인 금속층 (13b) 은 엘리먼트들 (8c 및 8d) 을 접속시킨다.
열전대들 각각은 바람직하게는 연속 레그들 (2a, 2b) 의 커플들에 의해 형성된, 동일 성질의 다른 열전대들과 직렬 접속된다. 따라서 레그 (2b) 의 외부 엘리먼트 (8b) 는 금속층 (13c) 에 의해 도 10 의 우측의 후속 레그 (2a) 의 외부 엘리먼트에 전기 접속된다. 마찬가지로, 레그 (2b) 의 코어 (8d) 는 금속층 (13d) 에 의해 후속 열전대의 레그 (2a) 의 코어에 전기 접속된다.
금속층들 (13c 및 13d) 은 바람직하게는 층들 (13a 및 13b) 과 동일한 방식으로 레그들의 반대 단부에 형성된다. 따라서 2 개의 독립적인 전기 경로들이 전도성 엘리먼트들로 만들어진다.
2 개의 일련의 열전대들은 스위칭 디바이스 (14) 에 의해 외부 전기 회로 (미도시) 에 접속된다. 디바이스 (14) 는 2 개의 전기 경로들 중 일방 또는 타방을 입력-출력 단자들 V+ 및 V- 에 접속시킨다. 이들 입력-출력 단자들 V+ 및 V- 는, 디바이스가 펠티에 모드에서 동작중일 때 디바이스의 공급 단자들이다. 정반대의 방식으로, 제벡 모드에서는, 입력-출력 단자들 V+ 및 V- 는 외부 회로의 공급 단자들이다.
도 10 에서 나타내진 일 예시적인 실시형태에서, 디바이스 (14) 는 예를 들어 MOS 트랜지스터형의 2 개의 스위치들 (T1 및 T2) 을 포함한다. 각각의 스위치는 입력-출력 단자들 V+, V- 의 일방과 연관된 일련의 열전대들 사이의 전기 경로에 배열된다.
스위치들 (T1 및 T2) 은 반대 위상의 신호들 φ 및 /φ 에 의해 제어된다. 이렇게 하여, 단 하나의 일련의 열전대가 임의의 한순간에 외부 회로 (파워 공급 또는 부하) 에 접속된다. 예를 들어, 트랜지스터 (T1) 는 일련의 제 1 열전대들을 이용하여 2 개의 펠티에와 제벡 효과들 중 일방에 따른 동작을 위해 신호 φ 에 의해 턴온된다. 트랜지스터 (T2) 는 일련의 제 2 열전대들을 이용하여 타방의 효과에 따른 동작을 위해 반대 위상의 신호 /φ 에 의해 턴온된다.
이 실시형태에서, 엘리먼트 (8a) 는 2 개의 부분들에서 엘리먼트 (8c) 의 각각의 사이드 상에 대칭적인 방식으로 배열된다. 엘리먼트 (8d) 는 마찬가지로 엘리먼트 (8b) 의 각각의 사이드 상에, 이 또한 대칭적인 방식으로 배열된다. 그러나, 디바이스는 이 대칭적인 구성에 제한되지 않는다. 특히, 엘리먼트들 (8a 및 8c) 은 도 4 에서 나타내진 바와 같이 나란히 있을 수 있다.
도 11 및 도 12 는 전도성 엘리먼트 (8a) 상에 층 (13a) 으로, 그리고 전도성 엘리먼트 (8c) 상에 층 (13b) 으로 각각 만들어진 전기 접속들의 레벨에서의 도 10 의 디바이스의 단면도들이다. 전도성 재료들로 만들어진 엘리먼트들 (8a 및 8c) 은 전기 절연 재료들에 의해 둘러싸여진다. 절연 재료들의 최상부 부분은 영역들 (15a) (도 12) 내의 엘리먼트 (8a) 에 대한 액세스나 영역 (15b) (도 13) 내의 엘리먼트 (8c) 에 대한 액세스 중 어느 하나를 가능하게 하기 위해 제거된다.
도 13 내지 도 21 은 도 10 에 따른 열전 레그를 제조하는 방법의 제 1 일련의 단계들을 나타낸다.
도 13 에서, 전기 절연 재료층들 (16 및 17) 이 기판 (12) 상에 퇴적된다. 그 후 층 (17) 상에 에칭 마스크 (18) 가 형성된다. 마스크 (18) 는 바람직하게는 포토리소그래피에 의해 패터닝된 수지를 포함한다. 마스크에 의해 정의된 개구부는 열전 레그의 치수에 대응하는 치수를 갖는다.
도 14 에서, 유전층들 (16 및 17) 이 그 후 마스크 (18) 를 통하여 이방성 방식으로 에칭된다. 마스크 (18) 는 그 후 층들 (16 및 17) 에 대하여, 예를 들어 O2 형의 플라즈마 에칭에 의해 선택적으로 제거된다.
도 15 는 이전에 에칭된 영역 내의 기판 (12) 상에의 스페이서들 (19a 및 19b) 의 제작을 나타낸다. 스페이서들은 바람직하게는 희생 재료의 층의 컨포멀 퇴적 (conformal deposition) 및 희생 재료의 이방성 에칭에 의해 형성된다. 희생 재료는 예를 들어 실리콘 이산화물 또는 실리콘 질화물이다.
도 16 은 전도성 엘리먼트 (8c) 의 형성을 나타낸다. 예를 들어 도핑된 실리콘으로 만들어진 전도성 재료층은 스페이서들 (19a 및 19b) 사이에 포함된 공간에 형성된 후 스페이서들 (19a 및 19b) 과 동일한 레벨에 있도록 씨닝 (thinning) 된다. 씨닝은 예를 들어 화학적 기계적 연마 또는 화학적 에칭에 의해 달성된다. 도핑은 국소화된 이온 주입에 의한 퇴적에 연속하여 또는 가스 형태의 도펀트의 부가에 의한 퇴적 동안 수행될 수 있다.
도 17 에서, 스페이서들 (19a 및 19b) 은 그 후 층들 (16, 17) 에 대하여, 그리고 엘리먼트 (8c) 의 재료에 대하여 선택적으로 제거된다.
도 18 에서, 엘리먼트 (8c) 는 전기 절연 재료 (9) 로 코팅된다. 재료 (9) 는 바람직하게는 엘리먼트 (8c) 의 표면 산화에 의해 형성된다. 산화는 예를 들어 산소 하의 열 처리에 의해 달성된다. 실리콘 엘리먼트 (8c) 의 경우에, 실리콘 산화물 SiO2 이 얻어진다.
도 19 에서, 엘리먼트 (8a) 이 전도성 재료가 엘리먼트 (8c) 의 각각의 사이드에 형성된 후 엘리먼트 (8c) 의 최상부 부분에서 절연체 (9) 와 평탄한 표면을 형성하도록 씨닝된다. 엘리먼트 (8a) 의 재료는 예를 들어 엘리먼트 (8c) 의 재료와 동일하다.
도 20 및 도 21 은 엘리먼트들 (8a 및 8c) 상방의 스페이서들 (20a, 20b, 21a 및 21c) 의 형성을 나타낸다. 스페이서들 (20a 및 20b) 은 엘리먼트 (8c) 의 각각의 사이드 상에서, 엘리먼트 (8a) 의 부분만을 커버한다. 각각 스페이서들 (20a 및 20b) 과 접촉하는 스페이서들 (21a 및 21b) 은 부분적으로 엘리먼트 (8a) 를 커버하고 부분적으로 절연 재료 (9) 를 커버한다. 스페이서들 (21a 및 21b) 사이에 포함된 프리 영역이 대략 엘리먼트 (8c) 상방에 놓이지만 엘리먼트 (8a) 로 오버스필 (overspill) 되지 않는다.
도 13 내지 도 21 과 관련하여 설명된 단계들은 디바이스의 모든 열전 레그들 (2a 및 2b) 에 공통이다.
도 22 내지 도 25 는 제작 방법의 제 2 일련의 단계들을 예시한다. 그들은 레그들 사이의 전기 접속들의 형성에 대응한다. 도 22 및 도 23 은 금속층 (13a) 의 형성을 나타낸다.
도 22 에서, 스페이서들 (21a 및 21b) 이 포토리소그래피에 의해 이전에 정의된 영역에 에칭된다. 이 영역은 제 1 레그의 엘리먼트 (8a) 및 제 2 레그 (미도시) 의 엘리먼트 (8c) 와 접촉하는 금속층 (13a) 의 제작을 위해 제공된다. 따라서 엘리먼트 (8a) 에 대한 액세스는 스페이서들 (21a 및 21b) 을 제거함으로써 얻어진다. 그 후 금속층 (13a) 이 스페이서들 (20a 및 20b) 사이에 포함된 공간에 퇴적된다. 층 (13a) 은 화학적 기계적 연마에 의해 평탄화되는 것이 바람직하다.
도 23 에서 나타내진 대안의 실시형태에서, 모든 스페이서들이 제거된다. 따라서 엘리먼트 (8a) 의 최상부 표면 전체에서 엘리먼트 (8a) 상의 층 (13a) 의 접촉이 이루어진다.
도 24 및 도 25 는 금속층 (13b) 의 형성을 나타낸다.
도 24 에서, 절연 재료 (9) 의 최상부 부분은 포토리소그래피에 의해서도 정의된 다른 영역에 에칭된다. 이 에칭은 후속 단계에서 전기 접촉을 이루도록 엘리먼트 (8c) 에 대한 액세스를 개방한다. 스페이서들 (21a 및 21b) 은 에칭 마스크의 역할을 하는 것이 바람직하다. 따라서 액세스 영역은 스페이서들 (21a 및 21b) 사이에 포함된 공간 아래에 놓인다.
도 25 에서, 금속층 (13b) 은 스페이서들 (21a 및 21b) 사이에 포함된 공간에 퇴적된 후 결국 화학적 기계적 연마에 의해 평탄화된다.
제조 방법은 그 참조에 의하여 레그 (2a) 에 관하여 설명되었다. 그럼에도 불구하고, 이 방법은 그것만으로 디바이스의 다른 열전 레그들, 예를 들어 도 4 에서 나타내진 레그 (2b) 에 적용된다.
임의의 하나의 레그의 전도성 엘리먼트들은 바람직하게는 동일한 열전 성질의 재료들로 만들어진다. 통상적으로, 전도성 엘리먼트들은 모두 실리콘으로 만들어질 수 있다. 레그 (2a) 의 엘리먼트들 (8a 및 8c) 은 n-도핑될 수 있고, 레그 (2b) 의 엘리먼트들 (8a 및 8b) 은 p-도핑될 수 있다. 다른 예에서, 엘리먼트들 (8a 및 8b) 은 각각 n-도핑 및 p-도핑된 실리콘으로 만들어지는 반면, 엘리먼트들 (8c 및 8d) 은 각각 n-도핑 및 p-도핑 실리콘 게르마늄 합금으로 만들어진다.

Claims (10)

  1. 제 1 표면 (5) 과 접촉하는 제 1 단부들 및 제 2 표면 (6) 과 접촉하는 제 2 단부들을 갖는 제 1 레그 (2a) 및 제 2 레그 (2b) 를 포함하는 열전 디바이스로서,
    상기 제 1 레그 및 상기 제 2 레그는 각각 상기 제 1 표면과 상기 제 2 표면 사이에서 계속하여 연장되는 제 1 전도성 엘리먼트 (8a) 및 제 2 전도성 엘리먼트 (8b) 를 포함하며,
    상기 제 1 레그 (2a) 및 상기 제 2 레그 (2b) 는 각각 상기 제 1 표면과 상기 제 2 표면 사이에서 계속하여 연장되는 제 3 전도성 엘리먼트 (8c) 및 제 4 전도성 엘리먼트 (8d) 를 포함하고, 상기 제 3 전도성 엘리먼트 (8c) 는 상기 제 1 전도성 엘리먼트 (8a) 에 인접하고 절연체 (9) 에 의해 상기 제 1 전도성 엘리먼트와는 분리되고, 상기 제 4 전도성 엘리먼트 (8d) 는 상기 제 2 전도성 엘리먼트 (8b) 에 인접하고 절연체 (10) 에 의해 상기 제 2 전도성 엘리먼트와는 분리되고,
    상기 열전 디바이스는, 상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 2 전도성 엘리먼트 (8b) 로부터의 제 1 열전대의 형성 및 상기 제 3 전도성 엘리먼트 (8c) 및 상기 제 4 전도성 엘리먼트 (8d) 로부터의 제 2 열전대의 형성을 가능하게 하는 선택 수단을 포함하는 것을 특징으로 하는 열전 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 3 전도성 엘리먼트 (8c) 는 동일한 열전 성질의 재료들로 형성되고, 상기 제 2 전도성 엘리먼트 (8b) 및 상기 제 4 전도성 엘리먼트 (8d) 는 동일한 열전 성질의 재료들로 형성되는 것을 특징으로 하는 열전 디바이스.
  3. 제 2 항에 있어서,
    상기 선택 수단은 상기 제 1 레그 (2a) 및 상기 제 2 레그 (2b) 의 외부 표면들 상에 이동가능한 접속 엘리먼트 (3) 를 포함하고, 상기 제 1 레그 (2a) 의 상기 외부 표면은 상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 3 전도성 엘리먼트 (8c) 를 노출시키고 상기 제 2 레그 (2b) 의 상기 외부 표면은 상기 제 2 전도성 엘리먼트 (8b) 및 상기 제 4 전도성 엘리먼트 (8d) 를 노출시키는 것을 특징으로 하는 열전 디바이스.
  4. 제 3 항에 있어서,
    상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 3 전도성 엘리먼트 (8c) 는 동심 실린더들이고, 상기 제 2 전도성 엘리먼트 (8b) 및 상기 제 4 전도성 엘리먼트 (8d) 는 동심 실린더들인 것을 특징으로 하는 열전 디바이스.
  5. 제 3 항에 있어서,
    상기 이동가능한 접속 엘리먼트 (3) 는 변형가능한, 전기 전도성 재료로 만들어진 중심 부분 (3d) 을 포함하는 것을 특징으로 하는 열전 디바이스.
  6. 제 3 항에 있어서,
    상기 이동가능한 접속 엘리먼트 (3) 는 상기 제 1 레그 (2a) 와 접촉하는 제 1 부분 (3a) 및 상기 제 2 레그 (2b) 와 접촉하는 제 2 부분 (3b) 을 포함하며, 상기 제 1 부분 및 상기 제 2 부분은 서로에 대하여 이동가능한 것을 특징으로 하는 열전 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 2 전도성 엘리먼트 (8b) 는 제 1 단면 (Anp1) 을 갖고, 상기 제 3 전도성 엘리먼트 (8c) 및 상기 제 4 전도성 엘리먼트 (8d) 는 상기 제 1 단면 (Anp1) 과는 상이한 제 2 단면 (Anp2) 을 갖는 것을 특징으로 하는 열전 디바이스.
  8. 제 7 항에 있어서,
    상기 선택 수단은 :
    - 상기 제 1 전도성 엘리먼트 (8a) 와 상기 제 2 전도성 엘리먼트 (8b) 를 접속시키는 제 1 금속층 (13a),
    - 상기 제 3 전도성 엘리먼트 (8c) 와 상기 제 4 전도성 엘리먼트 (8d) 를 접속시키는, 상기 제 1 금속층과는 전기 절연되는 제 2 금속층 (13b), 및
    - 전기 회로 (V+, V-) 에서 상기 제 1 금속층과 상기 제 2 금속층 중 일방 또는 타방을 접속시키기 위한 스위칭 수단 (14, T1, T2) 을 포함하는 것을 특징으로 하는 열전 디바이스.
  9. 제 7 항에 있어서,
    상기 제 1 전도성 엘리먼트 (8a) 및 상기 제 2 전도성 엘리먼트 (8b) 의 상기 제 1 단면 (Anp1) 은 2 개의 펠티에 (Pelier) 및 제벡 (Seebeck) 효과들 중 일방에 알맞도록 디멘져닝되고, 상기 제 3 전도성 엘리먼트 (8c) 및 상기 제 4 전도성 엘리먼트 (8d) 의 상기 제 2 단면 (Anp2) 은 상기 2 개의 펠티에 및 제벡 효과들 중 타방에 알맞도록 디멘져닝되는 것을 특징으로 하는 열전 디바이스.
  10. 제 1 항에 있어서,
    상기 제 1 전도성 엘리먼트 (8a) 는 상기 제 3 전도성 엘리먼트 (8c) 의 각각의 사이드 상에 배열된 2 개의 부분들을 포함하고, 상기 제 2 전도성 엘리먼트 (8b) 는 상기 제 4 전도성 엘리먼트 (8d) 의 각각의 사이드 상에 배열된 2 개의 부분들을 포함하는 것을 특징으로 하는 열전 디바이스.
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