KR20130072075A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 터널 절연막을 개재하여 상기 기판과 분리되는 복수의 플로팅 게이트용 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 결과물의 전면 상에 전하차단막의 적어도 일부를 이루는 질화막을 형성하는 단계; 상기 도전막 패턴 사이의 공간 바닥면에 위치한 상기 질화막의 일부를 제거하여 상기 도전막 패턴마다 서로 분리된 질화막 패턴을 형성하는 단계; 및 결과물 상에 제어 게이트용 도전막을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법 관한 것으로, 보다 상세하게는 플로팅 게이트와 제어 게이트를 차단하기 위하여 ONO(Oxide-Nitride-Oxide)막을 이용하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 예를 들어, 낸드(NAND) 형 플래시 메모리 장치 등이 널리 이용되고 있다.
일반적으로 비휘발성 메모리 장치는, 섬 형상을 가지면서 매트릭스 타입으로 배열되는 플로팅 게이트, 플로팅 게이트 상에 배치되면서 일 방향으로 연장되어 일 방향으로 배열되는 플로팅 게이트들과 연결되는 제어 게이트, 및 플로팅 게이트와 제어 게이트 사이에 개재되어 이들 사이의 전하 이동을 차단하기 위한 전하 차단막으로서 ONO막을 포함한다. 이때, ONO막은 공정상 제어 게이트와 함께 패터닝되기 때문에 제어 게이트와 실질적으로 동일한 평면 형상을 갖고, 그에 따라 일 방향으로 연장된다.
이러한 비휘발성 메모리 장치에서는 제어 게이트에 인가되는 전압에 따라 플로팅 게이트로 전자를 주입하거나 또는 플로팅 게이트에 축적된 전자를 인출하는 방식으로 데이터 저장/소거를 수행한다. 즉, 프로그램 상태의 플로팅 게이트에는 전자가 축적되어 있고 소거 상태의 플로팅 게이트에는 전자가 존재하지 않는다.
그런데, 잘 알려진 바와 같이 질화막은 전자가 쉽게 트랩되는 막으로서, 전하 차단막으로 이용되는 ONO막 중 질화막에 전자가 트랩되어 비휘발성 메모리 장치의 신뢰성이 열화되는 문제가 발생하고 있다. 이하, 도 1을 참조하여 보다 구체적으로 설명한다.
도 1은 종래의 비휘발성 메모리 장치에서 발생하는 문제점을 설명하기 위한 도면이다.
도 1을 참조하면, 프로그램 상태의 플로팅 게이트에 축적된 전자가 산화막을 뚫고 질화막으로 이동하여 질화막에 트랩되는 현상이 발생할 수 있다(화살표 ① 참조). 전술한 바와 같이 ONO막은 일 방향으로 연장하고 있기 때문에, 질화막에 트랩된 전자는 일 방향을 따라 인접한 플로팅 게이트까지 이동할 수 있다(화살표 ② 참조). 인접한 플로팅 게이트가 소거 상태에 있는 경우, 전자가 인접한 플로팅 게이트로 주입되는 현상(화살표 ③ 참조)이 발생할 수 있다. 결국, 인접한 두개의 플로팅 게이트가 서로 명확히 구분되는 프로그램 상태 및 소거 상태를 유지하여야 함에도 불구하고, 프로그램 상태의 플로팅 게이트의 일부 전자가 소거 상태의 플로팅 게이트로 이동하여 전자가 공유되는 현상이 발생하고 있다. 이로 인하여 비휘발성 메모리 장치의 신뢰성이 열화된다.
최근 비휘발성 메모리 장치의 집적도가 증가하여 플로팅 게이트 간 간격이 감소하고 ONO막 두께 역시 감소하고 있기 때문에, 위와 같은 문제점은 더욱 심화되는 추세이다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로서, 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 배치되고 터널 절연막을 개재하여 상기 기판과 분리되는 복수의 플로팅 게이트; 상기 플로팅 게이트 상에 배치되고 일 방향으로 연장되는 제어 게이트; 및 상기 플로팅 게이트와 상기 제어 게이트 사이에 개재되고, 질화막을 포함하는 전하 차단막을 포함하고, 상기 질화막은, 상기 일 방향으로 배열되는 플로팅 게이트 사이에서 제거되어 분리된다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 터널 절연막을 개재하여 상기 기판과 분리되는 복수의 플로팅 게이트용 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 결과물의 전면 상에 전하차단막의 적어도 일부를 이루는 질화막을 형성하는 단계; 상기 도전막 패턴 사이의 공간 바닥면에 위치한 상기 질화막의 일부를 제거하여 상기 도전막 패턴마다 서로 분리된 질화막 패턴을 형성하는 단계; 및 결과물 상에 제어 게이트용 도전막을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 신뢰성을 향상시킬 수 있다.
도 1은 종래의 비휘발성 메모리 장치에서 발생하는 문제점을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3d의 단면도는 도 2의 A-A'선에 따른 단면을 나타내고 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 방향으로 연장되는 서로 평행한 복수의 활성 영역(10A)과, 활성 영역(10A)을 가로지르는 제2 방향으로 연장되는 서로 평행한 복수의 제어 게이트(CG)를 포함한다.
제어 게이트(CG)와 활성영역(10A)이 중첩하는 영역에는 플로팅 게이트(FG)가 배치된다. 그에 따라 복수의 플로팅 게이트(FG)는 섬 형상을 가지면서 제1 방향 및 제2 방향을 따라 배열된다.
도시하지는 않았으나, 활성영역(10A)과 플로팅 게이트(FG) 사이에는 전자의 터널링을 위한 터널 절연막이 개재되고, 플로팅 게이트(FG)와 제어 게이트(CG) 사이에는 이들 사이의 전자 이동을 차단하기 위한 막 예컨대, ONO막이 개재된다.
이하, 도 2의 장치의 제조 방법을 구체적으로 설명한다.
도 3a를 참조하면, 반도체 기판(10) 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성한 후, 활성영역이 형성될 부분을 덮는 마스크 패턴(미도시됨)을 형성하고 마스크 패턴을 식각 베리어로 플로팅 게이트용 도전막, 터널 절연막 및 반도체 기판(10)의 일부를 식각하여 활성영역(10A)을 정의하는 소자분리 트렌치(T)를 형성한다.
전술한 바와 같이, 활성영역(10A)은 제1 방향으로 연장된다. 터널 절연막 및 플로팅 게이트용 도전막은 활성영역(10A) 형성을 위한 식각시 함께 식각되었으므로, 활성영역(10A)과 동일한 평면 형상을 갖는다. 식각된 터널 절연막 및 플로팅 게이트용 도전막을 각각 터널 절연막 패턴(11) 및 플로팅 게이트용 도전막 패턴(12)이라 한다. 여기서, 터널 절연막 패턴(11)은 예컨대, 산화막일 수 있고, 도전막 패턴(12)은 예컨대, 불순물이 도핑된 폴리실리콘막일 수 있다.
이어서, 소자분리 트렌치(T)를 소정 두께로 매립하는 소자 분리막(13)을 형성한다. 소자 분리막(13)은 터널 절연막 패턴(11) 및 도전막 패턴(12)이 형성된 결과물을 덮는 절연막 예컨대, 산화막 및/또는 질화막을 형성한 후, 원하는 두께가 될때까지 절연막을 에치백(etchback)함으로써 형성될 수 있다. 이때, 소자분리막(13)은 상면이 터널 절연막 패턴(11)의 상면보다 위에 있도록 두께가 조절될 수 있다.
이어서, 도전막 패턴(12) 및 소자 분리막(13) 상에 제1 산화막(14) 및 제1 질화막(15)을 형성한다. 제1 산화막(14) 및 제1 질화막(15)은 전하 차단막의 일부를 이루는 막이다. 제1 산화막(14) 및 제1 질화막(15)은 스텝 커버리지(step coverage) 특성이 우수한 막을 이용함으로써 하부 프로파일을 따라 균일한 두께를 갖도록 형성될 수 있다.
도 3b를 참조하면, 제1 질화막(15) 상에 하부 프로파일을 따라 희생막(16)을 형성한다.
이때, 희생막(16)으로 스텝 커버리지 특성이 나쁜 막 예를 들어, USG(Undoped Silcate Glass)막을 이용함으로써, 희생막(16)이 도전막 패턴(12) 상에서는 상대적으로 두꺼운 두께를 갖고 도전막 패턴(12) 사이의 공간 즉, 공간 측벽과 바닥면에서는 상대적으로 얇은 두께를 갖게 한다.
나아가, 희생막(16)으로 제1 질화막(15)과 식각율 차이가 큰 막을 이용할 수 있다. 희생막(16)은 후속 공정(도 3d)에서 결국 제거되는 막이기 때문이다.
도 3c를 참조하면, 희생막(16)에 대해 전면 식각을 수행하되, 제1 질화막(15)이 드러나는 시점에서 식각이 정지되도록 전면 식각을 수행한다.
이때, 전면 식각의 특성상 희생막(16)에서 전면 식각 방향(화살표 참조)과 실질적으로 평행한 부분은 적게 식각되는 반면, 전면 식각 방향과 실질적으로 수직인 부분은 많이 식각된다. 다시 말하면, 희생막(16) 중에서 도전막 패턴(12)의 상부에 형성된 부분 및 도전막 패턴(12) 사이의 공간의 바닥면에 존재하는 부분은 많이 식각되고, 도전막 패턴(12)의 측벽에 존재하는 부분은 거의 식각되지 않는다.
그런데, 전술한 바와 같이 희생막(16)은 도전막 패턴(12) 상에서는 두껍게 형성되고 도전막 패턴(12) 사이의 공간 바닥면에서는 얇게 형성되기 때문에, 전면 식각 과정에서 도전막 패턴(12) 사이의 공간 바닥면의 희생막(16) 부분이 가장 먼저 제거되어 제1 질화막(15)이 드러난다. 이때, 전면 식각은 제1 질화막(15)이 드러나는 시점에서 정지하기 때문에, 도전막 패턴(12) 사이의 공간의 바닥면의 제1 질화막(15)이 드러나는 시점에서 도전막 패턴(12) 상부 및 도전막 패턴(12)의 측벽을 따라 형성된 희생막(16)은 여전히 존재한다. 이와 같이 전면 식각되어 도전막 패턴(12) 상부 및 도전막 패턴(12)의 측벽 상에 존재하는 희생막(16)을 이하, 희생막 패턴(16A)이라 하기로 한다.
이어서, 희생막 패턴(16A)을 식각 베리어로 희생막 패턴(16A) 형성에 의해 드러난 제1 질화막(15)을 제거하여 제1 질화막 패턴(15A)을 형성한다. 그 결과, 제1 질화막 패턴(15A)은 제2 방향으로 배열된 도전막 패턴(12)마다 서로 분리되어 형성된다.
도 3d를 참조하면, 희생막 패턴(16A)을 제거한다. 희생막 패턴(16A)의 제거는 습식 식각 등의 방식으로 수행될 수 있다.
이어서, 결과물의 전면 상에 제2 산화막(17)을 형성한다. 제2 산화막(17)은 하부 프로파일을 따라 균일한 두께를 갖도록 형성될 수 있다. 제2 산화막(17)은 제1 산화막(14) 및 제1 질화막 패턴(15A)과 함께 전하 차단막을 이룬다.
이어서, 도시되지는 않았지만, 제2 산화막(17) 상에 제어 게이트용 도전막을 형성한 후, 제어 게이트가 형성될 부분(도 2의 CG 참조)을 덮는 마스크 패턴을 형성하고 마스크 패턴을 식각 베리어로 제어 게이트용 도전막, 제2 산화막(17), 제1 질화막 패턴(15A), 제1 산화막(14), 도전막 패턴(12) 및 터널 절연막 패턴(11)을 식각한다. 식각된 제어 게이트용 도전막은 제2 방향으로 연장되는 제어 게이트를 형성한다. 식각된 도전막 패턴(12)은 섬 형상을 갖고 제어 게이트 하부에서 제1 방향 및 제2 방향을 따라 배열되는 플로팅 게이트를 형성한다. 식각된 제2 산화막(17) 및 제1 산화막(14)은 제어 게이트 하부에 존재하고 제어 게이트와 동일한 평면 형상을 갖는다. 식각된 제1 질화막 패턴(15A)은 제어 게이트 하부에 존재하되, 제2 방향에서 플로팅 게이트 별로 서로 분리된 형상을 갖는다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 살펴보면, 전하 차단막을 이루는 ONO막 중 질화막이 서로 연결되어 있지 않고 플로팅 게이트 별로 분리되어 있기 때문에, 인접한 플로팅 게이트 사이에서 전하가 이동하는 현상이 원천적으로 차단된다. 그에 따라 비휘발성 메모리 장치의 집적도가 증가하더라도 신뢰성 열화를 방지할 수 있다.
한편, 전술한 실시예는 전하 차단막이 ONO막인 경우를 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 전하 차단막이 전하 트랩 기능이 있는 질화막을 포함하는 모든 경우에 적용될 수 있다. 예를 들어, 전하 차단막이 질화막으로만 이루어지거나 또는 질화막-고유전율막, 고유전율막-질화막-고유전율막과 같이 질화막을 포함하는 다중막으로 이루어진 경우에도 적용될 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 터널 절연막 패턴
12: 도전막 패턴 13: 소자 분리막
14: 제1 산화막 15: 제1 질화막
16: 희생막 17: 제2 산화막

Claims (5)

  1. 기판 상에 터널 절연막을 개재하여 상기 기판과 분리되는 복수의 플로팅 게이트용 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴이 형성된 결과물의 전면 상에 전하차단막의 적어도 일부를 이루는 질화막을 형성하는 단계;
    상기 도전막 패턴 사이의 공간 바닥면에 위치한 상기 질화막의 일부를 제거하여 상기 도전막 패턴마다 서로 분리된 질화막 패턴을 형성하는 단계; 및
    결과물 상에 제어 게이트용 도전막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 질화막 패턴 형성 단계는,
    상기 질화막 상에, 상기 도전막 패턴 상에서의 두께가 상기 바닥면 상에서의 두께보다 큰 희생막을 형성하는 단계;
    상기 질화막이 드러나는 시점에서 식각이 정지되도록 상기 희생막을 전면 식각하는 단계;
    상기 전면 식각된 희생막에 의해 드러나는 상기 질화막을 제거하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 희생막은, 상기 질화막보다 스텝 커버리지 특성이 낮은
    비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 질화막 형성 단계의 전에 및 상기 질화막 패턴 형성 단계의 후에,
    산화막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 기판 상에 배치되고 터널 절연막을 개재하여 상기 기판과 분리되는 복수의 플로팅 게이트;
    상기 플로팅 게이트 상에 배치되고 일 방향으로 연장되는 제어 게이트; 및
    상기 플로팅 게이트와 상기 제어 게이트 사이에 개재되고, 질화막을 포함하는 전하 차단막을 포함하고,
    상기 질화막은, 상기 일 방향으로 배열되는 플로팅 게이트 사이에서 제거되어 분리된
    비휘발성 메모리 장치.
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