KR20130067219A - 광전모듈 및 그 제조방법 - Google Patents
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Abstract
본 발명에서는 광전모듈이 개시된다. 상기 광전모듈은, 광전 셀을 포함하는 광전모듈로서, 상기 광전 셀은, 반도체 기판과, 반도체 기판의 일면에 서로 이격되게 형성된 제1, 제2 반도체층과, 반도체 기판의 일면을 덮는 것으로, 제1, 제2 반도체층을 노출시키는 비아 홀을 포함하는 절연층과, 제1, 제2 반도체층에 접촉하도록 비아 홀을 채우며, 절연층으로부터 돌출된 제1, 제2 전극을 포함하고, 절연층은 하나의 단일층으로 형성된다.
본 발명에 의하면, 제조 공정 개수 및 재료비 절감이 가능하면서도, 서로 반대 극성 간의 단락이 효과적으로 방지될 수 있는 광전모듈 및 그 제조방법이 제공된다.
본 발명에 의하면, 제조 공정 개수 및 재료비 절감이 가능하면서도, 서로 반대 극성 간의 단락이 효과적으로 방지될 수 있는 광전모듈 및 그 제조방법이 제공된다.
Description
본 발명은 광전모듈 및 그 제조방법에 관한 것이다.
최근, 에너지 자원의 고갈 문제와 지구 환경 문제 등으로 인하여, 클린 에너지의 개발이 가속화되고 있다. 클린 에너지로서, 태양전지를 이용한 태양광 발전은, 태양광을 직접 전기로 변환하기 때문에, 새로운 에너지의 원천으로 기대되고 있다.
이러한 태양전지는 요구되는 출력특성에 따라 다수 개의 셀들이 모듈화된 형태로 제공될 수 있으며, 예를 들어, 다수의 셀들이 직렬 접속을 이루어 높은 개방 전압을 제공할 수 있다.
본 발명의 일 실시형태는, 제조 공정 개수 및 재료비 절감이 가능한 광전모듈 및 그 제조방법을 제공한다.
본 발명의 다른 실시형태는, 서로 반대 극성 간의 단락이 효과적으로 방지될 수 있는 광전모듈 및 그 제조방법을 제공한다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위한 광전모듈은,
광전 셀을 포함하는 광전모듈로서,
상기 광전 셀은,
반도체 기판;
상기 반도체 기판의 일면에 서로 이격되게 형성된 제1, 제2 반도체층;
상기 반도체 기판의 일면을 덮는 것으로, 상기 제1, 제2 반도체층을 노출시키는 비아 홀을 포함하는 절연층;
상기 제1, 제2 반도체층에 접촉하도록 상기 비아 홀을 채우며, 상기 절연층으로부터 돌출된 제1, 제2 전극을 포함하고,
상기 절연층은 하나의 단일층으로 형성된다.
예를 들어, 상기 광전모듈은,
배선기판을 더 포함하고,
상기 배선기판은,
절연기판 및 상기 절연기판 상에 형성된 도전 패턴을 포함하고,
상기 절연층은 배선기판과 마주하게 배치되며, 상기 제1, 제2 전극은 배선기판에 접합될 수 있다.
예를 들어, 상기 광전모듈은, 상기 반도체 기판의 일면과 절연층 사이의 패시베이션막을 더 포함할 수 있다.
예를 들어, 상기 절연층은 열 경화성 수지 계열로 형성될 수 있다.
예를 들어, 상기 제1, 제2 전극 각각은,
상기 비아 홀을 채우되, 상기 제1, 제2 반도체층으로부터 비아 홀의 제1 깊이를 채우는 시드층; 및
상기 비아 홀의 나머지 제2 깊이를 채우고, 상기 절연층의 하면으로부터 돌출되게 형성된 전도성 접속층;을 포함할 수 있다.
예를 들어, 상기 각 시드층은 상기 전도성 접속층과의 계면을 형성하는 단자 면을 포함하고,
상기 시드층의 단자 면과 절연층의 하면은 서로에 대해 단차를 형성할 수 있다.
예를 들어, 상기 시드층에 의해 채워진 비아 홀의 제1 깊이는, 상기 절연층 두께의 대략 절반일 수 있다.
예를 들어, 상기 전도성 접속층은 솔더링 소재를 포함할 수 있다.
예를 들어, 상기 전도성 접속층은,
상기 시드층의 단자 면에 접촉하고 상기 비아 홀의 나머지 제2 깊이를 채우며, 제1 폭을 갖는 제1 부분; 및
상기 절연층의 하면으로부터 돌출되고, 제2 폭을 갖는 제2 부분을 포함하며,
상기 제2 폭은 제1 폭 보다 넓게 형성될 수 있다.
예를 들어, 상기 배선기판의 절연기판 상의 도전 패턴은,
서로에 대해 이격된 제1, 제2 도전 패턴을 포함하되,
상기 제1 전극은 제1 도전 패턴에 접합되고,
상기 제2 전극은 상기 제2 도전 패턴에 접합될 수 있다.
예를 들어, 상기 제1 반도체층은 제1 도전형의 도펀트를 포함하고,
상기 제2 반도체층은 제2 도전형의 도펀트를 포함할 수 있다.
예를 들어, 상기 제1, 제2 전극은, 서로 교번되게 배치된 전극 패턴을 형성하고,
상기 배선기판의 절연기판 상의 도전 패턴은, 상기 전극 패턴에 대응되게 형성될 수 있다.
예를 들어, 상기 광전 셀은, 광전 셀의 배열을 이루도록 복수로 마련되고, 상기 광전모듈은 배선기판을 포함하며,
상기 광전 셀의 배열과 배선기판 중 적어도 하나는 정렬 마크를 포함할 수 있다.
한편, 본 발명의 다른 측면에 따른 광전모듈의 제조방법은,
제1 면에 서로 이격된 제1, 제2 반도체층이 형성된 반도체 기판을 준비하는 단계로서, 상기 제1 반도체층은 제1 도전형의 도펀트를 포함하고, 제2 반도체층은 제2 도전형의 도펀트를 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 제1 면에 패시베이션막을 형성하는 단계;
상기 패시베이션막에, 상기 제1, 제2 반도체층을 노출시키는 비아 홀을 형성하는 단계;
상기 패시베이션막 상에 단일 절연층을 형성하되, 상기 패시베이션막의 비아 홀이 단일 절연층을 관통하여 연장되도록 패시베이션막 상에 단일 절연층을 패턴 형성하는 단계; 및
상기 제1, 제2 반도체층과 접촉되도록 상기 비아 홀을 채우는 제1, 제2 전극을 형성하는 단계를 포함하고,
상기 제1, 제2 전극을 형성하는 단계는,
상기 비아 홀의 제1 깊이를 채우는 시드층을 형성하는 단계; 및
상기 시드층 상에서 상기 비아 홀의 나머지 제2 깊이를 채우고, 단일 절연층의 하면으로부터 돌출된 전도성 접속층을 형성하는 단계;를 포함한다.
예를 들어, 상기 단일 절연층은, 스크린 프린팅 또는 잉크젯 프린팅을 통하여 상기 패시베이션막에 적용된 열 경화성 수지 소재일 수 있다.
예를 들어, 상기 시드층은 스퍼터링에 의해 초기 두께를 형성한 후, 전기도금 또는 LIP(Light Induced Plating)로 최종 두께를 제어할 수 있다.
예를 들어, 상기 전도성 접속층은 솔더링 소재로 형성되며, 패턴 형성될 수 있다.
예를 들어, 상기 광전모듈의 제조방법은,
절연기판과, 상기 절연기판 상의 도전 패턴을 포함하는 배선기판을 준비하는 단계;
상기 제1, 제2 전극과 상기 배선기판의 도전 패턴을 상호 정렬시키는 단계; 및
상기 제1, 제2 전극을 도전 패턴에 접합시키는 단계;를 더 포함할 수 있다.
예를 들어, 상기 전도성 접속층은 솔더링 소재로 형성되고,
상기 전도성 접속층의 가열에 의해, 제1, 제2 전극과 도전 패턴이 연결될 수 있다.
예를 들어, 상기 반도체 기판을 준비하는 단계는,
상기 반도체 기판의 제2 면을 에칭하여 요철 패턴의 텍스처 구조를 형성하는 단계; 및
상기 반도체 기판의 제2 면에 반사 방지층을 형성하는 단계를 포함할 수 있다.
본 발명에 의하면, 서로 반대 극성 간의 절연구조를 하나의 단일층으로 형성함으로써 고가의 재료비를 절감할 수 있으며, 매 절연층의 형성시마다 페이스트 인쇄, 패터닝, 저온 경화, 고온 경화라는 일련의 공정이 반복되는 복층의 절연구조와 비교할 때, 공정 개수의 절감이 가능하다.
이렇게 단일층의 절연구조를 통하여, 비용 및 공정 개수의 절감을 실현하면서도, 광전 셀과 배선기판 간에 융착되는 전도성 접속층의 장착구조를 개선함으로써, 전도성 접속층의 과도한 유동에 따른 제1, 제2 전극 간의 단락을 효과적으로 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 관한 광전모듈의 사시도이다.
도 2는 도 1의 II-II 선을 따라 취한 단면도이다.
도 3은 도 2의 일부를 확대 도시한 단면도이다.
도 4a 내지 도 4d는 비교예에 따른 광전모듈을 설명하기 위한 도면들이다.
도 5a 내지 도 5l은 본 발명에 따른 광전모듈을 제조하는 방법을 설명하기 위한 도면들이다.
도 6은 제1, 제2 전극의 구조를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시형태에 따른 광전모듈을 설명하기 위한 도면들로서, 도 7a는 광전 셀의 어레이를 보여주는 도면이고, 도 7b는 도 7a의 광전 셀의 어레이와 접속되는 배선기판을 보여주는 도면이다.
도 2는 도 1의 II-II 선을 따라 취한 단면도이다.
도 3은 도 2의 일부를 확대 도시한 단면도이다.
도 4a 내지 도 4d는 비교예에 따른 광전모듈을 설명하기 위한 도면들이다.
도 5a 내지 도 5l은 본 발명에 따른 광전모듈을 제조하는 방법을 설명하기 위한 도면들이다.
도 6은 제1, 제2 전극의 구조를 설명하기 위한 평면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시형태에 따른 광전모듈을 설명하기 위한 도면들로서, 도 7a는 광전 셀의 어레이를 보여주는 도면이고, 도 7b는 도 7a의 광전 셀의 어레이와 접속되는 배선기판을 보여주는 도면이다.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 일 실시형태에 관한 광전모듈에 대해 설명하기로 한다.
도 1은 본 발명의 바람직한 일 실시형태에 관한 광전모듈을 도시한 사시도이다. 도 2는 도 1의 II-II 선을 따라 취한 단면도이다. 도면을 참조하면, 상기 광전모듈은, 배선기판(200)과, 상기 배선기판(200) 상에 마주하게 결합되어 전기 접속을 형성하는 광전 셀(S)을 포함한다.
도 2를 참조하면, 상기 광전 셀(S)은, 반도체 기판(100)과, 상기 반도체 기판(100)에 서로에 대해 이격되며 교번되게 형성된 제1, 제2 반도체층(111,112)과, 상기 제1, 제2 반도체층(111,112)에 접속된 제1, 제2 전극(121,122)을 포함한다.
상기 반도체 기판(100)은 제1 면(100a)과, 상기 제1 면(100a)과 반대되는 제2 면(100b)을 가질 수 있다. 예를 들어, 반도체 기판(100)의 제1 면(100a) 측에 이미터와 베이스 전극(제1, 제2 전극, 121,122)이 모두 형성되는 후면 접촉(back-contact)을 형성할 수 있으며, 전극구조가 배제된 제2 면(100b) 측이 수광면으로 기능함으로써, 유효 입사광을 늘리고 광 손실을 줄일 수 있다. 예를 들어, 반도체 기판(100)의 수광면 측에 전극을 형성하지 않는 후면 접촉을 형성함으로써 전극으로 인한 광 손실을 줄이고, 수광면에 전극을 형성하는 태양전지 구조와 비교할 때, 높은 출력을 얻을 수 있다.
예를 들어, 상기 반도체 기판(100)은 제2 면(100b) 측을 통한 수광에 따라 광 생성 캐리어를 생성할 수 있다. 상기 광 생성 캐리어(캐리어)는 반도체 기판(100)에 흡수되어 생성된 전공과 전자를 의미한다. 반도체 기판(100)은 n형 또는 p형 도전형을 갖는 단결정 실리콘 기판, 다결정 실리콘 기판 등으로 형성될 수 있다. 예를 들어, 본 발명의 일 실시형태에서, 상기 반도체 기판(100)은 n형 단결정 실리콘 기판으로 형성될 수 있다.
상기 반도체 기판(100)의 제2 면(100b)에는 요철 패턴을 포함하는 텍스처 구조(R)가 형성될 수 있다. 상기 텍스처 구조(R)는 입사광의 반사율을 감소시키는 역할을 하고, 다수의 미세한 돌기를 포함하는 요철면을 형성할 수 있다.
반도체 기판(100)의 제2 면(100b) 상에는 반사 방지막(160)이 형성될 수 있다. 상기 반사 방지막(160)은 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx)으로 형성될 수 있다. 예를 들어, 상기 반사 방지막(160)은 실리콘 질화막의 단일층 또는 실리콘 산화막의 단일층으로 형성되거나, 서로 굴절율이 다른 실리콘 질화막 및 실리콘 산화막의 복합층으로 형성될 수 있다.
상기 반사 방지막(160)은 반도체 기판(100)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 반사 방지막(160)은 반도체 기판(100)의 표면 결함에 따른 표면 재결합 손실을 줄이고 캐리어의 수집 효율을 향상시킬 수 있다.
본 발명의 다른 실시형태에서, 상기 반도체 기판(100)의 제2 면(100b) 상에는 반사 방지막(160) 이외에, 패시베이션막(미도시)이 더 형성될 수 있다. 이러한 패시베이션막(미도시)은, 진성 반도체층, 도핑된 반도체층, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx) 등으로 형성될 수 있다. 상기 진성 반도체층이나 도핑된 반도체층은 반도체 기판(100)상에 증착된 비정질 실리콘으로 형성될 수 있다. 예를 들어, 패시베이션막(미도시)은, 반도체 기판(100)과 동일한 도전형이며, 반도체 기판(100)보다 고 농도로 도핑되어 표면 전계를 형성할 수 있다.
상기 반도체 기판(100)의 제1 면(100a)에는 서로 역 도전형을 갖는 제1, 제2 반도체층(111,112)이 형성될 수 있다. 상기 제1, 제2 반도체층(111,112)은 반도체 기판(100)으로부터 생성된 캐리어를 분리 수집하는 이미터와 베이스를 형성할 수 있다.
상기 제1 반도체층(111)은 반도체 기판(100) 내에 p형 또는 n형 도펀트를 확산시키는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 반도체층(111)은, n형 반도체 기판(100)과 역 도전형인 p형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 소수 캐리어(ex. 정공)을 수집하는 이미터를 형성할 수 있다.
상기 제2 반도체층(112)은 반도체 기판(100) 내에 p형 또는 n형 도펀트를 확산시키는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 반도체층(112)은, n형 반도체 기판(100)과 같은 도전형인 n형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 다수 캐리어(ex. 전자)를 수집하는 베이스를 형성할 수 있다.
상기 반도체 기판(100)의 제1 면(100a) 상에는 패시베이션막(140)이 형성된다. 상기 패시베이션막(140)은 반도체 기판(100)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 패시베이션막(140)은 반도체 기판(100)의 표면 결함에 따른 재결합 손실을 줄이고 캐리어의 수집효율을 향상시킬 수 있다. 예를 들어, 상기 패시베이션막(140)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx) 등으로 형성될 수 있다.
상기 패시베이션막(140) 상에는 절연층(150)이 형성될 수 있다. 상기 절연층(150)은, 서로 역 도전형의 제1, 제2 전극(121,122) 간의 전기적인 단락을 방지하며, 제1, 제2 전극(121,122) 사이에서 이들을 절연시킬 수 있다.
상기 절연층(150)은, 전극 접속을 위한 비아 홀(130)을 개방시키도록 패턴 인쇄될 수 있으며, 예를 들어, 스크린 프린팅, 잉크젯 프린팅 등을 적용하여 인쇄될 수 있다. 예를 들어, 상기 절연층(150)은, 폴리마이드(polymide)나 폴리이미드(polyimide) 등의 경화성 수지소재로 형성될 수 있으며, 온도 변화에 따라 유동성에 차이를 보이며, 고온에서 경화되는 경화성 수지소재로 형성될 수 있다. 상기 절연층(150)은, 100℃ ~ 150℃ 사이에서 경화 처리하는 1차 경화와, 300℃ 이상 고온에서 경화 처리하는 2차 경화의 두 단계의 경화 처리를 통하여 패시베이션막(140)에 고착될 수 있다. 예를 들어, 상기 절연층(150)은 패시베이션막(140)과 반대되는 하면을 가질 수 있다.
도 3은 도 2의 일부를 확대 도시한 단면도이다.
도면을 참조하면, 제1, 제2 전극(121,122)은, 절연층(150) 표면으로부터 반도체 기판(100)까지 관통 형성된 비아 홀(130)을 통하여 반도체 기판(100)의 제1, 제2 반도체층(111,112)과 전기적으로 연결된다. 예를 들어, 상기 비아 홀(130)은 절연층(150)과 패시베이션막(140)의 두께방향을 따라 형성될 수 있다.
상기 절연층(150)은 단일층(single layer)으로 형성될 수 있으며, 이 경우, 비아 홀(130)의 전체 깊이(dt)는, 패시베이션막(140)의 두께(t1)와 절연층(150)의 두께(t2)를 더한 합산 두께에 해당될 수 있다(즉, dt = t1 + t2). 하나의 단일 절연층(150)을 통하여 제1, 제2 전극(121,122) 간의 전기적인 절연상태를 확보하고 정부극 간의 단락을 방지함으로써, 2층 이상 복층의 절연층을 형성하는 구조와 비교할 때, 절연층의 재료비를 절감할 수 있고, 인쇄, 패터닝, 경화 등 절연층 형성을 위한 일련의 공정을 대폭 줄일 수 있다.
상기 비아 홀(130)은 제1, 제2 반도체층(111,112)을 노출시키며, 이들 각각을 제1, 제2 전극(121,122)과 접속시킬 수 있다. 예를 들어, 상기 비아 홀(130)은 반도체 기판(100)에 교대로 배열된 제1, 제2 반도체층(111,112)에 대응하여 다수로 형성될 수 있다.
보다 구체적으로, 상기 제1, 제2 전극(121,122)은, 비아 홀(130)의 제1 깊이(d1)를 채우는 시드층(121a,122a)과, 비아 홀(130)의 제2 깊이(d2)를 채우는 전도성 접속층(121b,122b)을 포함한다. 여기서, 비아 홀(130)의 제1 깊이(d1)와 제2 깊이(d2)는, 비아 홀(130)의 전체 깊이(dt) 중 일부를 형성한다. 예를 들어, 상기 제1, 제2 깊이(d1,d2)의 합산은, 비아 홀(130)의 전체 깊이(dt)에 해당될 수 있다(즉, dt = d1 + d2). 그리고, 상기 전도성 접속층(121b,122b)은, 비아 홀(130)의 제2 깊이(d2)를 채우며 이로부터 연장되어 절연층(150)의 표면으로부터 소정 두께(t3)로 돌출되도록 형성될 수 있다.
상기 시드층(121a,122a)은 비아 홀(130)의 제1 깊이(d1)를 채우도록 형성되며, 비아 홀(130) 내에 형성될 수 있다. 이로써, 상기 시드층(121a,122a)은 절연층(150)의 표면으로 돌출되지 않고, 절연층(150)의 내부로 오목하게 인입된 단차진 단자 면(st)을 가질 수 있다. 즉, 상기 시드층(121a,122a)의 단자 면(st)은, 절연층(150)의 하면으로부터 단차를 형성할 수 있고, 시드층(121a,122a)의 단자 면(st)은 절연층(150)의 하면보다 안쪽으로 오목하게 들어간 인입된 면을 형성한다.
예를 들어, 시드층(121a,122a)의 두께, 그러니까 시드층(121a,122a)으로 채워진 비아 홀(130)의 제1 깊이(d1)는, 절연층(150) 두께(t2)의 대략 1/2로 형성될 수 있다. 예를 들어, 절연층(150)이 대략 20μm 두께로 형성될 때, 시드층(121a,122a)은 대략 10μm 두께로 형성될 수 있다.
상기 시드층(121a,122a)은 전도성 접속층(121b,122b)을 형성하기 위한 하지층(under layer)으로 형성된다. 상기 시드층(121a,122a)의 단자 면(st)은 전도성 접속층(121b,122b)과의 계면을 형성할 수 있다. 상기 시드층은 은(Ag)과 같은 전도성 물질로 형성될 수 있으며, 예를 들어, 상기 시드층은 80% 이상의 은(Ag)을 포함하는 전도성 물질로 형성될 수 있다.
상기 시드층(121a,122a)은, 스퍼터링(sputtering)이나, 전기도금, LIP(Light Induced Plating) 등의 도금법을 이용하여 형성될 수 있다. 예를 들어, 스퍼터링 방식을 이용하여 시드층(121a,122a)의 초기 두께를 형성한 이후에 전기도금이나 LIP(Light Induced Plating)의 도금 방식을 통하여 정교하게 최종 두께를 형성할 수 있다.
스퍼터링으로 형성된 초기 두께는 이후의 도금 공정을 위한 기저를 형성할 수 있으며, 도금 방식을 이용하여 시드층(121a,122a)의 최종 두께를 정교하게 제어함으로써, 시드층(121a,122a)이 비아 홀(130)의 일부 깊이, 즉, 제1 깊이(d1)만을 채우고 나머지 제2 깊이(d2)를 공백상태로 남겨둠으로써, 비아 홀(130)의 제2 깊이(d2)를 통하여 전도성 접속층(121b,122b)의 정 위치를 정의할 수 있고, 전도성 접속층(121b,122b)의 용융 및 유동에 따라 전도성 접속층(121b,122b)이 제1, 제2 전극 위치(P1,P2)에서 벗어나 반대 극성의 제2, 제1 전극 위치(P2,P1)로 흘러 정부극 간의 단락을 일으키는 것을 방지할 수 있다.
상기 시드층(121a,122a)에는 전도성 접속층(121b,122b)이 형성된다. 상기 전도성 접속층(121b,122b)은, 비아 홀(130) 내의 시드층(121a,122a) 단자 면(st)에 형성될 수 있다. 상기 전도성 접속층(121b,122b)은, 비아 홀(130)의 제2 깊이(d2)를 채우고 절연층(150) 하면으로부터 소정 두께(t3)로 돌출되도록 형성될 수 있다. 즉, 상기 전도성 접속층(121b,122b)은, 절연층(150)의 하방으로 돌출된 형상으로 형성될 수 있다. 이렇게 돌출 형성된 전도성 접속층(121b,122b)을 개재하여 광전 셀(S)과 배선기판(200) 간의 전기 접속이 이루어질 수 있다.
상기 전도성 접속층(121b,122b)은 오목하게 인입된 비아 홀(130)의 제2 깊이(d2)를 채우도록 형성됨으로써, 전도성 접속층(121b,122b)의 유동에 따른 제1, 제2 전극(121,122) 간의 단락이 방지될 수 있다. 이에 대해 상세히 설명하면 이하와 같다.
즉, 상기 전도성 접속층(121b,122b)은 광전 셀(S)과 배선기판(200) 사이에서 융착되어 이들을 전기적으로 연결할 수 있다. 예를 들어, 전도성 접속층(121b,122b)이 형성된 광전 셀(S)을 배선기판(200) 위에 정렬시킨 후, 고온의 리플로우 솔더링을 수행하여 광전 셀(S)과 배선기판(200) 사이에서 전도성 접속층(121b,122b)이 융착되게 하여 이들을 전기적으로 접속시킬 수 있다.
이때, 상기 전도성 접속층(121b,122b)은 용융 또는 반 용융 상태로 가열되어, 광전 셀(S)과 배선기판(200) 사이에서 견고한 전도성 결합을 형성할 수 있는데, 유동성을 갖게 된 전도성 접속층(121b,122b)이 자신의 정 위치에서 벗어나 다른 위치로 유동하게 된다면, 제1, 제2 전극(121,122) 간의 단락이 발생하게 된다.
본 발명의 일 실시형태에서, 상기 전도성 접속층(121b,122b)은 오목하게 인입된 비아 홀(130)의 제2 깊이(d2)를 채우도록 형성되므로, 용융된 전도성 접속층(121b,122b)은 비아 홀(130)을 중심으로 집결하게 되고, 비아 홀(130)에 의해 전도성 접속층(121b,122b)의 정 위치가 규제되는 결과, 과도한 유동성에 따라 자신의 정 위치인 제1 전극 위치(P1)에서 벗어나 제2 전극 위치(P2)로 유동하거나 또는 자신의 정 위치인 제2 전극 위치(P2)에서 벗어나 제1 전극 위치(P1)로 유동함에 따른 단락이 방지될 수 있다.
도 4a 내지 도 4d에는 본 발명의 비교예에 따른 광전 셀(S`)의 제조공정이 도시되어 있다. 도 4a를 참조하면, 광전 셀(S`)의 일 면 측에, 제1 절연층(151`)을 형성하고 전극 접속을 위한 비아 홀(130`)을 형성한다. 그리고, 도 4b에 도시된 바와 같이, 상기 비아 홀(130`)을 채우도록 제1 전극층(121`)을 형성한다. 이 상태에서 배선기판상에 조립될 경우, 제1 전극층(121`)의 유동에 따라 단락이 발생하기 쉽다. 이에, 도 4c에 도시된 바와 같이, 제1 전극층(121`) 사이를 매립하는 제2 절연층(152`)을 형성한 다음에, 도 4d에 도시된 바와 같이, 제1 전극층(121`) 보다 좁은 폭으로 제2 전극층(122`)을 형성하고, 이렇게 얻어진 광전 셀(S`)을 배선기판상에 조립한다.
이러한 비교예에서는 정부극 간의 단락을 방지하기 위한 절연층으로, 제1, 제2 절연층(151`,152`)을 포함하는 복층의 절연층을 형성하는데, 상대적으로 고가인 절연층의 소재비용이 낭비되는 것은 물론이고, 제1, 제2 절연층(151`,152`)의 형성 공정이 반복된다는 문제가 있다. 즉, 제1, 제2 절연층(151`,152`)의 형성시마다 페이스트 인쇄, 정교한 얼라인이 요구되는 패터닝, 저온 경화, 고온 경화라는 일련의 공정이 반복된다.
또한, 광전 셀(S`)과 배선기판 간의 접속을 매개하는 제2 전극층(122`)이 상대적으로 평탄한 면에 형성됨으로써, 제2 전극층(122`)의 유동을 저지하기 어렵고, 용융된 제2 전극층(122`)은, 자신의 정 위치에서 벗어나 자유롭게 유동할 수 있어, 광전 셀(S`)의 정부극 간에 단락이 일어날 가능성이 크다.
상기 비교예와 비교할 때, 도 3의 실시형태에서는, 단일 절연층(150)을 적용하여 재료비를 절감할 수 있고, 인쇄, 패터닝, 경화 등의 절연층(150)의 형성을 위한 일련의 공정을 대폭 줄일 수 있다.
또한, 광전 셀(S)과 배선기판(200) 간의 접속을 매개하는 전도성 접속층(121b,122b)이 오목한 비아 홀(130)의 제2 깊이(d2)를 채우도록 형성됨으로써 전도성 접속층(121b,122b)의 유동을 효과적으로 저지할 수 있고, 광전 셀(S)의 정부극 간의 단락을 방지할 수 있다.
이렇게 단일 절연층(1150)을 적용하면서 비아 홀(130) 내부에 전극구조, 그러니까 시드층(121a,122a)과, 전도성 접속층(121b,122b)의 일부를 형성함으로써 광전 셀(S)의 전체 두께를 줄일 수 있고, 박형화된 광전 셀(S)이 제공될 수 있다.
도 3을 참조하면, 상기 전도성 접속층(121b,122b)은, 서로 다른 폭을 갖는 제1, 제2 부분(121ba,121bb,122ba,122bb)을 포함하여 전체적으로 리벳 형상으로 형성될 수 있다. 상기 제1 부분(121ba,122ba)은, 비아 홀(130)의 제2 깊이(d2)를 채우며, 비아 홀(130) 내에서 상대적으로 좁은 폭으로 형성될 수 있다. 그리고, 상기 제2 부분(121bb,122bb)은 절연층(150)의 하면으로부터 소정 두께(t3)로 돌출되며, 절연층(150) 하면의 일부를 덮는 상대적으로 넓은 폭으로 형성될 수 있다. 전도성 접속층(121b,122b)의 배선기판(200)을 향하는 제2 부분(121bb,122bb)을 상대적으로 넓은 폭으로 형성함으로써, 배선기판(200)과의 접속 저항을 줄일 수 있다.
상기 전도성 접속층(121b,122b)으로는, 납땜, 솔더 페이스트, 솔더 볼 등이 적용될 수 있으며, 전기적으로 전도성을 갖고, 광전 셀(S)과 배선기판(200) 사이에서 융착될 수 있는 저융점의 전도성 소재로 형성될 수 있다.
도 2를 참조하면, 상기 광전 셀(S)은 배선기판(200)과 마주하게 배치되며, 배선기판(200)상에 접합되어 배선기판(200)과 전기 접속을 형성한다. 상기 배선기판(200)은 절연기판(210)과, 상기 절연기판(210) 상에 형성된 도전 패턴(250)을 포함한다.
상기 절연기판(210)은, 도전 패턴(250)보다 높은 전기 저항을 갖는 절연성 소재로 형성될 수 있으며, 예를 들어, 상기 절연기판(210)은, 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate, PET) 등으로 형성될 수 있다.
상기 절연기판(210)상에, 그러니까 광전 셀(S)과 마주하는 절연기판(210)의 일면 상에는 광전 셀(S)의 제1, 제2 전극(121,122)과 전기 접속을 형성하는 도전 패턴(250)이 형성된다. 상기 도전 패턴(250)은 광전 셀(S)로부터 생성된 전력을 추출하기 위한 것이다. 상기 도전 패턴(250)은 광전 셀(S)의 제1, 제2 전극(121,122)과 전기 접속을 형성하는 제1, 제2 도전 패턴(251,252)을 포함할 수 있다.
상기 제1 도전 패턴(251)은, 광전 셀(S)의 제1 전극(121)과 전기 접속을 이루고, 상기 제2 도전 패턴(252)은, 광전 셀(S)의 제2 전극(122)과 전기 접속을 이루게 된다. 상기 제1, 제2 도전 패턴(251,252)의 상대적인 위치 관계에 대해, 예를 들어, 상기 제1 도전 패턴(251)이 광전 셀(S)의 제1 전극(121)과 전기 접속을 이루는 위치에서, 제2 도전 패턴(252)은 광전 셀(S)의 제2 전극(122)과 실질적으로 겹쳐질 수 있고, 역으로, 상기 제2 도전 패턴(252)이 광전 셀(S)의 제2 전극(122)과 전기 접속을 이루는 위치에서, 상기 제1 도전 패턴(251)은 광전 셀(S)의 제1 전극(121)과 실질적으로 겹쳐질 수 있다.
배선기판(200)의 제1, 제2 도전 패턴(251,252)과, 광전 셀(S)의 제1, 제2 전극(121,122) 간의 전기 접속은, 전도성 접속층(121b,122b)이 형성된 광전 셀(S)을 배선기판(200) 위에 위치 정렬시킨 후, 고온의 리플로우 솔더링을 수행하여 광전 셀(S)과 배선기판(200) 사이에서 전도성 접속층(121b,122b)을 융착시킴에 따라 배선기판(200)과 광전 셀(S)을 전기적으로 접속시킬 수 있다.
상기 도전 패턴(250)은, 절연기판(210)보다 낮은 전기저항을 갖는 도전성 소재로 형성될 수 있으며, 예를 들어, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al) 등의 금속소재로 형성될 수 있다. 예를 들어, 상기 도전 패턴(250)은, 절연기판(210) 위에 구리 박막과 같은 도전층(미도시)을 형성하고, 상기 도전층 상에 레지스트 패턴(미도시)을 형성한 후, 소정 부분을 에칭 제거함에 따라 소정의 도전 패턴(250)을 얻을 수 있다.
이하, 도 5a 내지 도 5l을 참조하여, 본 발명의 바람직한 일 실시형태에 따른 광전모듈의 제조방법에 대해 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(100)을 준비한다. 예를 들어, 상기 반도체 기판(100)은 n형 결정질 실리콘 웨이퍼로 마련될 수 있다.
다음에, 도 5b에 도시된 바와 같이, 상기 반도체 기판(100)의 제2 면(100b)에 텍스처링(texturing)을 수행한다. 예를 들어, 반도체 기판(100)의 제1 면(100a)상에 미도시된 식각 마스크를 형성하고, 반도체 기판(100)의 제2 면(100b)을 대상으로 식각을 수행할 수 있다. 예를 들어, 반도체 기판(100)에 대해, KOH,NaOH와 같은 알칼리 용액을 적용하여 이방성 식각을 수행하여 반도체 기판(100)의 표면에 요철 패턴의 텍스처 구조(R)를 형성할 수 있다.
다음에, 도 5c에 도시된 바와 같이, 상기 반도체 기판(100)의 제2 면(100b) 상에 반사 방지막(160)을 형성한다. 상기 반사 방지막(160)은 실리콘 산화막이나 실리콘 질화막으로 형성될 수 있다. 예를 들어, 상기 반사 방지막(160)은, 실리콘 산화막의 단일층 또는 실리콘 질화막의 단일층으로 형성되거나, 또는 굴절율이 서로 다른 실리콘 산화막과 실리콘 질화막의 복합층으로 형성될 수 있다. 상기 반사 방지막(160)은 열 산화 또는 화학기상증착 등을 통하여 형성될 수 있다.
다음에, 도 5d에 도시된 바와 같이, 반도체 기판(100)의 제1 면(100a) 상에 제1 확산 마스크(M1)를 형성한다. 이때, 상기 제1 확산 마스크(M1)는 제1 반도체 영역(A1)을 정의할 수 있으며, 제1 반도체 영역(A1)에 대응하는 개구 패턴을 가질 수 있다. 그리고, 제1 확산 마스크(M1)로부터 노출된 제1 반도체 영역(A1)에 제1 도전형 도펀트를 확산시키고 제1 반도체층(111)을 형성한다. 예를 들어, 도핑소스로서의 BBr3를 운반가스를 통하여 확산관(미도시) 내의 반도체 기판(100)상에 투입하고, 노출된 제1 반도체 영역(A1)에 p형 도펀트(boron)을 확산시킬 수 있다. 그리고, 효용이 다한 확산 제1 확산 마스크(M1) 및 도펀트의 확산 과정에서 부수적으로 형성된 유리층(BSG, boro- silicate-glass, 미도시)을 제거할 수 있다.
다음에, 도 5e에 도시된 바와 같이, 반도체 기판(100)의 제1 면(100a) 상에 제2 확산 마스크(M2)를 형성한다. 이때, 상기 제2 확산 마스크(M2)는 제2 반도체 영역(A2)을 정의할 수 있으며, 제2 반도체 영역(A2)에 대응하는 개구 패턴을 가질 수 있다. 그리고, 제2 확산 마스크(M2)로부터 노출된 제2 반도체 영역(A2)에 제2 도전형 도펀트를 확산시키고 제2 반도체층(112)을 형성한다. 예를 들어, 도핑소스로서의 POCl3를 운반가스를 통하여 확산관(미도시) 내의 반도체 기판(100)상에 투입하고, 노출된 제2 반도체 영역(A2)에 n형 도펀트(phosphorus)를 확산시킬 수 있다. 그리고 효용이 다한 제2 확산 마스크(M2) 및 도펀트의 확산 과정에서 부수적으로 형성된 유리층(PSG, phospho-silicate-glass, 미도시)을 제거할 수 있다.
다음에, 도 5f에 도시된 바와 같이, 반도체 기판(100)의 제1 면(100a) 상에 패시베이션막(140)을 형성한다. 예를 들어, 상기 패시베이션막(140)은 실리콘 산화막이나 실리콘 질화막으로 형성될 수 있으며, 열 산화 또는 화학기상증착 등으로 형성될 수 있다.
다음에, 도 5g에 도시된 바와 같이, 패시베이션막(140)에 비아 홀(130)을 형성한다. 전극 접속을 위해 제1, 제2 반도체층(111,112)을 덮는 패시베이션막(140)의 일부를 제거하고 비아 홀(130)을 형성한다. 예를 들어, 반도체 기판(100)에 교대로 배열된 제1, 제2 반도체층(111,112)에 대응하여, 다수의 비아 홀(130)들이 형성될 수 있다. 예를 들어, 비아 홀(130)의 형성에는 에칭 페이스트가 적용될 수 있다.
다음에, 도 5h에 도시된 바와 같이, 상기 패시베이션막(140) 상에 절연층(150)을 형성한다. 상기 절연층(150)은 전극 접속을 위한 비아 홀(130)을 개방시키도록 패턴 인쇄될 수 있으며, 예를 들어, 스크린 프린팅, 잉크젯 프린팅 등을 적용하여 인쇄될 수 있다. 예를 들어, 상기 절연층(150)은, 폴리아미드(polyamide)나 폴리이미드(polyimide) 등의 경화성 수지소재로 형성될 수 있으며, 온도 변화에 따라 유동성에 차이를 보이며, 고온에서 경화되는 경화성 수지소재로 형성될 수 있다. 상기 절연층(150)은, 100℃~150℃ 사이에서 경화 처리하는 1차 경화와, 300℃ 이상 고온에서 경화 처리하는 2차 경화의 두 단계의 경화 처리를 통하여 패시베이션막(140) 상에 고착될 수 있다. 예를 들어, 상기 절연층(150)은 패시베이션막(140)과 반대되는 하면을 가질 수 있다.
다음에, 도 5i에 도시된 바와 같이, 상기 비아 홀(130) 내에 시드층(121a,122a)을 형성한다. 상기 시드층(121a,122a)은 비아 홀(130)의 제1 깊이(d1)를 채우도록 형성되며, 비아 홀(130)의 나머지 제2 깊이(d2)를 통하여 시드층(121a,122a) 단자 면(st)이 절연층(150)의 표면으로부터 오목한 단차를 갖도록 형성된다.
상기 시드층(121a,122a)은, 스퍼터링(sputtering)이나, 전기도금, LIP(Light Induced Plating) 등의 도금법을 이용하여 형성될 수 있다. 예를 들어, 스퍼터링 방식을 이용하여 시드층(121a,122a)의 초기 두께를 형성한 이후에 전기도금이나 LIP(Light Induced Plating)의 도금 방식을 통하여 정교하게 최종 두께를 제어할 수 있다.
다음에, 도 5j에 도시된 바와 같이, 상기 시드층(121a,122a) 상에 전도성 접속층(121b,122b)을 형성한다. 상기 전도성 접속층(121b,122b)은 전기적으로 전도성을 갖고, 광전 셀(S)과 배선기판(200) 사이에서 융착될 수 있는 저융점의 전도성 소재로 형성될 수 있다. 예를 들어, 상기 전도성 접속층(121b,122b)으로는, 납땜, 솔더 페이스트, 솔더 볼 등이 적용될 수 있으며, 스크린 프린팅이나 잉크젯 프린팅 등을 통하여 패턴 인쇄될 수 있다.
예를 들어, 상기 전도성 접속층(121b,122b)은, 비아 홀(130)의 제2 깊이(d2)를 채우며, 절연층(150)의 표면으로부터 돌출되도록 형성될 수 있다. 다만, 상기 전도성 접속층(121b,122b)은, 후술하는 융착 과정에서 용융 또는 반 용융상태로 가열되어 유동성을 띠게 되므로, 전도성 접속층(121b,122b)의 완성된 형태, 그러니까 비아 홀(130)의 제2 깊이(d2)를 채우는 완성된 형태는 융착 과정에서 만들어질 수 있다.
도 5k에 도시된 바와 같이, 이상의 공정을 통하여 형성된 광전 셀(S)을, 배선기판(200) 상에 접속시킨다. 광전 셀(S)과 접속되는 배선기판(200)은, 광전 셀(S)의 제조와는 별개의 공정을 통하여 제공될 수 있다. 상기 배선기판(200)은 절연기판(210)과, 상기 절연기판(210)상에 형성된 도전 패턴(250)을 포함할 수 있다.
예를 들어, 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate, PET) 등의 절연성 소재를 포함하는 절연기판(210) 위에, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al) 등의 금속 박막을 형성하고, 상기 금속 박막 상에 레지스트 패턴을 형성한 후, 소정부분을 에칭 제거함으로써, 제1, 제2 도전 패턴(251,252)이 형성된 배선기판(200)을 얻을 수 있다.
이렇게 배선기판(200)이 준비되면, 광전 셀(S)을 배선기판(200) 위에 위치 정렬시킨다. 예를 들어, 배선기판(200)과 광전 셀(S)에는 미도시된 얼라인 마크가 형성될 수 있으며, 얼라인 마크를 이용하여 광전 셀(S)의 제1, 제2 전극(121,122)과, 배선기판(200)의 제1, 제2 도전 패턴(251,252) 간에 어긋남이 없는 위치 정렬을 수행할 수 있다.
다음에, 도 5l에 도시된 바와 같이, 광전 셀(S)과 배선기판(200) 간의 융착 접합이 수행된다. 예를 들어, 상기 융착 접합에는 리플로우 솔더링이 적용될 수 있으며, 가열로(미도시) 내의 광전 셀(S)과 배선기판(200) 사이에서 전도성 접속층(121b,122b)이 용융 또는 반 용융 상태로 가열되면서 광전 셀(S)과 배선기판(200)을 통전 가능하게 접합시킬 수 있다.
도 6은 광전 셀(S)의 제1, 제2 전극(121,122) 구조를 도시한 평면도이다. 도면을 참조하면, 상기 제1, 제2 전극(121,122)은 전체적으로 콤(comb) 형상으로 형성될 수 있으며, 서로 맞물리는 형상으로 형성될 수 있다.
상기 제1 전극(121)은 일 방향(Z1 방향)을 따라 연장되는 다수의 제1 휭거 전극(121f)들과, 상기 제1 휭거 전극(121f)들의 외측에서 이들을 가로지르는 방향(Z2 방향)으로 연장되며, 다수의 휭거 전극(121f)들을 취합하는 제1 집전 전극(121c)을 포함한다. 예를 들어, 상기 제1 휭거 전극(121f)들은 일 방향(Z1 방향)을 따라 스트라이프 패턴으로 형성될 수 있으며, 제1 집전 전극(121c)은 제1 휭거 전극(121f)들과 대략 수직 방향(Z2 방향)으로 연장될 수 있다.
상기 제2 전극(122)은 일 방향(Z1 방향)으로 연장되는 다수의 제2 휭거 전극(122f)들과, 상기 제2 휭거 전극(122f)들의 외측에서 이들을 가로지르는 방향(Z2 방향)으로 연장되며, 다수의 제2 휭거 전극(122f)들을 취합하는 제2 집전 전극(122c)을 포함한다. 예를 들어, 상기 제2 휭거 전극(122f)들은 일 방향(Z1 방향)을 따라 스트라이프 패턴으로 형성될 수 있으며, 제2 집전 전극(122c)은 제2 휭거 전극(122f)들과 대략 수직 방향(Z2 방향)으로 연장될 수 있다.
상기 제1, 제2 휭거 전극(121f,122f)들은 서로 마주하는 방향을 따라 연장되며, 서로 교번되는 엇갈리는 패턴으로 맞물리게 배치될 수 있다. 예를 들어, 상기 제1, 제2 휭거 전극(121f,122f)과 접하는 반도체 기판(100)에는 제1, 제2 반도체층(111,112)이 형성된다(도 1 및 도 2 참조). 상기한 제1, 제2 전극(121,122)의 형상, 배치, 개수는 예시된 바에 한정되지 않고, 다양한 변형이 가능함은 물론이다.
도 7a 및 도 7b는 본 발명의 다른 실시형태에 따른 광전모듈을 설명하기 위한 도면들이다. 도 7a에는 광전모듈을 형성하는 광전 셀들(S1,S2,S3)의 어레이가 도시되어 있다. 상기 광전 셀들(S1,S2,S3) 각각은, 도 2 및 도 3을 참조하여 설명된 바와 실질적으로 동일한 구조를 가질 수 있으며, 각 광전 셀(S1,S2,S3)에는 휭거 전극(121f,122f)과 집전 전극(121c,122c)을 포함하는 제1, 제2 전극(121,122)이 형성될 수 있다.
도 7b에는 도 7a의 광전 셀(S1,S2,S3)들이 접합되는 배선기판(300)이 도시되어 있다. 즉, 다수의 광전 셀(S1,S2,S3)들은, 1장의 배선기판(300)상에 어레이를 이루어 배열될 수 있으며, 다수의 광전 셀(S1,S2,S3)들은 배선기판(300)을 통하여 서로 전기적으로 접속됨으로써, 광전모듈을 형성할 수 있다.
예를 들어, 제1, 제2 및 제3 광전 셀(S1,S2,S3)들은, 배선기판(300)상에 마련된 제1, 제2 및 제3 셀 위치(S1`,S2`,S3`)에 각각 배치될 수 있다. 상기 광전 셀(S1,S2,S3)의 배치, 개수 등은, 도 7a 및 도 7b에 예시된 바에 한정되지 않고 다양한 변형이 가능하며, 예를 들어, 상기 광전 셀들(S1,S2,S3)은 배선기판(300)의 2차원 평면상에서 열 방향 및 행 방향으로 배열될 수 있다.
상기 배선기판(300)은, 절연기판(310)과, 상기 절연기판(310)상에 형성된 도전 패턴(350)을 포함한다. 상기 도전 패턴(350)은 각각의 셀 위치(S1`,S2`,S3`)에 형성되어 광전 셀(S1,S2,S3)의 제1, 제2 전극(121,122)과 전기 접속을 형성하는 제1, 제2 도전 패턴(351,352)을 포함할 수 있으며, 인접한 광전 셀들(S1,S2,S3)을 서로 전기 접속시키기 위한 접속 패턴(353)을 더 포함할 수 있다.
예를 들어, 상기 제1 도전 패턴(351)은, 광전 셀(S1,S2,S3)의 제1 전극(121)과 대응되는 형상으로 형성될 수 있다. 상기 제1 도전 패턴(351)은, 전체적으로 일 방향(Z1 방향)을 따라 연장되는 스트라이프 패턴으로 형성될 수 있으며, 제1 전극(121)의 휭거 전극(121f)과 대응되도록 형성될 수 있다.
상기 제2 도전 패턴(352)은, 광전 셀(S1,S2,S3)의 제2 전극(122)과 대응되는 형상으로 형성될 수 있다. 상기 제2 도전 패턴(352)은, 전체적으로 일 방향(Z1 방향)을 따라 연장되는 스트라이프 패턴으로 형성될 수 있으며, 제2 전극(122)의 휭거 전극(122f)과 대응되도록 형성될 수 있다. 예를 들어, 상기 제1, 제2 도전 패턴(351,352)은 서로 엇갈리며 교번되는 패턴으로 맞물리도록 형성될 수 있다.
상기 접속 패턴(353)은, 서로 이웃한 셀 위치(S1`,S2`,S3`) 사이에 형성되며, 인접한 제1, 제2 도전 패턴(351,352)을 상호 연결시킬 수 있다. 예를 들어, 상기 접속 패턴(353)은 이웃한 광전 셀 위치(S1`,S2`,S3`)의 제1, 제2 도전 패턴(351,352)끼리를 전기 접속함으로써, 그러니까 서로 역 도전형의 제1, 제2 도전 패턴(351,352)을 접속시킴으로써, 이웃하는 광전 셀(S1,S2,S3)들을 직렬 접속시킬 수 있다.
예를 들어, 상기 접속 패턴(353)은, 제1, 제2 도전 패턴(351,352)과 함께, 일체적으로 형성될 수 있다. 상기 접속 패턴(353)은 일 방향(Z2 방향)을 따라 라인 상으로 연장될 수 있으며, 상기 접속 패턴(353)을 따라 양편 방향(±Z1 방향)으로는 서로 역 도전형의 제1, 제2 도전 패턴(351,352)이 연장될 수 있다.
상기 접속 패턴(353)은, 광전 셀(S1,S2,S3)의 집전 전극(121c,122c)과 겹쳐지는 위치에 형성될 수 있으며, 집전 전극(121c,122c)과 전기 접속을 이룰 수 있다. 예를 들어, 제1, 제2 도전 패턴(351,352)이 광전 셀(S1,S2,S3)의 휭거 전극(121f,122f)과 전기 접속을 이루는 위치에서, 상기 접속 패턴(353)은 광전 셀(S1,S2,S3)의 집전 전극(121c,122c)과 겹쳐지는 위치에 형성될 수 있다. 예를 들어, 상기 접속 패턴(353)은 양편의 가장자리에서 제1, 제2 전극(121,122)의 집전 전극(121c,122c)과 전기 접속을 이룰 수 있다.
한편, 셀 위치(S1`,S2`,S3`)의 배열방향으로 양단의 접속 패턴(353)은, 미도시된 또 다른 광전 셀 어레이와의 전기 접속을 매개하거나 또는 외부회로로의 전력 인출을 위한 단자를 제공할 수 있다.
배선기판(300)의 도전 패턴(350)이, 광전 셀(S1,S2,S3)의 제1, 제2 전극(121,122)과 겹쳐지는 위치에 형성됨으로써, 제1, 제2 전극(121,122)의 유효 전극 두께를 증대시키는 효과가 있고, 이로써 제1, 제2 전극(121,122)의 직렬 저항 성분을 줄일 수 있다. 상기 제1, 제2 전극(121,122)은 반도체 기판(100)으로부터 생성된 캐리어의 전류 패스를 형성하므로, 유효 전극 두께를 증가시킴으로써, 전류 패스의 직렬 저항을 줄이고 광전효율을 높일 수 있다. 다만, 상기 도전 패턴(350)의 형상, 배치, 개수는 상기 예시된 바에 한정되지 않으며, 다양한 변형이 가능함은 물론이다.
한편, 상기 배선기판(300)에는 광전 셀(S1,S2,S3)과의 위치 정렬을 위한 위치 정렬부(360)가 형성될 수 있다. 예를 들어, 상기 위치 정렬부(360)는 도전 패턴(350)과 광전 셀(S1,S2,S3) 간에 상대적인 위치 정렬을 용이하게 하며, 위치 어긋남이 없는 조립위치를 정의할 수 있다.
상기 위치 정렬부(360)는 배선기판(300)과 광전 셀(S1,S2,S3)의 양편에 모두 형성된 얼라인 마크로 형성될 수 있으며, 상기 얼라인 마크는 배선기판(300)과 광전 셀(S1,S2,S3)의 대응하는 가장자리 위치에 형성될 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100 : 반도체 기판 111 : 제1 반도체층
112 : 제2 반도체층 121: 제1 전극
121a : 제1 전극의 시드층 121b : 제1 전극의 전도성 접속층
121ba : 전도성 접속층의 제1 부분 121bb : 전도성 접속층의 제2 부분
121f : 제1 전극의 휭거 전극 121c : 제1 전극의 집전 전극
122: 제2 전극 122a : 제2 전극의 시드층
122b : 제2 전극의 전도성 접속층 122ba : 전도성 접속층의 제1 부분
122bb : 전도성 접속층의 제2 부분 122f : 제2 전극의 휭거 전극
122c : 제2 전극의 집전 전극 130 : 비아 홀
140 : 패시베이션막 150 : 절연층
160 : 반사 방지막 200,300 : 배선기판
210,310 : 절연기판 250,350 : 도전 패턴
251,351 : 제1 도전 패턴 252,352 : 제2 도전 패턴
353 : 접속 패턴
dt : 비아 홀의 전체 깊이 d1 : 비아 홀의 제1 깊이
d2 : 비아 홀의 제2 깊이 t1 : 패시베이션막의 두께
t2 : 절연층의 두께
t3 : 절연층 표면으로부터 돌출된 두께
P1 : 제1 전극 위치 P2 : 제2 전극 위치
S1,S2,S3 : 광전 셀 S1`,S2`,S3` : 셀 위치
A1 : 제1 반도체 영역 A2 : 제2 반도체 영역
M1,M2 : 확산 마스크
112 : 제2 반도체층 121: 제1 전극
121a : 제1 전극의 시드층 121b : 제1 전극의 전도성 접속층
121ba : 전도성 접속층의 제1 부분 121bb : 전도성 접속층의 제2 부분
121f : 제1 전극의 휭거 전극 121c : 제1 전극의 집전 전극
122: 제2 전극 122a : 제2 전극의 시드층
122b : 제2 전극의 전도성 접속층 122ba : 전도성 접속층의 제1 부분
122bb : 전도성 접속층의 제2 부분 122f : 제2 전극의 휭거 전극
122c : 제2 전극의 집전 전극 130 : 비아 홀
140 : 패시베이션막 150 : 절연층
160 : 반사 방지막 200,300 : 배선기판
210,310 : 절연기판 250,350 : 도전 패턴
251,351 : 제1 도전 패턴 252,352 : 제2 도전 패턴
353 : 접속 패턴
dt : 비아 홀의 전체 깊이 d1 : 비아 홀의 제1 깊이
d2 : 비아 홀의 제2 깊이 t1 : 패시베이션막의 두께
t2 : 절연층의 두께
t3 : 절연층 표면으로부터 돌출된 두께
P1 : 제1 전극 위치 P2 : 제2 전극 위치
S1,S2,S3 : 광전 셀 S1`,S2`,S3` : 셀 위치
A1 : 제1 반도체 영역 A2 : 제2 반도체 영역
M1,M2 : 확산 마스크
Claims (20)
- 광전 셀을 포함하는 광전모듈로서,
상기 광전 셀은,
반도체 기판;
상기 반도체 기판의 일면에 서로 이격되게 형성된 제1, 제2 반도체층;
상기 반도체 기판의 일면을 덮는 것으로, 상기 제1, 제2 반도체층을 노출시키는 비아 홀을 포함하는 절연층;
상기 제1, 제2 반도체층에 접촉하도록 상기 비아 홀을 채우며, 상기 절연층으로부터 돌출된 제1, 제2 전극을 포함하고,
상기 절연층은 하나의 단일층으로 형성된 것을 특징으로 하는 광전모듈. - 제1항에 있어서,
배선기판을 더 포함하고,
상기 배선기판은,
절연기판 및 상기 절연기판 상에 형성된 도전 패턴을 포함하고,
상기 절연층은 배선기판과 마주하게 배치되며, 상기 제1, 제2 전극은 배선기판에 접합되는 것을 특징으로 하는 광전모듈. - 제1항에 있어서,
상기 반도체 기판의 일면과 절연층 사이의 패시베이션막을 더 포함하는 것을 특징으로 하는 광전모듈. - 제1항에 있어서,
상기 절연층은 열 경화성 수지 계열로 형성되는 것을 특징으로 하는 광전모듈. - 제2항에 있어서,
상기 제1, 제2 전극 각각은,
상기 비아 홀을 채우되, 상기 제1, 제2 반도체층으로부터 비아 홀의 제1 깊이를 채우는 시드층; 및
상기 비아 홀의 나머지 제2 깊이를 채우고, 상기 절연층의 하면으로부터 돌출되게 형성된 전도성 접속층;을 포함하는 것을 특징으로 하는 광전모듈. - 제5항에 있어서,
상기 각 시드층은 상기 전도성 접속층과의 계면을 형성하는 단자 면을 포함하고,
상기 시드층의 단자 면과 절연층의 하면은 서로에 대해 단차를 형성하는 것을 특징으로 하는 광전모듈. - 제5항에 있어서,
상기 시드층에 의해 채워진 비아 홀의 제1 깊이는, 상기 절연층 두께의 대략 절반인 것을 특징으로 하는 광전모듈. - 제5항에 있어서,
상기 전도성 접속층은 솔더링 소재를 포함하는 것을 특징으로 하는 광전모듈. - 제6항에 있어서,
상기 전도성 접속층은,
상기 시드층의 단자 면에 접촉하고 상기 비아 홀의 나머지 제2 깊이를 채우며, 제1 폭을 갖는 제1 부분; 및
상기 절연층의 하면으로부터 돌출되고, 제2 폭을 갖는 제2 부분을 포함하며,
상기 제2 폭이 제1 폭 보다 넓은 것을 특징으로 하는 광전모듈. - 제9항에 있어서,
상기 배선기판의 절연기판 상의 도전 패턴은,
서로에 대해 이격된 제1, 제2 도전 패턴을 포함하되,
상기 제1 전극은 제1 도전 패턴에 접합되고,
상기 제2 전극은 상기 제2 도전 패턴에 접합되는 것을 특징으로 하는 광전모듈. - 제1항에 있어서,
상기 제1 반도체층은 제1 도전형의 도펀트를 포함하고,
상기 제2 반도체층은 제2 도전형의 도펀트를 포함하는 것을 특징으로 하는 광전모듈. - 제2항에 있어서,
상기 제1, 제2 전극은, 서로 교번되게 배치된 전극 패턴을 형성하고,
상기 배선기판의 절연기판 상의 도전 패턴은, 상기 전극 패턴에 대응되게 형성된 것을 특징으로 하는 광전모듈. - 제1항에 있어서,
상기 광전 셀은, 광전 셀의 배열을 이루도록 복수로 마련되고, 상기 광전모듈은 배선기판을 포함하며,
상기 광전 셀의 배열과 배선기판 중 적어도 하나는 정렬 마크를 포함하는 것을 특징으로 하는 광전모듈. - 제1 면에 서로 이격된 제1, 제2 반도체층이 형성된 반도체 기판을 준비하는 단계로서, 상기 제1 반도체층은 제1 도전형의 도펀트를 포함하고, 제2 반도체층은 제2 도전형의 도펀트를 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 제1 면에 패시베이션막을 형성하는 단계;
상기 패시베이션막에, 상기 제1, 제2 반도체층을 노출시키는 비아 홀을 형성하는 단계;
상기 패시베이션막 상에 단일 절연층을 형성하되, 상기 패시베이션막의 비아 홀이 단일 절연층을 관통하여 연장되도록 패시베이션막 상에 단일 절연층을 패턴 형성하는 단계; 및
상기 제1, 제2 반도체층과 접촉되도록 상기 비아 홀을 채우는 제1, 제2 전극을 형성하는 단계를 포함하고,
상기 제1, 제2 전극을 형성하는 단계는,
상기 비아 홀의 제1 깊이를 채우는 시드층을 형성하는 단계; 및
상기 시드층 상에서 상기 비아 홀의 나머지 제2 깊이를 채우고, 단일 절연층의 하면으로부터 돌출된 전도성 접속층을 형성하는 단계;를 포함하는 것을 특징으로 하는 광전모듈의 제조방법. - 제14항에 있어서,
상기 단일 절연층은, 스크린 프린팅 또는 잉크젯 프린팅을 통하여 상기 패시베이션막에 적용된 열 경화성 수지 소재인 것을 특징으로 하는 광전모듈의 제조방법. - 제14항에 있어서,
상기 시드층은 스퍼터링에 의해 초기 두께를 형성한 후, 전기도금 또는 LIP(Light Induced Plating)로 최종 두께를 제어하는 것을 특징으로 하는 광전모듈의 제조방법. - 제14항에 있어서,
상기 전도성 접속층은 솔더링 소재로 형성되며, 패턴 형성되는 것을 특징으로 하는 광전모듈의 제조방법. - 제14항에 있어서,
절연기판과, 상기 절연기판 상의 도전 패턴을 포함하는 배선기판을 준비하는 단계;
상기 제1, 제2 전극과 상기 배선기판의 도전 패턴을 상호 정렬시키는 단계; 및
상기 제1, 제2 전극을 도전 패턴에 접합시키는 단계;를 더 포함하는 것을 특징으로 하는 광전모듈의 제조방법. - 제18항에 있어서,
상기 전도성 접속층은 솔더링 소재로 형성되고,
상기 전도성 접속층의 가열에 의해, 제1, 제2 전극과 도전 패턴이 연결되는 것을 특징으로 하는 광전모듈의 제조방법. - 제14항에 있어서,
상기 반도체 기판을 준비하는 단계는,
상기 반도체 기판의 제2 면을 에칭하여 요철 패턴의 텍스처 구조를 형성하는 단계; 및
상기 반도체 기판의 제2 면에 반사 방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 광전모듈의 제조방법.
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