KR102600449B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제어 패시베이션막; 상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역; 상기 제어 패시베이션막 위에 위치하며, 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역; 상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극; 및 상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극을 포함한다. 상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 가장자리와 제1 간격을 두고 이격되고, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 간격과 같거나 이보다 작은 제2 간격을 두고 이격된다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계 및 제조되는 것이 요구된다.
본 발명은 우수한 효율 및 신뢰성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제어 패시베이션막; 상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역; 상기 제어 패시베이션막 위에 위치하며, 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역; 상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극; 및 상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극을 포함한다. 상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 가장자리와 제1 간격을 두고 이격되고, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 간격과 같거나 이보다 작은 제2 간격을 두고 이격된다.
본 발명의 다른 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제어 패시베이션막; 상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역; 상기 제어 패시베이션막 위에 위치하며, 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역; 상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극; 및 상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극을 포함한다. 상기 반도체 기판의 일면에 단차가 형성되고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 전체적으로 일자 형상을 가지되 부분적으로 상기 반도체 기판의 상기 단차에 대응하도록 돌출되는 돌출부를 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 제어 패시베이션막을 형성하는 단계; 상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역 및 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역을 포함하는 반도체층을 형성하는 단계; 상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극 및 상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다. 상기 전극을 형성하는 단계는, 상기 반도체층 위에 스퍼터링에 의하여 전극층을 형성하는 단계; 상기 전극층 위에 상기 전극이 형성될 부분에 대응하여 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴이 형성되지 않은 부분을 식각하는 단계를 포함한다. 이때, 상기 반도체 기판의 일면에 단차가 형성되고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 전체적으로 일자 형상을 가지되 부분적으로 상기 반도체 기판의 상기 단차에 대응하도록 돌출되는 돌출부를 포함한다.
본 실시예에 의하면, 후면 전극형 구조의 태양 전지에서 도전형 영역 및 전극의 구조 및 배치를 구체적으로 한정하여 광전 변환 면적을 최대화할 수 있으며 제1 및 제2 전극을 원하는 형상으로 패터닝할 수 있다. 이에 의하여 태양 전지의 효율 및 신뢰성을 향상할 수 있다.
이때, 레지스트 패턴을 이용한 식각 공정에 의하여 스퍼터링에 의하여 형성된 전극을 형성하므로, 재료 비용을 절감할 수 있으며 패터닝 공정을 단순하게 하고 패터닝 공정의 안정성을 향상할 수 있다. 이때, 전극의 형상을 한정하여 패터닝이 안정적으로 이루어질 수 있도록 한다. 이에 따라 단순한 공정에 의하여 우수한 효율 및 신뢰성을 가지는 태양 전지를 제조할 수 있다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지를 개략적으로 도시한 후면 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 후면을 촬영한 광학 현미경 사진이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 공정도들이다.
도 5는 본 발명의 실시예에 따른 태양 전지를 포함하는 태양 전지 패널에 적용되도록 인터커넥터에 의하여 연결된 복수의 태양 전지를 도시한 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다. 참조로, 도 1은 도 2의 I-I 선에 따른 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 도펀트 제어 패시베이션막(또는 산화막)(이하 "제어 패시베이션막")(20), 제어 패시베이션막(20) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 전기적으로 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(32, 34)은 제1 도전형을 가지는 제1 도전형 영역(32)과, 제1 도전형과 다른 제2 도전형을 가지는 제2 도전형 영역(34)을 포함한다. 그리고 전극(42, 44)은 제1 도전형 영역(32)에 전기적으로 연결되는 복수의 제1 전극(42)과, 제2 도전형 영역(34)에 전기적으로 연결되는 복수의 제2 전극(44)을 포함한다. 그 외에도 태양 전지(100)는 전면 전계 영역(130), 전면 패시베이션막(24), 반사 방지막(26), 후면 패시베이션막(40) 등을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)는 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 제어 패시베이션막(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체 기판(10)의 전면 쪽에 위치하는 전면 전계 영역(130)은 베이스 영역(110)과 동일한 제2 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가지는 도핑 영역으로 구성되어 반도체 기판(10)의 일부를 구성할 수 있다.
그리고 전면 전계 영역(130)이 위치하는 반도체 기판(10)의 전면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 제어 패시베이션막(20)이 형성될 수 있다. 일 예로, 제어 패시베이션막(20)은 반도체 기판(10)의 후면에 접촉하여 전체적으로 형성될 수 있다. 그러면 제어 패시베이션막(20)을 패터닝 없이 쉽게 형성할 수 있고 구조를 단순화할 수 있으며 캐리어가 안정적으로 이동할 수 있도록 할 수 있다.
본 실시예에서 반도체 기판(10)과 도전형 영역(32, 34) 사이에 위치한 제어 패시베이션막(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션막(20)은 도펀트를 제어할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제어 패시베이션막(20)은 산화막일 수 있고, 특히, 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 제어 패시베이션막(20)이 얇은 두께를 가질 수 있다. 일 예로, 제어 패시베이션막(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제어 패시베이션막(20)의 두께가 5nm를 초과하면 캐리어가 이동하기 어려워 태양 전지(100)가 작동하지 않을 수 있고, 제어 패시베이션막(20)의 두께가 0.5nm 미만이면 원하는 품질의 제어 패시베이션막(20)을 형성하기에 어려움이 있을 수 있다. 캐리어의 이동을 좀더 원활하게 하기 위하여 제어 패시베이션막(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 제어 패시베이션막(20)의 두께가 0.5nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션막(20)의 두께가 다양한 값을 가질 수 있다.
제어 패시베이션막(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 제어 패시베이션막(20)에 접촉하여 형성되어 구조를 단순화하고 캐리어가 쉽게 전달되도록 할 수 있다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 제어 패시베이션막(20) 위에서 연속적으로 형성된 반도체층(30) 내에 함께 위치하여 동일 평면 상에 위치할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 이격되어 형성되고, 제1 및 제2 도전형 영역(32, 34)이 형성되지 않는 부분에서는 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 제어 패시베이션막(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 후면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그리고 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하되 그 도핑 농도가 베이스 영역(110)보다 높을 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 제어 패시베이션막(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트가 도핑되어 형성될 수 있다. 특히, 제1 및 제2 도전형 영역(32, 34)이 다결정 반도체를 가지면 높은 캐리어 이동도를 가질 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층(30)을 형성하는 공정에서 반도체층(30)에 함께 포함되거나, 또는, 반도체층(30)을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층(30)에 포함될 수도 있다.
이때, 제1 또는 제2 도전형 도펀트로는 반도체층(30)에 도핑되어 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 다양한 방법에 의하여 형성하여 다양한 두께를 가질 수 있으며 다양한 형상을 가질 수도 있다. 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다.
후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(46)을 구비한다. 컨택홀(46)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(461)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(462)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
그리고 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 위에 다른 적층 구조의 절연막이 형성될 수도 있다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 그리고 후면 패시베이션막(40)은 컨택홀(46)을 제외하고 반도체층(30)의 후면 위에 전체적으로 형성될 수 있다.
전면 패시베이션막(24) 또는 후면 패시베이션막(40)은 반도체 기판(10) 또는 반도체층(30)에 접촉하여 형성되어 반도체 기판(10) 또는 반도체층(30)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시켜 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 제어 패시베이션막(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
제1 전극(42)은 후면 패시베이션막(40)의 제1 컨택홀(461)의 적어도 일부를 채우면서 형성되어 제1 도전형 영역(32)에 전기적으로 연결(일 예로, 접촉 형성)되고, 제2 전극(44)은 후면 패시베이션막(40)의 제2 컨택홀(462)의 적어도 일부를 채우면서 형성되며 제2 도전형 영역(34)에 전기적으로 연결(일 예로, 접촉 형성)된다. 제1 및 제2 전극(42, 44)은 단일층 또는 복수의 층을 구비할 수 있다. 이때, 제1 및 제2 전극(42, 44)이 다양한 특성을 만족할 수 있도록 복수의 층으로 구성될 수 있다.
본 실시예에서는 일면(일 예로, 후면)에 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)이 함께 위치하는 태양 전지(100)에서 효율 및 신뢰성을 향상할 수 있도록 이들의 배치 및 구조가 특정한 배치 및 구조로 한정된다. 이들의 구체적인 배치는 도 1과 함께 도 2를 참조하여 상세하게 설명한다.
도 2는 도 1에 도시한 태양 전지를 개략적으로 도시한 후면 평면도이다. 간략하고 명확한 도시를 위하여 도 2에서는 후면 패시베이션막(40)의 도시를 생략하였다.
도 1 및 도 2를 참조하면, 본 실시예에서는 복수의 제1 도전형 영역(32)이 스트라이프 형상을 가지도록 제1 방향(일 예로, 도면의 x축 방향)으로 길게 이어지고, 복수의 제2 도전형 영역(34)이 스트라이프 형상을 가지도록 제1 방향으로 길게 이어지며, 제1 방향과 교차(일 예로, 직교)하는 제2 방향(일 예로, 도면의 y축 방향)에서 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 교번하여 위치한다. 이와 유사하게, 복수의 제1 전극(42)이 스트라이프 형상을 가지도록 제1 방향으로 길게 이어지고, 복수의 제2 전극(44)이 스트라이프 형상을 가지도록 제1 방향으로 길게 이어지며, 제2 방향에서 제1 전극(42)과 제2 전극(44)이 서로 교번하여 위치한다.
좀더 구체적으로, 복수의 제1 도전형 영역(32)이 서로 연결되지 않아 제2 제2 방향에서 서로 분리되어 이격 위치할 수 있고, 복수의 제2 도전형 영역(34)이 서로 연결되지 않아 제2 방향에서 서로 분리되어 이격 위치할 수 있다. 이와 마찬가지로, 복수의 제1 전극(42)이 서로 연결되지 않아 제2 방향에서 서로 분리되어 이격 위치할 수 있고, 복수의 제2 전극(44)이 서로 연결되지 않아 제2 방향에서 서로 분리되어 이격 위치할 수 있다. 일 예로, 제1 및 제2 도전형 영역(32, 34) 및 제1 및 제2 전극(42, 44)은 제1 방향에서 끊어지지 않고 길게 이어지는 하나의 부분으로 구성될 수 있다.
이때, 컨택홀(46)은 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성될 수 있다. 예를 들어, 제1 도전형 영역(32) 각각에 대하여 복수의 제1 컨택홀(461)이 형성될 수 있고, 제2 도전형 영역(34) 각각에 대하여 복수의 제2 컨택홀(462)이 형성될 수 있다. 컨택홀(46)을 형성하는 공정에서 컨택홀(46)이 형성되는 부분에서 제1 및 제2 도전형 영역(32, 34)의 특성이 변화될 수도 있으므로 컨택홀(46) 각각의 면적을 줄이고, 대신 컨택홀(46)의 개수를 증가시켜 전기적 연결은 충분하게 이루어질 수 있도록 한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 각 제1 또는 제2 도전형 영역(32, 34)에 대하여 제1 방향으로 길게 형성되는 하나의 컨택홀(46)이 형성될 수도 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 가장자리와 제1 간격(D1)을 두고 이격될 수 있다. 일 예로, 제1 방향에서 제1 및 제2 도전형 영역(32, 34)의 단부(EL)와 반도체 기판(10)의 가장자리가 제1 간격(D1)을 두고 위치하고, 제2 방향에서 제1 및 제2 도전형 영역(32, 34)의 가장자리(SL)와 반도체 기판(10)의 가장자리가 제1 간격(D1)을 두고 위치할 수 있다. 이와 반대로, 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 가장자리까지 연장되어 위치하면 반도체 기판(10)의 가장자리까지 도핑이 이루어져 에지 아이솔레이션(edge isolation)이 잘 이루어지지 않아 원하지 않는 션트(shunt) 등이 발생할 수 있다. 도면 및 설명에서는 제1 방향과 제2 방향에서 제1 및 제2 도전형 영역(32, 34)의 단부(EL) 및 가장자리(SL)가 반도체 기판(10)의 가장자리와 동일한 제1 간격(D1)을 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 방향 및 제2 방향에서 제1 및 제2 도전형 영역(32, 34)의 단부(EL) 및 가장자리(SL)가 반도체 기판(10)의 가장자리가 이격된 간격이 서로 다를 수도 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34)이 제2 방향에서 제2 간격(D2)을 두고 이격되는데, 제2 간격(D2)이 제1 간격(D1)(특히, 제1 방향에서 제1 및 제2 도전형 영역(32, 34)의 단부(EL)와 반도체 기판(10)의 가장자리 사이의 간격)과 같거나 이보다 작을 수 있다. 특히, 제2 간격(D2)이 제1 간격(D1)보다 작을 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 제2 간격(D2)이 작더라도 도핑 공정에서 서로 안정적으로 이격되도록 형성할 수 있기 때문이다. 또한, 제2 간격(D2)을 작게 하면 제1 및 제2 도전형 영역(32, 34)의 면적을 최대화하여 광전 변환에 직접 기여하는 면적을 충분하게 확보할 수 있다.
일 예로, 제1 간격(D1)이 100㎛ 내지 500㎛이고, 제2 간격(D2)이 50㎛ 내지 200㎛일 수 있다. 제1 간격(D1)은 에지 아이솔레이션이 안정적으로 이루어지면서도 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보할 수 있도록 한정된 것이다. 제2 간격(D2)은 제1 및 제2 도전형 영역(32, 34) 사이의 션트를 방지하면서도 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보할 수 있도록 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서는 제어 패시베이션막(20) 위에서 제1 및 제2 도전형 영역(32, 34)이 형성되지 않은 부분에 전체적으로 배리어 영역(36)이 위치할 수 있다. 그러면, 배리어 영역(36)이 제1 및 제2 도전형 영역(32, 34) 각각의 모든 가장자리를 둘러싸서 형성되어 이들을 전체적으로 둘러싸면서 이들을 서로 분리하는 형상을 가질 수 있다. 이에 따라 배리어 영역(36)은 제1 및 제2 도전형 영역(32, 34)과 반도체 기판(10)의 가장자리 사이에서 반도체 기판(10)의 가장자리를 따라 전체적으로 형성되고, 제1 및 제2 도전형 영역(32, 34) 사이에 전체적으로 위치할 수 있다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 이에 의하여 에미터 영역으로 기능하는 제1 도전형 영역(32)의 면적을 충분하게 확보할 수 있다. 일 예로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(CW1)이 제2 도전형 영역(34)의 폭(CW2)보다 클 수 있다. 그리고 제1 도전형 영역(32)의 길이(CL1)와 제2 도전형 영역(34)의 길이(CL2)가 서로 실질적으로 동일하고, 제1 방향에서 제1 및 제2 도전형 영역(32, 34)의 단부(EL)가 서로 동일한 위치에 위치할 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)의 면적을 최대화하면서도 제1 및 제2 도전형 영역(32, 34)의 면적을 서로 다르게 할 수 있다.
일 예로, 제1 간격(D1)이 제2 방향에서 제1 도전형 영역(32)의 폭(CW1) 및 제2 도전형 영역(34)의 폭(CW2)보다 작을 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보할 수 있다.
제1 전극(42)은 제1 도전형 영역(32)의 폭(CW1)보다 작은 폭(LW1)을 가지고 제1 도전형 영역(32)의 길이(CL1)보다 작은 길이(LL1)를 가져 제1 도전형 영역(32)에 전체적으로 중첩하고, 제2 전극(44)은 제2 도전형 영역(34)의 폭(CW2)보다 작은 폭(LW2)을 가지고 제2 도전형 영역(34)의 길이(CL2)보다 작은 길이(LL2)를 가져 제2 도전형 영역(34)에 전체적으로 중첩할 수 있다. 이와 같이 제1 전극(42)의 전체가 제1 도전형 영역(32)에 중첩하여 제1 도전형 영역(32)의 외부로 벗어나지 않고 제2 전극(44)의 전체가 제2 도전형 영역(34)에 중첩하여 제2 도전형 영역(34)의 외부로 벗어나지 않으므로, 공정 오차 등이 있는 경우에도 얼라인 미스 없이 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(32, 34)을 안정적으로 전기적으로 연결할 수 있다.
제1 및 제2 전극(42, 44)의 폭(LW1, LW2)이 커지면 면적이 넓어져서 저항으 줄일 수 있으나, 제1 및 제2 전극(42, 44) 사이의 거리가 작아져서 패터닝이 잘 되지 않을 경우에 제1 및 제2 전극(42, 44)이 서로 분리되지 않아 원하지 않는 쇼트가 발생할 수 있다. 이를 고려하여 제1 및 제2 전극(42, 44)의 폭(LW1, LW2)이 일정한 값을 가져야 한다. 일 예로, 제2 전극(44)의 폭(LW2)이 160㎛ 내지 280㎛일 수 있다. 이는 저항 및 쇼트 발생의 가능성과 함께 컨택홀(46)의 크기 및 공정 마진을 고려한 것이다. 제1 전극(42)의 폭(LW1)은 제2 전극(44)의 폭(LW2)과 같거나 이보다 클 수 있다(일 예로, 제1 전극(42)의 폭(LW1)이 제2 전극(44)의 폭(LW2)보다 클 수 있다). 예를 들어, 제1 전극(42)의 폭(LW1)이 160 내지 400㎛m(일 예로, 200 내지 300㎛)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제2 방향에서 제1 도전형 영역(32)의 가장자리(SL)와 제1 전극(42)의 가장자리 사이의 거리(이하, 제1 폭간 거리)(IW11) 및 제2 도전형 영역(34)의 가장자리(SL)와 제2 전극(44)의 가장자리 사이의 거리(이하, 제2 폭간 거리_(IW21)가 제2 간격(D2)와 같거나 그보다 작을 수 있다. 특히, 제1 폭간 거리(IW11) 및 제2 폭간 거리(IW21)가 제2 간격(D2)보다 작을 수 있다. 참조로, 제1 폭간 거리(IW11)와 제2 폭간 거리(IW21)는 일측을 기준으로 본 거리이며, 제1 전극(42)의 양측과 제1 도전형 영역(32)의 양측이 각기 제1 폭간 거리(IW11)만큼 이격되고 제2 전극(44)의 양측과 제2 도전형 영역(34)의 양측이 각기 제2 폭간 거리(IW21)만큼 이격될 수 있다.
이와 같이 제1 폭간 거리(IW11) 및 제2 폭간 거리(IW21)를 제2 간격(D2)와 같거나 이보다 작게 하면, 제1 및 제2 전극(42, 44)의 면적을 충분하게 확보하여 전기적 특성을 향상할 수 있다. 그리고 제2 간격(D2)은 상대적으로 크게 확보하여 제1 및 제2 도전형 영역(32, 34) 사이의 션트를 효과적으로 방지할 수 있다.
그리고 제1 방향에서 제1 도전형 영역(32)의 단부(EL)와 제1 전극(42)의 단부 사이의 거리(이하, 제1 길이간 거리)(IW12) 및 제2 도전형 영역(34)의 단부(EL)와 제2 전극(44)의 단부 사이의 거리(이하, 제2 길이간 거리)(IW22)가 제2 간격(D2)와 같거나 그보다 작을 수 있다. 특히, 제1 길이간 거리(IW12) 및 제2 길이간 거리(IW22)가 제2 간격(D2)보다 작을 수 있다. 참조로, 제1 길이간 거리(IW12)와 제2 길이간 거리(IW22)는 일단부를 기준으로 본 거리이며, 제1 전극(42)의 양단부와 제1 도전형 영역(32)의 양단부가 각기 제1 길이간 거리(IW12)만큼 이격되고 제2 전극(44)의 양단부와 제2 도전형 영역(34)의 양단부가 각기 제2 길이간 거리(IW22)만큼 이격될 수 있다.
이와 같이 제1 길이간 거리(IW12) 및 제2 폭간 거리(IW22)를 제2 간격(D2)보다 작게 하면, 제1 및 제2 전극(42, 44)의 면적을 충분하게 확보하여 전기적 특성을 향상할 수 있다. 그리고 제2 간격(D2)은 상대적으로 크게 확보하여 제1 및 제2 도전형 영역(32, 34) 사이의 션트를 효과적으로 방지할 수 있다.
그리고 상대적으로 큰 폭(CW1)을 가지는 제1 도전형 영역(32) 및 이에 연결되는 제1 전극(42)에서는 제1 폭간 거리(IW11)가 제1 길이간 거리(IW12)와 같거나 그보다 클 수 있다. 일 예로, 제1 폭간 거리(IW11)가 제1 길이간 거리(IW12)보다 클 수 있다. 이는 얼라인 공정 시 제2 방향에서 제1 도전형 영역(32) 및 제1 전극(42)이 많은 개수로 위치하게 되므로, 제1 방향보다는 제2 방향에서 얼라인 문제가 크게 발생할 수 있다. 이를 고려하여 제1 폭간 거리(IW11)를 상대적으로 크게 하여 공정 오차 등에 의한 문제를 방지할 수 있다.
다만, 상대적으로 작은 폭(CW2)을 가지는 제1 도전형 영역(34) 및 이에 연결되는 제2 전극(44)에서는 제2 폭간 거리(IW21)가 제2 길이간 거리(IW22)와 같을 수도 있고, 크거나 작을 수도 있다. 이는 제2 도전형 영역(34)이 상대적으로 작은 폭(CW2)을 가지므로 제2 도전형 영역(34)의 폭을 고려하여 제2 폭간 거리(IW21)가 달라질 수 있기 때문이다. 예를 들어, 제2 전극(44)이 충분한 면적을 가질 수 있도록 제2 폭간 거리(IW21)가 제2 길이간 거리(IW22)과 같거나 작을 수 있고, 일 예로, 제2 폭간 거리(IW21)가 제2 길이간 거리(IW22)보다 작을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제2 방향에서 제1 전극(42)의 폭(LW1)이 제2 전극(44)의 폭(LW2)보다 클 수 있다. 이는 제1 도전형 영역(32)의 폭(CW1)이 넓기 때문에 제1 전극(42)의 폭(LW1)을 상대적으로 크게 할 수 있기 때문이다. 다만, 제2 방향에서 제1 폭간 거리(IW11)가 제2 폭간 거리(IW21)보다 클 수 있다. 이와 반대로, 제2 폭간 거리(IW21)를 더 크게 하면 제2 전극(44)의 폭(LW2)이 작아져서 제2 전극(44)의 면적이 충분하지 않아 전기적 특성이 저하되거나, 제1 전극(42)의 폭(LW1)이 커지면서 제1 전극(42)과 제2 전극(44) 사이의 거리가 작아져서 패터닝이 깔끔하게 되지 않을 수 있다.
본 실시예에서 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 제1 및 제2 전극(42, 44)이 각기 전체적으로 균일한 폭을 가지는 일자 형상을 가질 수 있다. 여기서 전체적으로 균일한 폭을 가지는 일자 형상을 가진다고 함은, 전체 길이 중에서 균일한 일자 형상으로 형성된 부분의 길이가 50% 이상이거나, 및/또는 최단폭과 최장폭의 차이가 최장폭의 20% 이내인 것을 의미할 수 있다. 이에 따라 제1 및 제2 전극(42, 44)이 다른 부분보다 큰 폭을 가지는 별도의 패드부를 구비하지 않는다. 이는 본 실시예에서 제1 및 제2 전극(42, 44)의 제조 공정, 두께 등을 고려한 것이다. 이를 좀더 상세하게 설명한다.
본 실시예에서 제1 및 제2 전극(42, 44)의 두께(일 예로, 전체 두께)는 제1 간격(D1), 제2 간격(D2), 제1 도전형 영역(32)의 폭(CW1), 제2 도전형 영역(34)의 폭(CW2), 제1 전극(42)의 폭(LW1), 제2 전극(44)의 폭(LW2), 제1 및/또는 제2 폭간 거리(IW11, IW21), 제1 및/또는 제2 길이간 거리(IW12, IW22)보다 각기 작을 수 있다. 제1 및 제2 전극(42, 44)의 두께를 얇게 하여 재료 비용을 최소화할 수 있다. 그리고 본 실시예에서는 전극층(도 4b의 참조부호 402, 이하 동일)을 스퍼터링으로 형성한 후에 이의 일부를 식각으로 제거하는 패터닝하여 형성하는데, 후면에 복수의 제1 및 제2 전극(42, 44)이 많은 개수로 함께 위치하므로 원하는 부분을 깔끔하게 식각하기 위해서는 최소한의 두께를 가지는 것이 유리하다. 일 예로, 제1 전극(42) 및 제2 전극(44)의 두께가 1㎛ 이하일 수 있다. 이러한 두께에서 식각이 균일하고 효과적으로 이루어질 수 있으며, 충분한 전기적 특성을 가질 수 있기 때문이다. 또한, 동일한 면에 위치하는 후면 전극형 구조에서 제1 및 제2 전극(42, 44)의 두께를 작게 하면, 한 면에만 제1 및 제2 전극(42, 44)이 위치할 경우에 열적 스트레스 등에 의하여 반도체 기판(10)의 휘는 문제를 효과적으로 방지할 수 있다.
이와 같이 식각을 이용하여 패터닝을 할 경우에는 제1 및 제2 전극(42, 44)이 전체적으로 균일한 폭을 가지는 일자 형상을 가지면 원하는 패턴을 가지도록 깔끔하게 패터닝될 수 있다. 제1 및 제2 전극(42, 44)의 제조 공정에 대해서는 추후에 좀더 상세하게 설명한다. 또한, 제1 및 제2 전극(42, 44)이 일자 형상을 가져 캐리어를 넓은 면적에서 균일하고 효과적으로 수집할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34) 및 제1 및 제2 전극(42, 44)이 일자 형상을 가져 이들을 정밀하고 안정적으로 얼라인할 수 있다.
반면, 전극을 인쇄 등으로 형성하는 경우에는 스퍼터링에 의한 경우보다 금속 함량이 낮거나 소성을 위하여 높은 열처리 등을 하여야 하는 등의 문제가 있다. 그리고 전극을 도금 등으로 형성하는 경우에는 위치에 따라 전류가 불균일하여 도금이 불균일하게 이루어지는 것을 방지하기 위하여 전극의 폭을 점진적으로 크게 하거나 점진적으로 작게 하여야 하며 전류의 인가를 위한 별도의 패드부를 구비하여야 한다. 이에 따라 넓은 면적에서 캐리어를 효과적으로 수집하기 어려울 수 있고 패드에 의하여 캐리어를 직접 수집하지 않는 영역의 면적이 상대적으로 커질 수 있다. 또한, 인쇄의 경우 전극이 10㎛ 이상의 두께를 가지며, 도금의 경우 전기적 특성을 고려하여 전극이 25㎛의 두께를 가져 본 실시예보다 큰 두께를 가진다. 이에 의하면 재료 비용이 증가할 수 있으며, 제1 및 제2 전극이 동일한 면에 위치하여 이에 의한 열적 스트레스가 발생되어 반도체 기판이 휘는 등의 문제가 발생할 수 있다.
상술한 바와 같이 본 실시예에서는 제1 및 제2 전극(42, 44)이 전체적으로 일자 형상을 가지지만, 양측 단부 및/또는 양측 가장자리에서 반도체 기판(10)의 폴리싱 마크(polishing mark)에 따른 돌출부(P)를 구비할 수 있다. 일 예로, 도 1 및 도 2의 확대원에서는 제1 전극(42)에 돌출부(P)가 형성된 것을 예시하였고 이하의 설명에도 이에 대하여 설명하였는데, 이는 설명을 위한 것일 뿐이다. 따라서 돌출부(P)는 제1 및 제2 전극(42, 44) 중 적어도 하나에 형성될 수 있다. 도 1 및 도 2을 참조하여 이를 상세하게 설명한다.
앞서 언급한 바와 같이 반도체 기판(10)의 후면은 패시베이션 특성 등을 고려하여 경면 연마 등에 의하여 연마된다. 이때, 반도체 기판(10)의 후면에는 결정면에 따른 식각 속도의 차이에 의하여 식각이 더 많이 이루어진 부분이 존재한다. 이에 의하여 반도체 기판(10)의 후면에 단차가 형성될 수 있다. 이러한 단차는 반도체 기판(10)의 내부로 함몰되는 오목부(C)에 의하여 형성될 수 있다. 이러한 오목부(C)는 폴리싱 마크에 의하여 형성될 수 있다. 일 예로, (111)면보다 (100)면의 식각 속도가 더 커서 (100)면이 오목부(C)를 구성할 수 있다. 이때, 오목부(C)는 사각형(일 예로, 직사각형, 좀더 구체적으로 정사각형)의 평면 형상을 가질 수 있다. 그리고 평면으로 볼 때 오목부(C)의 가장자리는 반도체 기판(10)의 가장자리와 경사지게 배치될 수 있다. 일 예로, 오목부(C)의 깊이가 제1 및 제2 전극(42, 44)의 두께보다 클 수 있고, 예를 들어, 5㎛ 이내(1㎛ 초과, 3㎛ 이하)일 수 있다.
이와 같이 반도체 기판(10)의 후면에 존재하는 오목부(C)가 원하는 제1 전극(42)의 패터닝 기준선(RL)에 걸쳐서 위치하게 되면, 제1 전극(42)이 오목부(C)를 전체적으로 채우면서 형성된다. 이는 제1 전극(42)이 얇은 두께를 가져서 제1 전극(42)을 형성할 때 사용되는 패턴 레지스트(도 4c의 참조부호 404, 이하 동일)가 오목부(C)를 전체적으로 채우면서 위치하기 때문이다. 이에 대해서는 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다. 이와 같이 패터닝 기준선(RL)을 넘어 외부까지 형성된 제1 전극(42)의 부분이 돌출부(P)를 구성한다.
앞서 설명한 바와 같이, 오목부(C)가 사각형(일 예로, 직사각형, 좀더 구체적으로 정사각형)의 평면 형상을 가지므로, 돌출부(P)는 사각형(일 예로, 직사각형, 좀더 구체적으로 정사각형)의 일부를 구성하는 형상을 가진다. 이에 따라 돌출부(P)의 평면 형상은 적어도 서로 교차(일 예로, 직교)하며 반도체 기판(10)의 가장자리와 경사지는 두 개의 변을 구비하게 된다. 일 예로, 돌출부(P)의 평면 형상이 직각을 가지는 삼각형 또는 두 개의 직각을 가지는 사각형의 형상을 가질 수 있다. 이러한 돌출부(P)는 장변의 길이가 25㎛ 이하일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 돌출부(P)의 형상 및 크기가 다양한 값을 가질 수 있다.
이에 의하여 제1 및 제2 전극(42, 44)은 전체적으로 일자 형상을 가지면서 부분적으로 돌출되는 돌출부(P)를 구비하는 형상일 수 있다. 이러한 돌출부(P)는 광학 현미경, 삼차원(3D) 현미경 등으로 확인할 수 있다. 본 실시예에 따른 태양 전지(100)의 후면을 촬영한 광학 현미경 사진인 도 3을 참조하면, 전극이 전체적으로 일자 형상을 가지면서 부분적으로 돌출되는 돌출부(P)를 구비하는 형상인 것을 확인할 수 있다. 이는 ?塚? 두께로 금속층(402)을 형성한 이후에 이를 식각으로 패터닝하여 제1 및 제2 전극(42, 44)을 형성하였기 때문이다. 추후에 태양 전지(100)의 제조 방법에서 돌출부(P)가 형성되는 이유를 좀더 상세하게 설명한다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 제어 패시베이션막(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그리고 제1 및 제2 도전형 영역(32, 34)이 제어 패시베이션막(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
이때, 동일한 면에 제1 및 제2 전극(42, 44)이 위치한 후면 전극형 구조의 태양 전지(100)에서 제1 및 제2 도전형 영역(32, 34), 그리고 제1 및 제2 전극(42, 44)의 구조 및 배치를 구체적으로 한정하여 광전 변환 면적을 최대화할 수 있으며 제1 및 제2 전극(42, 44)을 원하는 형상으로 패터닝할 수 있다. 이에 의하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다.
이하에서는 도 4a 내지 도 4e를 참조하여 상술한 태양 전지(100)의 제조 방법을 상세하게 설명한다. 간략한 설명을 위하여 상술한 설명에서 이미 설명한 부분에 대해서는 설명을 생략하고 설명하지 않은 부분을 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 공정도들이다.
먼저, 도 4a에 도시한 바와 같이, 반도체 기판(10)에 제어 패시베이션막(20), 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)을 포함하는 반도체층(30), 컨택홀(46)을 구비하는 후면 패시베이션막(40), 전면 전계 영역(130), 전면 패시베이션막(24) 및 반사 방지막(26)을 형성한다. 이들을 형성하는 방법으로는 알려진 다양한 방법이 적용될 수 있으며 그 순서 또한 다양한 변형이 가능하다.
이때, 반도체 기판(10)의 후면은 패시베이션 특성을 향상하기 위하여 경면 연마될 수 있다. 경면 연마로는 알려진 다양한 방법이 사용될 수 있다. 경면 연마 시에 식각 속도가 다른 결정면에 의하여 폴리싱 마크가 형성될 수 있다. 일 예로, (111) 결정면보다 식각 속도가 빠른 (100) 결정면이 위치한 부분은 다른 부분보다 함몰된 오목부(C)를 구비하게 된다.
일 예로, 제어 패시베이션막(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제어 패시베이션막(20)이 형성될 수 있다.
반도체 기판(10)의 전면을 텍스쳐링하는 공정은 다양한 순서에서 다양한 방법에 의하여 수행될 수 있다. 일 예로, 습식 또는 건식 텍스처링, 또는 반응성 이온 식각(RIE) 등에 의하여 수행될 수 있다.
반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 반도체층(30)의 일부에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성할 수 있다. 이때, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 형성되지 않아 도펀트가 도핑되지 않은 언도프트 영역이 위치할 수 있으며 이 영역이 배리어 영역(36)을 구성할 수 있다. 그리고 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 제1 및 제2 도전형 영역(32, 34), 그리고 전면 전계 영역(130)을 형성하는 도핑 공정으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 이온 주입법, 도펀트를 포함하는 기체를 사용하는 상태에서 열처리하는 것에 의하는 열 확산법, 도핑층을 형성한 후에 수행되는 열처리법, 레이저 도핑법 등의 다양한 방법이 적용될 수 있다. 본 발명이 이에 한정되는 것은 아니다. 특히, 제2 도전형 영역(34) 및 전면 전계 영역(130)은 제2 도전형 도펀트를 포함하는 기체를 이용한 열 확산법에 의하여 동시에 형성될 수 있다. 이에 의하면 공정을 크게 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130)을 제2 도전형 영역(34)과 다른 공정에서 형성할 수도 있다.
전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)의 형성 순서가 한정되는 것은 아니다. 컨택홀(46)은 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4b에 도시한 바와 같이, 컨택홀(46)을 채우도록 반도체층(30) 및 후면 패시베이션막(40) 위에 전체적으로 금속층(402)을 형성한다. 금속층(402)은 단일층일 수 있고, 복수의 층일 수도 있다. 다양한 특성을 만족할 수 있도록 금속층(402)이 복수의 층으로 구성될 수 있다.
본 실시예에서 금속층(402)은 스퍼터링에 의하여 형성될 수 있다. 스퍼터링에 의하면, 간단한 공정에 의하여 얇은 두께로 금속층(402)을 형성할 수 있다.
이어서, 도 4c에 도시한 바와 같이, 금속층(402) 위에 제1 및 제2 전극(42, 44)이 형성되지 않을 부분에 대응하여 레지스트 패턴(404)을 형성한다. 일 예로, 레지스트 패턴(404)은 고분자 수지(일 예로, 아크릴 계열 수지)를 포함하는 페이스트로 구성될 수 있으며, 인쇄에 의하여 도포될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 전극(42, 44)의 패터닝 기준선(RL)에 반도체 기판(10)의 후면에 형성된 폴리싱 마크(즉, 오목부(C))가 걸쳐서 있는 경우에는 레지스트 패턴(404)이 오목부(C)의 내부를 채우도록 흘러 내려 오목부(C) 내에도 전체적으로 위치하게 된다. 이에 따라 레지스트 패턴(404)이 패터닝 기준선(RL)의 외부에도 위치하게 된다.
이어서, 도 4d에 도시한 바와 같이, 레지스트 패턴(404)이 형성되지 않은 금속층(도 4c의 참조부호 402, 이하 동일)의 부분을 식각하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 이때, 식각 물질으로는 금속층(402)를 식각할 수 있는 다양한 물질을 사용할 수 있다. 일 예로, 식각 물질로 산 용액을 사용할 수 있다.
이와 같이 본 실시예에서는 레지스트 패턴(404)과 식각 물질을 이용하여 제1 및 제2 전극(42, 44)을 패터닝하므로 태양 전지(100)의 다른 구성의 특성 변화 등을 최소화하면서 제1 및 제2 전극(42, 44)을 형성할 수 있다. 본 실시예에서와 달리, 레이저를 이용한 패터닝에 의하면 제1 및 제2 도전형 영역(32, 34) 및 금속층(402)에 높은 열이 제공된다. 그러면, 이미 형성된 제1 및 제2 도전형 영역(32, 34)을 손상시키거나 특성을 변화시킬 수 있으며 금속층(402)의 금속 물질이 제1 및 제2 도전형 영역(32, 34)으로 확산되는 등의 문제가 발생할 수 있다. 특히, 본 실시예에서와 같이 금속층(402)이 얇은 두께를 가지는 경우에는 레이저를 이용한 패터닝을 이용하면 레이저에 의한 문제가 배가될 수 있다.
상술한 바와 같이 오목부(C)에 의하여 레지스트 패턴(404)이 기준선(RL) 외부에도 위치하게 되면 해당 부분에서 금속층(402)이 잔류하여 제1 및 제2 전극(42, 44)의 돌출부(P)를 구성하게 된다.
이어서, 도 4e에 도시한 바와 같이, 레지스트 패턴(도 4d의 참조부호 404, 이하 동일)을 제거한다. 레지스트 패턴(404)을 제거하는 방법으로는 다양한 방법이 적용될 수 있는데, 일 예로, 알칼리 용액(일 예로, 희석된 수산화칼륨(KOH)) 등을 사용할 수 있다.
이와 같이 본 실시예에서는 레지스트 패턴(404)을 이용한 식각 공정에 의하여 제1 및 제2 전극(42, 44)을 형성하므로, 스퍼터링에 의하여 금속층(402)을 얇은 두께로 형성하여 재료 비용을 절감할 수 있으며 식각이 빠른 시간 내에 안정적으로 이루어지도록 할 수 있다. 또한, 도금 고정에서 필요한 전류의 인가를 위한 별도의 패드부가 제1 및 제2 전극(42, 44)에 구비되지 않으므로 이에 따른 전류 손실을 방지할 수 있다. 그리고 금속층(402)의 패터닝 공정 중에 제1 및 제2 도전형 영역(32, 34)이 손상되거나 특성이 변화되는 것을 방지할 수 있다. 이때, 제1 및 제2 전극(42, 44)의 형상을 일자 형상으로 하여 레지스트 패턴(404)이 원하는 형상으로 안정적으로 도포되도록 할 수 있으며 원하는 패턴으로 패터닝이 이루어지도록 할 수 있다. 또한, 제1 및 제2 전극(42, 44)이 넓은 면적에서 안정적으로 캐리어를 수집할 수 있다. 이에 따라 단순한 공정에 의하여 우수한 효율 및 신뢰성을 가지는 태양 전지(100)를 제조할 수 있다.
이하, 도 5를 참조하여, 본 발명의 실시예에 따른 태양 전지를 포함하는 태양 전지 패널을 설명한다. 이하의 설명에서는 태양 전지와 인터커넥터를 위주로 설명하였으며 태양 전지 패널의 다른 구성에 대한 설명을 생략한다.
도 5는 본 발명의 실시예에 따른 태양 전지를 포함하는 태양 전지 패널에 적용되도록 인터커넥터에 의하여 연결된 복수의 태양 전지를 도시한 후면 평면도이다.
도 5를 참조하면, 복수의 태양 전지(100)는 인터커넥터(142)에 의하여 연결되는 제1 태양 전지(101) 및 제2 태양 전지(102)를 포함한다.
좀더 구체적으로, 제1 태양 전지(101)의 제1 전극(42)과 제2 태양 전지(102)의 제2 전극(44)은 제1 방향과 교차하며 단축과 평행한 제2 방향으로 연장된 복수 개의 제1 및 제2 배선(142a, 142b)을 포함하는 인터커넥터(142)에 의하여 연결될 수 있다. 좀더 구체적으로, 본 실시예에서 인터커넥터(142)는 제1 및 2 태양 전지(10, 102) 각각에 구비된 복수의 제1 전극(42)에 교차 및 중첩되어 접속되는 제1 배선(142a)과 복수의 제2 전극(44)에 교차 및 중첩되어 접속되는 제2 배선(142b)을 포함할 수 있다.
보다 구체적으로, 복수의 제1 배선(142a)은 각기 복수의 태양 전지(101, 102) 각각에 구비된 제1 전극(42)에 도전성 재질의 도전층(CL)를 통하여 접속되고, 절연성 재질의 절연층(IL)에 의해 제2 전극(44)과 절연될 수 있다. 아울러, 복수의 제2 배선(142b)은 각기 복수의 태양 전지(101, 102) 각각에 구비된 제2 전극(44)에 도전층(CL)를 통하여 접속되고, 절연층(IP)에 의해 제1 전극(42)과 절연될 수 있다. 도전층(CL)은 도전성 접착제 등으로 구성되고, 절연층(IP) 다양한 절연성 물질로 구성될 수 있다. 그리고 제1 태양 전지(101)의 제1 전극(42)에 연결된 제1 배선(142a) 및 제2 태양 전지(102)의 제2 전극(44)에 연결된 제2 배선(142b)이 제1 방향으로 연장되는 연결부(142c)에 연결된다.
이와 같은 제1 및 제2 배선(142a, 142b) 및 연결부(142c)은 도전성 금속 재질로 형성될 수 있다. 일 예로, 제1 및 제2 배선(142a, 142b) 및 연결부(142c)이 금(Au), 은(Ag), 구리(Cu) 또는 알루미늄(Al) 중 어느 하나를 포함하는 도전성 코어와, 코어(CR)의 표면을 코팅하고, 주석(Sn) 또는 주석(Sn)을 포함하는 합금을 포함하는 도전성 코팅층을 포함할 수 있다. 일 예로, 코어는 구리(Cu)로 형성될 수 있으며, 코팅층은 주석(Sn)을 포함하는 합금인 SnBiAg로 형성될 수 있다.
도면에서는 제1 및 제2 배선(142a, 142b)과 연결부(142c)이 서로 별개로 형성되어 서로 연결된 것을 예시하였다. 이때, 제1 및 제2 배선(142a, 142b)과 연결부(142c)는 도전성 접착제에 의하여 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 연결부(142c) 및 제1 및 제2 배선(142a, 142b)로 구성되는 인터커넥터(142)가 서로 이어진 구조의 일체의 구조로 형성될 수도 있다. 제1 및 제2 배선(142a, 142b)의 폭은 제1 및 제2 도전형 영역(32, 34)의 폭보다 큰 폭을 가진다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제어 패시베이션막
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하는 제어 패시베이션막;
    상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역;
    상기 제어 패시베이션막 위에 위치하며, 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역;
    상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극; 및
    상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극
    을 포함하고,
    상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 가장자리와 제1 간격을 두고 이격되고, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 간격과 같거나 이보다 작은 제2 간격을 두고 이격되고,
    상기 제1 전극은 상기 제1 도전형 영역의 폭보다 작은 폭을 가지고 상기 제1 도전형 영역의 길이보다 작은 길이를 가져 상기 제1 도전형 영역에 전체적으로 중첩하고,
    상기 제2 전극은 상기 제2 도전형 영역의 폭보다 작은 폭을 가지고 상기 제2 도전형 영역의 길이보다 작은 길이를 가져 상기 제2 도전형 영역에 전체적으로 중첩하며,
    상기 제1 전극의 양측과 상기 제1 도전형 영역의 양측이 각기 제1 폭간 거리만큼 이격되고 상기 제2 전극의 양측과 상기 제2 도전형 영역의 양측이 각기 제2 폭간 거리만큼 이격될 때,
    상기 제1 폭간 거리와 상기 제2 폭간 거리는 상기 제2 간격과 같거나 그보다 작은,
    태양 전지.
  2. 제1항에 있어서,
    상기 제어 패시베이션막 위에 상기 제1 도전형 영역 및 상기 제2 도전형 영역을 각기 둘러싸서 상기 제1 도전형 영역과 상기 제2 도전형 영역을 분리하는 배리어 영역을 더 포함하는 태양 전지.
  3. 제1항에 있어서,
    상기 제1 간격이 100㎛ 내지 500㎛이고,
    상기 제2 간격이 50㎛ 내지 200㎛인 태양 전지.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 방향에서 상기 제1 도전형 영역의 가장자리와 상기 제1 전극의 가장자리 사이의 거리 및 상기 제2 도전형 영역의 가장자리와 상기 제2 전극의 가장자리 사이의 거리가 상기 제2 간격과 같거나 그보다 작은 태양 전지.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 도전형 영역의 폭이 상기 제2 도전형 영역의 폭이 더 크고,
    상기 제2 방향에서 상기 제1 도전형 영역의 가장자리와 상기 제1 전극의 가장자리 사이의 거리가 상기 제1 방향에서 상기 제1 도전형 영역의 단부와 상기 제1 전극의 단부 사이의 거리와 같거나 그보다 큰 태양 전지.
  8. 제1항에 있어서,
    상기 제1 도전형 영역의 폭이 상기 제2 도전형 영역의 폭이 더 크고,
    상기 제1 전극의 폭이 상기 제2 전극의 폭보다 크고,
    상기 제2 방향에서 상기 제1 도전형 영역의 가장자리와 상기 제1 전극의 가장자리 사이의 거리가 상기 제2 방향에서 상기 제2 도전형 영역의 가장자리와 상기 제2 전극의 가장자리 사이의 거리보다 큰 태양 전지.
  9. 제1항에 있어서,
    상기 제1 간격이 상기 제2 방향에서 상기 제1 도전형 영역의 폭 및 상기 제2 도전형 영역의 폭보다 작은 태양 전지.
  10. 제1항에 있어서,
    상기 제1 및 제2 도전형 영역, 그리고 상기 제1 및 제2 전극이 전체적으로 일자 형상을 가지는 태양 전지.
  11. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 두께가 상기 제1 간격, 상기 제2 간격, 상기 제1 도전형 영역의 폭, 상기 제2 도전형 영역의 폭, 상기 제1 전극의 폭, 상기 제2 전극의 폭, 상기 제1 방향에서 상기 제1 또는 제2 도전형 영역의 단부와 상기 제1 또는 제2 전극의 단부 사이의 거리, 상기 제2 방향에서 상기 제1 또는 제2 도전형 영역의 가장자리와 상기 제1 또는 제2 전극의 가장자리 사이의 거리 각각보다 작은 태양 전지.
  12. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 두께가 1㎛ 이하인 태양 전지.
  13. 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하는 제어 패시베이션막;
    상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역; 및 상기 제어 패시베이션막 위에 위치하며, 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역;을 가지는 반도체층;
    상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극; 및
    상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극
    을 포함하고,
    상기 제1 전극 및 상기 제2 전극은,
    상기 반도체층 상에 전극층을 스퍼터링하여 형성하고,
    상기 전극층 상에 레지스트 패턴을 형성한 후 상기 레지스트 패턴이 형성되지 않은 부분을 식각함에 따라 형성되며,
    상기 식각에 의해 상기 반도체 기판의 일면에 단차가 형성되고,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 전체적으로 일자 형상을 가지되 부분적으로 상기 반도체 기판의 상기 단차에 대응하도록 돌출되는 돌출부를 포함하는 태양 전지.
  14. 제13항에 있어서,
    상기 단차는 상기 반도체 기판의 일면에 형성된 폴리싱 마크(polishing mark)에 의하여 상기 반도체 기판의 일면에서 내부로 함몰되는 오목부에 의하여 형성되는 태양 전지.
  15. 제13항에 있어서,
    상기 돌출부는 적어도 서로 교차하며 상기 반도체 기판의 가장자리와 경사지는 두 개의 변을 구비하는 태양 전지.
  16. 제14항에 있어서,
    상기 돌출부이 직각을 가지는 삼각형 또는 두 개의 직각을 가지는 사각형의 평면 형상을 가지는 태양 전지.
  17. 제14항에 있어서,
    상기 오목부가 (100) 면으로 구성되고, 상기 오목부의 깊이가 상기 제1 및 제2 전극의 두께보다 큰 태양 전지.
  18. 반도체 기판의 일면 위에 제어 패시베이션막을 형성하는 단계;
    상기 제어 패시베이션막 위에 위치하며, 제1 도전형을 가지며 제1 방향으로 길게 이어지는 복수의 제1 도전형 영역 및 상기 제1 도전형과 다른 제2 도전형을 가지며 상기 제1 도전형 영역과 이격하여 상기 제1 방향으로 길게 이어지는 복수의 제2 도전형 영역을 포함하는 반도체층을 형성하는 단계;
    상기 제1 도전형 영역에 각기 전기적으로 연결되는 복수의 제1 전극 및 상기 제2 도전형 영역에 각기 전기적으로 연결되는 복수의 제2 전극을 포함하는 전극을 형성하는 단계
    를 포함하고,
    상기 전극을 형성하는 단계는,
    상기 반도체층 위에 스퍼터링에 의하여 전극층을 형성하는 단계;
    상기 전극층 위에 상기 전극이 형성될 부분에 대응하여 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴이 형성되지 않은 부분을 식각하는 단계
    를 포함하고,
    상기 식각에 의해 상기 반도체 기판의 일면에 단차가 형성되고,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 전체적으로 일자 형상을 가지되 부분적으로 상기 반도체 기판의 상기 단차에 대응하도록 돌출되는 돌출부를 포함하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 및 제2 도전형 영역이 상기 반도체 기판의 가장자리와 제1 간격을 두고 이격되고, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 간격과 같거나 이보다 작은 제2 간격을 두고 이격되고,
    상기 제1 전극 및 상기 제2 전극의 두께가 상기 제1 간격, 상기 제2 간격, 상기 제1 도전형 영역의 폭, 상기 제2 도전형 영역의 폭, 상기 제1 전극의 폭, 상기 제2 전극의 폭, 상기 제1 방향에서 상기 제1 또는 제2 도전형 영역의 단부와 상기 제1 또는 제2 전극의 단부 사이의 거리, 상기 제2 방향에서 상기 제1 또는 제2 도전형 영역의 가장자리와 상기 제1 또는 제2 전극의 가장자리 사이의 거리 각각보다 작은 태양 전지의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 두께가 1㎛ 이하인 태양 전지의 제조 방법.
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