KR20130060272A - 방사선 방출 반도체 칩과, 방사선 방출 반도체 칩의 제조 방법 - Google Patents

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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은, 캐리어(5)와, 반도체 층 시퀀스를 구비하여 상기 캐리어 상에 배열되는 반도체 몸체(2)를 포함하는 방사선 방출 반도체 칩(1)에 관한 것이며, 상기 반도체 층 시퀀스는, 방사선을 생성하기 위해 제공되는 활성 영역(23)과, n 타입 전도 영역(21)과, 상기 활성 영역의 반대 방향으로 향해 있는 n 타입 전도 영역의 측면에 배열되는 덮개 층(24)을 포함한다. 상기 덮개 층 상에는 n 타입 전도 영역의 외부 전기 접촉을 위한 콘택트 구조부(4)가 배열되고, 상기 덮개 층은 하나 이상의 리세스부(3)를 포함하며, 이 리세스부를 통해서는 상기 콘택트 구조부가 상기 n 타입 전도 영역 쪽으로 연장된다. 또한, 본 발명은 반도체 칩을 제조하기 위한 제조 방법에도 관한 것이다.

Description

방사선 방출 반도체 칩과, 방사선 방출 반도체 칩의 제조 방법{RADIATION-EMITTING SEMI-CONDUCTOR CHIP AND A METHOD FOR PRODUCING A RADIATION-EMITTING SEMI-CONDUCTOR CHIP}
본 출원은 방사선 방출 반도체 칩에 관한 것이다.
본 특허 출원은 대응하는 공개 내용이 참조를 통해 본원으로써 수용되는 독일 특허 출원 10 2010 032 497.3의 우선권을 청구한 것이다.
방사선 방출 반도체 칩들, 예컨대 발광 다이오드들을 위한 반도체 층들의 에피택셜 증착 시에, 빈번히 결정 품질의 향상을 위해, 광전자 특성들을 위해 필수적인 소자 층들의 증착 이전에 완충 층들, 및/또는 에피택셜 성장을 촉진하는 성장 층들이 증착된다. 상기 층들은 자체의 비교적 낮은 전기 전도도로 인해 소자 층들의 전기 접촉을 어렵게 할 수 있다.
본 발명의 목적은, 간단히 전기 접촉이 가능하면서도 확실하게 제조될 수 있는 방사선 방출 반도체 칩을 제시하는 것에 있다. 또 다른 목적은, 상기 방사선 방출 반도체 칩을 제조하기 위한 제조 방법을 제시하는 것에 있다.
상기 목적들은 특허 독립 청구항들의 대상에 의해 달성된다. 추가의 구현예들 및 유효성은 특허 종속 청구항들의 대상이다.
일 실시예에 따라서, 방사선 방출 반도체 칩은, 캐리어와, 반도체 층 시퀀스를 구비하여 상기 캐리어 상에 배열되는 반도체 몸체를 포함한다. 반도체 층 시퀀스는, 방사선을 생성하기 위해 제공되는 활성 영역과, n 타입 전도 영역과, 활성 영역의 반대 방향으로 향해 있는 n 타입 전도 영역의 측면에 배열되는 덮개 층을 포함한다. 덮개 층 상에는 n 타입 전도 영역의 외부 전기 접촉을 위한 콘택트 구조부가 배열되고, 덮개 층은 하나 이상의 리세스부(recess)를 포함하며, 이 리세스부를 통해서는 콘택트 구조부가 n 타입 전도 영역 쪽으로 연장된다.
따라서 n 타입 전도 영역의 전기 접촉은 리세스부를 통과하여 이루어진다. 그에 따라 전기 접촉은 덮개 층의 전기 전도도와 무관하게 이루어질 수 있다. 따라서 덮개 층은 또 다른 물리적 특성의 관점에서 최적화될 수 있다. 특히 덮개층은 방사선 방출 반도체 칩의 제조 시 성장 층으로서, 그리고/또는 완충 층으로서 형성될 수 있다. 방사선 방출 반도체 칩의 작동 중에 외부 전기 전압을 인가할 때 리세스부에 의해서는, 덮개 층에서 의도와 달리 높은 전압 강하가 발생하고 그로 인해 반도체 칩의 기능성이 저하되는 점이 방지될 수 있다. 따라서 방사선 생성의 효율성이 증가될 수 있다.
또한, 덮개 층의 광범위한 제거를 배제할 수 있다. 그럼으로써 반도체 칩의 제조 시 파손 위험이 감소되며, 또한 반도체 칩의 기계적 안정성은 증가된다.
달리 말하면, 덮개 층 내의 리세스부를 통과하는 n 타입 전도 영역의 접촉에 의해서는 덮개 층의 광학적, 전기적 및/또는 기계적 특성들을 유지하면서 효율적인 전기 접촉이 달성될 수 있다.
활성 영역의 반대 방향으로 향해 있는 덮개 층의 표면은 바람직하게는 반도체 몸체의 제1 주 표면(main surface)을 형성하고, 이때 반도체 몸체는 수직 방향으로, 다시 말해 반도체 몸체의 반도체 층들의 주 연장 평면에 대해 수직으로 연장되는 방향으로 제1 주 표면에 의해 범위 한정된다.
그에 따라 콘택트 구조부는 반도체 몸체 상에서 에피택셜 반도체 몸체의 외부에 배열되어 있으면서 반도체 칩의 작동 중에 반도체 몸체의 활성 영역 내로 전하 캐리어를 주입하는 역할을 한다.
적어도 n 타입 전도 영역으로 향해 있는 측면에서 덮개 층은 바람직하게는 n 타입 전도 영역에 격자 정합된다. 따라서 제조 시 덮개 층은 활성 영역의 결정 품질의 향상을 위해 완충 층 및/또는 성장 층의 기능을 충족할 수 있다.
다시 말해 반도체 몸체의 제조 시 덮개 층의 증착은 n 타입 전도 영역의 증착 이전에 이루어질 수 있다.
바람직한 구현예에 따라서, 덮개 층은 도핑되지 않거나, 또는 최고 1*1017㎝-3의 도핑 농도를 나타낸다. 상기 덮개 층에 의해서는 반도체 몸체의 제조 시 높은 결정 품질이 간단한 방식으로 달성될 수 있다. 덮개 층 내 리세스부를 바탕으로, 상기 낮은 도핑 농도를 갖는 덮개 층의 비교적 높은 저항에도 불구하고, 덮개 층에서는 유의적인 비율의 작동 전압이 강하되지 않는다.
바람직한 구현예에 따라서, 캐리어는 n 타입 전도 영역의 반대 방향으로 향해 있는 활성 영역의 측면에 배열되고, 또한 바람직하게는 반도체 몸체와 재료 결합 방식으로 결합된다.
재료 결합식 결합의 경우, 바람직하게는 사전 제조된 결합 대상 소자들(connection partner)은 원자 힘 및/또는 분자 힘에 의해 결합된다. 재료 결합식 결합은 예를 들어 접착제 또는 땜납을 함유할 수 있는 예컨대 결합 층에 의해 달성될 수 있다. 일반적으로, 결합을 분리하는 결합 층의 파괴 및/또는 결합 대상 소자들 중 하나 이상의 결합 대상 소자의 파괴가 수반된다.
캐리어는 바람직하게는 성장 기판과는 상이하다. 그러므로 캐리어는 성장 기판에 대한 높은 결정 요건들을 충족할 필요가 없으며, 그 대신 또 다른 특성들, 예컨대 기계적 안정성, 열적 전도성, 또는 광범위하고 경제적인 가용성의 관점에서 선택될 수 있다. 또한, 성장 기판이 완전하게, 또는 적어도 일부 영역에서 제거되거나, 또는 적어도 박층화되는 반도체 칩은 박막 반도체 칩으로서도 지칭된다.
또한, 박막 반도체 칩, 예를 들어 박막 발광 다이오드 칩은, 본 출원의 범주에서, 특성이 되는 하기 특징들 중 하나 이상의 특징을 특징으로 할 수 있다.
- 활성 영역을 구비한 반도체 층 시퀀스, 특히 에피택셜 층 시퀀스를 포함하는 반도체 몸체의 제1 주 표면이면서 캐리어 소자, 예컨대 캐리어 쪽으로 향해 있는 상기 제1 주 표면에는, 거울 층이 도포되거나, 또는 예컨대 브래그 거울로서 반도체 층 시퀀스 내에 집적화되는 방식으로 형성되며, 상기 브래그 거울은 반도체 층 시퀀스 내에서 생성된 방사선의 적어도 일부분을 상기 반도체 층 시퀀스 내로 재반사하고,
- 반도체 층 시퀀스는 20㎛ 또는 그 이하 범위, 특히 10㎛ 범위의 두께를 보유하고, 그리고/또는
- 반도체 층 시퀀스는, 이상적인 상황에서 반도체 층 시퀀스 내에서 광의 거의 에르고드한 분포를 달성하는 혼합 구조를 갖는 하나 이상의 표면을 구비한 하나 이상의 반도체 층을 포함하는데, 다시 말하면 반도체 층 시퀀스는 가능한 한 에르고드한 확률 산란 특성을 나타낸다.
박막 발광 다이오드 칩의 기본 원리는 예컨대 응용 물리학 레터(Appl. Phys. Lett.) 63(16), 1993년 10월 18일자, 2174 - 2176쪽에 실린 I. Schnitzer 등의 논문에 기재되어 있으며, 이런 점에 한해서 상기 논문의 공개 내용은 본원으로써 참조를 통해 본 출원에 수용된다.
추가의 바람직한 구현예에는 하나 이상의 리세스부의 측면 표면에 코팅 층이 제공된다.
코팅 층은 예컨대 유전체 재료, 예를 들어 산화물, 질화물 또는 산질화물을 함유할 수 있다.
유전체 재료의 굴절률은 바람직하게는 반도체 몸체의 인접 재료에 비해서 작다. 굴절률들 간의 차이가 더욱더 커질수록, 방사 시 리세스부의 방향으로 유전체 재료에서 전반사되고 후속하여 반도체 칩으로부터 방출될 수 있는 방사선의 비율도 더욱더 커진다.
추가의 바람직한 구현예에는 콘택트 구조부가 적어도 일부 영역에서 활성 영역에서 생성된 방사선에 대해 반사하는 방식으로 형성된다.
바람직한 구현예에는 콘택트 구조부가 n 타입 전도 영역에 인접하는 연결 층과, 반사 층을 포함한다. 연결 층을 위한 재료는 바람직하게는 반도체 몸체에 대한 우수한 층 접착성 및/또는 우수한 콘택트 특성의 관점에서 선택된다. 예컨대 연결 층은 알루미늄 또는 티타늄을 함유할 수 있다.
반사 층은 바람직하게는 활성 영역에서 생성된 방사선에 대해 특히 입사각과 실질적으로 무관한 높은 반사도를 나타낸다. 반사 층은 바람직하게는 금속 또는 금속 합금을 함유한다. 예컨대 은, 알루미늄, 로듐, 팔라듐 또는 크롬은 가시 스펙트럼 범위에서 높은 반사도를 특징으로 한다. 금은 특히 적외선 스펙트럼 범위에 적합하다.
추가의 바람직한 구현예에는 콘택트 구조부가 반도체 칩의 외부 전기 접촉을 위한, 예컨대 와이어 본드 결합을 위한 콘택트 표면을 포함한다. 바람직하게는 콘택트 표면은 반도체 몸체의 반대 방향으로 향해 있는 측면에서 수직 방향으로 콘택트 구조부를 밀폐한다.
추가의 바람직한 구현예에는 하나 이상의 리세스부가 반도체 칩에 대한 조감도에서 볼 때, 일부 영역에서 콘택트 표면의 경계부를 따라서 연장된다. 상기 리세스부에 의해서는, 활성 영역에서 생성된 방사선이 콘택트 표면의 영역에서 콘택트 구조부에 의해 흡수되는 점이 방지될 수 있다. 또한, 상기 반도체 칩을 포함하는 소자이면서, 반도체 칩이 밀봉부(sealing) 내에 매입되는 상기 소자의 경우, 밀봉부 내에서, 예컨대 방사선 변환기 재료 또는 확산기 재료에서 산란되어 반도체 칩 내로 재반사되는 방사선의 흡수도 감소될 수 있다. 따라서 전체적으로 반도체 칩으로부터, 또는 소자로부터 방출되는 방사선 출력도 증가될 수 있다.
예컨대 하나 이상의 리세스부는 틀 형태로, 예컨대 콘택트 표면이 원형인 경우에는 환형으로 콘택트 표면의 둘레를 따라 연장될 수 있다.
추가의 바람직한 구현예에는 덮개 층이 복수의 리세스부를 포함하며, 이들 리세스부 내에서는 콘택트 구조부가 각각 n 타입 전도 영역에 인접한다.
복수의 리세스부에 의해서는 측면 방향으로, 다시 말해 반도체 층 시퀀스의 주 연장 평면을 따라 연장되는 방향으로 작동 중에 반도체 칩 내로 인가된 전류의 균일하면서도 광범위한 분배가 달성될 수 있다. 바람직한 개선 실시예에는 리세스부들 중에서 2개 이상의 리세스부가 반도체 칩에 대한 조감도에서 볼 때, 콘택트 표면과 중첩된다. 다시 말해 콘택트 표면은 리세스부들 중 2개 이상의 리세스부에 겹쳐진다. 이런 경우에 리세스부들에 의해서는 접촉 동안 반도체 칩의 안정성이 증가될 수 있다. 특히 콘택트 표면은 리세스부들을 따르는 패턴을 나타낼 수 있다. 이는 와이어 본드의 소성 변형의 결과로, 반도체 칩과 와이어 본드 결합의 향상된 압입 이음(indented joint)을 달성할 수 있다. 예컨대 리세스부들에 의해서는 융기부들 및/또는 함몰부들을 포함하는 돌기 구조(nub structure)가 형성될 수 있다. 압입 이음의 정도는 리세스부들의 공간 밀도에 의해, 그리고/또는 콘택트 구조부의 재료를 이용한 리세스부들의 충전도(filled degree)에 의해 설정될 수 있다.
추가의 바람직한 구현예에는 콘택트 구조부가 분포 층을 포함한다. 분포 층은 덮개 층 내에서 복수의 리세스부를 전기 전도 방식으로 서로 연결하기 위해 제공될 수 있다.
분포 층은 반도체 몸체 상에서 전면에, 또는 일부 영역에만, 예컨대 하나 이상의 영역에 웨브 형(web type)으로 형성될 수 있다.
분포 층에 대한 재료로서는 예컨대 금속, 반금속, 또는 투명 전도성 산화물(TCO)이 적합하다.
바람직한 구현예에는 덮개 층이 특히 반도체 칩 내에서 생성된 방사선의 분리 효율성을 높이기 위해 제공되는 구조화부를 포함한다. 또한, 바람직하게 구조화부는 일부 영역에서만 덮개 층 상에 형성된다. 적어도 콘택트 구조부가 형성되어 있는 영역에서 덮개 층은 바람직하게는 구조화되지 않는다. 구조화부는 예컨대 요철 구조부(roughening)의 형태, 또는 균일한 구조화부의 형태로 형성될 수 있다.
콘택트 구조부의 영역에서 덮개 층의 구조화되지 않은 표면은 특히 간단하면서도 확실한 와이어 본드 실장을 실현할 수 있다. 특히 콘택트 구조부를 위해서는 비교적 얇은 층 두께로도 충분한데, 그 이유는 구조화부가 두꺼운 콘택트 구조부에 의해 평탄화되지 않아도 되기 때문이다. 그럼으로써 제조 시 콘택트 구조부의 증착을 위한 재료가 절감될 수 있다. 또한, 매끄러운 표면을 포함하는 콘택트 구조부는 거친 표면 상의 콘택트 구조부보다 더욱 높은 반사도를 나타낸다.
달리 말하면, 반도체 칩의 방사선 방출 표면 상에, 예를 들어 제1 주 표면 상에 하나 이상의 광 분리 영역이 범위 한정될 수 있고, 이 광 분리 영역 내에서 덮개 층은 구조화부를 포함하며, 이때 광 분리 영역에 측면에서 인접하는 영역에서는 콘택트 구조부가 덮개 층의 구조화되지 않은 영역에 형성된다.
다수의 반도체 칩을 제조하기 위한 제조 방법의 경우, 일 실시예에 따라서, 기판 상에, 덮개 층과, 방사선을 생성하기 위해 제공되는 활성 영역과, n 타입 전도 영역을 포함하는 반도체 층 시퀀스가 제공된다. 반도체 칩 시퀀스는 캐리어에 부착된다. 기판은 제거된다. 덮개 층 내에는 리세스부들이 형성된다. 덮개 층 상에는 콘택트 구조부가 형성되고, 이때 콘택트 구조부는 리세스부들 안쪽으로 연장된다. 캐리어를 포함하는 반도체 층 시퀀스는 복수의 반도체 칩으로 분리되며, 그럼으로써 각각의 반도체 칩은 리세스부들 중 하나 이상의 리세스부를 포함하게 된다.
이런 경우 제조 방법은 반드시 앞서 언급한 제조 단계들의 나열 순서로 실행하지 않아도 된다.
본원의 제조 방법은 특히 계속하여 앞서 기재한 반도체 칩의 제조에 적합하며, 그럼으로써 반도체 칩과 관련하여 기재한 특징들은 본원의 제조 방법을 위해서도 고려될 수 있으며, 그 반대의 경우도 적용된다. 본원의 제조 방법으로는 활성 영역의 높은 결정 품질과 그와 동시에 n 타입 전도 영역의 우수한 접촉성을 특징으로 하는 반도체 칩들이 제조될 수 있다.
바람직한 구현예에 따라서, 콘택트 구조부는 갈바닉 방법에 의해 증착된다. 이처럼 예를 들어 와이어 본드 결합을 위해 저항력 있는 경질의 콘택트 표면이 간단하면서도 경제적인 방식으로 제조될 수 있다.
추가의 특징들, 구현예들 및 유효성은 도들과 결부되는 실시예들의 하기의 설명 내용으로부터 제시된다.
도 1a와 1b는 방사선 방출 반도체 칩에 대한 제1 실시예를 각각 도시한 개략적 조감도(도 1a) 및 대응하는 단면도(도 1b)이다.
도 2는 제1 실시예에 따르는 리세스부를 확대하여 도시한 개략적 단면도이다.
도 3a와 도 3b는 방사선 방출 반도체 칩에 대한 제2 실시예를 각각 도시한 개략적 조감도(도 3a) 및 대응하는 단면도(도 3b)이다.
도 4는 방사선 방출 반도체 칩에 대한 제3 실시예를 도시한 개략적 조감도이다.
도 5는 방사선 방출 반도체 칩에 대한 제4 실시예를 도시한 개략적 조감도이다.
도 6a 내지 도 6d는 반도체 칩을 제조하기 위한 제조 방법에 대한 실시예의 중간 단계들을 각각 개략적으로 도시한 단면도이다.
동일하거나, 동일한 유형이거나, 동일하게 작용하는 소자들은 도들에서 동일한 도면 부호로 표시된다.
도들과 도들에 도시된 소자들의 상호 간 크기 비율은 일정한 축척에 의한 것으로서 간주해서는 안 된다. 오히려 개별 소자들은 더욱 나은 형태성 및/또는 더욱 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
방사선 방출 반도체 칩에 대한 제1 실시예는 도 1a와 1b에 개략적으로 도시되어 있다. 반도체 칩(1)은 반도체 층 시퀀스를 구비한 반도체 몸체(2)를 포함하며, 상기 반도체 층 시퀀스는 반도체 몸체를 형성한다. 반도체 층 시퀀스는 바람직하게는 에피택셜 방식으로, 예를 들어 MBE 또는 MOCVD로 증착된다.
반도체 몸체(2)는 재료 결합식 결합에 의해 기판(5)에 부착된다. 그에 따라 캐리어는 반도체 몸체의 반도체 층 시퀀스를 위한 성장 기판과는 상이하다. 따라서 본 실시예에서 반도체 칩은 박막 반도체 칩으로서 형성된다. 수직 방향으로, 다시 말해 반도체 몸체(2)의 반도체 층들의 주 연장 평면에 대해 수직으로 연장되는 방향으로, 반도체 몸체는 제1 주 표면(25)과 제2 주 표면(26) 사이에서 연장된다.
반도체 몸체(2)의 반도체 층 시퀀스는 방사선을 생성하기 위해 제공되는 활성 영역(23)을 포함하며, 이 활성 영역은 n 타입 전도 영역(21)과 p 타입 전도 영역(22) 사이에서 배열된다.
활성 영역의 반대 방향으로 향해 있는 n 타입 전도 영역의 측면에는 덮개 층(24)이 형성된다. 덮개 층은 수직 방향으로 반도체 몸체를 밀폐한다. 또한, 덮개 층은 n 타입 전도 영역에 비해서 낮은 도핑 농도, 예컨대 최고 1*1017㎝-3의 도핑 농도를 나타낸다.
반도체 몸체(2)와 캐리어(5) 사이에는 거울 층(7)이 배열되고, 이 거울 층은 활성 영역(23)에서 생성되어 캐리어(5)의 방향으로 방사되는 방사선을 반사하여 제1 주 표면(25)의 방향으로 편향시킨다. 따라서 제1 주 표면(25)은 방사선 방출 표면으로서 이용된다.
재료 결합식 결합을 형성하기 위해 반도체 몸체(2)와 캐리어(5) 사이에는 결합 층(6), 예컨대 접착층 또는 납땜 층이 형성된다.
제1 주 표면(25)의 측면에서 반도체 몸체(2)는 리세스부들(3)을 포함하고, 이들 리세스부는 덮개 층을 통과하여 n 타입 전도 영역(21) 안쪽으로, 또는 적어도 n 타입 전도 영역 쪽으로 연장된다. 리세스부들 내에는 콘택트 구조부(4)가 형성되고, 이 콘택트 구조부는 리세스부들(3) 내에서 n 타입 전도 영역에 인접하고 반도체 칩의 외부 전기 접촉을 위해 제공된다.
리세스부들(3)의 구성은 도 2와 관련하여 더욱 상세하게 설명된다.
반도체 칩에 대한 조감도에서 콘택트 구조부(4)는 예시로서 원형으로 형성된다. 리세스부들(3) 중 하나의 리세스부는 환형으로 형성되고 콘택트 구조부의 경계부(46)를 따라서 연장된다.
상기 리세스부에 의해서는, 활성 영역에서 생성되어 콘택트(4)의 콘택트 표면(40)의 하부에서 적어도 부분적으로 흡수될 수도 있는 방사선의 비율이 감소된다.
콘택트 구조부(4)의 맞은편에 위치하는 반도체 칩의 측면에는 상대 콘택트(49)(mating contact)가 형성된다. 콘택트 구조부와 상대 콘택트에 의해서는 반도체 칩의 작동 중에 전하 캐리어가 여러 측면으로부터 활성 영역(23) 내로 주입되고 이 활성 영역에서 방사선을 방출하면서 재조합될 수 있다.
덮개 층(24)은 구조화부(8)를 포함한다. 구조화부는 반도체 몸체(2)의 제1 주 표면의 영역이면서 광 방출 영역으로서 제공되는 상기 영역에 형성된다. 구조화는 예컨대 기계적으로, 그리고/또는 화학적으로 이루어질 수 있다.
반도체 칩에 대한 조감도에서 볼 때, 콘택트 구조부에 의해 덮이는 영역에서는 제1 주 표면(25)이 구조화되지 않는다. 그에 따라 콘택트 구조부는 반도체 몸체(2)로 향해 있는 측면에서 매끄러운 표면을 포함하며, 그럼으로써 콘택트 표면의 반사도는 증가된다.
반도체 몸체(2), 특히 활성 영역(23)은 바람직하게는 III-V 화합물 반도체 재료를 포함한다.
III-V 반도체 재료는 자외선 스펙트럼 범위(AlxInyGa1 -x- yN)에서 가시 스펙트럼 범위(특히 청색 방사선에서 녹색 방사선까지에 대해 AlxInyGa1 -x- yN, 또는 특히 황색 방사선에서 적색 방사선까지에 대해 AlxInyGa1 -x- yP)를 넘어 적외선 스펙트럼 범위(AlxInyGa1 -x- yAs)에 이르기까지 방사선 생성을 위해 특히 적합하다. 이런 경우 특히 x ≠ 1, y ≠ 1, x ≠ 0 및/또는 y ≠ 0인 조건에서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 및 x + y ≤ 1이 각각 적용된다. 또한, 특히 전술한 재료 계들로 이루어진 III-V 반도체 재료를 이용하여 방사선 생성 시 높은 내부 양자 효율성이 달성될 수 있다.
도시된 실시예에는 p 타입 전도 영역(22)의 접촉이 캐리어(5)를 통과하여 평면으로 이루어진다. 이런 경우에 캐리어는 바람직하게는 전기 전도 방식으로 형성된다. 예컨대 캐리어는 반도체 재료, 예를 들어 규소, 게르마늄 또는 비화 갈륨을 함유할 수 있다. 그러나 그와 다르게 캐리어(5)를 위해 전기 절연 재료, 예컨대 사파이어 또는 세라믹, 예를 들어 질화 알루미늄 또는 질화 붕소도 적용될 수 있다. 이런 경우에 p 타입 전도 영역(22)의 전기 접촉은 예컨대 캐리어(5) 내의 리세스부에 의해, 또는 반도체 몸체(2) 내의 리세스부이면서 제1 주 표면(25)에서부터 p 타입 전도 영역(22)에 이르기까지 연장되는 상기 리세스부에 의해 이루어질 수 있다.
도 1a와 1b와 관련하여 기재한 제1 실시예에 따르는 리세스부(3)의 단면은 도 2에 개략적인 단면도로 도시되어 있다.
리세스부들(3)의 측면 치수는 바람직하게는 반도체 칩(1)의 측면 치수에 비해 작다. 광범위하거나, 또는 아주 전면에 걸친 덮개 층(24)의 제거와 다르게, 리세스부들(3)은 반도체 칩의 기계적인 안정성의 유의적인 저하를 야기하지 않는다. 리세스부(3)의 측면 치수는 바람직하게는 최고 40㎛이며, 특히 바람직하게는 최고 20㎛이다.
리세스부(3)의 측면 표면(30)에는 코팅 층(35)이 제공된다. 코팅 층은 바람직하게는 유전체 재료, 예를 들어 산화물, 예컨대 산화 규소 또는 산화 티타늄, 질화물, 예컨대 질화 규소, 또는 산질화물, 예컨대 산질화 규소를 함유한다.
코팅 층(35)의 굴절률은 바람직하게는 리세스부(3)에 인접하는 반도체 재료의 굴절률보다 더욱 작으며, 그럼으로써 콘택트 구조부(4)의 방향으로 방사되는 방사선의 가능한 한 큰 비율이 측면 표면(30)에서 전반사되게 된다.
그러나 그와 다르게, 상기 코팅 층은 제외될 수도 있다. 이런 경우에 측면 표면(30)에서 콘택트 구조부(4)는 측면 표면(30)에 직접 인접한다.
콘택트 구조부(4)는 리세스부(3) 내에서 n 타입 전도 영역에 인접하는 연결 층(41)을 포함한다. 연결 층은 바람직하게는 이용되는 재료와 관련하여 반도체 몸체(2)에 대한 가능한 한 우수한 층 접착성과 우수한 전기 접촉 특성의 관점에서 선택된다. 예컨대 알루미늄 또는 티타늄이 적합하다. n 타입 전도 영역에 대한 연결을 위한 추가의 재료들은 고체 전자 공학(Solid-State Electronics) 42권, 5호, 677~697쪽(1998)에 실린더 Q.Z. Liu 및 S.S. Lau의 발표 논문에 기재되어 있으며, 이런 점에 한해서 상기 발표 논문의 공개 내용은 본원으로써 명확하게 본 출원에 수용된다.
또한, 콘택트 구조부(4)는, 활성 영역에서 생성된 방사선에 대해 반사하는 방식으로 형성되는 반사 층(42)을 포함한다. 예컨대 가시 스펙트럼 범위에 대해 은, 알루미늄, 로듐, 크롬 또는 팔라듐이 적합하다. 적외선 스펙트럼 범위에서는 예컨대 금이 적합하다.
또한, 콘택트 구조부(4)는 분포 층(43)을 포함한다. 분포 층에 의해서는 외부 전기 접촉을 위해 제공되는 콘택트 표면(40)이 형성된다.
또한, 기재한 실시예와 다르게, 분포 층(43)도 제외될 수도 있다. 이런 경우에 콘택트 표면(40)은 반사 층에 의해 형성될 수 있다.
콘택트 표면(40) 상에는 리세스부들(3)의 배열을 따르는 패턴이 형성된다. 따라서 콘택트 표면은 리세스부들의 영역에서 각각 융기부들(44)을 포함하며, 그럼으로써 돌기 유형의 구조가 생성된다. 콘택트 표면(40)과의 와이어 본드 결합의 형성 시 상기 돌기 유형의 구조에 의해서는 압입 이음이 이루어질 수 있으며, 그럼으로써 와이어 본드 결합의 안정성은 증가될 수 있다.
또한, 기재한 실시예와 다르게, 리세스부들(3)은 단지 부분적으로만 충전될 수도 있다. 이런 경우에 콘택트 표면(40) 상에는 리세스부들(3)의 영역에서 각각 함몰부들이 형성되는 패턴이 생성될 수 있다.
따라서 콘택트 표면(40)의 패턴은 리세스부들의 충전도에 의해, 그리고/또는 리세스부들의 밀도에 의해 설정될 수 있다.
또한, 리세스부(3) 및 콘택트 구조부(4)의 기재한 구현예는 하기에서 추가의 도들과 관련하여 기재한 실시예들에 대해서도 적용될 수 있다.
방사선 방출 반도체 칩에 대한 제2 실시예는 도 3a와 3b에 각각 개략적인 조감도 및 개략적인 단면도로 도시되어 있다. 상기 제2 실시예는 실질적으로 도 1a 및 1b와 관련하여 기재된 제1 실시예에 상응한다.
제1 실시예와 다르게, 콘택트 구조부(4)는 반도체 칩(1)의 모서리 영역에 배열된다. 따라서, 본딩 와이어가 방사선 방출 표면의 음영(shading)을 야기하는 점은 방지될 수 있다.
또한, 제1 실시예와는 다르게, 콘택트 구조부(4)의 경계부를 따라서 연장되는 리세스부가 제공되지 않는다. 그러나 상기 틀 유형의 리세스부가 추가로 제공될 수 있다.
방사선 방출 반도체 칩에 대한 제3 실시예는 도 4에 개략적으로 조감도로 도시되어 있다. 상기 제3 실시예는 실질적으로 도 3과 관련하여 기재된 제2 실시예에 상응한다. 제2 실시예와 다르게, 콘택트 구조부(4)는 외부 전기 접촉을 위해 제공되는 콘택트 표면(40)에 추가로 웨브형 영역들(45)을 포함한다. 이런 경우 콘택트 표면과 웨브형 영역들은 연속적인 콘택트 구조부를 형성한다.
반도체 칩(1)에 대한 조감도에서 볼 때, 콘택트 표면(40) 및 웨브형 영역들(45)의 영역에는 n 타입 전도 영역의 전기 접촉을 위해 제공되는 리세스부들(3)이 배열된다.
반도체 칩에 걸쳐서 분포된 리세스부들에 의해서는 n 타입 전도 영역(21)을 통해 활성 영역(23) 내로 전하 캐리어들의 광범위하면서도 균일한 주입이 달성될 수 있다.
웨브 형 영역(45)을 위한 재료로서는 예컨대 금속, 예를 들어 금, 팔라듐, 로듐, 은, 크롬 또는 알루미늄이 적합하다.
도 1a와 도 1b에 도시된 실시예와 관련하여 기재된 것처럼, 덮개 층에는 예컨대 구조화부가 제공될 수 있으며(명확히 도시되어 있지 않음), 이때 콘택트 표면(40) 및 웨브형 영역들(45)의 영역들에는 바람직하게 구조화부가 제공되지 않는다. 이처럼 반도체 몸체(2)와 콘택트 구조부(4) 사이에는 거친 구조 표면에 비해서 증가된 효율성으로 방사선을 반사하는 매끄러운 표면이 실현될 수 있다.
방사선 방출 반도체 칩에 대한 제4 실시예는 도 5에 개략적인 조감도로 도시되어 있다. 상기 제4 실시예는 실질적으로 도 4와 관련하여 기재된 제3 실시예에 상응한다. 제3 실시예와 다르게, 반도체 칩에 대한 조감도에서 볼 때, 콘택트 표면(40)의 외부에 배열되는 리세스부들(3)은 분포 층(43)에 의해 서로 전기 전도 방식으로 연결된다. 그에 따라 반도체 칩의 작동 중에 콘택트 표면(40)을 통해 주입되는 전하 캐리어는 분포 층(43)에 의해 광범위하게 분포되고 리세스부들(3)을 통해 n 타입 전도 영역 내로 주입된다. 분포 층은 반도체 몸체(2) 상에 전면에서, 또는 실질적으로 전면에서 형성될 수 있거나, 또는 이와 다르게 일부 영역에서만 반도체 몸체를 덮을 수 있다.
분포 층(43)에 대해서는 특히 활성 영역(23)에서 생성된 방사선에 대해 투과성인 재료, 예컨대 투명 전도성 산화물, 예를 들어 산화 아연(ZnO) 또는 인듐-주석-산화물(ITO)이 적합하다.
또한, 대체되거나 보충되는 방식으로, 분포 층(43)은, 방출된 방사선에 대해 적어도 반투명일 정도로 얇은 금속 층을 포함할 수도 있다.
도 1a와 도 1b와 관련하여 기재된 것처럼, 덮개 층에는, 본 실시예에서 마찬가지로 구조화부가 제공될 수 있으며, 이때 구조화부는 반도체 칩(1)에 대한 조감도에서 볼 때, 분포 층과도 중첩될 수 있다.
방사선 방출 반도체 칩을 제조하기 위한 제조 방법에 대한 일 실시예는 도 6a 내지 도 6d에 다양한 중간 단계에 대한 단면도들에 따라 개략적으로 도시되어 있다. 단순화된 도해를 위해, 반도체 층 시퀀스의 일부분만이 도시되어 있으며, 제조 시 상기 반도체 층 시퀀스로부터 반도체 칩이 형성된다. 자명한 사실로서, 제조 시 복수의 반도체 칩이 동시에 계속해서 제조될 수 있다.
기판(20) 상에는 반도체 층 시퀀스(200)가 제공된다. 반도체 층 시퀀스(200)는 예컨대 에피택셜 증착 방법, 예를 들어 MBE 또는 MOVPE에 의해, 기판(20) 상에 증착될 수 있다.
반도체 층 시퀀스(200)는, 기판에 인접하여 완충 층 및/또는 성장을 촉진하는 성장 층의 기능을 충족하는 덮개 층(24)을 포함한다.
덮개 층(24) 상에는 n 타입 전도 영역(21), 방사선을 생성하기 위해 제공되는 활성 영역(23), 및 p 타입 전도 영역(22)이 증착된다.
적어도 n 타입 전도 영역으로 향해 있는 측면에서는 덮개 층(24)이 n 타입 전도 영역에 격자 정합된다.
도 6b에 도시된 것처럼, 반도체 층 시퀀스는 기판(20)의 반대 방향으로 향해 있는 제2 주 표면(26)의 측면에서 캐리어(5)와 재료 결합 방식으로 결합된다. 캐리어(5)와 반도체 층 시퀀스(200) 사이에는 거울 층(7)이 형성된다. 이는 예컨대 스퍼터링 또는 증기 증착에 의해 이루어질 수 있다.
거울 층(7)에 대해서는 특히 반사 층(42)과 관련하여 언급한 재료들이 적합하다.
캐리어(5)는 반도체 층 시퀀스(200)를 기계적으로 안정화시키는 역할을 하며, 그럼으로써 이를 위한 기판(20)은 더 이상 요구되지 않고 제거될 수 있다. 기판의 제거를 통해서는 덮개 층(24)이 노출된다.
도 6c에 도시된 것처럼, 반도체 층 시퀀스의 제1 주 표면의 측면에는 리세스부들(3)이 형성된다. 특히 급경사의 플랭크들을 구비한 작은 리세스부들에 대해서는 특히 건식 화학 에칭 공정이 적합하다. 그러나 대체되거나 보충되는 방식으로, 습식 화학 에칭 방법도 적용될 수 있다. 리세스부들(3)은 덮개 층(24)을 통과하여 n 타입 전도 영역(21) 안쪽으로 연장된다.
또한, 반도체 층 시퀀스(200)는 제1 주 표면(25) 상에서 구조화부(8)를 구비한다. 구조화는 바람직하게는 광 방출 영역들로서 제공되는 제1 주 표면의 영역들에서만 이루어진다. 그와 반대로 후속하여 콘택트 구조부가 증착되는 영역들에는 구조화부가 제공되지 않으며, 그럼으로써 제1 주 표면은 상기 영역들에서 매끄러운 표면을 나타내게 된다.
광 방출 영역들은 포토리소그래피 방법에 의해 범위 한정될 수 있다.
구조화부(8)는 예컨대 기계적 및/또는 화학적 요철 구조화에 의해 이루어질 수 있다. 또한, 예컨대 포토리소그래피 방법에 의한 균일한 구조화도 적용될 수 있다.
콘택트 구조부(4)의 증착은 예컨대 사전 제조된 반도체 층 시퀀스 상에서의 증기 증착 또는 스퍼터링 증착에 의해 이루어질 수 있다. 또한, 대체되거나 보충되는 방식으로 갈바닉 증착 방법도 적용될 수 있다. 갈바닉 증착 방법에 의해서는 특히 경질이면서 저항력이 있는 콘택트 표면이 실현될 수 있다.
콘택트 구조부(4)는 바람직하게는 다층으로 형성되며, 이때 층들은 각각 금속, 예를 들어 팔라듐, 니켈, 니켈-인(Ni:P), 구리 또는 금을 함유할 수 있다.
갈바닉 증착은 공보 WO2010/012267에 기재되어 있으며, 이와 관련하여 상기 공보의 공개 내용은 참조를 통해 본 출원에 수용된다.
반도체 층 시퀀스(200)와 캐리어(5)로 이루어진 복합 구조를 개별 반도체 칩들로 분리하는 것을 통해 형성되는 완성된 반도체 칩(1)은 도 6d에 개략적인 단면도로 도시되어 있다.
기재한 방법의 경우, 덮개 층(24)은 반도체 층 시퀀스의 증착 시 반도체 층들에 대한, 특히 활성 영역에 대한 높은 결정 품질의 관점에서 선택될 수 있다. n 타입 전도 영역의 후속하는 접촉 시, 상기 접촉은 덮개 층 내 하나 이상의 리세스부를 통과하여 이루어지며, 그럼으로써 덮개 층은 반도체 칩의 전기 특성들에 실질적인 영향을 미치지 않게 된다. 따라서 덮개 층(24)은 낮은 전기 전도도에도 불구하고 반도체 칩 내에 잔존할 수 있다. 그에 따라 콘택트 구조부의 증착 이전에 덮개 층을 완전하게, 또는 적어도 광범위하게 일부 영역에서 제거하는 점은 제외될 수 있다. 그럼으로써 파손 위험은 전반적으로 감소된다.
본 발명은 실시예들에 따르는 설명에 의해 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.

Claims (15)

  1. 캐리어(5)와, 반도체 층 시퀀스를 구비하여 상기 캐리어 상에 배열되는 반도체 몸체(2)를 포함하는 방사선 방출 반도체 칩(1)으로서,
    상기 반도체 층 시퀀스는 방사선을 생성하기 위해 제공되는 활성 영역(23)과, n 타입 전도 영역(21)과, 상기 활성 영역(23)의 반대 방향으로 향해 있는 n 타입 전도 영역의 측면에 배열되는 덮개 층(24)을 포함하고,
    이때 상기 덮개 층(24) 상에는 n 타입 전도 영역(21)의 외부 전기 접촉을 위한 콘택트 구조부(4)가 배열되고, 상기 덮개 층(24)은 하나 이상의 리세스부(3)를 포함하며, 상기 리세스부를 통해서는 상기 콘택트 구조부(4)가 상기 n 타입 전도 영역(21) 쪽으로 연장되는,
    방사선 방출 반도체 칩.
  2. 제1항에 있어서,
    상기 덮개 층은 수직 방향으로 상기 반도체 몸체를 범위 한정하고, 상기 n 타입 전도 영역으로 향해 있는 측면에서는 이 n 타입 전도 영역에 격자 정합되는,
    방사선 방출 반도체 칩.
  3. 제1항 또는 제2항에 있어서,
    상기 덮개 층은 도핑되지 않거나, 또는 최고 1*1017㎝-3의 도핑 농도를 갖는,
    방사선 방출 반도체 칩.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐리어는 n 타입 전도 영역의 반대 방향으로 향해 있는 활성 영역의 측면에 배열되고 상기 반도체 몸체와 재료 결합 방식으로 결합되는,
    방사선 방출 반도체 칩.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 하나 이상의 리세스부의 측면 표면(30)에는 코팅 층(35)이 제공되는,
    방사선 방출 반도체 칩.
  6. 제5항에 있어서,
    상기 코팅 층은 유전체 재료를 함유하는,
    방사선 방출 반도체 칩.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 콘택트 구조부는 와이어 본드 결합을 위한 콘택트 표면(40)을 포함하는,
    방사선 방출 반도체 칩.
  8. 제7항에 있어서,
    상기 하나 이상의 리세스부는 반도체 칩에 대한 조감도에서 볼 때, 적어도 일부 영역에서 상기 콘택트 표면의 경계부(46)를 따라서 연장되는,
    방사선 방출 반도체 칩.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 덮개 층은 복수의 리세스부를 포함하고, 상기 리세스부들 내에서 상기 콘택트 구조부는 각각 상기 n 타입 전도 영역에 인접하는,
    방사선 방출 반도체 칩.
  10. 제7항 및 제9항에 있어서,
    상기 리세스부들 중에서 2개 이상의 리세스부는 반도체 칩에 대한 조감도에서 볼 때, 상기 콘택트 표면과 중첩되는,
    방사선 방출 반도체 칩.
  11. 제10항에 있어서,
    상기 콘택트 표면은 융기부들(44) 및/또는 함몰부들을 구비하여 상기 리세스부들을 따라 연장되는 패턴을 나타내는,
    방사선 방출 반도체 칩.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 덮개 층은 구조화부(8)를 포함하고, 적어도 내부적으로 상기 콘택트 구조부가 형성되어 있는 영역에서는 구조화되지 않는,
    방사선 방출 반도체 칩.
  13. 복수의 반도체 칩(1)을 제조하기 위한 제조 방법에 있어서,
    a) 기판(20) 상에, 덮개 층(24)과, 방사선을 생성하기 위해 제공된 활성 영역(23)과, n 타입 전도 영역(21)을 포함하는 반도체 층 시퀀스(200)를 제공하는 단계와,
    b) 캐리어(5)에 상기 반도체 층 시퀀스(200)를 부착하는 단계와,
    c) 상기 기판(20)을 제거하는 단계와,
    d) 상기 덮개 층(24) 내에 리세스부들(3)을 형성하는 단계와,
    e) 상기 덮개 층(24) 상에 콘택트 구조부(4)를 형성하는 단계 － 이때 상기 콘택트 구조부(4)는 상기 리세스부들(3) 안쪽으로 연장됨 － 와,
    f) 상기 캐리어(5)를 포함하는 상기 반도체 층 시퀀스(200)를 복수의 반도체 칩(1)으로 분리함으로써, 각각의 반도체 칩(1)은 상기 리세스부들(3) 중에서 하나 이상의 리세스부를 포함하게 하는 단계
    를 포함하는,
    제조 방법.
  14. 제13항에 있어서,
    상기 콘택트 구조부는 갈바닉 방법에 의해 증착되는,
    제조 방법.
  15. 제13항 또는 제14항에 있어서,
    제1항 내지 제12항 중 어느 한 항에 따르는 반도체 칩이 제조되는,
    제조 방법.
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