KR20130055291A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 기판 상에 소정 간격으로 이격되는 소스 전극 및 드레인 전극을 패턴 형성하는 공정; 상기 소스 전극 및 드레인 전극 상에 소정의 희생 패턴을 형성하는 공정; 상기 희생 패턴이 형성된 영역 및 상기 희생 패턴이 형성되지 않은 영역 모두에 반도체층 및 게이트 절연층을 차례로 형성하는 공정; 상기 희생 패턴 및 그 위에 형성된 반도체층 및 게이트 절연층을 제거함으로써, 소정의 반도체 패턴 및 게이트 절연 패턴을 형성하는 공정; 상기 게이트 절연 패턴 상에 제1 개구부를 구비한 제1 보호막을 패턴 형성하는 공정; 및 상기 제1 개구부를 통해 상기 게이트 절연 패턴에 연결되는 게이트 전극을 패턴 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법 및 그 방법에 의해 제조된 박막 트랜지스터 기판을 제공한다.
Description
본 발명은 액정표시장치와 같은 디스플레이 장치 등에 적용될 수 있는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 탑 게이트 구조의 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어지며, 일반적으로 상기 액티브층으로는 Si 반도체를 주로 이용하고 있다.
하지만, 최근 들어 상기 액티브층으로 산화물 반도체를 이용한 박막 트랜지스터에 대한 관심이 증가되고 있다. 즉, 상기 Si 반도체는 현재 대부분의 대량생산에 적용되고 있지만 초고속 및 초고집적화와 관련하여 한계를 보이고 있기 때문에 그 대안에 대한 연구가 꾸준히 진행되고 있다. 이와 같은 상황에서, 상기 산화물 반도체는 매우 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있어 상기 Si 반도체의 한계를 극복할 수 있는 차세대 반도체로 관심을 받고 있다. 또한, 산화물 반도체는 광을 투과시킬 수 있어 투명한 표시장치의 구현을 가능하게 할 수 있다.
일반적으로 박막 트랜지스터는 게이트 전극이 상부에 위치하는 탑 게이트(Top gate) 구조와 게이트 전극이 하부에 위치하는 바텀 게이트(Bottom gate) 구조로 나눌 수 있는데, 이하에서는 탑 게이트 구조의 종래의 박막 트랜지스터에 대해서 살펴보기로 한다.
도 1a 내지 도 1d는 종래의 일 실시예에 따른 산화물 반도체를 이용한 박막 트랜지스터의 제조공정을 도시한 공정 단면도로서, 이는 탑 게이트 구조에 관한 것이다.
우선, 도 1a에서 알 수 있듯이, 기판(10) 상에 서로 소정 간격으로 이격되는 소스 전극(20a) 및 드레인 전극(20b)을 패턴 형성한다.
다음, 도 1b에서 알 수 있듯이, 상기 소스 전극(20a) 및 드레인 전극(20b) 상에 산화물 반도체층(30a), 게이트 절연층(40a), 및 게이트 전극층(50a)을 차례로 형성한다.
다음, 도 1c에서 알 수 있듯이, 상기 게이트 전극층(50a) 상에 포토 아크릴과 같은 보호막 패턴(60)을 형성한다.
다음, 도 1d에서 알 수 있듯이, 상기 보호막 패턴(60)을 마스크로 하여, 상기 게이트 전극층(50a), 게이트 절연층(40a) 및 산화물 반도체층(30a)을 패터닝한다. 그리하면, 소정 패턴의 게이트 전극(50), 게이트 절연막(40), 및 산화물 반도체(30) 패턴이 완성된다.
이때, 상기 게이트 전극층(50a), 게이트 절연층(40a) 및 산화물 반도체층(30a)의 패터닝 공정은 건식 식각 공정을 이용한다. 상기 패터닝 공정으로서 습식 식각 공정을 이용하게 되면, 상기 소스/드레인 전극(20a, 20b)과 산화물 반도체층(30a) 사이의 갈바닉 효과(galvanic effect)에 의해서 산화물 반도체층(30a)이 과도하게 식각될 수 있기 때문이다.
그러나, 상기 패터닝 공정으로 건식 식각 공정을 이용하게 되면 상기와 같은 갈바닉 효과는 차단할 수 있지만 다음과 같은 문제가 추가로 발생한다.
우선, 건식 식각 공정을 이용하게 되면 상기 산화물 반도체층(30a)이 원하는 패턴으로 균일하게 식각되지 않게 되고, 그로 인해서 산화물 반도체(30) 패턴의 균일도(Uniformity)가 떨어지는 문제가 있다.
또한, 건식 식각 공정시 상기 소스 전극(20a) 및 드레인 전극(20b)에 손상(damage)이 가해지는 문제가 있다.
본 발명은 상기 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 패터닝 공정시 산화물 반도체의 균일도가 떨어지지 않고 소스/드레인 전극에 손상이 가해지는 것도 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 소정 간격으로 이격되는 소스 전극 및 드레인 전극을 패턴 형성하는 공정; 상기 소스 전극 및 드레인 전극 상에 소정의 희생 패턴을 형성하는 공정; 상기 희생 패턴이 형성된 영역 및 상기 희생 패턴이 형성되지 않은 영역 모두에 반도체층 및 게이트 절연층을 차례로 형성하는 공정; 상기 희생 패턴 및 그 위에 형성된 반도체층 및 게이트 절연층을 제거함으로써, 소정의 반도체 패턴 및 게이트 절연 패턴을 형성하는 공정; 상기 게이트 절연 패턴 상에 제1 개구부를 구비한 제1 보호막을 패턴 형성하는 공정; 및 상기 제1 개구부를 통해 상기 게이트 절연 패턴에 연결되는 게이트 전극을 패턴 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법을 제공한다.
본 발명은 또한, 기판 상에 소정 간격으로 이격 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 형성된 반도체 패턴; 상기 반도체 패턴 상에 형성된 게이트 절연 패턴; 제1 개구부를 구비하면서 상기 게이트 절연 패턴 상에 형성된 제1 보호막; 및 상기 제1 개구부를 통해 상기 게이트 절연 패턴에 연결되는 게이트 전극을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 건식 식각 공정을 이용하지 않고, 그 대신에 리프트 오프(lift off) 공정을 이용하여 반도체 패턴을 형성하기 때문에, 종래와 같이 건식 식각 공정에 의해서 반도체 패턴의 균일도가 떨어질 염려가 없고 또한 소스/드레인 전극에 손상이 가해질 염려도 없다.
도 1a 내지 도 1d는 종래의 일 실시예에 따른 산화물 반도체를 이용한 박막 트랜지스터의 제조공정을 도시한 공정 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 도시한 공정 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 3b는 도 3a의 I-I라인의 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 도시한 공정 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 3b는 도 3a의 I-I라인의 단면도이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 도시한 공정 단면도이다.
우선, 도 2a에서 알 수 있듯이, 기판(100) 상에 서로 소정 간격으로 이격되는 소스 전극(210) 및 드레인 전극(220)을 패턴 형성한다.
상기 기판(100)은 유리 또는 플라스틱을 이용할 수 있다.
상기 소스 전극(210) 및 드레인 전극(220)은, 상기 기판(100) 상에 스퍼터링법 등에 의해서 소정의 전극 물질층을 증착하고, 그 위에 포토 레지스트층을 도포한 후, 포토마스크를 이용하여 노광 및 현상하여 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 전극 물질층을 식각하여 소정의 소스/드레인 전극(210/220) 패턴을 형성한 후, 상기 포토 레지스트 패턴을 스트립하는 일련의 마스크 공정을 통해 형성할 수 있다.
상기 소스 전극(210) 및 드레인 전극(220)은 Cu, Mo, Ti, 또는 MoTi 등과 같은 금속 또는 합금의 단일층 또는 2 이상의 다중층으로 형성할 수 있다.
다음, 도 2b에서 알 수 있듯이, 상기 소스 전극(210) 및 드레인 전극(220) 상에 소정의 희생 패턴(250)을 형성한다.
상기 희생 패턴(250)은 상기 소스 전극(210) 및 드레인 전극(220)의 일 부분 위에 형성한다. 특히, 상기 희생 패턴(250)은 상기 소스 전극(210)과 드레인 전극(220) 사이의 이격된 영역에는 형성되지 않으며, 이와 같이 희생 패턴(250)이 형성되지 않은 영역에 의해서 후술하는 반도체 패턴(300) 영역이 정의될 수 있다.
상기 희생 패턴(250)은 아크릴과 같이 리프트 오프(lift-off) 공정에 의해서 상기 기판(100)으로부터 용이하게 제거될 수 있는 물질이면 어느 것이나 적용될 수 있다.
상기 희생 패턴(250)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 소정의 박막층을 증착한 후 포토마스크를 이용한 노광 및 현상 공정에 의해서 패턴 형성할 수 있다.
다음, 도 2c에서 알 수 있듯이, 상기 희생 패턴(250)이 형성된 영역 및 상기 희생 패턴(250)이 형성되지 않은 영역 모두에, 반도체층(300a) 및 게이트 절연층(400a)을 차례로 형성한다.
상기 반도체층(300a)은 산화물 반도체를 이용할 수 있다. 상기 산화물 반도체로는 a-IGZO(InGaZnO4) 등과 같은 당업계에 공지된 다양한 산화물 반도체가 적용될 수 있다. 다만, 상기 a-IGZO(InGaZnO4)은 스퍼터링(Sputtering)법과 같은 기존의 Si계 박막 트랜지스터에서 사용하는 증착 방법으로 형성할 수 있기 때문에, 별도의 장비 추가비용이 발생하지 않는 장점이 있다.
한편, 본 발명이 상기 반도체층(300a)의 재료로서 반드시 산화물 반도체만을 한정하는 것은 아니고 실리콘 반도체와 같은 당업계에 공지된 다양한 반도체를 이용하는 것도 가능하다.
상기 실리콘 반도체의 경우 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통한 증착할 수 있는 비정질 실리콘이 이용될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 절연층(400a)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 당업계에 공지된 다양한 절연 물질로 이루어질 수 있다.
상기 게이트 절연층(400a)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 형성할 수 있다.
다음, 도 2d에서 알 수 있듯이, 리프트 오프(lift-off) 공정에 의해서 상기 기판(100)으로부터 상기 희생 패턴(250)을 제거한다. 그리하면, 상기 희생 패턴(250) 상에 형성된 반도체층(300a) 및 게이트 절연층(400a)도 함께 제거되어, 도시된 바와 같이, 소스 전극(210) 및 드레인 전극(220) 상에 반도체 패턴(300) 및 게이트 절연 패턴(400)이 완성된다.
상기 리프트 오프 공정은 당업계에 공지된 소정의 현상액을 이용하여 수행할 수 있다.
다음, 도 2e에서 알 수 있듯이, 상기 게이트 절연 패턴(400) 상에 제1 보호막(500)을 패턴 형성한다.
상기 제1 보호막(500)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통한 무기절연물 또는 유기절연물로 이루어진 절연층을 증착한 후, 포토마스크를 이용한 노광 및 현상 공정에 의해서 패턴 형성할 수 있다.
특히, 상기 제1 보호막(500)은 제1 개구부(510) 및 제2 개구부(520)를 구비하도록 패턴 형성한다.
상기 제1 개구부(510)는 상기 게이트 절연 패턴(400) 위에 형성되어 상기 게이트 절연 패턴(400)의 소정 영역이 노출되도록 하고, 상기 제2 개구부(520)는 상기 드레인 전극(220) 위에 형성되어 상기 드레인 전극(220)의 소정 영역이 노출되도록 한다.
다음, 도 2f에서 알 수 있듯이, 상기 제1 개구부(510)를 통해 상기 게이트 절연 패턴(400)과 연결되는 게이트 전극(610)을 형성함과 더불어 상기 제2 개구부(520)를 통해 상기 드레인 전극(220)과 연결되는 연결 전극(620)을 형성한다.
상기 게이트 전극(610)과 연결 전극(620)은 동일한 공정에 의해서 동일한 재료로 형성한다.
구체적으로, 상기 게이트 전극(610)과 연결 전극(620)은 전술한 소스/드레인 전극(210, 220)의 패턴 형성 방법과 동일하게 소정의 마스크 공정을 통해 패턴 형성할 수 있으며, 그 재료도 당업계에 공지된 다양한 도전 물질을 이용할 수 있다.
상기 연결 전극(620)은 상기 드레인 전극(220)과 후술하는 화소 전극(도 2h의 도면부호 800 참조) 사이의 전기적 연결을 용이하게 하기 위해서 형성하는 것으로서, 경우에 따라서 생략하는 것도 가능하다.
다음, 도 2g에서 알 수 있듯이, 상기 게이트 전극(610) 및 연결 전극(620) 상에 제2 보호막(700)을 패턴 형성한다.
상기 제2 보호막(700)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통한 무기절연물 또는 유기절연물로 이루어진 절연층을 증착한 후, 포토마스크를 이용한 노광 및 현상 공정에 의해서 패턴 형성할 수 있다.
특히, 상기 제2 보호막(700)은 제3 개구부(730)를 구비하도록 패턴 형성한다.
상기 제3 개구부(730)는 상기 연결 전극(620) 위에 형성되어 상기 연결 전극(620)의 소정 영역이 노출되도록 한다.
상기 제2 보호막(700)은 전술한 제1 보호막(500)과 동일한 재료로 이루어질 수도 있고, 상이한 재료로 이루어질 수도 있다.
다음, 도 2h에서 알 수 있듯이, 상기 제3 개구부(730)를 통해 상기 연결 전극(620)과 연결되는 화소 전극(800)을 패턴 형성한다.
상기 화소 전극(800)은 ITO(Indium Tin Oxide)와 같은 투명도전물은 스퍼터링 또는 MOCVD(Metal Organic Chemical Vapor Deposition)법 등과 같은 당업계에 공지된 방법으로 증착한 후, 소정의 마스크 공정을 이용하여 패턴 형성할 수 있다.
이상과 같이, 본 발명은 건식 식각 공정을 이용하지 않고, 그 대신에 리프트 오프(lift off) 공정을 이용하여 반도체 패턴(300)을 형성하기 때문에, 종래와 같이 건식 식각 공정에 의해서 반도체 패턴(300)의 균일도가 떨어질 염려가 없고 또한 소스/드레인 전극(210/220)에 손상이 가해질 염려도 없다.
도 3a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 3b는 도 3a의 I-I라인의 단면도로서, 이는 전술한 제조방법에 의해 제조된 박막 트랜지스터 기판에 해당한다.
도 3a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(600), 데이터 라인(200), 박막 트랜지스터(T), 및 화소 전극(800)을 포함하여 이루어진다.
상기 게이트 라인(600)은 상기 기판(100) 상에 제1 방향, 예로서 가로 방향으로 배열되어 있다.
상기 데이터 라인(200)은 상기 기판(100) 상에 제2 방향, 예로서 세로 방향으로 배열되어 있다.
상기 게이트 라인(600)과 데이터 라인(200)이 교차배열됨으로써 화소 영역이 정의될 수 있다.
상기 박막 트랜지스터(T)는 게이트 전극(610), 소스 전극(210), 드레인 전극(220), 반도체 패턴(300), 및 게이트 절연 패턴(400)을 포함하여 이루어진다.
상기 게이트 전극(610)은 상기 게이트 라인(600)과 연결되어 있으며, 보다 구체적으로는, 상기 게이트 라인(600)에서 돌출 형성되어 있다.
상기 소스 전극(210)은 상기 데이터 라인(200)과 연결되어 있으며, 보다 구체적으로는, 상기 데이터 라인(200)에서 돌출 형성되어 있다.
상기 드레인 전극(220)은 상기 소스 전극(210)과 마주하면서 상기 소스 전극(210)과 이격되어 있다.
상기 소스 전극(210)과 드레인 전극(220)의 구체적인 형상은 당업계에 공지된 다양한 형상으로 변경될 수 있다.
상기 반도체 패턴(300) 및 게이트 절연 패턴(400)은 상기 게이트 전극(610)과 소스/드레인 전극(210, 220) 사이에 형성되어 있다.
상기 반도체 패턴(300)과 게이트 절연 패턴(400)은 서로 동일한 패턴으로 형성된다.
상기 화소 전극(800)은 상기 게이트 라인(600)과 데이터 라인(200)이 교차배열되어 정의된 화소 영역 내에 형성된다.
상기 화소 전극(800)은 소정의 연결 전극(620)을 통해서 상기 드레인 전극(620)과 전기적으로 연결된다. 상기 연결 전극(620)은 상기 게이트 전극(610)과 동일한 재료로 이루어진다.
도 3b를 참조하면, 기판(100) 상에 소스 전극(210)과 드레인 전극(220)이 서로 소정 간격으로 이격되어 있다.
상기 소스 전극(210) 및 드레인 전극(220) 상에는 반도체 패턴(300)이 형성되어 있고, 상기 반도체 패턴(300) 상에 게이트 절연 패턴(400)이 형성되어 있다.
상기 게이트 절연 패턴(400)을 포함한 기판 전면(全面)에는 제1 보호막(500)이 형성되어 있다. 상기 제1 보호막(500)에는 제1 개구부(510) 및 제2 개구부(520)가 구비되어 있어, 상기 제1 개구부(510)에 의해서 상기 게이트 절연 패턴(400)의 소정 영역이 노출되고, 상기 제2 개구부(520)에 의해서 상기 드레인 전극(220)의 소정 영역이 노출된다.
상기 제1 보호막(500) 상에는 게이트 전극(610) 및 연결 전극(620)이 형성되어 있다. 상기 게이트 전극(610)과 연결 전극(620)은 서로 동일한 층(layer)에 형성된다.
상기 게이트 전극(610)은 상기 제1 개구부(510)를 통해서 상기 게이트 절연 패턴(400)과 연결되어 있고, 상기 연결 전극(620)은 상기 제2 개구부(520)를 통해서 상기 드레인 전극(220)과 연결되어 있다.
상기 게이트 전극(610)과 연결 전극(620)을 포함한 기판 전면(全面)에는 제2 보호막(700)이 형성되어 있다. 상기 제2 보호막(700)에는 제3 개구부(730)가 구비되어 있어, 상기 제3 개구부(730)에 의해서 상기 연결 전극(620)이 노출된다.
상기 제2 보호막(700) 상에는 화소 전극(800)이 형성되어 있다.
상기 화소 전극(800)은 상기 제3 개구부(730)를 통해서 상기 연결 전극(620)과 연결되어 있다.
이상 설명한 본 발명에 따른 박막 트랜지스터 기판은 액정표시장치 또는 유기발광장치 등과 같은 다양한 디스플레이 장치에 적용될 수 있다.
액정표시장치는 서로 대향하는 박막 트랜지스터 기판과 컬러 필터 기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지며, 이때, 상기 컬러 필터 기판과 대향하는 박막 트랜지스터 기판으로서 전술한 도 3a 및 도 3b에 따른 박막 트랜지스터 기판이 적용될 수 있다.
이와 같은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 당업계에 공지된 다양한 방식을 포함할 수 있으며, 각각의 모드에 따라서, 전술한 박막 트랜지스터 기판의 구성이 변경될 수 있다. 예로서, IPS 모드 액정표시장치의 경우 전술한 화소 전극(800)이 핑거(finger) 형상으로 구성되고, 또한 화소 전극(800)과 평행하게 공통 전극이 추가로 형성된다.
또한, 본 발명에 따른 박막 트랜지스터 기판이 적용되는 유기발광장치는 전술한 박막 트랜지스터 기판 상에 발광 장치가 추가로 형성되어 있다. 상기 발광 장치는 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 이상의 층은 생략이 가능하다.
100: 기판 200: 데이터 라인
210: 소스 전극 220: 드레인 전극
300a, 300: 반도체층, 반도체 패턴
400a, 400: 게이트 절연층, 게이트 절연 패턴
500: 제1 보호막 510: 제1 개구부
520: 제2 개구부 600: 게이트 라인
610: 게이트 전극 620: 연결 전극
700: 제2 보호막 730: 제3 개구부
800: 화소 전극
210: 소스 전극 220: 드레인 전극
300a, 300: 반도체층, 반도체 패턴
400a, 400: 게이트 절연층, 게이트 절연 패턴
500: 제1 보호막 510: 제1 개구부
520: 제2 개구부 600: 게이트 라인
610: 게이트 전극 620: 연결 전극
700: 제2 보호막 730: 제3 개구부
800: 화소 전극
Claims (10)
- 기판 상에 소정 간격으로 이격되는 소스 전극 및 드레인 전극을 패턴 형성하는 공정;
상기 소스 전극 및 드레인 전극 상에 소정의 희생 패턴을 형성하는 공정;
상기 희생 패턴이 형성된 영역 및 상기 희생 패턴이 형성되지 않은 영역 모두에 반도체층 및 게이트 절연층을 차례로 형성하는 공정;
상기 희생 패턴 및 그 위에 형성된 반도체층 및 게이트 절연층을 제거함으로써, 소정의 반도체 패턴 및 게이트 절연 패턴을 형성하는 공정;
상기 게이트 절연 패턴 상에 제1 개구부를 구비한 제1 보호막을 패턴 형성하는 공정; 및
상기 제1 개구부를 통해 상기 게이트 절연 패턴에 연결되는 게이트 전극을 패턴 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법. - 제1항에 있어서,
상기 제1 보호막을 패턴 형성하는 공정은 상기 드레인 전극을 노출시키는 제2 개구부를 형성하는 공정을 포함하여 이루어지고,
상기 게이트 전극을 패턴 형성하는 공정시 상기 제2 개구부를 통해 상기 드레인 전극과 연결되는 연결 전극을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제2항에 있어서,
상기 게이트 전극 및 연결 전극을 형성하는 공정 이후에,
상기 연결 전극의 소정 영역이 노출되도록 제3 개구부를 구비한 제2 보호막을 형성하는 공정; 및 상기 제3 개구부를 통해 상기 연결 전극과 연결되는 화소 전극을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제2항에 있어서,
상기 게이트 전극 및 연결 전극은 동일한 재료로 동일한 공정에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 제1항에 있어서,
상기 반도체 패턴 및 게이트 절연 패턴은 서로 동일한 패턴으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. - 기판 상에 소정 간격으로 이격 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 형성된 반도체 패턴;
상기 반도체 패턴 상에 형성된 게이트 절연 패턴;
제1 개구부를 구비하면서 상기 게이트 절연 패턴 상에 형성된 제1 보호막; 및
상기 제1 개구부를 통해 상기 게이트 절연 패턴에 연결되는 게이트 전극을 포함하여 이루어진 박막 트랜지스터 기판. - 제6항에 있어서,
상기 제1 보호막은 상기 드레인 전극을 노출시키는 제2 개구부를 추가로 구비하고 있고, 상기 제1 보호막 상에는 상기 제2 개구부를 통해서 상기 드레인 전극과 연결되는 연결 전극이 추가로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. - 제7항에 있어서,
상기 게이트 전극 및 연결 전극 상에는 제3 개구부를 구비한 제2 보호막이 추가로 형성되어 있고,
상기 제2 보호막 상에는 상기 제3 개구부를 통해 상기 연결 전극과 연결되는 화소 전극이 추가로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. - 제7항에 있어서,
상기 게이트 전극 및 연결 전극은 동일한 재료로 동일한 층에 의해 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제6항에 있어서,
상기 반도체 패턴 및 게이트 절연 패턴은 서로 동일한 패턴으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
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| KR20040050237A (ko) * | 2002-12-09 | 2004-06-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
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