KR20130049147A - Ｆｉｎ 전계 효과 트랜지스터 게이트 산화물 - Google Patents
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Abstract
본 개시는 반도체 디바이스를 제조하는 방법 및 이러한 디바이스를 제공한다. 방법은 적어도 2개의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 기판 위에 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판을 형성하고, 핀 기판 위에 실리콘 라이너를 형성하고, 핀 기판 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키는 것을 포함한다.
Description
본 발명은 반도체 분야에 관한 것이다.
제조 역량 및 성능의 향상을 위해 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor) 구조의 변형들이 강구되어 왔다. 하나의 변형은 "finFET"으로 알려져 있으며, 이는 실리콘과 같은 재료의 "핀"이나 스트립, 그리고 3개의 노출된 측면에서 핀을 둘러싸도록 형성된 게이트를 포함한다. 디바이스의 채널 영역이 핀에 위치되고, 통상적으로 게이트 유전체가 핀과 게이트 사이에 제공된다.
finFET에 대한 종래의 게이트 유전체는 고온 습식 또는 건식 열 산화를 사용하여 제조되었다. 그러나, 이 방법은 불리하게도 많은 양의 실리콘을 소비하며, finFET이 한정된 기판 공간을 갖고 제품 치수가 점차 작아지는 노드로 축소됨에 따라 이는 난제가 된다.
본 발명은 Fin 전계 효과 트랜지스터 게이트 산화물을 제공하고자 한다.
본 개시는 많은 다양한 실시예를 제공한다. 하나의 실시예에 따라, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은, 적어도 2개의 아이솔레이션 특징부(isolation feature)를 포함하는 기판을 제공하고, 기판 위에 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판을 형성하고, 핀 기판 위에 실리콘 라이너를 형성하고, 핀 기판 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키는 것을 포함한다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 복수의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 기판 위에 복수의 핀 기판 - 복수의 핀 기판의 각각은 복수의 아이솔레이션 특징부의 2개 사이에 형성됨 - 을 형성하고, 복수의 핀 기판의 각각 위에 실리콘 라이너를 형성하고, 복수의 핀 기판의 각각 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키고, 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 것을 포함한다.
본 개시는 또한 반도체 디바이스를 제공한다. 하나의 실시예에서, 디바이스는 적어도 2개의 아이솔레이션 특징부를 포함하는 기판, 기판 위에 적어도 2개의 아이솔레이션 특징부 사이에 배치된 핀 기판, 핀 기판 위에 배치된 실리콘 산화물 라이너, 및 실리콘 산화물 라이너 위에 배치된 게이트 전극을 포함하며, 실리콘 산화물 라이너는 핀 기판 위에 배치된 실리콘 라이너의 열 산화로부터 형성된다.
본 발명에 따라 Fin 전계 효과 트랜지스터 게이트 산화물을 제공할 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해가 될 것이다. 산업계에서의 표준 실시에 따라 다양한 특징들이 축척대로 도시된 것은 아니라는 것이 강조된다. 사실상, 다양한 특징들은 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 2a 내지 도 2f는 본 개시의 실시예에 따른 다양한 제조 단계들에서의 반도체 디바이스의 사시도들이다.
도 3a 내지 도 3c는 본 개시의 실시예에 따라 각각 선 3A-3A, 3B-3B, 및 3C-3C를 따른 도 2c, 도 2d 및 도 2e의 반도체 디바이스의 단면도들이다.
도 4a 내지 도 4c는 본 개시의 실시예에 따른 다양한 제조 단계들에서의 다른 반도체 디바이스의 사시도들이다.
도 5a 내지 도 5b는 본 개시의 실시예에 따라 각각 선 5A-5A 및 5B-5B를 따른 도 4a 및 도 4b의 반도체 디바이스의 단면도들이다.
도 1은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
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도 3a 내지 도 3c는 본 개시의 실시예에 따라 각각 선 3A-3A, 3B-3B, 및 3C-3C를 따른 도 2c, 도 2d 및 도 2e의 반도체 디바이스의 단면도들이다.
도 4a 내지 도 4c는 본 개시의 실시예에 따른 다양한 제조 단계들에서의 다른 반도체 디바이스의 사시도들이다.
도 5a 내지 도 5b는 본 개시의 실시예에 따라 각각 선 5A-5A 및 5B-5B를 따른 도 4a 및 도 4b의 반도체 디바이스의 단면도들이다.
다음의 개시는 본 개시의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 컴포넌트 및 구성의 특정 예들이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 또한, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 개재되는 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 다양한 특징부들은 단순하고 명확하게 하기 위하여 상이한 규모로 임의적으로 도시될 수 있다. 단순하고 명확하게 하기 위하여 동일하거나 유사한 특징부는 비슷하게 넘버링될 수 있다는 것을 유의한다. 또한, 도면들 중의 일부는 명확하게 하기 위해 단순화될 수 있다. 따라서, 도면은 소정의 장치(예를 들어, 디바이스) 또는 방법의 모든 컴포넌트를 도시하는 것이 아닐 수 있다.
본 개시의 이상적인 구성의 개략도인 도면을 참조하여 본 개시의 다양한 양상들이 여기에 기재될 것이다. 이러한 것으로서, 결과로서의 예시 형상으로부터의 변형, 예를 들어 제조 기술 및/또는 허용 오차가 예상될 것이다. 따라서, 본 개시 전반에 걸쳐 제시된 본 개시의 다양한 양상들은 여기에 도시되고 기재된 요소(예를 들어, 영역, 층, 섹션, 기판 등)의 특정 형상에 한정되는 것으로 해석되어서는 안되고, 예를 들어 제조로부터 야기되는 형상의 변형을 포함하고자 한다. 예로써, 직사각형으로 도시되거나 기재된 요소는 요소별로의 개별 변화가 아니라 그 에지에서 구배 농도 및/또는 라운딩 또는 곡선형 특징부를 가질 수 있다. 따라서, 도면에 예시된 요소는 속성상 개략적인 것이고, 그의 형상은 요소의 정밀 형상을 예시하고자 한 것이 아니며 본 개시의 범위를 한정하고자 하지 않는다.
영역, 층, 섹션, 기판 등과 같은 요소가 다른 요소 "상에" 있는 것으로 지칭될 때, 이는 다른 요소 바로 위에 있을 수 있고 중간 요소가 또한 존재할 수도 있음을 이해해야할 것이다. 이와 달리, 요소가 다른 요소 "바로 위에" 있는 것으로 지칭될 때에는, 중간 요소는 존재하지 않는다. 요소가 다른 요소 상에 "형성"되는 것으로 지칭될 때, 이는 그 다른 요소 또는 중간 요소 상에 성장, 증착, 에칭, 부착, 접속, 결합, 또는 달리 준비되거나 제조될 수 있음을 또한 이해해야 할 것이다.
또한, "하위"나 "하부" 그리고 "상위"나 "상부"와 같은 상대적 용어가 도면에 예시된 바와 같이 여기에서 한 요소의 다른 요소에 대한 관계를 기재하는데 사용될 수 있다. 상대적 용어는 도면에 도시된 배향 이외에도 장치의 다른 배향을 포함하고자 함을 이해해야 할 것이다. 예로써, 도면에서의 장치가 뒤집어지는 경우, 다른 요소의 "하위" 측에 있는 것으로 기재된 요소는 그 다른 요소의 "상위" 측에 배향될 것이다. 그러므로, 용어 "하위"는 장치의 특정 배향에 따라 "하위"와 "상위"의 배향 둘 다를 망라할 수 있다. 마찬가지로, 도면에서의 장치가 뒤집어지는 경우, 다른 요소 "아래에" 또는 "밑에"로 기재된 요소는 그 다른 요소 "위로" 배향될 것이다. 그러므로, 용어 "아래" 또는 "밑"은 위와 아래의 배향 둘 다를 망라할 수 있다.
달리 정의되지 않는 한, 여기에서 사용되는 모든 용어(기술적 및 과학적 용어를 포함함)는 본 개시가 속하는 기술 분야에서의 통상의 지식을 가진 자가 통상적으로 이해하는 바와 동일한 의미를 갖는다. 일반적으로 사용되는 사전에서 정의된 것과 같은 용어들은 본 개시 및 관련 분야에 관련한 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 함을 더 이해해야 할 것이다.
여기에서 사용될 때, 단수 형태는 문맥이 명확하게 달리 지시하지 않는 한 복수 형태도 포함하고자 한다. 본 명세서에서 사용될 때 용어 "포함한다" 및/또는 "포함하는"은 서술되는 특징, 정수, 단계, 동작, 요소 및/또는 컴포넌트의 존재를 기술하지만 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이의 그룹의 존재 또는 추가를 배제하는 것은 아님을 더 이해해야 할 것이다. 용어 "및/또는"은 연관된 열거된 항목들 중의 하나 이상의 임의의 조합이나 모든 조합을 포함한다.
용어 "제1" 및 "제2"는 여기에서 다양한 영역, 층 및/또는 섹션을 기재하는데 사용될 수 있지만, 이들 영역, 층 및/또는 섹션은 이들 용어에 의해 한정되어서는 안 됨을 이해해야 할 것이다. 이들 용어는 하나의 영역, 층 또는 섹션을 다른 영역, 층 또는 섹션과 구분하는 데에만 사용된다. 따라서, 아래에서 설명되는 제1 영역, 층 또는 섹션이 제2 영역, 층 또는 섹션으로 불릴 수 있고, 마찬가지로, 본 개시의 교시에서 벗어나지 않고서 제2 영역, 층 또는 섹션이 제1 영역, 층 또는 섹션으로 불릴 수 있다.
여러 가지 공정 단계 및/또는 디바이스의 특징은 간략하게만 기재될 수 있으며, 이러한 단계 및/또는 특징이 당해 기술 분야에서의 통상의 지식을 가진 자에게 잘 알려져 있는 것임을 이해하여야 한다. 또한, 추가적인 공정 단계 또는 특징이 추가될 수 있고, 다음의 공정 단계 또는 특징 중의 특정한 것이 제거 및/또는 변경되면서, 여전히 청구항을 구현할 수 있다. 따라서, 다음의 설명은 단지 예를 나타내는 것으로 이해되어야 하고, 하나 이상의 단계 또는 특징이 요구된다는 것을 제안하고자 하는 것이 아니다.
이제 도 1을 참조하면, 본 개시의 실시예에 따라 반도체 디바이스를 제조하기 위한 방법(100)을 예시하는 흐름도가 도시되어 있다. 방법(100)은, 블록 102에서 적어도 2개의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 블록 104에서 기판 위에 그리고 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판을 형성하고, 블록 106에서 핀 기판 위에 실리콘 라이너를 형성하고, 블록 108에서 핀 기판 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키는 것을 포함한다.
기판은 다양한 반도체 디바이스 및/또는 기타 적합한 능동 및/또는 수동 디바이스를 포함할 수 있다. 예시적인 반도체 디바이스는 상보형 MOSFET(CMOS; complementary MOSFET) 특징부를 비롯한 MOSFET, 저항, 커패시터, 인덕터 및/또는 기타 적합한 능돔 및/또는 수동 디바이스를 포함하는 집적 회로를 포함한다. 실시예에서, 기판은 CMOS 기반의 공정을 사용하여 설계 및 형성된 집적 회로(또는 이들의 일부)를 포함할 수 있다. 다른 반도체 제조 기술에 의해 형성된 디바이스(예를 들어, 집적 회로)를 갖는 기판도 또한 기재된 방법의 범위 내에 속한다.
아이솔레이션 특징부는 산화물이나 유전체로 채워진 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부를 포함할 수 있지만, 다른 아이솔레이션 특징부가 사용될 수도 있고 본 개시의 범위 내에 속한다.
하나의 양상에 따라, 적어도 2개의 아이솔레이션 특징부 사이에 그리고 적어도 부분적으로 적어도 2개의 아이솔레이션 특징부 위의 수직 레벨로 핀 기판이 형성될 수 있다.
하나의 예에서, 기판과 핀 기판은 각각 실리콘(Si), 게르마늄(Ge), 또는 Si와 Ge의 조합으로 구성될 수 있다. 다른 실시예에서, 기판과 핀 기판은 각각 Ⅲ-Ⅴ족 화합물 또는 이들의 조합과 같은 다른 재료로 구성될 수 있다(예를 들어, 채널 재료로서 InGaAs, InAs, GaSb, 또는 InGaSb, 그리고 버퍼로서 AlAsSb). 기판과 핀 기판의 재료는 제조되어지는 디바이스 타입에 따라(예를 들어 PMOS 또는 NMOS 디바이스) 결과적인 스트레스가 정공이나 전자에 유리하도록 각각 선택될 수 있다.
하나의 예에서, 실리콘 라이너는 핀 기판 위에 비정질 실리콘을 증착함으로써 형성될 수 있고, 하나의 양상에 따르면, 비정질 실리콘은 약 400 ℃와 약 600 ℃ 사이의 온도에서 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께로 증착될 수 있다. 비정질 실리콘 층은 핀 기판의 상부 표면과 측벽 위에 그리고 기판 및/또는 아이솔레이션 특징부의 노출된 상부 표면 위에 증착될 수 있다.
다른 예에서, 실리콘 라이너는 핀 기판 위에 에피텍셜 실리콘 층을 선택적으로 형성함으로써 형성될 수 있고, 하나의 양상에 따르면, 에피텍셜 실리콘 층은 약 600 ℃와 약 800 ℃ 사이의 온도에서 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께로 성장될 수 있다. 에피텍셜 실리콘 층은 핀 기판의 상부 표면과 측벽 위에 증착될 수 있다.
또 다른 예에서, 실리콘 라이너는 약 700 ℃와 약 1,100 ℃ 사이의 온도에서 열 산화에 의해 산화될 수 있다.
상기 기재된 방법(100)에서의 다양한 구조들은 다양한 증착, 패턴 및/또는 에칭 기술에 의해 형성될 수 있다. 방법(100)의 동작들은 다양한 양상의 범위 내에서 재구성되거나 아니면 수정될 수 있음을 유의해야 한다. 추가적인 공정이 방법(100) 전에, 그 중에 그리고 그 후에 제공될 수 있으며 어떤 다른 공정은 여기에서 간략하게만 기재될 수 있음을 더 유의해야 한다. 따라서, 다른 구현들이 여기에 기재된 다양한 양상의 범위로써 가능하다.
하나의 양상에 따라, 방법(100)은 핀 기판 아래의 기판에 그리고 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판 버퍼 영역을 형성하는 것을 더 포함할 수 있다.
다른 양상에 따라, 방법(100)은 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 개시의 또 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법은, 복수의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 기판 위에 복수의 핀 기판을 형성하되, 복수의 핀 기판의 각각은 복수의 아이솔레이션 특징부의 2개 사이에 형성되고, 복수의 핀 기판의 각각 위에 실리콘 라이너를 형성하고, 복수의 핀 기판의 각각 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키고, 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 것을 포함할 수 있다.
이제 도 2a 내지 도 2f를 참조하면, 본 개시의 실시예에 따라 다양한 제조 단계에서의 반도체 디바이스(200)의 사시도가 예시되어 있다. 도 2a는 복수의(그리고 적어도 2개의) 아이솔레이션 특징부(204)를 포함하는 기판(202)을 갖는 반도체 디바이스(200)를 예시한다.
하나의 실시예에서, 기판(202)은 반도체 기판을 포함할 수 있고, 실리콘으로 구성될 수 있거나, 또는 대안으로서 실리콘 게르마늄, 갈륨 비소, 또는 기타 적합한 반도체 재료를 포함할 수 있다. 기판은 매립층 및/또는 에피텍시 층과 같은 도핑된 활성 영역 및 다른 특징부를 더 포함할 수 있다. 또한, 기판은 SOI(silicon on insulator)와 같은 절연체 상의 반도체일 수 있다. 다른 실시예에서, 반도체 기판은 도핑된 에피텍시 층, 구배 반도체 층을 포함할 수 있고, 그리고/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 상이한 타입의 다른 반도체 층을 덮는 반도체 층을 더 포함할 수 있다. 다른 예에서, 화합물 반도체 기판은 다층 실리콘 구조를 포함할 수 있고, 또는 실리콘 기판은 다층 화합물 반도체 구조를 포함할 수 있다. 활성 영역은 NMOS 디바이스(예를 들어, nFET) 또는 PMOS 디바이스(예를 들어, pFET)로서 구성될 수 있다. 반도체 기판은 후속 공정 단계 동안 형성될 수 있거나 이전의 공정 단계 중에 형성되는 아래의 층, 디바이스, 접합부, 및 기타 특징부(도시되지 않음)를 포함할 수 있다.
하나의 실시예에서, 기판(202)은 PMOS 또는 NMOS 디바이스 중 어느 것으로 제조되는지에 따라 실리콘(Si), 게르마늄(Ge), 또는 Si와 Ge의 조합으로 구성된다. 하나의 예에서, 기판(202)은 실리콘으로 구성되고, 기판 버퍼 영역(203)은 PMOS 디바이스를 제조하도록 p형 도펀트로 도핑된다. 다른 예에서, 기판(202)은 게르마늄 또는 실리콘과 게르마늄의 조합으로 구성되고, 기판 버퍼 영역(203)은 NMOS 디바이스를 제조하도록 n형 도펀트로 도핑된다.
아이솔레이션 특징부(204)는 산화물이나 유전체로 채워진 쉘로우 트렌치 아이솔레이션(STI) 특징부를 포함할 수 있지만, 다른 아이솔레이션 특징부가 사용될 수 있고 본 개시의 범위 내에 속한다. 아이솔레이션 특징부(204)의 산화물 또는 유전체는 열 산화 및/또는 PECVD(plasma enhanced chemical vapor deposition)와 같은 다양한 공정에 의해 형성될 수 있다. 하나의 예에서, 쉘로우 트렌치 아이솔레이션 특징부의 필드 산화물의 이방성 에칭과 같이 아이솔레이션 특징부(204)의 이방성 에칭이 수행될 수 있다. 건식 및/또는 습식 에칭 기술과 같은 다양한 에칭 기술이 아이솔레이션 특징부(204)를 에칭하는데 사용될 수 있다. 하나의 예에서, 플루오르화 에천트 가스를 이용한 옥사이드 에처(oxide etcher)가 패터닝된 포토레지스트와 함께 사용될 수 있다. 다른 예에서, 이방성 RIE 절차(예를 들어, 에천트로서 Cl2 또는 SF6을 사용함)가 사용될 수 있다.
하나의 실시예에서, 반도체 기판(202)은 <100> 결정학적 배향을 특징으로 하는 단결정질 P 타입 실리콘으로 구성될 수 있다. 다른 결정학적 배향도 본 개시의 범위 내에 속한다. 예를 들어 약 1000 내지 2000 옹스트롬 사이의 두께를 갖는 실리콘 질화물 층이 예를 들어 LPCVD 또는 PECVD 절차를 통해 반도체 기판(202)의 상부 표면 상에 형성될 수 있다. 종래의 포토리소그래피 및 반응성 이온 에칭(RIE) 절차가 실리콘 질화물 층을 통해 반도체 기판(202)에 약 3000 내지 6000 옹스트롬 사이의 깊이로 쉘로우 트렌치 형상을 정의하는데 사용될 수 있다. RIE 절차는 실리콘 질화물 층과 반도체 기판 둘 다에 대한 에천트로서 Cl2를 사용하여 수행될 수 있다. 예를 들어 플라즈마 산소 애싱 절차를 통해 쉘로우 트렌치 형상을 정의하는데 사용되는 포토레지스트 형상의 제거 후에, 쉘로우 트렌치 형상을 완전히 채우도록, 실리콘 산화물 층이 LPCVD 또는 PECVD 절차를 통해 약 4000 내지 10000 옹스트롬 사이의 두께로 소스로서 테트라에틸오소실리케이트(TEOS)를 사용하여 증착될 수 있다. 그 다음, 상부 표면으로부터 실리콘 산화물 층의 일부를 제거하도록 CMP(chemical mechanical polishing) 절차가 채용될 수 있으며, 실리콘 산화물이 채워진 STI 영역 또는 아이솔레이션 특징부(204)가 된다.
도 2b는 예를 들어 이온 주입 또는 도핑 공정(205)에 의해 아이솔레이션 특징부(204) 사이에 기판 버퍼 또는 핀 기판 버퍼 영역(203)의 형성을 예시한다. 기판 버퍼 영역의 형성은 원하는 바에 따라 PMOS 및/또는 NMOS 영역을 제조하도록 p형 도펀트나 n형 도펀트를 사용하여 수행되는 이온 주입 절차로부터 반도체 기판의 일부를 차단하도록 포토레지스트 형상(도면에는 도시되지 않음)을 이용하여 달성될 수 있다. 붕소 이온과 같은 p형 도펀트가 약 20 내지 400 KeV 사이의 에너지로 약 1e12 내지 약 1e14 atom/cm2 사이의 도즈로 적용될 수 있다. 다른 경우에 또는 추가적인 제조 영역에서, 비소 또는 인 이온과 같은 n형 주입은 약 20 내지 약 500 KeV 사이의 에너지로 약 1e12 내지 약 1e14 atoms/cm2 사이의 도즈로 수행될 수 있다. 이전에 수행되지 않았다면, 문턱값 조정 및 안티펀치 쓰루 주입(anti-punch through implant)이 또한 수행될 수 있다. 추가적인 이온 주입 절차가 사용될 수 있다. 포토레지스트 차단 형상의 제거는 플라즈마 산소 애싱 절차를 통하여 달성될 수 있다.
또 다른 예에서, 기판 버퍼 영역(203)은 약 1e17 cm-3와 1e19 cm-3 사이 범위의 레벨로 p형 도펀트로 도핑될 수 있고, 하나의 예에서 1e18 cm-3으로 도핑된 실리콘 버퍼 영역이다.
또 다른 예에서, 기판 버퍼 영역은 실리콘 기판의 일부를 제거하고 인시추 도핑된 층을 에피텍셜 재성장시킴으로써 형성될 수 있다.
도 2c는 기판(202) 위에 그리고 적어도 2개의 아이솔레이션 특징부(204) 사이에 배치된 복수의 핀 기판(206)을 예시한다. 하나의 예에서, 핀 기판(206)은 기판 버퍼 영역(203) 위에 그리고 적어도 2개의 아이솔레이션 특징부(204) 위의 수직 레벨로 더 배치된다. 하나의 양상에서, 핀 기판(206)은 실질적으로 완전히 적어도 2개의 아이솔레이션 특징부 위의 수직 레벨로 형성된다. 다른 양상에서, 핀 기판(206)은 기판(202)의 상부 표면 아래의 부분과 적어도 2개의 아이솔레이션 특징부 위의 수직 레벨의 부분을 갖도록 형성될 수 있다. 다른 예에서, 핀 기판(206)은 약 25% Ge와 약 50% Ge 사이로 구성된 변형(strained) SiGe 채널 층으로서 형성되며, 약 100 nm와 약 200 nm 사이의 길이, 약 10 nm와 약 20 nm 사이의 폭, 약 10 nm와 약 40 nm 사이의 두께를 갖는다. 또 다른 예에서, 핀 기판(206)은 약 50% Ge로 구성된 변형 SiGe 채널 층이며, 약 100 nm의 길이, 약 10 nm의 폭, 약 10 nm의 적어도 2개의 아이솔레이션 특징부 이상의 높이를 갖는다.
본 개시의 하나의 양상에서, 핀 기판(206)은 SiGe 또는 Ge 응축(condensation) 기술에 의해 형성되거나 에피텍셜 성장될 수 있다. 예를 들어, 핀 기판(206)은 MOCVD(metal-organic chemical vapor deposition), APCVD(atmospheric pressure CVD), LPCVD(low pressure CVD), UHCVD(ultra-high vacuum CVD), MBE(molecular beam epitaxy) 또는 ALD(atomic layer deposition)와 같은 임의의 적합한 에피텍셜 증착 시스템 및 공정의 선택적 에피텍셜 성장에 의해 형성될 수 있다. CVD 공정에서, 선택적 에피텍셜 성장은 통상적으로 챔버 안으로 소스 가스를 도입하는 것을 포함한다. 소스 가스는 적어도 하나의 전구체 가스와 캐리어 가스를 포함할 수 있다. 반응 챔버는 예를 들어 RF 가열에 의해 가열될 수 있고, 형성될 핀 기판의 결정질 재료의 조성에 따라, 챔버의 성장 온도는 약 300 ℃ 내지 약 900 ℃ 범위일 수 있다. 에피텍셜 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 또는 인라인 반응기일 수 있다.
또 다른 실시예에서, 예를 들어 희석 또는 버퍼 불산 용액을 사용하여 수행되는 예비 세정(pre-clean) 절차 후에, 핀 기판(206)은 기판 버퍼 영역(203) 위의 노출된 반도체 표면 상에 선택적 성장될 수 있다. 다양한 증착 공정이 사용될 수 있다. 하나의 예에서, UHV-CVD(ultra-high vacuum chemical vapor deposition) 절차가 채용될 수 있다. 염소 가스 또는 HCl 가스의 첨가는 에피텍셜 성장의 선택도를 향상시킬 수 있다. 핀 기판(206)의 성장은 반응물로서 실란(SiH4) 또는 디실란(Si2H6) 및 GeH4 또는 디게르만(digermane)을 사용하여 선택적으로 증착될 수 있다. 하나의 예에서, 변형 SiGe 층은 약 25% 내지 약 50% 사이의 게르마늄 중량 퍼센트를 사용하여 달성될 수 있다. 두께는 반전 전하(inversion charge)를 함유할 만큼은 충분하지만, 원치않는 디바이스 누설을 초래할 결함을 허용하기에 충분할 정도로 두껍지는 않도록 선택될 수 있다.
또 다른 실시예에서, 핀 기판(206)은 비선택적 층을 성장시키고, 이어서 패터닝 절차를 사용하여 비활성 디바이스 영역으로부터, 예를 들어 아이솔레이션 특징부(204)의 상부 표면으로부터, 비선택적 채널 층의 일부를 제거함으로써 형성될 수 있다.
도 2d는 공정(210)(예를 들어, 에피텍셜 성장 공정)에 의해 핀 기판(206) 위에 실리콘 라이너(212)의 증착을 예시한다. 실리콘 라이너(212)는 다양한 적용 가능한 기술 및 공정에 의해 형성될 수 있다. 이 실시예에서, 실리콘 라이너(212)는 복수의 핀 기판(206)의 각각 위에 에피텍셜 실리콘 층을 선택적으로 형성함으로써 형성된다. 하나의 예에서, 에피텍셜 실리콘 층은 약 600 ℃와 약 800 ℃ 사이의 온도에서 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께로 성장될 수 있다.
하나의 예에서, 실리콘 라이너(212) 또는 에피텍셜 층은 핀 기판(206)의 각각의 상부 및 측벽 표면 위에 형성되고, 다른 예에서 실질적으로 핀 기판(206)의 모든 노출된 부분을 덮는다. 하나의 예에서, 에피텍셜 층은 실리콘으로 구성될 수 있고, 실란(SiH4) 또는 디실란(Si2H6)을 사용한 에피텍셜 성장에 의해 선택적으로 증착될 수 있다.
또 다른 예에서, 실리콘 라이너(212)는 MOCVD, APCVD, LPCVD, UHCVD, MBE, 또는 ALD와 같은 임의의 적합한 에피텍셜 증착 시스템 및 공정의 선택적 에피텍셜 성장에 의해 형성될 수 있다. CVD 공정에서, 선택적 에피텍셜 성장은 통상적으로 챔버 안으로 소스 가스를 도입하는 것을 포함한다. 소스 가스는 적어도 하나의 전구체 가스와 캐리어 가스를 포함할 수 있다. 반응 챔버는 예를 들어 RF 가열에 의해 가열될 수 있고, 형성될 에피텍셜 층의 결정질 재료의 조성에 따라, 챔버 내의 성장 온도는 약 300 ℃ 내지 약 900 ℃의 범위일 수 있다. 에피텍셜 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 또는 인라인 반응기일 수 있다.
도 2e는 핀 기판(206)의 각각 위에 실리콘 산화물 라이너(222)를 형성하도록 처리(220)(예를 들어, 열 산화)에 의한 실리콘 라이너(212)의 산화를 예시한다. 실리콘 라이너(212)는 다양한 적용 가능한 기술 및 공정에 의해 산화될 수 있다. 하나의 예에서, 실리콘 라이너(212)는 핀 기판(206)의 상부 표면 및 측벽 위에 실리콘 산화물 라이너(222)를 형성하도록 약 700 ℃와 약 1,100 ℃ 사이의 온도에서 열 산화에 의해 산화될 수 있다.
도 2f는 실리콘 산화물 라이너(222) 위의 게이트(230)의 형성을 예시하며, 게이트(230)는 채널 층 또는 핀 기판(206)에 수직 방향으로 형성되지만, 게이트(230)는 이 수직 방향에 한정되지 않는다. 따라서, 하나의 예에서, 게이트(230)는 실리콘 산화물 라이너(222) 각각의 상부 표면 및 측벽 위에 형성된다. 하나의 예에서, 게이트(230)는 폴리실리콘, 비정질 Si, Ge 또는 SiGe 게이트 재료, 및/또는 금속 또는 금속 합금을 포함하지만 이에 한정되는 것은 아닌 전도성 게이트 재료의 증착 및 선택적 제거에 의해 형성될 수 있다. 하나의 예에서, 도핑되지 않은 폴리실리콘 층이 증착될 수 있고(예를 들어, LPCVD 절차를 통해), 종래의 포토리소그래피 및 이방성 RIE 절차(예를 들어, 에천트로서 Cl2 또는 SF6를 사용함)가 폴리실리콘 게이트 구조(230)를 정의하는데 사용될 수 있다. 폴리실리콘 게이트 구조에 대한 정의 마스크로서 사용되는 포토레지스트 형상(도면에는 도시되지 않음)은 플라즈마 산소 애싱 절차와 세심한 습식 세정을 통하여 제거될 수 있다.
이제 도 3a 내지 도 3c를 참조하면, 본 개시의 실시예에 따라, 각각 선 3A-3A, 3B-3B, 및 3C-3C를 따른 도 2c, 도 2d, 및 도 2e의 반도체 디바이스(200)의 단면도들이 예시되어 있다. 하나의 실시예에서, 핀 기판(206)의 각각의 폭은 약 A이고, 인접한 핀 기판(206) 사이의 간격은 약 B이다. 하나의 예에서, A는 약 10 나노미터와 약 20 나노미터 사이이고, 다른 예에서는 약 15 나노미터보다 작다. 하나의 예에서, B는 약 10 나노미터와 약 100 나노미터 사이이고, 다른 예에서는 약 35 나노미터보다 작다.
이제 도 4a 내지 도 4c를 참조하면, 본 개시의 실시예에 따른 다양한 제조 단계에서 다른 반도체 디바이스(300)의 사시도들이 예시되어 있다. 도 4a의 증착 공정(310)은 도 2c의 디바이스(200)에 대해 일어난다. 디바이스(200)에서의 비슷하게 넘버링된 특징부(예를 들어, 기판(202), 버퍼 영역(203), 아이솔레이션 특징부(204), 및 핀 기판(206))가 이 실시예에서 디바이스(300)에 관련하여 완전히 적용 가능하지만, 반복 설명을 피하기 위해 여기에서는 설명이 반복되지 않을 수 있다.
도 4a는 증착 공정(310)에 의해 핀 기판(206) 위에 실리콘 라이너(312)의 증착을 예시한다. 실리콘 라이너(312)는 다양한 적용 가능한 기술 및 공정에 의해 형성될 수 있다. 이 실시예에서, 실리콘 라이너(312)는 복수의 핀 기판(206)의 각각 그리고 기판(202) 및/또는 아이솔레이션 특징부(204)의 노출된 상부 표면 위의 비정질 실리콘의 증착에 의해 형성된다. 하나의 예에서, 실리콘의 비정질 층은 약 400 ℃와 약 600 ℃ 사이의 온도에서 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께로 성장될 수 있다.
하나의 예에서, 실리콘 라이너(312) 또는 비정질 층은 핀 기판(206)의 각각의 상부 및 측벽 표면 위에 형성되고, 다른 예에서 실질적으로 아이솔레이션 특징부(204)를 포함한 기판(202)의 모든 노출된 부분을 덮는다. 하나의 예에서, 비정질층은 실리콘으로 구성될 수 있고, 실란(SiH4) 또는 디실란(Si2H6)을 사용함으로써 또는 CVD 또는 PECVD와 같은 임의의 적합한 증착 시스템 및 공정으로 증착될 수 있다.
도 4b는 핀 기판(206) 및 아이솔레이션 특징부(204)의 각각 위에 실리콘 산화물 라이너 층(322)을 형성하도록 처리(220)(예를 들어, 열 산화)에 의한 실리콘 라이너(312)의 산화를 예시한다. 실리콘 라이너(312)는 다양한 적용 가능한 기술 및 공정에 의해 산화될 수 있다. 하나의 예에서, 실리콘 라이너(312)는 핀 기판(206)의 각각의 상부 표면 및 측벽 위에 실리콘 산화물 라이너 층(322)을 형성하도록 약 700 ℃와 약 1100 ℃ 사이의 온도에서 열 산화에 의해 산화될 수 있다.
그 다음, 도 4c는 실리콘 산화물 라이너 층(322) 위의 게이트(230)의 형성을 예시하며, 게이트(230)는 채널 층 또는 핀 기판(206)에 수직 방향으로 형성되지만, 게이트(230)는 이 특정 방향에 한정되지 않는다. 따라서, 하나의 예에서, 게이트(230)는 실리콘 산화물 라이너 층(322)의 상부 표면 및 측벽 위에 형성된다. 하나의 예에서, 게이트(230)는 폴리실리콘, 비정질 Si, Ge 또는 SiGe 게이트 재료, 및/또는 금속 또는 금속 합금을 포함하지만 이에 한정되는 것은 아닌 전도성 게이트 재료의 증착 및 선택적 제거에 의해 형성될 수 있다. 하나의 예에서, 도핑되지 않은 폴리실리콘 층이 증착될 수 있고(예를 들어 LPCVD 절차를 통하여), 종래의 포토리소그래피 및 이방성 RIE 절차(예를 들어 에천트로서 Cl2 또는 SF6을 사용함)가 폴리실리콘 게이트 구조(230)를 정의하는데 사용될 수 있다. 폴리실리콘 게이트 구조에 대한 정의 마스크로서 사용되는 포토레지스트 형상(도면에는 도시되지 않음)은 플라즈마 산소 애싱 절차 및 세심한 습식 세정을 통하여 제거될 수 있다.
이제 도 5a 및 도 5b를 참조하면, 본 개시의 실시예에 따라 각각 선 5A-5A 및 5B-5B를 따른 도 4a 및 도 4b의 반도체 디바이스(300)의 단면도들이 예시되어 있다. 하나의 실시예에서, 핀 기판(206)의 각각의 폭은 약 A이고, 인접한 핀 기판(206) 사이의 간격은 약 B이다. 하나의 예에서, A는 약 10 나노미터와 약 20 나노미터 사이이고, 다른 예에서는 약 15 나노미터보다 작다. 하나의 예에서, B는 약 10 나노미터와 약 100 나노미터 사이이고, 다른 예에서는 약 35 나노미터보다 작다.
따라서, 도 2f 및 도 4c 각각은 적어도 2개의 아이솔레이션 특징부(204)를 포함하는 기판(202), 기판(202) 위에 적어도 2개의 아이솔레이션 특징부(204) 사이에 배치된 핀 기판(206), 및 핀 기판(206) 위에 각각 배치된 실리콘 산화물 라이너(222 또는 322)로 구성된 반도체 디바이스를 예시하며, 실리콘 산화물 라이너(222 또는 322)는 각각 핀 기판(206) 위에 미리 배치된 실리콘 라이너(212 또는 312)의 열 산화로부터 형성된다. 게이트 전극(230)은 실리콘 산화물 라이너(222 또는 322) 위에 배치된다.
유리하게도, 상기 기재된 트랜지스터 디바이스 및 제조 방법은 표준 CMOS 공정과 쉽게 통합될 수 있다. 또한, 본 개시는 핀 기판 위의 비정질 실리콘 라이너 또는 에피텍셜 실리콘 라이너의 형성을 가능하게 하여 핀 폭을 증가시키고, 실질적으로 실리콘 라이너의 열 산화를 가능하게 하여 고품질 게이트 유전체를 제공한다(예를 들어, LPCVD HTO 산화물에 비교하여). 따라서, 개선된 디바이스 성능, 수율, 및 제조를 위해 유리하게도 핀 기판 폭 및 균일도가 제어될 수 있다.
따라서, 본 개시는 다양한 유리한 실시예를 제공한다. 하나의 실시예에서, 반도체 디바이스의 제조 방법이 제공된다. 방법은, 적어도 2개의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 기판 위에 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판을 형성하고, 핀 기판 위에 실리콘 라이너를 형성하고, 핀 기판 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키는 것을 포함한다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 복수의 아이솔레이션 특징부를 포함하는 기판을 제공하고, 기판 위에 복수의 핀 기판 - 복수의 핀 기판의 각각은 복수의 아이솔레이션 특징부의 2개 사이에 형성됨 - 을 형성하고, 복수의 핀 기판의 각각 위에 실리콘 라이너를 형성하고, 복수의 핀 기판의 각각 위에 실리콘 산화물 라이너를 형성하도록 실리콘 라이너를 산화시키고, 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 것을 포함한다.
본 개시는 또한 반도체 디바이스를 제공한다. 하나의 실시예에서, 디바이스는 적어도 2개의 아이솔레이션 특징부를 포함하는 기판, 기판 위에 적어도 2개의 아이솔레이션 특징부 사이에 배치된 핀 기판, 핀 기판 위에 배치된 실리콘 산화물 라이너 - 실리콘 산화물 라이너는 핀 기판 위에 배치된 실리콘 라이너의 열 산화로부터 형성됨 - , 및 실리콘 산화물 라이너 위에 배치된 게이트 전극을 포함한다.
본 개시의 실시예가 상세하게 기재되었지만, 당해 기술 분야에서의 숙련자라면 본 개시의 진정한 의미 및 범위로부터 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안을 행할 수 있음을 이해하여야 한다. 예를 들어, Ⅲ-Ⅴ족 재료와 같이 기판, 핀 기판, 및 에피텍셜 층에 대한 다른 재료가 또한 본 개시의 범위 내에 속한다. 따라서, 모든 이러한 변경, 치환 및 대안은 다음의 청구범위에서 정의되는 바와 같은 본 개시의 범위 내에 포함되는 것으로 의도된다. 청구범위에서, 기능적 청구항은 인용된 기능을 수행하는 것으로 여기에 기재된 구조, 및 구조적 등가물 뿐만 아니라 등가 구조물을 포함하고자 한다.
200, 300: 반도체 디바이스
202: 기판
203: 기판 버퍼 영역
204: 아이솔레이션 특징부
206: 핀 기판
212, 312: 실리콘 라이너
222, 322: 실리콘 산화물 라이너
230: 게이트
202: 기판
203: 기판 버퍼 영역
204: 아이솔레이션 특징부
206: 핀 기판
212, 312: 실리콘 라이너
222, 322: 실리콘 산화물 라이너
230: 게이트
Claims (10)
- 반도체 디바이스를 제조하는 방법에 있어서,
적어도 2개의 아이솔레이션 특징부(isolationi feature)를 포함하는 기판을 제공하는 단계와;
상기 기판 위에 상기 적어도 2개의 아이솔레이션 특징부 사이에 핀 기판을 형성하는 단계와;
상기 핀 기판 위에 실리콘 라이너를 형성하는 단계와;
상기 핀 기판 위에 실리콘 산화물 라이너를 형성하도록 상기 실리콘 라이너를 산화시키는 단계를 포함하는 반도체 디바이스의 제조 방법. - 청구항 1에 있어서, 상기 실리콘 라이너를 형성하는 단계는 비정질 실리콘을 증착하는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
- 청구항 1에 있어서, 상기 실리콘 라이너를 형성하는 단계는 400 ℃와 600 ℃ 사이의 온도에서 5 옹스트롬과 50 옹스트롬 사이의 두께로 비정질 실리콘을 증착하는 것을 포함하는 것일 반도체 디바이스의 제조 방법.
- 청구항 1에 있어서, 상기 실리콘 라이너를 형성하는 단계는 에피텍셜 실리콘 층을 선택적으로 형성하는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
- 청구항 1에 있어서, 상기 실리콘 라이너를 형성하는 단계는 600 ℃와 800 ℃ 사이의 온도에서 5 옹스트롬과 50 옹스트롬 사이의 두께로 에피텍셜 실리콘 층을 선택적으로 형성하는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
- 청구항 1에 있어서, 상기 핀 기판 아래의 기판에 핀 기판 버퍼 영역을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
- 청구항 1에 있어서, 상기 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
- 반도체 디바이스를 제조하는 방법에 있어서,
복수의 아이솔레이션 특징부를 포함하는 기판을 제공하는 단계와;
상기 기판 위에 복수의 핀 기판을 형성하는 단계로서, 상기 복수의 핀 기판의 각각은 상기 복수의 아이솔레이션 특징부의 2개 사이에 형성되는 것인 단계와;
상기 복수의 핀 기판의 각각 위에 실리콘 라이너를 형성하는 단계와;
상기 복수의 핀 기판의 각각 위에 실리콘 산화물 라이너를 형성하도록 상기 실리콘 라이너를 산화시키는 단계와;
상기 실리콘 산화물 라이너 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법. - 반도체 디바이스에 있어서,
적어도 2개의 아이솔레이션 특징부를 포함하는 기판과;
상기 기판 위에 상기 적어도 2개의 아이솔레이션 특징부 사이에 배치된 핀 기판과;
상기 핀 기판 위에 배치된 실리콘 산화물 라이너로서, 상기 핀 기판 위에 배치된 실리콘 라이너의 열 산화로부터 형성되는 실리콘 산화물 라이너와;
상기 실리콘 산화물 라이너 위에 배치된 게이트 전극을 포함하는 반도체 디바이스. - 청구항 9에 있어서, 상기 기판 위에 배치된 복수의 핀 기판을 더 포함하고, 상기 복수의 핀 기판의 각각은 15 나노미터보다 작은 폭을 가지며, 인접한 핀 기판들 사이의 간격은 35 나노미터보다 작은 것인 반도체 디바이스.
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| US9299809B2 (en) * | 2012-12-17 | 2016-03-29 | Globalfoundries Inc. | Methods of forming fins for a FinFET device wherein the fins have a high germanium content |
| US9093273B2 (en) * | 2013-08-23 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-threshold voltage devices and method of forming same |
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| KR100541054B1 (ko) * | 2004-03-23 | 2006-01-11 | 삼성전자주식회사 | 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 |
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| US7374996B2 (en) * | 2005-11-14 | 2008-05-20 | Charles Kuo | Structured, electrically-formed floating gate for flash memories |
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| KR100968151B1 (ko) * | 2008-05-06 | 2010-07-06 | 주식회사 하이닉스반도체 | 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 |
| KR101075524B1 (ko) * | 2008-12-29 | 2011-10-20 | 주식회사 하이닉스반도체 | 스파이크라디칼산화를 이용한 반도체장치 제조 방법 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160007333A (ko) * | 2014-07-10 | 2016-01-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 산화물 층을 구비하는 finfet 디바이스 |
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