KR20130045612A - 저전력 고출력 범위의 고전압 연산 증폭기 - Google Patents

저전력 고출력 범위의 고전압 연산 증폭기 Download PDF

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Abstract

본 발명은 저전력 고출력 범위의 고전압 연산 증폭기에 관한 것이다.
일례로, 입력단을 통해 입력되는 단일 신호를 차동 신호로 변환하여 제 1 차동 출력단과 제 2 차동 출력단을 통해 출력하는 차동 변환부; 제 1 전원 전압원과 연결되며, 상기 제 1 차동 출력단의 출력신호에 따라 전류를 출력하는 제 1 구동부; 제 2 전원 전압원과 연결된 전류 미러부; 상기 제 1 구동부의 출력전류에 따라 상기 전류 미러부를 구동하는 제 2 구동부; 및 상기 제 2 차동 출력단의 출력신호에 따라, 상기 전류 미러부를 통해 복사된 전류를 출력하는 제 3 구동부를 포함하고, 상기 제 2 전원 전압원은 상기 제 1 전원 전압원보다 높은 레벨의 전압을 공급하는 저전력 고출력 범위의 고전압 연산 증폭기를 개시한다.

Description

저전력 고출력 범위의 고전압 연산 증폭기{HIGH VOLTAGE OPERATIONAL AMPLIFIER HAVING RANGE OF LOW POWER AND HIGH OUTPUT}
본 발명은 저전력 고출력 범위의 고전압 연산 증폭기에 관한 것이다.
단일 전원 전압원으로 구동되는 연산증폭기는 다양한 구조의 회로가 개발되고 있다. "0" 이 접지 전원이고 "1"이 전원 전압인 로직회로에서는 입력과 출력의 전원 전압원이 다른 경우, 래치 구조의 신호 전원변환기로 설계하여 이상 전류 경로를 차단할 수 있다. 신호의 표현이 "0"과 “1”뿐만 아니라 분해능을 가지고 표현되는 아날로그 회로의 경우, 정궤환 특성을 가지는 래치 구조만으로는 구현의 한계가 있다. 모스 트랜지스터 소자는 게이트 신호의 크기에 따라 소자를 통해 흐르는 전류량이 가변하는 특성이 있다. 전원 전압원 보다 작은 전압을 모스 트랜지스터의 게이트에 인가하여 전류의 크기를 제어하면 서로 다른 전원 전압원의 회로를 정교하게 제어할 수 있다. 배터리를 전원을 사용하는 낮은 전원과 수십 배 이상의 높은 아날로그 전압으로 구동되는 피에죠 시스템(piezo system)의 경우에 저전압의 신호 정보를 입력으로 하는 고전압 연산 증폭기가 적용된다.
도 1은 종래의 고전압 연산 증폭기의 회로도이다. 도 1에 도시된 회로에서 사용되는 소자는 Power PDMOS(PD), Power NDMOS(ND), Floating NDMOS(FD) 및 PMOS High Voltage(PHV) 등이다. 종래의 연산 증폭기는 입력단을 소오스 결합 쌍(source coupled pair)로 구성하여 용량성 부하가 큰 경우, 응답속도 개선에 중요한 슬루 레이트(slew rate) 성능을 향상시켰다. V+와 V-의 입력신호는 저전압의 신호이고, 전원 전압원(VDD)은 고전압이다. Vout 신호는 고전압 출력이며 AB급의 범위를 가진다. 종래의 연산 증폭기는 고전압으로 구동되는 모스 트랜지스터가 많이 구성되어 있어 소비전력이 크다는 문제점이 있다. 고전압에서 소비전류가 많이 발생되면 소비전력도 커지게 되어 시스템 제어에 단점으로 작용하게 된다.
본 발명은 소비 전력과 회로 면적이 최소화된 저전력 고출력 범위의 고전압 연산 증폭기를 제공한다.
본 발명의 일 실시예에 따른 연산 증폭기는, 입력단을 통해 입력되는 단일 신호를 차동 신호로 변환하여 제 1 차동 출력단과 제 2 차동 출력단을 통해 출력하는 차동 변환부; 제 1 전원 전압원과 연결되며, 상기 제 1 차동 출력단의 출력신호에 따라 전류를 출력하는 제 1 구동부; 제 2 전원 전압원과 연결된 전류 미러부; 상기 제 1 구동부의 출력전류에 따라 상기 전류 미러부를 구동하는 제 2 구동부; 및 상기 제 2 차동 출력단의 출력신호에 따라, 상기 전류 미러부를 통해 복사된 전류를 출력하는 제 3 구동부를 포함하고, 상기 제 2 전원 전압원은 상기 제 1 전원 전압원보다 높은 레벨의 전압을 공급한다.
또한, 상기 제 1 구동부는, 제어전극, 제 1 전극 및 제 2 전극을 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 제어전극은 상기 제 1 차동 출력단과 연결되고, 상기 제 1 트랜지스터의 제 1 전극은 상기 제 1 전원 전압원과 연결되고, 상기 제 2 트랜지스터의 제어전극과 제 1 전극은 상기 제 1 트랜지스터의 제 2 전극과 연결되고, 상기 제 2 트랜지스터의 제 2 전극은 접지와 연결될 수 있다.
또한, 상기 제 2 구동부는, 제어전극, 제 1 전극 및 제 2 전극을 갖는 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 제 2 전극과 연결되고, 상기 제 3 트랜지스터의 제 2 전극은 접지와 연결될 수 있다.
또한, 상기 전류 미러부는, 제어전극, 제 1 전극 및 제 2 전극을 각각 갖는 제 4 트랜지스터 및 제 5 트랜지스터를 포함하고, 상기 제 4 트랜지스터 및 상기 제 5 트랜지스터의 제 1 전극은 상기 제 2 전원 전압원과 각각 연결되고, 상기 제 4 트랜지스터의 제어전극은, 상기 제 5 트랜지스터의 제어전극, 상기 제 4 트랜지스터의 제 2 전극, 및 상기 제 3 트랜지스터의 제 1 전극과 연결될 수 있다.
또한, 상기 제 3 구동부는, 제어전극, 제 1 전극 및 제 2 전극을 갖는 제 6 트랜지스터를 포함하고, 상기 제 6 트랜지스터의 제어전극은 상기 제 2 차동 출력단과 연결되고, 상기 제 6 트랜지스터의 제 1 전극은 제 5 트랜지스터의 제 2 전극 및 상기 연산 증폭기의 출력단과 연결되며, 상기 제 6 트랜지스터의 제 2 전극은 접지와 연결될 수 있다.
본 발명에 따르면, 소비 전력과 회로 면적이 최소화된 저전력 고출력 범위의 고전압 연산 증폭기를 제공할 수 있다.
도 1은 종래의 연산 증폭기의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 연산 증폭기의 개략적 구성을 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 연산 증폭기의 구체적인 구성을 나타낸 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 연산 증폭기의 입출력에 대한 시뮬레이션을 나타낸 그래프이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 연산 증폭기(100)의 개략적 구성을 나타낸 회로도이다. 도 3은 본 발명의 일 실시예에 따른 연산 증폭기(100)의 구체적인 구성을 나타낸 회로도이다.
우선, 본 발명의 일 실시예에 따른 연산 증폭기의 회로 구성에 대하여 설명하도록 한다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 연산 증폭기(100)는, 차동 변환부(110), 제 1 구동부(120), 제 2 구동부(130), 전류 미러부(140), 및 제 3 구동부(150)를 포함한다.
상기 차동 변환부(110)는 입력단과 제 1 및 제 2 차동 출력단을 가지며, 단일 신호(VIN)를 차동 신호로 변환하여 제 1 및 제 2 차동 출력단을 통해 출력한다. 여기서, 차동 변환부(110)는 0V 내지 3.3V의 단일 신호(VIN)를 입력받고, 상기 제 1 및 제 2 차동 출력단을 통해 정현파의 신호를 출력할 수 있다.
상기 제 1 구동부(120)는 제 1 전원 전압원(VDD1)과 연결되고, 상기 차동 변환부(110)의 제 1 차동 출력단(Vo-)으로부터 출력되는 신호에 따라 전류를 출력하며, 제 2 구동부(130)에 흐르는 전류를 조절한다. 여기서, 제 1 전원 전압원(VDD1)은 저전압의 전원을 공급할 수 있다.
상기 제 1 구동부(120)는 제 1 및 제 2 트랜지스터(PM1, NM2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(PM1, NM2)는 제어전극, 제 1 및 제 2 전극을 갖는다. 상기 제 1 트랜지스터(PM1)의 제어전극은 상기 차동 변환부(110)의 제 1 차동 출력단(Vo-)과 연결되며, 상기 제 1 트랜지스터(PM1)의 제 1 전극은 제 1 전원 전압원(VDD1)과 연결된다. 상기 제 2 트랜지스터(NM2)의 제어전극은 상기 제 1 트랜지스터(PM1)의 제 2 전극 및 상기 제 2 트랜지스터(NM2)의 제 1 전극과 연결되며, 상기 제 2 트랜지스터(NM2)의 제 2 전극은 접지와 연결된다. 이러한 제 1 트랜지스터(PM1)는 PMOS 트랜지스터로 구성되고, 제 2 트랜지스터(NM2)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제 1 및 제 2 트랜지스터(PM1, NM2)는 상기 차동 변환부(110)의 제 1 차동 출력단(Vo-)으로부터 출력되는 신호에 따라 제 1 전원 전압원(VDD1)으로부터 공급되는 전압에 상응하는 전류가 흐른다.
상기 제 2 구동부(130)는 제 1 구동부(120)의 출력 전류에 따라 상기 전류 미러부(140)를 구동한다.
상기 제 2 구동부(130)는 제 3 트랜지스터(NM3)를 포함할 수 있다. 상기 제 3 트랜지스터(NM3)는 제어전극, 제 1 및 제 2 전극을 갖는다. 상기 제 3 트랜지스터(NM3)의 제어전극은 상기 제 1 트랜지스터(PM1)의 제 2 전극과 연결되고, 상기 제 3 트랜지스터(NM3)의 제 1 전극은 상기 전류 미러부(140)와 연결되며, 상기 제 3 트랜지스터(NM3)의 제 2 전극은 접지와 연결된다. 상기 제 3 트랜지스터(NM3)는 제어전극을 통하여 상기 제 1 트랜지스터(PM1)의 출력 전류를 입력 받고, 상기 전류 미러부(140)를 구동시킨다. 이러한 제 3 트랜지스터(NM3)는 NMOS 트랜지스터로 구성될 수 있다.
상기 전류 미러부(140)는 제 2 전원 전압원(VDD2)과 연결되고, 상기 제 2 전원 전압원(VDD2)으로부터 공급되는 전압에 상응하는 구동 전류(ID)를 출력하며, 상기 구동 전류(ID)와 동일한 미러 전류(IOUT)를 출력할 수 있다. 여기서, 제 2 전원 전압원(VDD2)은 상기 제 1 전원 전압원(VDD1)보다 높은 고전압 전원을 공급할 수 있따. 이에 따라, 제 1 구동부(120)에 흐르는 전류보다 높은 레벨의 구동 전류(ID)와 미러 전류(IOUT)를 출력하게 된다.
상기 전류 미러부(140)는 제 4 및 제 5 트랜지스터(PM4, PM5)를 포함할 수 있다. 상기 제 4 및 제 5 트랜지스터(PM4, PM5)는 제어전극, 제 1 및 제 2 전극을 갖는다. 상기 제 4 및 제 5 트랜지스터(PM4, PM5)의 제 1 전극은 제 2 전원 전압원(VDD2)과 연결되며, 상기 제 4 트랜지스터(PM4)의 제어전극은 제 5 트랜지스터(PM5)의 제어전극 및 상기 제 4 트랜지스터(PM4)의 제 2 전극과 연결된다. 또한, 상기 제 4 트랜지스터(PM4)의 제 2 전극은 제 3 트랜지스터(NM3)의 제 1 전극과 연결되며, 상기 제 3 트랜지스터(NM3)의 동작에 따라 상기 제 2 전원 전압원(VDD2)으로부터 공급되는 전압에 상응하는 구동 전류(ID)를 출력한다. 상기 제 5 트랜지스터(PM5)의 제 2 전극은 연산 증폭기(100)의 출력단(VOUT)과 연결되며, 구동 전류(ID)와 동일한 미러 전류(IOUT)를 출력한다. 이러한 제 4 및 제 5 트랜지스터(PM4, PM5)는 PMOS 트랜지스터일 수 있다.
상기 제 3 구동부(150)는 상기 차동 변환부(110)의 제 2 차동 출력단(Vo+)을 통해 출력되는 신호에 따라 상기 전류 미러부(140)를 통해 복사된 미러 전류(IOUT)를 상기 연산 증폭기(100)의 출력단(VOUT)을 통해 출력할 수 있도록 한다.
상기 제 3 구동부(150)는 제 6 트랜지스터(NM6)를 포함할 수 있다. 상기 제 6 트랜지스터(NM6)는 제어전극, 제 1 및 제 2 전극을 갖는다. 상기 제 6 트랜지스터(NM6)의 제어전극은 상기 차동 변환부(110)의 제 2 차동 출력단(Vo+)과 연결되고, 상기 제 6 트랜지스터(NM6)의 제 1 전극은 상기 제 5 트랜지스터(PM5)의 제 2 전극 및 상기 연산 증폭기(100)의 출력단(VOUT)과 연결되며, 상기 제 6 트랜지스터(NM6)의 제 2 전극은 접지와 연결된다. 상기 제 6 트랜지스터(NM6)는 제어전극을 통해 상기 차동 변환부(110)의 제 2 차동 출력단(Vo+)으로부터 출력되는 신호를 입력 받아, 상기 제 5 트랜지스터(PM5)을 통해 복사된 미러 전류(IOUT)를 출력단(VOUT)으로 출력하게 한다.
다음, 본 발명의 일 실시예에 따른 연산 증폭기(100)의 동작에 대하여 설명하도록 한다.
우선, 차동 변환부(110)의 입력단(VIN)을 통해 0~3.3V의 범위를 갖는 정현파 신호가 입력되면, 제 1 및 제 2 차동 출력단(Vo-, Vo+)을 통해 차동 신호가 출력되고, 이 중 차동 변환부(110)의 제 1 차동 출력단(Vo-)을 통해 출력되는 신호가 제 1 트랜지스터(PM1)의 제어전극에 입력되어, 제 1 트랜지스터(PM1)가 턴온된다. 이에 따라, 상기 제 1 트랜지스터(PM1)에는 제 1 전원 전압원(VDD1)으로부터 공급되는 전압에 상응하는 전류가 흐르게 된다. 그리고, 상기 제 1 트랜지스터(PM1)를 통해 흐르는 전류는, 제 2 및 제 3 트랜지스터(NM2, NM3)를 턴온시키며, 제 2 트랜지스터(NM2)에도 흐르게 된다.
상기 제 3 트랜지스터(NM3)가 턴온됨에 따라, 제 2 전원 전압원(VDD2)과 연결된 제 4 트랜지스터(PM4)에는 상기 제 2 전원 전압원(VDD2)으로부터 공급되는 전압에 상응하는 구동 전류(ID)가 흐르게 되며, 상기 구동 전류(ID)는 상기 제 3 트랜지스터(NM3)에도 흐르게 된다. 이때, 상기 차동 변환기(110)의 제 2 차동 출력단(Vo+)을 통해 출력되는 신호는 제 6 트랜지스터(NM6)의 제어전극으로 입력되어, 상기 제 6 트랜지스터(NM6)를 턴온시키며, 제 4 트랜지스터(PM4)와 전류 미러 구조를 이루는 제 5 트랜지스터(PM5)는 상기 구동 전류(ID)와 동일한 미러 전류(IOUT)를 출력하게 된다. 이때, 제 5 트랜지스터(PM5)를 통해 출력되는 미러 전류(IOUT)가 출력단(VOUT)을 통해 출력된다. 상기 출력단(VOUT)에는 약 0~100V의 정현파 신호가 출력될 수 있다.
도 1에 도시된 종래의 연산 증폭기는 고전압을 소비하는 전류 경로가 8개인 것에 비해, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 구동 전류(ID)와 미러 전류(IOUT)가 흐르는 2개의 전류 경로만을 형성한다. 이에 따라, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 종래의 연산 증폭기와 비교하여 소비전류를 약 25% 수준으로 줄일 수 있을 뿐만 아니라, 연산 증폭기를 구성하는 트랜지스터의 수를 줄임으로써 전체적인 회로 면적도 최소화될 수 있다.
도 4는 본 발명의 일 실시예에 따른 연산 증폭기(100)의 입출력에 대한 시뮬레이션을 나타낸 그래프이다. 도 5는 도 4에 도시된 정현파 입력신호(VIN)를 확대하여 도시한 그래프이다.
도 4 내지 도 5에 도시된 바와 같이, 연산 증폭기(100)의 입력단에 0~2.2V의 정현파 입력신호(VIN)가 입력되며, 출력단에는 0~75V로 증폭된 정현파 출력신호(VOUT)가 출력된다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정 및 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100: 연산 증폭기
110: 차동 변환부
120: 제 1 구동부
130: 제 2 구동부
140: 전류 미러부
150: 제 3 구동부
PM1: 제 1 트랜지스터
NM2: 제 2 트랜지스터
NM3: 제 3 트랜지스터
PM4: 제 4 트랜지스터
PM5: 제 5 트랜지스터
NM6: 제 6 트랜지스터

Claims (5)

  1. 입력단을 통해 입력되는 단일 신호를 차동 신호로 변환하여 제 1 차동 출력단과 제 2 차동 출력단을 통해 출력하는 차동 변환부;
    제 1 전원 전압원과 연결되며, 상기 제 1 차동 출력단의 출력신호에 따라 전류를 출력하는 제 1 구동부;
    제 2 전원 전압원과 연결된 전류 미러부;
    상기 제 1 구동부의 출력전류에 따라 상기 전류 미러부를 구동하는 제 2 구동부; 및
    상기 제 2 차동 출력단의 출력신호에 따라, 상기 전류 미러부를 통해 복사된 전류를 출력하는 제 3 구동부를 포함하고,
    상기 제 2 전원 전압원은 상기 제 1 전원 전압원보다 높은 레벨의 전압을 공급하는 것을 특징으로 하는 저전력 고출력 범위의 고전압 연산 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 구동부는,
    제어전극, 제 1 전극 및 제 2 전극을 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 제어전극은 상기 제 1 차동 출력단과 연결되고,
    상기 제 1 트랜지스터의 제 1 전극은 상기 제 1 전원 전압원과 연결되고,
    상기 제 2 트랜지스터의 제어전극과 제 1 전극은 상기 제 1 트랜지스터의 제 2 전극과 연결되고,
    상기 제 2 트랜지스터의 제 2 전극은 접지와 연결된 것을 특징으로 하는 저전력 고출력 범위의 고전압 연산 증폭기.
  3. 제 2 항에 있어서,
    상기 제 2 구동부는,
    제어전극, 제 1 전극 및 제 2 전극을 갖는 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 제어전극은 상기 제 1 트랜지스터의 제 2 전극과 연결되고,
    상기 제 3 트랜지스터의 제 2 전극은 접지와 연결된 것을 특징으로 하는 저전력 고출력 범위의 고전압 연산 증폭기.
  4. 제 3 항에 있어서,
    상기 전류 미러부는,
    제어전극, 제 1 전극 및 제 2 전극을 각각 갖는 제 4 트랜지스터 및 제 5 트랜지스터를 포함하고,
    상기 제 4 트랜지스터 및 상기 제 5 트랜지스터의 제 1 전극은 상기 제 2 전원 전압원과 각각 연결되고,
    상기 제 4 트랜지스터의 제어전극은, 상기 제 5 트랜지스터의 제어전극, 상기 제 4 트랜지스터의 제 2 전극, 및 상기 제 3 트랜지스터의 제 1 전극과 연결된 것을 특징으로 하는 저전력 고출력 범위의 고전압 연산 증폭기.
  5. 제 4 항에 있어서,
    상기 제 3 구동부는,
    제어전극, 제 1 전극 및 제 2 전극을 갖는 제 6 트랜지스터를 포함하고,
    상기 제 6 트랜지스터의 제어전극은 상기 제 2 차동 출력단과 연결되고,
    상기 제 6 트랜지스터의 제 1 전극은 제 5 트랜지스터의 제 2 전극 및 상기 연산 증폭기의 출력단과 연결되며,
    상기 제 6 트랜지스터의 제 2 전극은 접지와 연결된 것을 특징으로 하는 저전력 고출력 범위의 고전압 연산 증폭기.
KR1020110109925A 2011-10-26 2011-10-26 저전력 고출력 범위의 고전압 연산 증폭기 KR20130045612A (ko)

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