KR20130044324A - 반도체 소자, 기판, 및 반도체 층 시퀀스의 제조 방법 - Google Patents

반도체 소자, 기판, 및 반도체 층 시퀀스의 제조 방법 Download PDF

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KR20130044324A
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페터 슈타우쓰
파트릭 로데
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은, 질화물 화합물 반도체 재료를 기반으로 하는 반도체 몸체(2)와, 자체의 상부에 반도체 몸체가 배열되는 기판(3)을 포함하는 반도체 소자(1)에 관한 것이다. 기판 내에서는 목표한 바대로 불순물들이 형성된다. 또한, 본 발명은 기판, 및 반도체 소자(1)를 위한 반도체 층 시퀀스(20)의 제조 방법에도 관한 것이다.

Description

반도체 소자, 기판, 및 반도체 층 시퀀스의 제조 방법{SEMICONDUCTOR COMPONENT, SUBSTRATE AND METHOD FOR PRODUCING A SEMICONDUCTOR LAYER SEQUENCE}
본 출원은, 반도체 소자, 반도체 소자를 제조하기 위한 기판, 및 반도체 소자용 반도체 층 시퀀스의 제조 방법에 관한 것이다.
성장 기판 상에 질화물 화합물 반도체 재료를 에피택셜 증착하는 동안에 성장 기판에 상대적인 증착된 반도체 층들의 장력은 성장 기판의 휨(bending)을 야기할 수 있다. 상기 휨에 의해서는 성장 기판이 기판 홀더 상에 더 이상 전면에 걸쳐 안착되지 않을 수 있으며, 그로 인해 기판 홀더에 대한 열적 결합이 저하되게 된다. 이는 반도체 층들의 불균일한 증착을 야기할 수 있다.
본 발명의 목적은 단순화되고 확실하게 제조될 수 있는 반도체 소자를 제시하는 것에 있다. 또한, 본 발명의 목적은, 반도체 층들이 균일하면서도 확실하게 증착될 수 있게끔 하는 기판 및 방법을 제시하는 것에 있다.
상기 목적은, 특허 독립 청구항들에 따르는 반도체 소자, 기판, 및 방법 각각에 의해 달성된다. 구현예들 및 개선 실시예들은 특허 종속 청구항들의 대상이다.
일 실시예에 따라서, 반도체 소자는, 질화물 화합물 반도체 재료를 기반으로 하는 반도체 몸체와, 자체의 상부에 반도체 몸체가 배열되는 기판을 포함한다. 기판 내에서는 목표한 바대로 불순물들이 형성된다.
질화물 화합물 반도체 재료를 기반으로 반도체 층 시퀀스를 제조하기 위한 제조 방법의 경우, 일 실시예에 따라, 반도체 층 시퀀스가 기판 상에 증착되며, 기판 내에서는 목표한 바대로 불순물들이 형성된다. 반도체 소자들을 제조하기 위해서, 반도체 층 시퀀스로부터는 분리를 통해 반도체 소자들을 위한 반도체 몸체들이 형성될 수 있다.
본원과 관련하여, "질화물 화합물 반도체를 기반으로 한다"라는 표현은, 활성 에피택셜 층 시퀀스나, 또는 이 에피택셜 층 시퀀스의 하나 이상의 층이 질화물-III/V-화합물 반도체 재료, 바람직하게는 AlnGamIn1 -n- mN을 함유하고, 이때 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n+m ≤ 1인 것을 의미한다. 이 경우 상기 재료는 강제적으로 상술한 화학식에 따르는 수학적으로 정확한 조성을 반드시 함유할 필요는 없다. 오히려 상기 재료는 하나 이상의 도펀트뿐 아니라, AlnGamIn1 -n- mN 재료의 특성의 물리적 성질들을 실질적으로 변경하지 않는 추가 성분들을 함유할 수 있다. 그러나 편의상, 상술한 화학식은, 비록 결정 격자의 실질적인 성분들(Al, Ga, In, N)이 부분적으로 극미한 양의 추가 물질에 의해 치환될 수 있다고 하더라도, 상기 실질적인 성분들만을 함유한다.
불순물 첨가는, 기판에 적어도 일부 영역에서 기판의 기본 재료와 상이한 재료로 이루어진 이종 원자들이 침투되는 것을 의미한다. 이종 원자들은 예컨대 기판 결정의 격자 위치들에, 또는 인접한 격자 위치들 사이에 내포될 수 있다.
본원과 관련하여, 목표하는 불순물 첨가는, 기판의 제조 시에 불순물들이 정의된 방식으로, 예컨대 불순물들을 위한 재료를 목표한 바대로 제공하는 것을 통해 매입되는 것을 의미한다. 그에 반해서, 제조 시에 가능한 한 적은 불순물을 목표로 하는 관점에서 최적화되고 제조 조건에 따라서만 완전하게 방지할 수 없는 외부 물질의 잔류물을 함유하는 기판은, 목표하는 불순물 첨가가 이루어진 것으로 간주되지 않는다.
불순물들은 특히 기판의 상항복점(upper yield point)을 증가시키기 위해 제공된다. 상항복점 이상에서는 소성 변형(plastic deformation)이 발생한다. 그러므로 상항복점은 탄성 영역에서 소성 영역으로의 전이(transition)를 나타낸다. 특히 재료의 응답은 작용하는 장력에 대해 더 이상 비례하는 방식으로 거동하지 않는다. 상항복점이 더욱더 높아질수록, 작용하는 장력도 더욱더 증가할 수 있으며, 이때 소성 변형은 발생하지 않는다.
탄성 변형과는 다르게, 재료는 장력을 제거한 조건에서의 소성 변형 시에 더 이상 재료 자체의 초기 상태로 되돌아가지 않는다. 결정의 소성 변형 시에는 기판 내에서 전위들이 이동할 수 있고, 그리고/또는 새로운 전위들이 발생할 수 있다. 소성 변형과 전위들의 이동 간의 관계는 영국 클레베랜드(Cleveland)에 소재한 Brush Wellman Inc.사(社)가 공개하고 Technical Tidbits 2권 10호(2000년10월)에 실린 논문 "고용 경화 및 강도(Solid Solution Hardening & Strength)"에 금속의 경화와 관련하여 기재되어 있다.
불순물들에 의해서는, 반도체 층 시퀀스의 증착 시에 기판에 작용하는 장력이 어떠한 소성 변형이나, 적어도 실질적인 소성 변형을 초래하지 않는 방식으로, 상항복점이 증가될 수 있다. 달리 말하면, 증착은 기판의 탄성 영역에서 이루어질 수 있다.
바람직하게는, 불순물들은, 기판이 소성 변형을 경험하지 않으면서, 최대 0.5GPa, 바람직하게는 최대 1.0GPa로 기판에 작용하는 장력을 견디는 방식으로 형성된다. 예컨대 질화물 화합물 반도체를 기반으로 반도체 재료를 증착할 경우, 기판에 작용하는 응력은 반도체 재료의 층 두께가 증가함에 따라 증가한다. 또한, 기판과 반도체 재료 사이의 격자 부정합(lattice mismatching)이 더욱더 커질수록 장력도 더욱더 커진다. 그러므로 상항복점이 더욱더 높아질수록, 층 두께도 더욱더 커질 수 있으며, 이때 소성 변형은 발생하지도 않는다. 이런 경우에 기판의 변형은 실질적으로 탄성 영역 내에서 기판의 특성에 의해 결정된다.
확인된 점에 따르면, (결정 품질을 감소시키는 불순물들을 실질적으로 제거하고자 하는 기본적인 노력에 반하여) 전자 또는 광전자 반도체 소자용 반도체 층 시퀀스를 위한 제조 방법의 신뢰성은 목표하는 불순물 첨가가 이루어진 기판의 이용에 의해 증가된다.
특히, 비교적 두꺼운 두께, 예컨대 3㎛ 또는 그 이상의 두께와, 높은 결정 품질과, 측면 방향, 다시 말해 증착 방향에 대해 수직인 방향의 균일성을 갖는 반도체 재료가 제조될 수 있다. 측면 방향으로 불균일한 증착의 위험은, 기판의 감소된 변형과, 특히 이런 감소된 변형과 결부되는 더욱 균일한 열적 결합을 바탕으로 감소된다.
또한, 반도체 층들의 증착 동안 기판에 작용하는 최대 장력이 사전 결정된 경우, 목표한 바대로 매입된 불순물들을 포함하는 기판의 두께는 상기 불순물들을 포함하지 않은 기판에 비해서 감소될 수 있으며, 이때 상항복점도 초과되지 않는다. 따라서 재료 요구량은 감소되고 제조 비용도 절감될 수 있다.
불순물들은, 특히 재료 및 농도와 관련하여, 바람직하게는 기판의 상항복점을 증가시키는 방식으로 형성된다.
바람직한 구현예에 따라서, 기판 내에는 1*1014㎝-3(1*1014㎝-3 포함) 내지 1*1020㎝-3 범위의 농도를 갖는 불순물들이 형성된다. 불순물들은 전기 활성화 상태로(다시 말해 기판의 전기 전도도를 높이는 방식으로) 또는 전기 비활성화 상태로 형성될 수 있다. 상항복점을 유의적으로 높이기 위해 필요한 농도는 특히 불순물들의 재료에 따라 결정된다.
바람직하게는, 불순물들은 탄소, 질소, 붕소 또는 산소를 함유한다. 또한, 불순물들은 상기 물질들 중 2가지 이상의 물질, 예컨대 산소 및 탄소로, 또는 산소 및 붕소로 형성될 수 있다. 산소, 탄소 및 붕소의 경우 불순물들의 농도는 바람직하게는 1*1017㎝-3(1*1017㎝-3 포함) 내지 1*1020㎝-3(1*1020㎝-3 포함), 특히 바람직하게는 1*1018㎝-3(1*1018㎝-3 포함) 내지 1*1020㎝-3(1*1020㎝-3 포함) 범위이다. 질소의 경우 불순물들의 농도는 바람직하게는 1*1014㎝-3(1*1014㎝-3 포함) 내지 1*1016㎝-3(1*1016㎝-3 포함) 범위이다.
특히 증착할 재료보다 더욱 낮은 열적 팽창 계수를 보유하는 기판의 경우, 예컨대 규소 기판 또는 탄화 규소 기판의 경우, 질화물 화합물 반도체 재료의 바람직하게는 에피택셜 증착이 바람직하게는, 반도체 층 시퀀스가 증착 온도에서 기판과 관련하여 압축 변형되는(또는 가압 변형되는 것으로도 지칭되는) 방식으로 이루어진다. 다시 말하면, 화합물 반도체 재료는 측면 평면에서 화합물 반도체 재료의 고유 격자 상수보다 더욱 낮은 격자 상수를 취한다. 따라서 반도체 층 시퀀스의 냉각 시에 반도체 층 시퀀스와 기판 사이의 열적 팽창 계수의 차이가 반도체 층 시퀀스 내 간섭, 예컨대 균열을 초래하게 되는 위험은 감소된다.
바람직한 개선 실시예에 따라, 압축 변형률은, 반도체 층 시퀀스가 실온(ambient temperature)에서 변형되지 않거나, 또는 적어도 실질적으로 변형되지 않는 방식으로, 반도체 층 시퀀스와 기판 사이의 열적 팽창 계수의 차이에 적합하게 조정된다. 바람직하게는, 실온에서 변형률은 최고 10%, 특히 바람직하게는 최고 5%, 가장 바람직하게는 최고 1%이다.
바람직한 구현예에 따라서, 기판은 증착 평면으로서 제공되는 규소 표면을 포함한다. 기판은 특히 규소 볼륨 기판으로서, 또는 SOI(실리콘-온-절연체) 기판으로서 형성될 수 있다.
또한, 규소 표면은 기판의 (111)-평면이다. 상기 배향에서 규소 기판은 또 다른 배향에 비해서 증가된 상항복점을 특징으로 한다. 또한, (111)-평면은 자체의 6개의 배열 대칭(hexamerous symmetry)을 바탕으로 특히 질화물 화합물 반도체 재료의 증착에 적합하다.
반도체 소자의 반도체 몸체의 반도체 층 시퀀스는 바람직하게는 반도체 소자의 기능 영역을 형성한다. 달리 말하면, 반도체 소자의 기능성을 위해 중요한 영역은 기판의 외부에 형성된다. 따라서 소자들이 전형적으로 적어도 부분적으로 규소 기판 내에 집적화되는 규소 기반의 반도체 소자와 비교하여, 불순물들에 의해 야기되는 기판의 감소된 결정 품질이 반도체 소자의 기능성을 저하시키게 되는 위험은 감소된다. 그러므로 상항복점을 증가시키기 위해, 비교적 높은 농도를 갖는 불순물들이 매입되며, 이때 이는 반도체 소자의 기능성에 불리한 영향을 미치지는 않는다.
일 변형예에 따라서, 반도체 몸체는, 방사선을 생성하고, 그리고/또는 수신하기 위해 제공되는 활성 영역을 포함한다. 그러므로 상기 영역에서 소자의 효율성을 위해 중요한 활성 영역은 기판의 외부에 형성된다.
대체되는 변형예에 따라서, 반도체 소자는 바람직하게는 활성 상태인 전자 반도체 소자로서, 예컨대 트랜지스터로서, 예를 들어 높은 고전자 이동도를 갖는 트랜지스터(고전자 이동도 트랜지스터, HEMT)로서, 또는 헤테로 접합을 포함하는 바이폴라 트랜지스터(헤테로 접합 바이폴라 트랜지스터, HBT)로서 형성된다.
확인된 점에 따르면, 자체 내부에 목표한 바대로 기판의 상항복점을 증가시키기 위한 불순물들이 형성되어 있는 기판은 특히 질화물 화합물 반도체 재료의 증착을 위한 성장 기판으로서의 이용에 적합하다.
그러나 상기 기판은, 예컨대 인화물 화합물 반도체 재료를 기반으로 하는 또 다른 III-V-화합물 반도체 재료의 증착을 위해서도 이용될 수 있다.
이와 관련하여, "인화물 화합물 반도체를 기반으로 한다"라는 표현은, 반도체 몸체, 특히 활성 영역이 바람직하게는 AlnGamIn1 -n- mP를 함유하고, 이때 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n+m ≤ 1이며, 바람직하게는 n ≠ 0 및/또는 m ≠ 0인 것을 의미한다. 이 경우 상기 재료는 강제적으로 상술한 화학식에 따르는 수학적으로 정확한 조성을 함유하지 않아도 된다. 오히려 상기 재료는 하나 이상의 도펀트뿐 아니라, 재료의 물리적 성질들을 실질적으로 변경하지 않는 추가의 성분들을 함유할 수 있다. 그러나 편의상, 상술한 화학식은, 비록 결정 격자의 실질적인 성분들(Al, Ga, In, P)이 부분적으로 적은 양의 추가 물질에 의해 치환될 수 있다고 하더라도, 상기 실질적인 성분들만을 포함한다.
증착 이후에, 특히 실온에서의 냉각 이후에, 기판은, 예컨대 기계적으로, 화학적으로, 또는 코히어런트 방사에 의해 적어도 일부 영역에서 제거되거나 박층화(thinning)될 수 있다. 기판의 제거 이전에 반도체 층 시퀀스는 이 반도체 층 시퀀스를 특히 기계적으로 안정화시키는 캐리어에 부착될 수 있다.
또한, 성장 기판이 제거되는 반도체 소자는 박막 반도체 소자로서도 지칭된다.
예컨대 발광 다이오드 칩이 박막 반도체 소자로서 형성될 수 있고, 특히 하기의 특성 특징들 중 하나 이상의 특성 특징을 특징으로 한다.
- 방사선을 생성하는 에피택셜 층 시퀀스의 제1 주 표면이면서 캐리어 소자 쪽으로 향해 있는 상기 제1 주 표면에, 에피택셜 층 시퀀스 내에서 생성된 전자기 방사선 중에서 적어도 일부분을 에피택셜 층 시퀀스 내로 재반사하는 반사 층이 도포되거나 형성되고,
- 에피택셜 층 시퀀스는 20㎛ 또는 그 미만 영역, 특히 10㎛ 영역의 두께를 보유하며,
- 에피택셜 층 시퀀스는, 이상적인 경우에 에피택셜 층 시퀀스에서 광의 거의 에르고드한 분포를 달성하는 혼합 구조를 갖는 하나 이상의 표면을 구비한 하나 이상의 반도체 층을 포함하며, 다시 말하면, 에피택셜 층 시퀀스는 가능한 한 에르고드한 확률적 확산 거동을 나타낸다.
박층 발광 다이오드 칩의 기본 원리는 예컨대 응용 물리학 레터(Appl. Phys. Lett.) 63(16), 1993년10월18일자, 2174 - 2176쪽에 실린 I. Schnitzer 등의 논문에 기재되어 있으며, 이런 점에 한해서 상기 논문의 공개 내용은 참조를 통해 본원으로써 수용된다.
박막 발광 다이오드 칩은 가장 근사하게는 램버트의 표면 방출기이며, 그러므로 헤드램프에서의 적용에 특히 우수한 적합성을 나타낸다.
기재된 방법 및 기재된 기판은 기재된 반도체 소자를 제조하기에 특히 적합하다. 그러므로 반도체 소자와 관련하여 상술한 특징들은 방법과 기판 각각에 대해서도 고려될 수 있고, 그 반대로도 고려될 수 있다.
추가의 특징들, 구현예들 및 유효성은 도들과 결부되는 실시예들에 대한 하기의 설명으로부터 제시된다.
도 1은 반도체 소자에 대한 제1 실시예를 개략적으로 도시한 단면도이다.
도 2a 내지 2d는 반도체 소자를 제조하기 위한 제조 방법에 대한 제1 실시예를 각각의 중간 단계들에 따라 각각 개략적으로 도시한 단면도이다.
도 3a 내지 3d는 반도체 소자를 제조하기 위한 제조 방법에 대한 제2 실시예를 각각의 중간 단계들에 따라 각각 개략적으로 도시한 단면도이다.
도 4는 증착 기간(t)의 함수로서 다양한 기판에 대한 곡률(C)의 측정 결과를 나타낸 그래프이다.
동일하거나, 동일한 유형이거나, 동일하게 작용하는 소자들은 도들에서 동일한 도면 부호로 표시된다.
도들과 도들에 도시된 소자들의 상호 간 크기 비율은 일정한 축척에 의한 것으로서 간주해서는 안 된다. 오히려 개별 소자들은 더욱 나은 형태성 및/또는 더욱 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
도 1에는 본보기로 박막 발광 다이오드 칩으로서 형성되어 있는 반도체 소자(1)에 대한 실시예가 도시되어 있다.
반도체 소자(1)는 반도체 층 시퀀스를 구비한 반도체 몸체(2)를 포함한다. 반도체 몸체를 형성하는 반도체 층 시퀀스는 기판(3) 상에 바람직하게는 에피택셜 증착으로, 예를 들어 MOVPE 또는 MBE에 의해 증착된다.
기판(3) 내에서는, 격자 위치들 상에, 또는 인접한 격자 위치들 사이에 기판의 결정 구조로 배열되는 불순물들(4)이 형성된다. 기판으로서는 특히 규소 볼륨 기판이 적합하다. 그러나 SOI 기판도 이용될 수 있다. 바람직하게는 기판은 (111)-배향으로 반도체 몸체로 향해 있는 표면을 포함한다. 이런 배향에서 규소는 증가된 상항복점을 갖는다. 또한, 규소는 높은 열 전도도를 특징으로 나타낸다. 또한, 규소 기판들은 특히 여타의 성장 기판들에 비해서 사파이어, 탄화 규소 또는 질화 갈륨과 같은 질화물 화합물 반도체 재료에 대해 광범위하게 그리고 저비용으로 이용될 수 있다.
불순물들(4)은 바람직하게는 1*1014㎝-3(1*1014㎝-3 포함) 내지 1*1020㎝-3 범위의 농도로 기판 내에 매입된다. 불순물들은 전기 활성화 상태나, 또는 전기 비활성화 상태로 형성될 수 있다.
바람직하게는 불순물들은 탄소, 질소, 붕소 또는 산소를 함유한다. 산소, 탄소 및 붕소의 경우 불순물들의 농도는 1*1017㎝-3(1*1017㎝-3 포함) 내지 1*1020㎝-3(1*1020㎝-3 포함) 범위, 특히 바람직하게는 1*1018㎝-3(1*1018㎝-3 포함) 내지 1*1020㎝-3(1*1020㎝-3 포함) 범위이다. 질소의 경우 불순물들의 농도는 바람직하게는 1*1014㎝-3 (1*1014㎝-3 포함) 내지 1*1016㎝-3(1*1016㎝-3 포함) 범위이다. 또한, 불순물들은 상기 물질들 중 2가지 이상의 물질로, 예컨대 산소 및 탄소로, 또는 산소 및 붕소로 형성될 수 있다.
전술한 농도로는, 반도체 몸체(2)를 위한 반도체 층 시퀀스의 증착 시에 기판은 0.5GPa 이상, 바람직하게는 1.0GPa 이상의 장력을 견디면서도, 이때 소성 변형이 발생하지 않는 점이 달성될 수 있다.
반도체 몸체(2)는 기판(3)에 인접하는 중간 영역(25)을 포함한다. 기판의 반대 방향으로 향해 있는 중간 영역의 측면 상에는 소자 영역(21)이 형성된다.
반도체 몸체(2)의 반도체 층들은 각각 0 ≤ n ≤ 1, 0 ≤ m ≤ 1, 및 n+m ≤ 1인 조건을 갖는 AlnGamIn1 -n- mN을 기반으로 한다.
소자 영역(21)은 방사선을 생성하기 위해 제공되는 활성 영역(23)을 포함하며, 이 활성 영역은 제1 반도체 층(22)과 제2 반도체 층(24) 사이에 배열된다.
반도체 소자의 동작 중에 제1 콘택트(91) 및 제2 콘택트(92)를 경유하여 전하 캐리어들은 여러 측면들로부터 활성 영역(23) 내로 주입되고 상기 활성 영역에서 방사선을 방출하면서 재조합된다.
소자 영역(21)은 바람직하게는 2㎛(2㎛ 포함) 내지 8㎛(8㎛ 포함) 범위의 두께, 특히 바람직하게는 4㎛(4㎛ 포함) 내지 5㎛(5㎛ 포함) 범위의 두께를 보유한다. 그러나 반도체 소자(1)의 유형에 따라서 더욱 두껍거나 더욱 얇은 두께도 유용할 수 있다.
기판(3)에 의한 방사선의 흡수를 방지하기 위해, 활성 영역(21)과 기판(3) 사이에, 특히 중간 영역(25)으로 향해 있는 소자 영역(21)의 측면 상에 브래그 거울(Bragg mirror)이 형성될 수 있으며, 이 브래그 거울은 동작 중에 기판의 방향으로 방사되는 방사선을 반사시킨다.
중간 영역(25)의 반도체 층들은 주로 동작을 위해 중요한 소자 영역(21)의 반도체 층들의 품질을 상승시키는 역할을 한다.
중간 영역(25)은 기판 상에 차례로 증착되는 핵생성 및 완충 층(26)과, 전이 층(27)과, 변형 영역(28)을 포함한다.
기판(3)에 인접하는 핵생성 및 완충 층(26)은 AlN을 기반으로 형성된다. 상기 층은 기판(3)의 핵 형성에 이용되고 50㎚과 300㎚ 사이의 두께, 예컨대 200㎚의 두께를 보유한다. 후속 배열되는 전이 층은 AlGaN을 기반으로 하고 갈륨 함량의 예컨대 단계별 또는 연속적인 증가를 위해 제공된다.
변형 영역(28)은 증착 온도 조건에서 압축 변형을 형성하기 위해 제공된다. 증착 이후 냉각 시에 상기 압축 변형은 기판과 반도체 몸체(2)의 반도체 층 시퀀스 사이의 열적 팽창 계수의 차이에 의해 야기되는 장력을 완전하게, 또는 적어도 부분적으로 보상할 수 있다. 변형 영역을 위해서는, 내부에 하나 또는 그 이상의 AlGaN 층, 예컨대 2개 내지 3개의 AlGaN 층이 매입되어 있는 GaN 층이 적합하다. 변형 영역의 두께는 바람직하게는 2㎛와 3㎛ 사이, 예컨대 2.5㎛이다.
실온에서 변형률은 바람직하게는 최고 10%, 특히 바람직하게는 최고 5%, 가장 바람직하게는 최고 1%이다.
중간 영역(25)은 실질적으로 후속하는 소자 영역으로부터 독립되며, 그로 인해 또 다른 광전자 또는 전자 소자들에도 적용될 수 있다.
예컨대 반도체 소자는 기재한 실시예와 다르게 전자 반도체 소자로서도, 예를 들어 고주파 기술 또는 전력 전자학을 위한 반도체 소자로서도 형성될 수 있다. 예컨대 반도체 소자는 트랜지스터로서, 예를 들어 HBT로서, 또는 HEMT로서 형성될 수 있다. 이런 경우에, 중간 영역(25) 상에 배열된 소자 영역(21)은 각각의 전자 반도체 소자에 대한 특성을 나타내는 기능 층들, 예컨대 HBT 내에서 하나 이상의 헤테로 접합을 형성하는 반도체 층들, 또는 HEMT의 경우에서는 자체 내부에 2차원 전자 기체(electron gas)가 형성되는 층을 포함한다. 그에 따라 기능 층들은 기판(3)의 외부에 형성된다. 따라서 불순물들(4)은 상항복점을 증가시키기 위해 기판 내에 매입될 수 있고, 그에 따라 반도체 층들의 증착의 향상된 균일성을 달성할 수 있으며, 이때 불순물은 반도체 소자들의 기능성에 부정적인 영향을 미치지도 않는다.
후속하여 반도체 소자들로 추가 가공되는 반도체 층 시퀀스를 제조하기 위한 제조 방법에 대한 실시예는 도 2a 내지 2d에 도시되어 있다. 본원의 제조 방법은 본보기로서 박막 발광 다이오드 칩의 제조에 따라 설명되며, 단순화된 도해를 위해 반도체 층 시퀀스의 영역만이 도시되어 있으며, 상기 영역으로부터 반도체 소자를 위한 반도체 몸체가 형성된다.
성장 기판으로서는 목표한 바대로 불순물들(4)이 제공되어 있는 기판(3)이 준비된다. 기판은 예컨대 쵸크랄스키(Czochralski) 방법에 의해, 또는 유동띠 방법(floating zone method)에 의해 제조될 수 있다.
유동띠 방법에서 제조되는 기판(3)은 향상된 결정 품질을 특징으로 할 수 있다. 불순물의 형성을 위해 제공되는 재료는 제조 시에, 격자 위치들 상에서, 또는 격자 위치들 사이에서 기판의 결정 내에 내포되도록 공급될 수 있다.
기판(3) 상에는 중간 영역(25)과 소자 영역(21)을 포함하는 반도체 층 시퀀스(20)가 에피택셜 증착되며, 상기 영역들은 도 1과 관련하여 설명한 것처럼 형성될 수 있다(도 2a).
불순물들(4)은 바람직하게는 반도체 층 시퀀스의 증착이 탄성 변형의 영역에서, 다시 말해 상항복점 미만에서 이루어지는 유형의 농도로 매입된다.
바람직하게는 기판은 불순물들(4)에 의해서 증착 동안, 다시 말해 약 1000℃의 온도에서, 소성 변형을 경험하지 않으면서 0.5GPa 이상, 특히 바람직하게는 1.0GPa 이상의 장력을 견딘다.
반도체 층 시퀀스(20)의 증착 이후에, 상기 반도체 층 시퀀스는 반도체 소자들로 추가 가공될 수 있다. 박막 반도체 칩의 제조 시에 반도체 층 시퀀스는, 도 2b에 도시된 것처럼, 결합 층(6), 예컨대 땜납 또는 전기 전도성 접착 층에 의해 캐리어(8)에 부착된다.
캐리어(8)는 성장 기판에 대한 높은 결정 특성을 충족하지 않아도 되며, 또 다른 특성들의 관점에서, 예컨대 높은 열 전도도와 관련하여 선택될 수 있다. 캐리어에 대해서는 예컨대 반도체 재료, 예를 들어 규소, 게르마늄 또는 비화 갈륨이 적합하거나, 또는 세라믹, 예를 들어 질화 알루미늄 또는 질화 붕소가 적합하다.
부착 이전에, 거울 층(7)이 캐리어(8)와 반도체 층 시퀀스(2) 사이에 형성된다. 거울 층은 동작 중에 활성 영역(23)에서 생성된 방사선의 반사를 위해 제공된다. 거울 층은 바람직하게는 활성 영역에서 생성되는 방사선을 위한 높은 반사도를 보유하는 금속이나, 또는 금속 합금을 포함한다. 가시 스펙트럼 영역에서는 예컨대 알루미늄, 은, 로듐, 팔라듐, 니켈 또는 크롬이 적합하다.
캐리어(8)는 반도체 층 시퀀스(20)를 기계적으로 안정화하는 역할을 한다. 이를 위해 기판(3)은 더 이상 요구되지 않으며, 예컨대 습식 화학 처리로 제거될 수 있다(도 2c). 그러나 대체되거나 보충되는 방식으로 기계식 방법, 예를 들어 연삭, 연마 또는 래핑(lapping)도 적용될 수 있다.
기판(3)의 제거 후에 캐리어(8)의 반대 방향으로 향해 있는 반도체 층 시퀀스의 표면에는 구조화부(29), 예컨대 요철 구조부(roughening)가 제공된다. 따라서 활성 영역에서 생성된 방사선에 대한 분리 효율성이 증가될 수 있다.
구조화부(29)의 형성을 위해서는 중간 영역(25)의 재료가 부분적으로 제거된다. 예컨대 핵생성 및 완충 층(26)과 전이 층(27)이 완전하게 제거될 수 있으며, 그럼으로써 구조화부(29)는 변형 영역(29)에 형성될 수 있게 된다.
활성 영역(23) 내로 전하 캐리어의 주입을 위해 예컨대 증기 증착 또는 스퍼터링 증착에 의해 제1 콘택트(91)와 제2 콘택트(92)가 형성된다. 제조 완성된 박막 반도체 소자는 도 2d에 도시되어 있다.
반도체 소자를 제조하기 위한 제조 방법에 대해 도 3a 내지 3d에 도시된 제2 실시예는, 반도체 층 시퀀스(20)의 추가 가공에서 제1 실시예와 구별된다. 명확하게 기재되지 않은 추가 가공의 단계들 또는 제조할 반도체 소자의 특성들은 제1 실시예에서처럼 각각 실행되고 구성될 수 있다. 반도체 층 시퀀스(20) 자체의 제조는 도 2a와 관련하여 기재된 것처럼 이루어질 수 있다.
도 3b에 도시된 것처럼, 반도체 층 시퀀스(20) 내에서는 기판(3)의 반대 방향으로 향해 있는 측면으로부터 공동부들(55)이 형성되며, 이들 공동부는 활성 영역(23)을 통과하여 제1 반도체 층(22) 내로 연장된다.
상기 공동부들(55) 내에서는 제1 반도체 층(22)이 제1 연결 층(51)과 전기 접촉된다.
제2 반도체 층(24)은 제2 연결 층(52)과 전기 접촉된다. 제2 연결 층은 예컨대 반도체 층 시퀀스(20)와 제1 연결 층(51) 사이에서 연장된다. 또한, 제2 연결 층(32)은 동작 중에 바람직하게는 활성 영역(23)에서 생성된 방사선의 반사를 위해서도 제공된다. 제2 연결 층에 대해서는 특히 거울 층과 관련하여 언급한 재료들 중 한 가지 재료가 적합하다. 연결 층들(51, 52)은 증기 증착 또는 스퍼터링 증착에 의해 도포될 수 있다.
제1 연결 층(51)의 증착 이전에는 공동부들(55)의 측면 표면들을 덮는 절연 층(53)이 도포된다. 따라서 활성 영역(23)의 전기 단락이 방지된다. 또한, 제1 절연 층은 일부 영역에서 제1 연결 층(51)과 제2 연결 층(52) 사이에서 연장되며, 그럼으로써 상기 층들은 상호 간에 전기 절연된다. 절연 층에 대해서는 예컨대 산화물, 예를 들어 산화 규소나, 또는 질화물, 예를 들어 질화 규소가 적합하다.
기판(3)의 반대 방향으로 향해 있는 반도체 층 시퀀스(20)의 측면 상에는 캐리어(8)가 결합 층(6)에 의해 부착된다. 캐리어와 결합 층은 도 2a 내지 2d에서 기재된 제1 실시예와 관련한 것처럼 형성될 수 있다.
도 3c에 도시된 것처럼, 기판(3), 핵생성 및 완충 층(26) 및 전이 층(27)은 제거된다. 후속하여 제2 연결 층(53)은 일부 영역에서 반도체 층 시퀀스(20)의 제거에 의해 노출된다.
캐리어(8)의 반대 방향으로 향해 있는 반도체 몸체(2)의 방사선 방출 표면(200)에는 분리 효율성을 증가시키기 위한 구조화부(29)가 제공된다. 이는 제2 연결 층(52)의 노출 이전, 또는 그 이후에 이루어질 수 있다. 외부의 전기 접촉을 위해서는, 제1 연결 층(51)을 통해 제1 반도체 층(22)과 전기 전도 방식으로 연결되는 제1 콘택트(91)뿐 아니라, 제2 연결 층(52)을 통해 제2 반도체 층(24)과 전기 전도 방식으로 연결되는 제2 콘택트(92)가 형성된다.
제2 콘택트(92)는 측면 방향으로 반도체 몸체(2)로부터 이격된다. 그에 따라 방사선 방출 표면(200)은 외부의 전기 콘택트로부터 자유롭게 된다. 따라서 방사선 방출 표면으로부터 방출되는 방사선 출력이 증가될 수 있다.
본 실시예에서 콘택트들(91, 92)은 캐리어(8)의 상이한 측면들 상에 배열된다. 그러나 콘택트들은 동일한 측면 상에도 배열될 수 있다.
도 4에는 서로 다른 농도로 불순물들을 함유하는 다양한 기판들에 대해 증착 기간(t)(단위: s)의 함수로서 곡률(C)(단위: ㎞-1)의 측정 결과들이 그래프로 도시되어 있다. 약 9200s의 도시된 증착 기간 동안 각각 약 4㎛의 두께를 갖는 반도체 재료가 에피택셜 성장된다.
곡선 401과 402는 유동띠 방법으로 제조되었고 불순물들의 농도에 의해 서로 구별되는 2개의 규소 기판에 대한 곡률(C)의 파형을 각각 나타낸다. 곡선 402는 곡선 401에 해당하는 기판에 비해서 질소를 함유하여 목표한 바대로 증가된 불순물을 특징으로 하는 기판에 할당된다. 질소 불순물의 농도는 약 1014㎝-3이다.
곡선 403은 약 1017㎝-3의 질소 불순물의 농도를 가지면서 쵸크랄스키 방법으로 증착된 기판에 관한 것이다.
모든 곡선은 도시된 영역에서 증가하는 증착 기간에 따라 곡률의 상승을 나타내고 있다. 곡선 403은 4500s와 9000s 사이의 영역에서 기울기가 실질적으로 동일하게 유지되는 실질적으로 선형인 파형을 나타낸다. 그에 반해 곡선 401과 402에서는 기울기가 각각 7000s 이상에서 도약 형태로 더욱 큰 기울기를 취한다. 여기서, 곡선 401의 경우, 기울기가 선형 영역에서보다 더욱 큰 영역은 더욱 짧아진 시간으로, 다시 말해 더욱 얇아진 층 두께 쪽으로 변위된다. 이런 거동뿐 아니라, 곡선 402에 비해 더욱 큰 기울기를 통해서는, 곡선 401의 경우 소성 변형이 한편으로 더욱 이른 시점에 시작되고 다른 한편으로는 더욱 강해진다는 것을 알 수 있다.
그에 따라 측정치들은, 최고 농도의 불순물들을 함유하는 기판이 최소 곡률을 나타낸다는 점을 도시하고 있다. 그러므로 목표하는 불순물 첨가에 의해서 곡률은 감소될 수 있으며, 그럼으로써 기판들 상에서의 증착은 측면 방향으로 특히 균일하게 이루어질 수 있게 된다.
본 특허 출원은 대응하는 공개 내용이 참조를 통해 본원으로써 수용되는 독일 특허 출원 10 2010 027 411.9의 우선권을 청구한 것이다.
본 발명은 실시예들에 따르는 설명에 의해 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.

Claims (15)

  1. 질화물 화합물 반도체 재료를 기반으로 하는 반도체 몸체와, 자체 상부에 상기 반도체 몸체가 배열되는 기판을 포함하는 반도체 소자(1)로서,
    상기 기판 내에서는 목표한 바대로 불순물들(4)이 형성되는,
    반도체 소자.
  2. 제1항에 있어서,
    상기 불순물들이 상기 기판의 상항복점(upper yield point)을 증가시키기 위해 제공되는,
    반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 기판은 규소 표면(30)을 포함하는,
    반도체 소자.
  4. 제3항에 있어서,
    상기 표면(30)은 (111)-평면인,
    반도체 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 기판은 규소 볼륨 기판인,
    반도체 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 불순물들은 1*1014㎝-3(1*1014㎝-3 포함) 내지 1*1020㎝-3 범위의 농도로 상기 기판 내에 형성되는,
    반도체 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 불순물들은 탄소, 질소, 붕소 또는 산소를 함유하는,
    반도체 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 몸체는, 방사선을 생성하고 그리고/또는 수신하기 위해 제공되는 활성 영역(23)을 포함하는,
    반도체 소자.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    전자 반도체 소자로서 형성되는,
    반도체 소자.
  10. 질화물 화합물 반도체 재료의 증착을 위한 기판(3)으로서,
    상기 기판 내에 목표한 바대로 상항복점을 증가시키기 위한 불순물들(4)이 형성되는,
    기판.
  11. 질화물 화합물 반도체 재료를 위한 성장 기판으로서, 자체 내부에 목표한 바대로 기판의 상항복점을 증가시키기 위한 불순물들(4)이 형성되어 있는,
    기판(3)의 용도.
  12. 질화물 화합물 반도체 재료를 기반으로 반도체 층 시퀀스(20)를 제조하기 위한 제조 방법으로서,
    상기 반도체 층 시퀀스가 자체 내부에 목표한 바대로 불순물들(4)이 형성되어 있는 기판(3) 상에 증착되는,
    반도체 층 시퀀스를 제조하기 위한 방법.
  13. 제12항에 있어서,
    상기 기판은 상기 반도체 층 시퀀스의 증착 이후에 적어도 일부 영역에서 제거되거나 박층화되는,
    반도체 층 시퀀스를 제조하기 위한 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 반도체 층 시퀀스는 증착 온도 조건에서 기판에 상대적으로 압축 변형되는 방식으로 증착되는,
    반도체 층 시퀀스를 제조하기 위한 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스가 제1항 내지 제9항 중 어느 한 항에 따르는 복수 개의 반도체 소자(1)로 분리되는,
    반도체 층 시퀀스를 제조하기 위한 방법.
KR1020137003799A 2010-07-15 2011-07-07 반도체 소자, 기판, 및 반도체 층 시퀀스의 제조 방법 KR20130044324A (ko)

Applications Claiming Priority (3)

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