KR20130030840A - 반도체 광전소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 3족 원소의 질화물을 구비한 반도체 광전소자에 관한 것이다.
본 발명은, 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 광전체; 상기 P형 반도체와 접촉하도록 산재하는 복수의 P형 반도체용 도트; 그래핀 재질로 이루어지고, 상기 복수의 P형 반도체용 도트와 상기 P형 반도체를 덮도록 구비된 P형 반도체용 투명전극; 및 상기 P형 반도체용 투명전극과 접촉하도록 구비된 P형 전극;을 포함하는 것을 특징으로 하는 반도체 광전소자를 제공한다. 상기 P형 반도체용 도트는 투명 금속산화물 또는 합금으로 이루어지고, 상기 투명 금속산화물은 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중에서 선택된다.
본 발명은, 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 광전체; 상기 P형 반도체와 접촉하도록 산재하는 복수의 P형 반도체용 도트; 그래핀 재질로 이루어지고, 상기 복수의 P형 반도체용 도트와 상기 P형 반도체를 덮도록 구비된 P형 반도체용 투명전극; 및 상기 P형 반도체용 투명전극과 접촉하도록 구비된 P형 전극;을 포함하는 것을 특징으로 하는 반도체 광전소자를 제공한다. 상기 P형 반도체용 도트는 투명 금속산화물 또는 합금으로 이루어지고, 상기 투명 금속산화물은 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중에서 선택된다.
Description
본 발명은 반도체 광전소자에 관한 것으로, 더욱 상세하게는 3족 원소(갈륨(Ga), 알루미늄(Al), 인듐(In) 등)의 질화물을 구비한 질화물 반도체 광전소자에 관한 것이다. 또한 본 발명은 상기 반도체 광전소자를 제조하는 방법에 관한 것이다.
갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 3족 원소와 질소(N)의 혼합물인 3족 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있다. 따라서 최근 3족 질화물은 적외선(IR), 가시광선 및 자외선(UV) 영역을 아우르는 발광소자(light emitter), 수광소자(photodetector), 광기전력 발생소자(photovoltaic cell) 등과 같은 광전소자의 제조 및 응용에 널리 활용되고 있다.
3족 질화물을 구비한 질화물 반도체 광전소자(10)는 일반적으로 도 1에 도시된 바와 같이 사파이어 기판(20)과, 이 기판(20) 위에 순차적으로 적층된 N형 반도체층(30), 활성층(40), P형 반도체층(50)을 포함한다. N형 반도체층(30) 상에 적측된 활성층(40) 및 P형 반도체층(50)의 일부는 식각에 의해 제거되고, 이로써 N형 반도체층(30)의 상면 일부가 노출되어 있다. 상기 P형 반도체층(30)에는 P형 전극(72)이 구비되어 있고, N형 반도체층(30)의 노출 상면에는 N형 전극(74)이 구비되어 있다. 상기 활성층(40)은 전자 및 정공이 재결합되는 영역으로서, 상기 광전소자(10)가 발광소자일 경우에는 소정의 파장을 갖는 빛을 발산하고, 상기 광전소자(10)가 수광소자 또는 광기전력 발생소자일 경우에는 소정의 파장을 갖는 빛을 흡수한다. 상기 활성층(40)에서 발산되거나 흡수되는 빛의 파장은 활성층(40)을 이루는 물질의 종류에 따라 달라진다.
한편, N형 반도체층(30)이 기판(20) 상에 형성될 경우, N형 반도체층(30)과 기판(20) 간 격자상수 및 열팽창 계수의 차이로 인해 N형 반도체(30)에서는 크랙, 뒤틀림 및 전위(dislocation)가 발생한다. 그리고 상기 크랙, 뒤틀림 및 전위는 광전소자(10)의 특성을 악화시킨다. 따라서 기판(20)과 N형 반도체층(30) 사이에는 버퍼층(미도시)이 마련되기도 한다.
상기 P형 전극(72)이 P형 반도체층(50) 상에 직접 구비되면, 전류의 흐름이 P형 전극(72)의 하부에 집중되는 현상이 발생한다. 예컨대, 광전소자(10)가 발광소자이고 이 발광소자에 순방향 전압이 인가된다면, P형 전극(72)으로부터 P형 반도체층(50)으로 흐르는 동작전류는 P형 반도체층(50)의 전체 면으로 고르게 퍼지지 못하고 P형 전극(72)의 하부에 집중되게 된다. 이러한 현상으로 인해 동작전류는 활성층(40) 전체 면으로 고르게 퍼지지 못하게 되고, 이로써 상기 발광소자의 효율은 저하된다.
현재 위와 같은 문제를 해결하기 위해 P형 반도체층(50)의 상면 전체에 투명전극(60)을 구비시키고, 이 투명전극(60)의 상면에 P형 전극(72)을 구비시킨 기술이 알려져 있다. 상기 투명전극(60)으로는 수 나노미터의 두께를 갖는 니켈(Ni)이나 금(Au) 재질의 금속 박막 또는 ITO(Indium Tin Oxide), GZO(Ga-doped ZnO)와 같은 투명전도성산화막(TCO, Transparent Conducting Oxide)이 사용된다.
상기 투명전극(60)이 기능을 발휘하기 위해서는 낮은 면저항 및 높은 광투과성을 보유하여야 한다. 그러나 상기 금속 박막의 경우, 두께가 두꺼우면 면저항이 낮아지는 반면 광투과성이 저하되고 두께가 얇으면 광투과성이 향상되는 반면 면저항이 높아지는 문제가 있다.
또한 상기 투명전도성산화막의 경우에는, 자외선 영역에서 광투과성이 급격히 저하되는 문제와, 금속에 비해 높은 면저항을 갖는 문제가 있다.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 금속보다도 우수한 전도성을 보유할 뿐만 아니라 적외선(IR), 가시광선 및 자외선(UV) 영역에 걸쳐 우수한 광투광성을 갖는 그래핀(graphene)을 투명전극의 재질로 채택한 반도체 광전소자를 제공하는 것을 목적으로 하고 있다. 또한 본 발명은 상기 반도체 광전소자를 제조하는 방법을 제공하는 것을 목적으로 하고 있다.
상술한 바와 같은 목적을 달성하기 위해 본 발명은, 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 광전체; 상기 P형 반도체와 접촉하도록 산재하는 복수의 P형 반도체용 도트; 그래핀 재질로 이루어지고, 상기 복수의 P형 반도체용 도트와 상기 P형 반도체를 덮도록 구비된 P형 반도체용 투명전극; 및 상기 P형 반도체용 투명전극과 접촉하도록 구비된 P형 전극;을 포함하는 것을 특징으로 하는 반도체 광전소자를 제공한다.
상기 P형 반도체용 도트는 투명 금속산화물 또는 합금으로 이루어지고, 상기 투명 금속산화물은 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중에서 선택된다.
상기 반도체 광전소자는, 상기 N형 반도체와 접촉하도록 산재하는 복수의 N형 반도체용 도트; 그래핀 재질로 이루어지고, 상기 복수의 N형 반도체용 도트와 상기 N형 반도체를 덮도록 구비된 N형 반도체용 투명전극; 및 상기 N형 반도체용 투명전극과 접촉하도록 구비된 N형 전극;을 더 포함할 수 있다.
본 발명은, 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 반도체 광전소자를 제조하는 방법으로서, (A) 상기 P형 반도체와 접촉하도록 산재하는 복수의 P형 반도체용 도트를 형성하는 단계; (B) 상기 복수의 P형 반도체용 도트 및 상기 P형 반도체를 덮도록 그래핀 재질의 P형 반도체용 투명전극을 형성하는 단계; 및 (C) 상기 P형 반도체용 투명전극에 P형 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 광전소자 제조방법을 제공한다.
상기 (A)단계는, (A-1) 투명 금속산화물 분말을 상기 P형 반도체 상에 증착시키는 단계; (A-2) 열처리를 통해 상기 투명 금속산화물 분말을 부분적으로 결정화하는 단계; 및 (A-3) 결정화되지 않은 상기 투명 금속산화물 분말을 식각하는 단계;를 포함한다. 이때 상기 투명 금속산화물은 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중에서 선택된다.
상기 (B)단계는, (B-1) 그래핀 재질의 필름을 상기 복수의 P형 반도체용 도트 상에 위치시키는 단계; 및 (B-2) 상기 그래핀 재질의 필름에 열을 가하는 단계;를 포함하거나, (B-1) 산화 그래핀 용액을 희석액과 혼합하여 혼합액을 형성하는 단계; 및 (B-2) 상기 혼합액을 미리 가열된 상기 P형 반도체층 상에 도포하는 단계;를 포함한다.
반도체 광전소자 제조방법은, (D) 상기 N형 반도체와 접촉하도록 산재하는 복수의 N형 반도체용 도트를 형성하는 단계; (E) 상기 복수의 N형 반도체용 도트 및 상기 N형 반도체를 덮도록 그래핀 재질의 N형 반도체용 투명전극을 형성하는 단계; 및 (F) 상기 N형 반도체용 투명전극에 N형 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명에 의하면, 지금까지 알려진 물질 중 가장 얇으면서도 전기를 가장 잘 전도할 수 있을 뿐만 아니라 적외선(IR), 가시광선 및 자외선(UV) 영역에 걸쳐 우수한 광투광성을 갖는 그래핀이 투명전극의 재질로 사용된다. 따라서 본 발명은 종래에 비해 넓은 파장 대역의 빛을 발하거나 흡수할 수 있고, 종래에 비해 우수한 성능을 갖는다.
또한 본 발명에 의하면 광전체의 표면에 복수의 도트가 산재하기 때문에 그래핀 재질의 투명전극과 3족 질화물 재질의 반도체층 간에 양호한 옴 접촉(ohmic contact)이 이루어진다. 따라서 본 발명은 그래핀 재질의 투명전극을 구비함에도 불구하고 광전체의 특성 변화 내지 저하를 발생시키지 않는다.
도 1은 종래의 반도체 광전소자를 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 광전소자를 도시한 단면도이다.
도 3은 도 2에 도시된 반도체 광전소자의 변형예를 도시한 단면도이다.
도 4는 도 2에 도시된 반도체 광전소자의 또 다른 변형예를 도시한 단면도이다.
도 5는 도 2에 도시된 반도체 광전소자의 도트가 형성되는 과정 및 투명전극이 형성된 상태를 전자 현미경으로 관찰한 사진이다.
도 6은 도 2에 도시된 반도체 광전소자의 성능 시험 결과를 보여주는 그래프이다.
도 2는 본 발명에 따른 반도체 광전소자를 도시한 단면도이다.
도 3은 도 2에 도시된 반도체 광전소자의 변형예를 도시한 단면도이다.
도 4는 도 2에 도시된 반도체 광전소자의 또 다른 변형예를 도시한 단면도이다.
도 5는 도 2에 도시된 반도체 광전소자의 도트가 형성되는 과정 및 투명전극이 형성된 상태를 전자 현미경으로 관찰한 사진이다.
도 6은 도 2에 도시된 반도체 광전소자의 성능 시험 결과를 보여주는 그래프이다.
이하, 본 발명에 따른 반도체 광전소자 및 이의 제조방법의 바람직한 실시예들을 도면을 참조하여 상세하게 설명한다. 이하에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야할 것이다.
본 발명에 따른 반도체 광전소자(100)는 도 2에 도시된 바와 같이 광전체와, 복수의 P형 반도체용 도트(dot)(162a)와, P형 반도체용 투명전극(164a)과, P형 전극(172)을 포함한다.
상기 광전체는 전기에너지를 빛에너지로 변환(광전소자(100)가 발광소자인 경우)하거나 빛에너지를 전기에너지로 변환(광전소자(100)가 수광소자 또는 광기전력 발생소자인 경우)하기 위한 것으로서, 기판(120) 상에 구비되고, 순차적으로 적층된 N형 반도체층(130), 활성층(140) 및 P형 반도체층(150)을 포함한다. N형 반도체층(130) 상에 적측된 활성층(140) 및 P형 반도체층(150)의 일부는 식각에 의해 제거되고, 이로써 상기 광전체는 N형 반도체층(30)의 상면 일부를 노출시킨 구조를 갖는다.
상기 P형 반도체층(130) 및 N형 반도체층(150)은 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 3족 원소와 질소(N)의 혼합물인 3족 질화물로 이루어진다. 상기 활성층(140)은 전자 및 정공이 재결합되는 영역으로서, 양자우물층(미도시)과 양자장벽층(미도시)을 구비한다. 상기 광전소자(100)가 발광소자일 경우 활성층(140)은 소정의 파장을 갖는 빛을 발산하고, 상기 광전소자(100)가 수광소자 또는 광기전력 발생소자일 경우에는 소정의 파장을 갖는 빛을 흡수한다. 활성층(140)에서 발산되거나 흡수되는 빛의 파장은 활성층(140)을 이루는 물질의 종류에 따라 달라진다.
상기 기판(120)은 3족 질화물 단결정을 성장시키기에 적합한 재질, 예컨대 사파이어, 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN) 등으로 이루어진다.
상기 N형 반도체층(130)이 기판(120) 상에 직접 형성될 경우, N형 반도체층(130)과 기판(120) 간 격자상수 및 열팽창 계수의 차이로 인해 N형 반도체(130)에서는 크랙, 뒤틀림 및 전위(dislocation)가 발생한다. 그리고 상기 크랙, 뒤틀림 및 전위는 광전소자(100)의 특성을 악화시킨다. 따라서 기판(120)과 N형 반도체층(130) 사이에는 버퍼층(미도시)이 마련될 수 있다. 상기 버퍼층은 3족 질화물(GaN, AlN, AlGaN, InGaN, AlGaInN 등)로 이루어진다.
상기 P형 반도체용 투명전극(164a)은 복수의 P형 반도체용 도트(162a) 및 상기 P형 반도체층(150)을 덮도록 구비되고, 그래핀(graphene)으로 이루어진다. 그래핀은 탄소 단원자의 육각형 면상 배열 구조를 갖는 물질로서, 매우 얇음에도 불구하고 금속보다 우수한 전도성을 보유할 뿐만 아니라 적외선(IR), 가시광선 및 자외선(UV) 영역에 걸쳐 우수한 광투광성을 갖는다. 따라서 종래 투명전극의 재질로 사용되었던 금속 또는 투명전도성산화막(TCO, Transparent Conducting Oxide)의 단점이 극복될 수 있도록 본 발명에서는 P형 반도체용 투명전극(164a)의 재질로 그래핀이 사용된다.
상기 P형 반도체용 투명전극(164a)과 상기 P형 반도체층(150)이 접촉하였을 때 P형 반도체용 투명전극(164a)이 상기 광전체의 특성에 영향을 미치지 않기 위해서는 P형 반도체용 투명전극(164a)과 P형 반도체층(150) 간에 양호한 옴 접촉(ohmic contact)이 이루어져야 한다. 그러나 P형 반도체용 투명전극(164a)이 그래핀으로 이루어지고 P형 반도체층(150)이 3족 질화물로 이루어지면, P형 반도체용 투명전극(164a)과 P형 반도체층(150) 간에는 양호한 옴 접촉이 이루어지지 않는다. 이에 상기 반도체 광전소자(100)는 복수의 P형 반도체용 도트(162a)를 구비한다.
복수의 P형 반도체용 도트(162a)는 나노 크기를 갖고, P형 반도체(150)와 접촉하도록 P형 반도체(150) 상에 산재하며, P형 반도체용 투명전극(164a)으로 덮여 있다. 또한 복수의 P형 반도체용 도트(162a)는 투명 금속산화물, 합금 등과 같은 재질로 이루어진다. 이때 투명 금속산화물로는 인듐 주석 산화물(ITO), 갈륨 도핑 산화아연(GaZnO), 산화아연(ZnO) 및 인듐 갈륨 산화아연(InGaZnO) 등이 사용된다.
상기 P형 전극(172)은 P형 반도체용 투명전극(164a)과 전기적으로 접촉하도록 구비된다. 한편 N형 반도체층(130)의 노출면에는 도 2에 도시된 바와 같이 N형 전극(74)이 구비되어 있다.
이하, 상기 반도체 광전소자(100)의 작동과정을 반도체 광전소자(100)가 발광소자일 경우를 예로 하여 설명한다.
반도체 광전소자(100)가 발광소자이고 P형 전극(172)과 N형 전극(174) 사이에 순방향 작동전압이 인가되면, 작동전류는 P형 반도체용 투명전극(164a) 및 복수의 도트(162a), P형 반도체층(150), 활성층(140), N형 반도체층(130)을 순차로 거치면서 P형 전극(172)에서 N형 전극(174)으로 흐른다. 그리고 이 과정에서 활성층(140)에서는 빛이 발생하고, 이 빛은 P형 반도체층(150)을 거친 후 P형 반도체용 투명전극(164a) 및 복수의 도트(162a)를 통과하여 외부로 발산된다.
이하, 투명 금속산화물 재질의 P형 반도체용 도트(162a)를 구비한 반도체 광전소자(100)의 제조방법을 상기 투명 금속산화물이 인듐 주석 산화물(ITO)인 경우를 예로 들어 설명한다.
상기 반도체 광전소자(100)는 도트 형성단계 및 투명전극 형성단계를 포함한다. 도트 형성단계는 상기 광전체의 P형 반도체층(150) 상에 복수의 도트(162a)를 형성시키는 단계이고, 투명전극 형성단계는 복수의 도트(162a) 상에 P형 반도체용 투명전극(164a)을 형성시키는 단계이다.
상기 도트 형성단계는 3단계를 포함한다. 첫 번째 단계에서는 인듐 주석 산화물(ITO) 분말이 P형 반도체(150) 상에 전자빔 증착방법에 의해 증착된다. 상기 첫 번째 단계가 수행된 이후 전자 현미경으로 관찰한 사진이 도 5의 (a)에 도시되어 있다. 두 번째 단계에서는 증착된 ITO 분말이 열처리를 통해 부분적으로 결정화된다. 이때 상기 열처리는 400도 이상의 온도에서 이루어진다. 두 번째 단계가 수행된 이후 전자 현미경으로 관찰한 사진이 도 5의 (b)에 도시되어 있다. 세 번째 단계에서는 결정화되지 않는 ITO 분말이 식각된다. 이때 상기 식각에는 염산 희석액이 사용된다. 상기 세 번째 단계가 수행되면 도 5의 (c)에 도시된 바와 같이 비정질 부분이 제거되고, 결정화된 부분만이 남아 복수의 도트(162a)가 된다.
상기 투명전극 형성단계에서는 화학적 합성법 또는 CVD 성장법을 통해 그래핀 재질의 P형 반도체용 투명전극(164a)이 형성된다. 투명전극 형성단계가 수행된 이후 전자 현미경으로 관찰한 사진이 도 5의 (d)에 도시되어 있다.
화학적 합성법에서는 우선 산화 그래핀(graphene oxide) 용액과 액상의 히드라진과 같은 희석액이 혼합된다. 이러한 경우 그래핀 고유의 성질을 상실하고 있던 산화 그래핀이 다시 환원되어 그래핀과 유사한 특성을 갖는 물질(CCG, chamically converted graphene)로 된다. 이후 상기 혼합액을 미리 가열된 P형 반도체층(150) 상에 도포된다. 상기 도포는 스포이드로 상기 혼합액을 가열된 P형 반도체층(150) 상에 공급하거나, 상기 혼합액을 가열된 P형 반도체층(150) 상에 분사함으로써 이루어진다. 혼합액이 도포된 후 소정의 시간이 경과하면 P형 반도체용 투명전극(164a)이 형성된다.
상기 CVD(chamical vapor deposition) 성장법에서는 우선 탄소를 잘 흡착하는 전이금속(Ni, Cu, Pt)을 촉매층으로 준비한 후 1000도 이상의 고온에서 혼합가스(수소, 아르곤 등)를 적당량 주입한다. 상기 혼합가스에 의해 탄소가 촉매층과 반응한 후 급랭되면 촉매로부터 탄소가 떨어져 나오면서 표면에 그래핀이 성장된다. 이후 식각을 통해 촉매층을 제거하면 그래핀 필름이 형성된다. 상기 그래핀 필름이 P형 반도체용 도트(162a) 상에 놓여진 후 열처리가 수행되면 P형 반도체용 투명전극(164a)이 형성된다.
이후, 상기 P형 반도체용 투명전극(164a)에 P형 전극(172)을 형성하고, N형 반도체(130)의 노출면에 N형 전극(174)을 형성하면, 상기 반도체 광전소자(100)의 제조가 완료된다.
상기 반도체 광전소자(100)의 성능을 확인하기 위해 소정의 실험이 수행되었다. 이 실험에서 광전소자(100)는 발광소자로 구성되었고, 광전체는 380nm 파장의 자외선을 발생시키도록 구성되었다. 또한 상기 실험은 ITO 재질의 박막이 P형 반도체용 투명전극(164a)으로 사용되고 P형 반도체용 도트(162a)가 구비되지 않은 경우, CVD 성장법으로 형성된 그래핀 필름이 P형 반도체용 투명전극(164a)으로 사용되고 P형 반도체용 도트(162a)가 구비되지 않은 경우, CVD 성장법으로 형성된 그래핀 필름을 사용하여 P형 반도체용 투명전극(164a)이 형성되고 P형 반도체용 도트(162a)가 구비된 경우 및 화학적 합성법으로 그래핀 재질의 P형 반도체용 투명전극(164a)이 형성되고 P형 반도체용 도트(162a)가 구비된 경우 각각에 대하여 이루어졌다. P형 반도체용 도트(162a)가 구비된 경우, 그 재질로는 ITO가 사용되었다.
도 6에는 위 실험의 결과가 도시되어 있다. 도 6의 (a)는 상기 발광소자의 작동전압 및 작동전류 간 관계를 나타내고, 도 6의 (b)는 상기 작동 전류에 따른 광 출력을 나타낸다.
도 6의 (a)에 의하면, P형 반도체용 도트(162a)가 구비될 경우 그래핀 재질의 P형 반도체용 투명전극(164a)의 형성 방법과 무관하게 P형 반도체용 투명전극(164a)과 P형 반도체층(150) 간에는 양호한 옴 접촉이 이루어지는 반면, P형 반도체용 도트(162a)가 구비되지 않은 경우에는 그래핀 재질의 P형 반도체용 투명전극(164a)과 P형 반도체층(150) 간에 양호한 옴 접촉이 이루어지지 않음을 알 수 있다.
또한 도 6의 (b)에 의하면, 상기 발광소자의 광 출력은 ITO가 P형 반도체용 투명전극(164a)으로 사용된 경우에 비해 그래핀이 P형 반도체용 투명전극(164a)으로 사용됨과 동시에 P형 반도체용 도트(162a)가 구비된 경우에 우수함을 알 수 있다.
이상 설명된 바에 의하면 N형 반도체층(130)의 노출면 상에 N형 전극(174)이 바로 구비되었다. 그러나 도 3에 도시된 바와 같이 N형 전극(174)과 N형 반도체층(130)의 노출면 사이에 N형 반도체용 도트(162b) 및 N형 반도체용 투명전극(164b)이 구비될 수도 있다. 이 도트(162b) 및 투명전극(164b)의 구조, 재질 및 형성방법은 P형 반도체용 도트(162a) 및 투명전극(164a)의 그것들과 동일하다.
또한 상술한 반도체 광전소자(100)에 의하면 P형 반도체층(150) 및 활성층(140)의 식각에 의해 N형 반도체층(130)이 부분 노출된다. 그러나 도 4에 도시된 바와 같이 반도체 광전소자(100)는 N형 반도체층(130)의 부분 노출이 없도록 구비될 수도 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양하게 수정 및 변형될 수 있음은 물론이다.
100 : 반도체 광전소자 120 : 기판
130 : N형 반도체층 140 : 활성층
150 : P형 반도체층 162a : P형 반도체용 도트
162b : N형 반도체용 도트 164a : P형 반도체용 투명전극
164b : N형 반도체용 투명전극 172 : P형 전극
174 : N형 전극
130 : N형 반도체층 140 : 활성층
150 : P형 반도체층 162a : P형 반도체용 도트
162b : N형 반도체용 도트 164a : P형 반도체용 투명전극
164b : N형 반도체용 투명전극 172 : P형 전극
174 : N형 전극
Claims (4)
- 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 광전체;
상기 P형 반도체와 접촉하도록 산재하고, 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중 어느 하나로 이루어지거나 합금으로 이루어진 복수의 P형 반도체용 도트;
그래핀 재질로 이루어지고, 상기 복수의 P형 반도체용 도트와 상기 P형 반도체를 덮도록 구비된 P형 반도체용 투명전극; 및
상기 P형 반도체용 투명전극과 접촉하도록 구비된 P형 전극;을 포함하는 것을 특징으로 하는 반도체 광전소자. - 제1항에 있어서,
상기 N형 반도체와 접촉하도록 산재하는 복수의 N형 반도체용 도트;
그래핀 재질로 이루어지고, 상기 복수의 N형 반도체용 도트와 상기 N형 반도체를 덮도록 구비된 N형 반도체용 투명전극; 및
상기 N형 반도체용 투명전극과 접촉하도록 구비된 N형 전극;을 포함하는 것을 특징으로 하는 반도체 광전소자. - 순차적으로 적층된 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 반도체 광전소자를 제조하는 방법으로서,
(A) 상기 P형 반도체와 접촉하도록 산재하는 복수의 P형 반도체용 도트를 형성하는 단계;
(B) 상기 복수의 P형 반도체용 도트 및 상기 P형 반도체를 덮도록 그래핀 재질의 P형 반도체용 투명전극을 형성하는 단계; 및
(C) 상기 P형 반도체용 투명전극에 P형 전극을 형성하는 단계;를 포함하되,
상기 (A)단계는, 인듐 주석 산화물, 갈륨 도핑 산화아연, 산화아연 및 인듐 갈륨 산화아연 중에서 선택된 어느 한 투명 금속산화물의 분말을 상기 P형 반도체 상에 증착시키는 단계; 열처리를 통해 상기 투명 금속산화물의 분말을 부분적으로 결정화하는 단계; 및 결정화되지 않은 상기 투명 금속산화물의 분말을 식각하는 단계;를 포함하고,
상기 (B)단계는, 그래핀 재질의 필름을 상기 복수의 P형 반도체용 도트 상에 위치시키는 단계; 및 상기 그래핀 재질의 필름에 열을 가하는 단계;를 포함하거나, 산화 그래핀 용액을 희석액과 혼합하여 혼합액을 형성하는 단계; 및 상기 혼합액을 미리 가열된 상기 P형 반도체층 상에 도포하는 단계;를 포함하는 것을 특징으로 하는 반도체 광전소자 제조방법. - 제3항에 있어서,
(D) 상기 N형 반도체와 접촉하도록 산재하는 복수의 N형 반도체용 도트를 형성하는 단계;
(E) 상기 복수의 N형 반도체용 도트 및 상기 N형 반도체를 덮도록 그래핀 재질의 N형 반도체용 투명전극을 형성하는 단계; 및
(F) 상기 N형 반도체용 투명전극에 N형 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 광전소자 제조방법.
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