KR20130025640A - 칩 패키지 부재 제조 방법 - Google Patents

칩 패키지 부재 제조 방법 Download PDF

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Abstract

본 발명은 칩 패키지 부재 제조 방법을 개시한다. 상기 칩 패키지 부재 제조 방법은 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 각각 포함하는 2개의 칩 패키지 부재를 형성하며; 상기 2개의 칩 패키지 부재의 절연층들을 제1 양면 접착 시트의 양면에 각각 부착시키며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 도금하며; 상기 제1 양면 접착 시트로부터 상기 절연층들을 분리하며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 제2 양면 접착 시트의 양면에 각각 부착시키며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 본딩 영역들을 도금하는 것을 포함한다. 그에 따라, 2개의 칩 패키지 부재의 콘택 영역들 또는 본딩 영역들을 도금하는 공정을 종래 공정보다 단순화하여 그 비용 및 시간을 줄이는 효과가 있다.

Description

칩 패키지 부재 제조 방법{METHOD OF MANUFACTURING CHIP PACKAGE MEMBER}
본 발명은 칩 패키지 부재 제조 방법에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 종래의 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 1을 참조하면, 먼저, 절연층(110)을 마련한다(S1). 절연층(110)은 절연 필름 예컨대, 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(110)을 마련한 후 절연층(110)에 비아홀들(112)을 형성한다(S2).
이어서, 금속층(120)을 절연층(110) 상에 라미네이트한다(S3). 상기 금속층(120)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(120)을 형성한다(S4).
여기에서, 회로패턴층(120)의 일면 즉, 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(120)의 다른 면 즉, 하부 면은 칩 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(120)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다.
여기에서, 회로패턴층(120)의 콘택 영역에는 니켈(Ni), 팔라듐(Pd), 금(Au)이 차례대로 도금될 수 있다. 상기 회로패턴층(120)의 본딩 영역에는 니켈 및 금이 차례대로 도금될 수 한다. 이 경우, 절연층(110) 및 회로패턴층(120)의 회로 패턴에 의해 외부에 노출된 절연층(110)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다.
이와 같이, 회로패턴층(120)의 본딩 영역과 회로패턴층(120)의 콘택 영역이 그 고유의 물리적 성질이나, 원하는 특성의 구현을 위해 서로 상이한 방식이나 상이한 재료로 도금될 수 있다. 이 경우, 회로패턴층(120)의 콘택 영역이 도금될 때에는 회로패턴층(120)의 콘택 영역의 도금에 회로패턴층(120)의 본딩 영역이 영향 받지 않도록, 절연층(110) 상에 제1 마스크부(130)를 이용하여 회로패턴층(120)의 본딩 영역을 마스킹하고, 회로패턴층(120)의 콘택 영역을 도금(plating)한다(S5). 즉,
유사하게, 회로패턴층(120)의 본딩 영역이 도금될 때에는 회로패턴층(120)의 본딩 영역의 도금에 회로패턴층(120)의 콘택 영역이 영향 받지 않도록, 회로패턴층(120)의 노출된 면 즉, 콘택 영역을 제1 마스크부(140)를 이용하여 마스킹하고, 회로패턴층(120)의 본딩 영역을 도금(plating)한다(S6).
이와 같이, 종래에는 회로패턴층(120)의 본딩 영역과 회로패턴층(120)의 콘택 영역을 별도로 도금하는 공정은 매우 복잡하고 비용 및 시간이 소요되었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 칩 패키지 부재의 공정을 단순화한 칩 패키지 부재 제조 방법을 제공하는데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시예에 따른 칩 패키지 부재 제조 방법은 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 각각 포함하는 2개의 칩 패키지 부재를 형성하며; 상기 2개의 칩 패키지 부재의 절연층들을 제1 양면 접착 시트의 양면에 각각 부착시키며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 도금하며; 상기 제1 양면 접착 시트로부터 상기 절연층들을 분리하며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 제2 양면 접착 시트의 양면에 각각 부착시키며; 상기 2개의 칩 패키지 부재의 회로패턴층들의 본딩 영역들을 도금하는 것을 포함한다.
상기 칩 패키지 부재 제조 방법은 상기 제2 양면 접착 시트로부터 상기 회로패턴층들의 콘택 영역들을 분리하는 것을 더 포함할 수 있다.
상기 칩 패키지 부재 제조 방법은 상기 회로패턴층들의 콘택 영역들은 니켈(Ni), 팔라듐(Pd) 및 금(Au)을 차례대로 이용하여 도금될 수 있다.
상기 회로패턴층들의 본딩 영역들은 니켈(Ni) 및 금(Au)을 차례대로 이용하여 도금될 수 있다.
상기 회로패턴층의 콘택 영역의 도금은 상기 회로패턴층의 본딩 영역의 도금과 다른 방식으로 수행될 수 있다.
상기 제1 양면 접착 시트 및 상기 제2 양면 접착 시트는 하나의 시트로 구현될 수 있다.
본 발명은 양면 접착 필름 또는 시트를 이용하여 2개의 칩 패키지의 콘택영역들 또는 본딩 영역들을 마스킹 공정 없이 한번에 도금할 수 있다. 그에 따라, 본 발명에 따르면 2개의 칩 패키지 부재의 콘택 영역들 또는 본딩 영역들을 도금하는 공정을 종래 공정보다 단순화하여 그 비용 및 시간을 줄이는 효과가 있다.
도 1은 종래의 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 필름 타입의 칩 패키지 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 2를 참조하면, 먼저, 절연층(210)을 마련한다(S10). 절연층(210)은 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(210)을 마련한 후 절연층(210)에 비아홀들(112)을 형성한다(S20). 절연층(210)을 관통하여 형성된 비아홀들은 광소자, 즉 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다.
이어서, 금속층(220)을 절연층(110) 상에 라미네이트한다(S30). 상기 금속층(220)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(220)을 형성한다(S40).
여기에서, 회로패턴층(220)의 상부 면은 콘택 영역(contact area)이 되며,회로패턴층(220)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(220)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다..
이와 같이, 공정 S10 내지 S40을 통해, 비아홀(212)이 형성된 절연층(210)과 회로패턴층(220)이 접합된 칩 패키지 부재(310)가 제조될 수 있다. 상기한 공정들을 반복적으로 또는 동시에 수행함으로써 적어도 2개의 칩 패키지 부재(310, 320)가 제조될 수 있다.
이어서, 상기한 바와 같이 제조된 2개의 칩 패키지 부재(310, 320)의 절연층(210)들을 양면에 접착제가 도포된 필름 또는 양면 접착 시트(230)의 양면에 각각 부착시킨다(S50). 구체적으로, 필름 또는 시트(230)의 양면에 2개의 칩 패키지 부재(310)의 각각의 절연층(210)들이 부착된다. 즉, 하나의 칩 패키지 부재(310)의 절연층(210)은 접착 필름 또는 시트(230)의 일 면에 부착되고, 다른 하나의 칩 패키지 부재(320)의 절연층(210)은 접착 필름 또는 시트(230)의 다른 일 면에 부착된다.
그 결과, 이들 칩 패키지 부재(310,320)의 절연층들은 접착 필름 또는 시트(230)에 의해 마스킹되며, 그에 따라, 절연층들(210)의 비아홀에 의해 노출되는 회로패턴층(220) 부분, 즉 회로패턴층(220)의 본딩 영역들도 마스킹된다.
그러므로, 도 2에 도시된 바와 같이, 하나의 칩 패키지 부재(310)의 회로패턴층(220)의 콘택 영역 및 다른 하나의 칩 패키지 부재(320)의 회로패턴층(220)의 콘택 영역은 외부에 노출된다. 이 후, 2개의 칩 패키지 부재들(310, 320)의 회로패턴층들(220)의 콘택 영역들은 한번에 그리고 동일한 방식으로 도금될 수 있다. 회로패턴층(220)의 콘택 영역은 복수개의 금속들, 예컨대, 니켈(Ni), 팔라듐(Pd), 금(Au)을 차례대로 이용하여 여러 번 도금된다(S50). 물론 본 발명은 이에 한정되지 않으며, 회로패턴층(220)은 하나의 금속을 이용하여 도금될 수 있다. 이 경우, 회로패턴층(120)의 회로 패턴에 의해 외부에 노출된 절연층(210)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다.
그런 다음, 접착 필름 또는 시트(230)로부터 2개의 칩 패키지 부재들(310, 320)을 분리한다(S60).
이어서, 2개의 칩 패키지 부재(310, 320)의 회로패턴층(220)의 콘택 영역들을 양면에 접착제가 도포된 필름 또는 양면 접착 시트(240)의 양면에 각각 부착시킨다(S70).
구체적으로, 필름 또는 시트(240)의 양면에 2개의 칩 패키지 부재(310)의 각각의 회로패턴층(220)들의 콘택 영역들이 부착된다. 즉, 하나의 칩 패키지 부재(310)의 회로패턴층(220)의 콘택 영역은 접착 필름 또는 시트(240)의 일 면에 부착되고, 다른 하나의 칩 패키지 부재(320)의 회로패턴층(220)의 콘택 영역은 접착 필름 또는 시트(240)의 다른 일 면에 부착된다.
그 결과, 이들 칩 패키지 부재(310,320)의 회로패턴층들의 콘택 영역들은 접착 필름 또는 시트(240)에 의해 마스킹된다. 그러면, 절연층들(210)의 비아홀에 의해 회로패턴층들(310)의 일부가 노출된다. 다시 말해, 하나의 칩 패키지 부재(310)의 회로패턴층(220)의 본딩 영역 및 다른 하나의 칩 패키지 부재(320)의 회로패턴층(220)의 본딩 영역은 외부에 노출된다.
이 후, 2개의 칩 패키지 부재들(310, 320)의 회로패턴층(220)의 본딩 영역들은 한번에 그리고 동일한 방식으로 도금될 수 있다. 상기 회로패턴층(220)의 본딩 영역은 복수개의 금속으로 예컨대, 니켈 및 금을 차례대로 이용하여 여러 번 도금된다. 물론 본 발명은 이에 한정되지 않으며, 회로패턴층(220)의 본딩 영역은 하나의 금속을 이용하여 도금될 수 있다. 회로패턴층(220)의 본딩 영역에 대한 도금시, 절연층(110)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어지므로, 원칙적으로 도금되지 않는다.
한편, 본 실시예에서는 회로패턴층(220)의 콘택 영역의 도금 후에 회로패턴층(220)의 본딩 영역의 도금이 수행되지만, 본 발명은 이에 한정되지 않는다. 다시 말해, 회로패턴층(220)의 콘택 영역의 도금 공정과 회로패턴층(220)의 본딩 영역의 도금 공정의 순서는 제조 공정 상의 조건 또는 다른 조건에 따라 바뀔 수 있다.
또한, 본 실시예에서는 절연층(210)들을 부착되는 접착 필름 또는 시트(230) 및 회로패턴층(220)의 콘택 영역들이 부착되는 접착 필름 또는 시트(240)이 서로 다른 것으로 도시되어 있지만, 이들 접착 시트들(230, 240)은 서로 동일할 수 있다. 예컨대, 회로패턴층의 콘택 영역의 도금 후에 또는 회로패턴층(220)의 본딩 영역의 도금 후에 접착 필름 또는 시트로부터 절연층 또는 회로패턴층이 분리되어 다시 사용될 수 있다.
이러한 본 발명에 따라, 비아홀(212)이 형성된 절연층(210)과 절연층(210) 상에 위치하는 회로패턴층(220)을 갖는 칩 패키지 부재(310)의 콘택 영역과 본딩 영역이 서로 다른 방식이나 재료로, 또는 서로 다른 횟수 도금될 경우 양면 접착 필름 또는 시트를 이용하여 2개의 칩 패키지의 콘택영역들 또는 본딩 영역들을 마스킹 공정 없이 한번에 도금할 수 있다. 그에 따라, 본 발명에 따르면 2개의 칩 패키지 부재의 콘택 영역들 또는 본딩 영역들을 도금하는 공정을 종래 공정보다 단순화하여 그 비용 및 시간을 줄이는 효과가 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
210: 절연층 220: 회로패턴층
230: 접착 필름

Claims (6)

  1. 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 각각 포함하는 2개의 칩 패키지 부재를 형성하며;
    상기 2개의 칩 패키지 부재의 절연층들을 제1 양면 접착 시트의 양면에 각각 부착시키며;
    상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 도금하며;
    상기 제1 양면 접착 시트로부터 상기 절연층들을 분리하며;
    상기 2개의 칩 패키지 부재의 회로패턴층들의 콘택 영역들을 제2 양면 접착 시트의 양면에 각각 부착시키며;
    상기 2개의 칩 패키지 부재의 회로패턴층들의 본딩 영역들을 도금하는 것을 포함하는 칩 패키지 부재 제조 방법.
  2. 제1항에 있어서, 상기 제2 양면 접착 시트로부터 상기 회로패턴층들의 콘택 영역들을 분리하는 것을 더 포함하는 칩 패키지 부재 제조 방법.
  3. 제1항에 있어서,
    상기 회로패턴층들의 콘택 영역들은 니켈(Ni), 팔라듐(Pd) 및 금(Au)을 차례대로 이용하여 도금되는, 칩 패키지 부재 제조 방법.
  4. 제1항에 있어서,
    상기 회로패턴층들의 본딩 영역들은 니켈(Ni) 및 금(Au)을 차례대로 이용하여 도금되는, 칩 패키지 부재 제조 방법.
  5. 제1항에 있어서,
    상기 회로패턴층의 콘택 영역의 도금은 상기 회로패턴층의 본딩 영역의 도금과 다른 방식으로 수행되는 칩 패키지 부재 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 양면 접착 시트 및 상기 제2 양면 접착 시트는 하나의 시트로 구현되는 칩 패키지 제조 방법.
KR1020110089070A 2011-09-02 2011-09-02 칩 패키지 부재 제조 방법 KR101776322B1 (ko)

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