KR20130025544A - 유기 박막트랜지스터 및 그 제조방법 그리고 이를 구비하는 액정표시장치 - Google Patents
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Abstract
본 발명은 유기 박막트랜지스터 및 그의 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치에 관한 것이다.
본 발명에 따른 유기 박막트랜지스터는 복수의 트랜치가 서로 이격된 상태로 형성된 기판과, 상기 복수의 트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과, 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과, 상기 유기 반도체층 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막의 상부에 형성되는 게이트 전극을 포함한다.
본 발명에 따르면, 기판 내에 소스 및 드레인 전극을 형성함으로써 이의 상부에 형성되는 유기 반도체층을 평탄한 기판 위에 형성할 수 있게 되므로, 이로 인해 유기 박막트랜지스터의 소자 특성을 향상시킬 수 있게 된다.
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Description
본 발명은 유기 박막트랜지스터 및 그 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치에 관한 것으로, 특히 계면특성을 향상시킨 유기 박막트랜지스터에 관한 것이다.
정보화 사회가 발전함에 따라 CRT(cathode ray tube)를 대신할 수 있는, 플라즈마표시장치(plasma display panel:PDP), 액정표시장치(liquid crystal display device:LCD), 유기발광다이오드 표시장치(organic light emitting diode:OLED)와 같은 평판표시장치가 널리 연구되며 사용되고 있는 추세이다.
위와 같은 평판표시장치 중에서, 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 액정표시장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
최근에는 액정표시장치의 박막트랜지스터 중 액티브층에 유기 반도체를 활용한 기술의 연구가 활발히 진행되고 있다.
통상적으로, 유기 반도체는 반도체 특성을 나타내는 공액성 유기 고분자인 폴리아세틸렌(polyacetylene)이 개발된 후, 다양한 합성방법, 필름 형태로의 용이성, 유연성, 전도성, 저렴한 생산비와 같은 유기물의 특성 때문에 새로운 전기전자 재료로서의 기능성 전자소자 및 광소자 등 광범위한 분야에서 활발히 연구되고 있다.
이러한 전도성 고분자를 이용한 소자 중에서, 유기물을 액티브층으로 사용하는 유기 박막트랜지스터(organic thin film transistor:OTFT)에 대한 연구가 폭넓게 진행 중에 있다.
상기 유기 박막트랜지스터는 Si-TFT와 구조적으로 거의 같은 형태로 반도체 영역에 Si 대신에 유기물을 사용한다는 차이점이 있는데, 유연성을 가져 플라스틱재 기판의 사용이 가능하며 구동전압이 낮고 빠른 응답 속도 특성을 가지는 장점을 가진다.
여기서, 유기 박막트랜지스터의 효율은 유기 반도체층의 결정화도, 유기 반도체층 계면의 전하특성, 게이트 절연층의 박막 특성, 소스 및 드레인 전극과 유기 반도체층 계면의 캐리어 주입 능력 등에 영향을 받는다.
특히, 유기 박막트랜지스터의 문턱 전압 및 이동도(mobility)는 표면의 평탄화 특성에 영향을 많이 받는다.
이러한 유기 박막트랜지스터는 게이트 전극의 위치에 따라 탑게이트(top gate) 방식과 보텀게이트(bottom gate) 방식으로 나뉜다.
도 1은 보텀게이트 방식의 유기 박막트랜지스터(1)를 보여주는 단면도이다.
도 1에 도시된 바와 같이, 유기 박막트랜지스터(1)는 기판(10) 상에 게이트 전극(36), 게이트 절연막(55), 유기 반도체층(45), 그리고 일정간격 이격된 소스 및 드레인 전극(32, 34)이 차례로 적층되어 구성된다.
여기서, 게이트 전극(36)과 소스 전극(32) 및 드레인 전극(34)은 통상적인 사진식각공정을 통해 형성된다. 일 예로, 기판(10) 상에 금속층을 적층하고 그 위에 포트레지스트(photoresist)를 적층하고 현상한 후, 현상된 포토레지스트 패턴에 의해 금속층을 식각함으로써 게이트 전극(36)을 형성한다.
이와 같이 사진식각공정을 통해 게이트 전극(36)이 형성되고, 이의 위에 게이트 절연막(55)이 형성된 후 유기 반도체층(45)이 형성될 경우, 게이트 전극(36)에 의해 발생된 단차에 의해 소스 및 드레인 전극(32, 34)과 게이트 절연막(55)의 사이에 형성되는 유기 반도체층(45)은 소스 및 드레인 전극(32, 34)과의 계면특성이 저하될 뿐만 아니라 접촉저항이 증가하는 문제점이 있다.
또한, 유기 반도체층(45)의 결정화 및 그레인 성장은 기판의 재질과 표면 상태에 따라 매우 큰 차이를 보여주는데, 이는 유기 박막트랜지스터의 성능과 직결된다. 즉, 유기 박막트랜지스터의 성능은 유기 반도체층이 형성되는 표면 계질과 표면거칠기(roughness)에 의해 직접적인 영향을 받는다.
일 예로 글래스(glass) 및 실리카(silica) 계열의 표면에서 비교적 큰 입계 및 높은 결정 성장이 가능한데 반해, 금속(metal)의 표면에서는 비결정화된 작은 입계 형상이 형성되는 문제점이 있다.
따라서 유기 박막트랜지스터 제작 시 기판의 이질적 표면계질 제거 및 평탄화는 유기 박막트랜지스터 소자의 성능을 향상시킬 수 있는 주요한 요인이 된다.
이에 따라 본 발명은 기판 상에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 형성함으로써 유기 반도체층이 평탄한 표면 위에 형성되도록 하는 유기 박막트랜지스터 및 그의 제조방법 그리고 유기 박막트랜지스터를 구비하는 액정표시장치를 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터는, 제1 및 제2 트랜치가 형성된 기판과; 상기 제1 및 제2트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과; 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과; 상기 유기 반도체층 상부에 형성되는 게이트 절연막과;상기 게이트 절연막의 상부에 형성되는 게이트 전극을 포함한다.
상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에 상기 유기 반도체층으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전송층을 더 포함하는 것을 특징으로 한다.
상기 전송층은 상기 제1 및 제2트랜치 각각의 내부에 형성되는 것을 특징으로 한다.
한편, 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 제조방법은, 기판 상에 소스 및 드레인 전극 각각에 대응되는 제1 및 제2트랜치를 형성하는 제1단계와; 상기 제1 및 제2트랜치 내부에 소스 및 드레인 전극을 형성하는 제2단계와; 상기 기판 상에 상기 소스 및 드레인 전극과 중첩되는 유기 반도체층을 형성하는 제3단계와; 상기 유기 반도체층의 상부에 게이트 절연막을 형성하는 제4단계와; 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 제5단계를 포함한다.
상기 제1단계는 상기 기판 상에 복수의 에치 스토퍼를 형성하는 단계와, 상기 복수의 에치 스토퍼를 식각 마스크로 이용하여 기판을 부분적으로 식각함으로써 상기 제1 및 제2트랜치를 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에 상기 유기 반도체층으로의 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제2단계는 상기 기판의 전면에 소스 및 드레인 금속층을 형성하고, 열처리를 통한 증착으로 계면에 금속산화막을 형성하는 단계와, 상기 기판의 표면을 평탄화하는 표면처리를 수행하여 기판 내부에 상기 소스 및 드레인 전극을 형성함과 동시에 상기 소스 및 드레인 전극 각각의 상부로 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기 제3 내지 제5단계는 상기 유기 반도체층에 대응되는 유기층을 형성하는 단계와, 상기 유기층이 형성된 상기 기판 상에 상기 게이트 절연막에 대응되는 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층이 형성된 상기 기판 상에 상기 게이트 전극에 대응되는 게이트 금속층을 형성하는 단계와, 상기 유기층과, 상기 게이트 절연층과, 상기 게이트 금속층을 한번에 패턴함으로써 상기 유기 반도체층과, 상기 게이트 절연층과, 상기 게이트 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
다른 한편 본 발명의 바람직한 실시예에 따른 액정표시장치는, 복수의 트랜치가 서로 이격된 상태로 형성된 기판과; 상기 기판 상에 일 방향으로 형성된 다수의 게이트 배선과; 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 다수의 데이터 배선과; 상기 다수의 게이트 배선과 상기 데이터 배선이 교차하는 교차지점에서, 상기 데이터 배선에서 연장한 소스 전극과, 상기 소스 전극과 이격한 드레인 전극과, 상기 소스 및 드레인 전극과 중첩되어 구성된 유기 반도체층과, 상기 유기 반도체층 상에 구성된 게이트 절연막과; 상기 게이트 절연막 상에 구성되고 상기 게이트 배선과 일체로 구성되는 게이트 전극을 포함하는 유기 박막트랜지스터와; 상기 드레인 전극과 연결되고, 상기 화소 영역에 구성된 화소 전극을 포함하고, 상기 데이터 배선, 상기 데이터 배선과 연결되는 상기 소스 전극, 상기 드레인 전극 및 상기 드레인 전극과 연결되는 상기 화소 전극은 상기 복수의 트랜치 내에 각각 형성되는 유기 박막트랜지스터를 구비하는 것을 특징으로 한다.
상기 유기 박막트랜지스터는 상기 게이트 전극과 상기 게이트 절연막 그리고 상기 유기 반도체층을 덮으며 상기 게이트 전극을 일부 노출하는 게이트 콘택홀을 구비하는 보호막과, 상기 보호막의 상부에 형성되는 게이트 배선 금속층을 더 포함하는 유기 박막트랜지스터를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 기판 내에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 각 트랜치 내부에 형성함으로써 평탄한 기판 상에 유기 반도체층을 형성할 수 있게 된다.
이에 따라, 유기 박막트랜지스터의 소자 성능 및 유연성을 향상시킬 수 있게 된다.
특히, 소스 및 드레인 전극 각각과 유기 반도체층 사이에 캐리어 주입 효율을 향상시키는 전송층을 소스 및 드레인 전극을 형성할 시에 기판 내에 함께 형성함으로써 캐리어 주입 장벽을 감소시켜 유기 박막트랜지스터의 응답 속도를 단축시킬 수 있게 된다.
도 1은 보텀게이트 방식의 유기 박막트랜지스터를 보여주는 단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 공정 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터를 구비하는 액정표시장치를 개략적으로 보여주는 분해 사시도.
도 4는 도 3의 유기 박막트랜지스터를 보여주는 단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 공정 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터를 구비하는 액정표시장치를 개략적으로 보여주는 분해 사시도.
도 4는 도 3의 유기 박막트랜지스터를 보여주는 단면도.
본 발명은 기판에 트랜치(trench)를 형성하여 기판 내부에 소스 및 드레인 전극을 형성함으로써 전극에 의한 단차를 없앨 수 있는 유기 박막트랜지스터를 제공하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 유기 박막트랜지스터의 공정 단면도이다.
탑 게이트(top gate) 방식의 유기 박막트랜지스터는, 도 2f에 도시된 바와 같이 기판(100) 내에 일정 간격 이격되어 형성된 소스 및 드레인 전극(132, 134)과, 상기 기판(100) 및 소스 및 드레인 전극(132, 134)의 상부에 형성되는 유기물질로 이루어진 유기 반도체(organic semiconductor)층(145)과, 게이트 절연막(155)과, 게이트 전극(136)으로 이루어진다.
이러한 유기 박막트랜지스터의 제조방법을 도면을 참고하면, 우선 도 2a에 도시된 바와 같이 기판(100) 상에 복수의 에치 스토퍼(etch stopper)(131)를 형성하고, 형성된 복수의 에치 스토퍼(131)를 식각 마스크로 이용하여 기판(100)을 선택적으로 식각함으로써, 도 2b에 도시된 바와 같이 홈에 해당되는 트랜치(trench)를 복수개 형성한다.
이와 같이, 에치 스토퍼(131)를 식각 마스크로 이용하면 에치 스토퍼(131)가 형성되지 않은 기판(100)의 일부분이 소정 깊이로 제거되어 소스 및 드레인 전극(도 2f의 132, 134) 각각에 대응되는 복수의 트랜치(131a)가 형성되게 된다.
여기서 기판(100)은 유연성(flexibility)을 가지는 플라스틱(plastic) 기판에 해당된다. 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 일예로 폴리에테르술폰(polyethersulphone:PES), 폴리아크릴레이트(polyacrylate:PAR), 폴리에테르 이미드(polyetherimide:PEI), 폴리에틸렌 나프탈레이트(polyethyelenennapthalate:PEB), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate:PET), 폴리페닐렌 설파이드(polyphenylene sulfide:PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC),셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate:CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있다.
또는, 기판(100)은 유연성을 가지는 금속 포일(metal foil) 기판일 수 있는데, 이 경우 복수의 트랜치(131a)가 형성된 기판(100)의 상부에 절연층이 포함될 수 있다.
그리고 도 2c에 도시된 바와 같이, 복수의 트랜치(131a)가 형성된 기판(131a)의 전면에 소스 및 드레인 전극(도 2f의 132, 134)을 형성하기 위한 소스 및 드레인 금속층(133)을 형성한 후 산화 분위기(oxidizing atmosphere)에서 어닐링(annealing) 처리를 한다.
상기 소스 및 드레인 금속층(133)은 도전성 금속 물질로 형성되며, 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.
이러한 소스 및 드레인 금속층(133)을 형성한 후 어닐링 처리를 실시하면 소스 및 드레인 금속층(133)의 금속 이온이 산소와 반응하여 자기산화(self oxidation)됨으로써 계면에 전도성의 금속산화막(133a)이 형성된다.
일예로, 소스 및 드레인 금속층(133)으로 구리(cu)를 이용한 경우, 어닐링을 통한 열층착 방식에 의해 증착된 산화구리(CuOx)가 금속산화막(133a)으로 형성된다.
이렇게 형성된 금속산화막(133a)은 채널로 작용하는 유기 반도체층(145)으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전송층(transport layer)(도 2f의 135)에 대응된다.
상기 전송층(도 2f의 135)은 소스 및 드레인 전극(도 2f의 132, 134)과 유기 반도체층(도 2f의 145) 사이에 위치하여 캐리어 주입 장벽을 감소시킴으로써 유기 박막트랜지스터 소자의 특성을 향상시키는 역할을 한다.
이후 도 2d에 도시된 바와 같이, 유기 반도체층(도 2f의 145)의 형성을 위해 기판(100)의 표면을 평탄화하는 표면처리인 다이싱(dicing) 처리를 함으로써 기판의 표면을 평탄하게 하고, 복수의 트랜치(131a) 각각에 소스 전극(132), 드레인 전극(134)과 이들(132, 134) 각각의 상부에 소스 및 드레인 전극(132, 134) 각각과 직접 접촉하는 전송층(135)의 형성을 완료한다.
상기 표면처리는 세정(cleaning)처리, 산소를 포함한 가스를 이용한 애싱(O2 ashing) 처리를 더 포함할 수 있다.
이와 같이, 기판(100) 내에 소스 및 드레인 전극(132, 134)과 이들(132, 134) 각각과 직접 접촉하는 전송층(135)을 형성하고 기판을 평탄화하는 처리를 함으로써 유기 반도체층(도 2f의 145)이 형성될 시에 박막의 결정화도가 배가되게 된다.
그리고 도 2e에 도시된 바와 같이, 소스 및 드레인 전극(132, 134)이 형성된 기판(100) 상에 저분자 유기물질 그룹 중 하나로 선택된 물질로 유기 반도체층(145a)을 형성한다.
여기서 유기 반도체층(145a)은, 도 2d에서의 표면처리 후 기판(100) 상에 형성됨에 따라 평탄한 기판(100) 상에 형성되게 된다.
이어, 상기 유기 반도체층(145a) 상에 연속하여 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질로 게이트 절연층(155a)을 형성한다.
그리고, 유기 반도체층(145a)과 게이트 절연층(155a)이 형성된 기판 상에 게이트 금속층(136a)을 형성한다.
여기서, 유기 반도체층(145a)은 스핀 코팅법, 증착법 또는 인쇄법으로 형성할 수 있으며, 유기 반도체층(145a)을 형성하는 저분자 유기물질로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-5-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜(polythiophenes:PT) 및 그 유도체, 폴리파라페닐렌비닐렌(poly phenylene vinylene:PPV) 및 그 유도체, 폴리파라페닐렌(poly phenylene) 및 그 유도체, 폴리플로렌(polyfluorenes:PFs) 및 그 유도체, 폴리티오펜비닐렌(polythiophenes vinylene) 및 그 유도체, 폴리티오펜-헤테로고리방향족(polythiophenes-heterocyclic compound) 공중합체 및 그 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등이 사용될 수 있다.
상기 게이트 절연층(155a)은 증착법 또는 인쇄법을 이용하여 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물 등과 같은 무기절연물질 그룹 중 하나로 이루어지거나, 또는 폴리스티렌 등과 같은 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질로 이루어질 수 있다.
상기 게이트 전극층(136a)은 도전성 금속 물질로 형성되며, 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다.
도 2f에 도시된 바와 같이, 유기 반도체층(145a)과, 게이트 절연층(155a) 그리고 게이트 금속층(136a)을 일괄적으로 패턴하여 유기 반도체층(145a), 게이트 절연막(155a), 게이트 전극(136a)을 형성함으로써 유기 박막트랜지스터를 완성한다.
여기서, 유기 반도체층(145a)과, 게이트 절연층(155a) 그리고 게이트 금속층(136a)을 한번에 패턴함으로써 유기 반도체층(145a), 게이트 절연막(155a), 게이트 전극(136a)의 단면은 서로 일치하게 된다.
도 3는 본 발명에 따른 유기 박막트랜지스터를 구비하는 액정표시장치를 개략적으로 도시한 분해 사시도이다.
액정표시장치(110)는 액정층(105)을 사이에 두고 서로 대면 합착된 어레이 기판과 컬러필터 기판(100a, 122)으로 이루어진다.
상기 어레이 기판(100a)은 제1기판 상에 제1방향으로 연장되는 다수의 게이트 배선(120)과, 제1방향과 직교하는 제2방향으로 연장되는 다수의 데이터 배선(130)이 형성되어 다수의 게이트 배선(120)과 데이터 배선(130)은 서로 교차되며 다수의 화소영역(P)을 정의한다. 여기서, 상기 제1기판은 유연성을 가지는 플라스틱 기판 또는 금속 포일 기판일 수 있다.
그리고, 다수의 화소영역(P)마다 유기 박막트랜지스터(Organic Thin Film Transistor:OTFT)(OT)와, 화소 전극(170)이 구성되는데, 상기 유기 박막트랜지스터(OT)는 다수의 게이트 배선(120)과 데이터 배선(130)의 교차지점에 형성되어 상기 각 화소영역(P)에 마련된 화소전극(170)과 일대일 대응 접속되게 된다.
상기 유기 박막트랜지스터(OT)는, 소스 전극과, 소스 전극과 이격한 드레인 전극과, 소스 및 드레인 전극에 중첩하여 소스 및 드레인 전극의 상부에 구성한 유기 반도체층과, 상기 유기 반도체층 상부의 게이트 절연막과, 게이트 절연막 상부의 게이트 전극을 포함한다. 이때, 소스 및 드레인 전극은 기판의 내부에 형성된 트랜치에 형성되는 것을 특징으로 한다.
상기 게이트 배선(120) 및 데이터 배선(130)은 전기 전도도가 우수하고 비저항 금속을 주로 사용한다.
이와 같은 구성을 가지는 어레이 기판(100a)과 마주보며 상부기판이라고도 불리는 컬러필터 기판(122)은 제2기판의 하부로 상기 게이트 배선(120)과 데이터 배선(130) 그리고 유기 박막트랜지스터(OT) 등의 비표시 요소를 가리면서 화소 전극(170)을 노출시키도록 각 화소영역(P)을 두르는 격자 형상의 블랙매트릭스(125)가 형성되어 있다.
또한, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열되는, 일례로 적(R), 녹(G), 청(B)색 컬러필터층(126)이 형성되어 있으며, 상기 블랙매트릭스(125)와 적, 녹, 청색 컬러필터층(126)의 전면에 걸쳐 투명한 공통전극(128)이 마련되어 있다.
그리고 도시하지는 않았지만, 상기 어레이 기판(100a)과 컬러필터 기판(122)의 이격된 사이 공간에 개재된 액정층(105)의 유출을 방지하기 위해 어레이 기판(100a)과 컬러필터 기판(122) 사이의 최외곽 가장자리를 따라 인쇄된 씰 패턴(미도시)을 포함함으로써 어레이 기판(100a)과 컬러필터 기판(122)이 합착되어 액정패널(110)을 이루게 된다.
이러한 어레이 기판(100a) 및 컬러필터 기판(122) 각각의 외측면에는 제1 및 제2편광판(102, 104)이 구비되고, 이러한 액정패널(110)의 배면으로는 광원을 포함하는 백라이트(back-light) 유닛(미도시)이 구비된다.
이에 따라, 백라이트 유닛(미도시)에 의해 빛이 공급되고, 게이트 배선(120)으로 유기 박막트랜지스터(OT)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소 전극(170)에 데이터 배선(130)의 화상신호가 전달되면 공통 전극(128)과 화소 전극(170)의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있게 된다.
도 4는 도 3의 유기 박막트랜지스터를 보여주는 단면도로, 도 2a 내지 도 2f를 참조한다.
도 4에 도시된 바와 같이, 유기 박막트랜지스터(OT)는 기판(100) 내에 일정 간격 이격되어 형성된 소스 및 드레인 전극(132, 134)과, 이들(132, 134) 각각의 상부에서 직접 접촉하는 전송층(135)과, 상기 기판(100) 상에 형성되어 소스 및 드레인 전극(132, 134)과 중첩되는 유기 반도체(organic semiconductor)층(145)과, 상기 유기 반도체층(145)의 상부에 형성된 게이트 절연막(155)과, 게이트 절연막(155)의 상부에 형성된 게이트 전극(136)과, 게이트 전극(136)을 덮으며, 게이트 전극(136)을 일부 노출시키는 게이트 콘택홀(HO)을 구비하는 보호막(160) 그리고 보호막(160)의 상부에 형성된 게이트 배선 금속층(120a)을 포함한다.
상기 유기 박막트랜지스터(OT)는 게이트 배선(도 3의 120)과 데이터 배선(도 3의 130)의 교차지점에 형성된다.
여기서, 유기 박막트랜지스터(OT)의 소스 전극(132)은 데이터 배선(도 3의 130)과 연결되고, 드레인 전극(134)은 화소 전극(도 3의 170)과 연결된다.
이러한 유기 박막트랜지스터(OT)는, 도 2a에서와 같이 에치 스토퍼(131)를 기판(100) 상에 형성하여 기판(100) 내에 소스 및 드레인 전극(132, 134)에 대응되는 트랜치(131a)를 형성할 시에 트랜치(131a)의 폭을 넓게 형성하여 소스 전극(132)과 직접 접촉하는 데이터 배선(130)과, 도면에 도시된 바와 같이 드레인 전극(134)과 직접 접촉하는 화소 전극(170)의 자리를 기판(100) 내에 마련할 수 있다.
이와 같이 함으로써 소스 전극(132)과, 소스 전극(132)에 연결되는 데이터 배선(130)과, 소스 전극(132)과 이격되어 형성된 드레인 전극(134), 그리고 드레인 전극(134)과 연결되는 화소 전극(170)은 기판(100) 내에서 동일한 라인에 형성되게 되는데, 이에 한정되지 않고 다양하게 변경될 수 있다.
상기 화소 전극(170)은, 도 2d의 소스 및 드레인 전극(132, 134) 및 전송층(135)이 형성된 기판(100) 상에 인듐-틴-옥사이드(ITO) 혹은 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 물질 중 선택된 하나를 증착하고 이를 패턴하여 기판(100) 내에서 드레인 전극(134)과 직접 접촉하면서 화소 영역(P)에 위치하도록 형성할 수 있다. 여기서, 화소 전극(170)을 형성한 후에도 기판을 평탄화하기 위한 도 2d의 표면처리 공정이 수행될 수 있다.
이후, 도 2e 및 도 2f와 같이 유기 반도체층(145), 게이트 절연막(155) 그리고 게이트 전극(136)을 형성한다.
이후에는 게이트 전극(136)을 형성한 기판(100) 상에 유기절연물질 그룹 중에서 선택된 하나로 보호막(160)을 형성한다. 여기서 보호막(160)은 게이트 전극(136), 게이트 절연층(155) 및 유기 반도체층(145)을 덮도록 형성되며, 유기절연물질과 무기절연물질을 이용한 혼성물로 이루어질 수도 있다.
이어 보호막(160)을 패턴하여 게이트 전극(136)을 일부 노출시키는 게이트 콘택홀(HO)을 형성하고, 보호막(160) 상에 크롬(Cr), 몰리브덴(Mo) 또는 알루미늄 합금(AlNd)과 같은 도전성 금속 그룹 중 선택된 하나를 증착하여 게이트 배선 금속층을 형성하고 이를 패턴하여 게이트 배선(120)과 연결되는 게이트 배선 금속층(120a)을 형성할 수도 있다.
이와 같이, 본 발명에 따른 유기 박막트랜지스터는 기판 내에 복수의 트랜치를 형성하여 소스 및 드레인 전극을 각 트랜치 내부에 형성하고, 소스 및 드레인 전극 각각과 유기 반도체층 사이에 캐리어 주입 효율을 향상시키는 전송층을 소스 및 드레인 전극을 형성할 시에 같이 형성함으로써 유기 박막트랜지스터의 소자 특성을 향상시킬 수 있게 된다.
이와 같이, 기판 내부에 소스 및 드레인 전극을 형성하여 평탄한 기판 상에 유기 반도체층을 형성할 수 있게 됨으로써 기판의 이질적 표면계질을 제거하여 유기 반도체층의 박막 결정화도를 배가시킴과 동시에 전송층을 통해 소스 및 드레인 전극에서 유기 반도체층으로의 캐리어 주입 효율이 증가되므로 소자의 성능 및 유연성을 향상시킬 수 있게 된다.
이상과 같은 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지를 벗어나지 않는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위 및 이와 균등한 범위 내에서의 본 발명의 변형을 포함한다.
100: 기판 131: 에치 스토퍼
131a: 트랜치 132: 소스 전극
134: 드레인 전극 136: 게이트 전극
145: 유기 반도체층 155: 게이트 절연막
160: 보호막 170: 화소 전극
131a: 트랜치 132: 소스 전극
134: 드레인 전극 136: 게이트 전극
145: 유기 반도체층 155: 게이트 절연막
160: 보호막 170: 화소 전극
Claims (10)
- 제1 및 제2 트랜치가 형성된 기판과;
상기 제1 및 제2트랜치 각각의 내부에 형성되는 소스 및 드레인 전극과;
상기 기판 상에 상기 소스 및 드레인 전극과 중첩되어 형성되는 유기 반도체층과;
상기 유기 반도체층 상부에 형성되는 게이트 절연막과;
상기 게이트 절연막의 상부에 형성되는 게이트 전극
을 포함하는 유기 박막트랜지스터.
- 제 1항에 있어서,
상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에
상기 유기 반도체층으로의 캐리어 주입(carrier injection) 효율을 향상시키는 전송층을 더 포함하는 유기 박막트랜지스터.
- 제 1항에 있어서,
상기 전송층은
상기 제1 및 제2트랜치 각각의 내부에 형성되는 유기 박막트랜지스터.
- 기판 상에 소스 및 드레인 전극 각각에 대응되는 제1 및 제2트랜치를 형성하는 제1단계와;
상기 제1 및 제2트랜치 내부에 소스 및 드레인 전극을 형성하는 제2단계와;
상기 기판 상에 상기 소스 및 드레인 전극과 중첩되는 유기 반도체층을 형성하는 제3단계와;
상기 유기 반도체층의 상부에 게이트 절연막을 형성하는 제4단계와;
상기 게이트 절연막의 상부에 게이트 전극을 형성하는 제5단계
를 포함하는 유기 박막트랜지스터의 제조방법.
- 제 4항에 있어서,
상기 제1단계는
상기 기판 상에 복수의 에치 스토퍼를 형성하는 단계와,
상기 복수의 에치 스토퍼를 식각 마스크로 이용하여 기판을 부분적으로 식각함으로써 상기 제1 및 제2트랜치를 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
- 제 4항에 있어서,
상기 소스 및 드레인 전극 각각과 상기 유기 반도체층의 사이에 상기 유기 반도체층으로의 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계를 더 포함하는 유기 박막트랜지스터의 제조방법.
- 제 6항에 있어서,
상기 제2단계는
상기 기판의 전면에 소스 및 드레인 금속층을 형성하고, 열처리를 통한 증착으로 계면에 금속산화막을 형성하는 단계와
상기 기판의 표면을 평탄화하는 표면처리를 수행하여 기판 내부에 상기 소스 및 드레인 전극을 형성함과 동시에 상기 소스 및 드레인 전극 각각의 상부로 캐리어 주입 효율을 향상시키는 전송층을 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
- 제 4항에 있어서,
상기 제3 내지 제5단계는
상기 유기 반도체층에 대응되는 유기층을 형성하는 단계와
상기 유기층이 형성된 상기 기판 상에 상기 게이트 절연막에 대응되는 게이트 절연층을 형성하는 단계와
상기 게이트 절연층이 형성된 상기 기판 상에 상기 게이트 전극에 대응되는 게이트 금속층을 형성하는 단계와
상기 유기층과, 상기 게이트 절연층과, 상기 게이트 금속층을 한번에 패턴함으로써 상기 유기 반도체층과, 상기 게이트 절연층과, 상기 게이트 금속층을 형성하는 단계로 이루어지는 유기 박막트랜지스터의 제조방법.
- 복수의 트랜치가 서로 이격된 상태로 형성된 기판과;
상기 기판 상에 일 방향으로 형성된 다수의 게이트 배선과;
상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 다수의 데이터 배선과;
상기 다수의 게이트 배선과 상기 데이터 배선이 교차하는 교차지점에서, 상기 데이터 배선에서 연장한 소스 전극과, 상기 소스 전극과 이격한 드레인 전극과, 상기 소스 및 드레인 전극과 중첩되어 구성된 유기 반도체층과, 상기 유기 반도체층 상에 구성된 게이트 절연막과; 상기 게이트 절연막 상에 구성되고 상기 게이트 배선과 일체로 구성되는 게이트 전극을 포함하는 유기 박막트랜지스터와;
상기 드레인 전극과 연결되고, 상기 화소 영역에 구성된 화소 전극을 포함하고,
상기 데이터 배선, 상기 데이터 배선과 연결되는 상기 소스 전극, 상기 드레인 전극 및 상기 드레인 전극과 연결되는 상기 화소 전극은 상기 복수의 트랜치 내에 각각 형성되는 유기 박막트랜지스터를 구비하는 액정표시장치.
- 제 9항에 있어서,
상기 유기 박막트랜지스터는
상기 게이트 전극과 상기 게이트 절연막 그리고 상기 유기 반도체층을 덮으며 상기 게이트 전극을 일부 노출하는 게이트 콘택홀을 구비하는 보호막과, 상기 보호막의 상부에 형성되는 게이트 배선 금속층을 더 포함하는 유기 박막트랜지스터를 구비하는 액정표시장치.
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| KR20130025544A true KR20130025544A (ko) | 2013-03-12 |
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-
2011
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