KR20130018987A - 조전지용 보호용 반도체 장치, 보호용 반도체 장치를 포함하는 전지 팩, 및 전자 장치 - Google Patents

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Abstract

직렬 접속된 N개 이차 전지를 포함하는 조전지를 보호하는 보호용 반도체 장치는, 상기 N개 이차 전지마다, 상기 이차 전지 중 대응하는 하나의 전압을 분압하는 전압 센싱 저항기, 참조 전압, 및 상기 전압 센싱 저항기로 획득된 전압과 상기 참조 전압을 비교하는 제1 비교기를 포함하는 단선 검출 회로를 포함한다. 보호용 반도체 장치는 또한, 미리 결정된 시간 간격으로 상기 전압 센싱 저항기 중 대응하는 하나의 저항치보다 작은 저항치를 갖는 내부 저항기를, 상기 대응하는 전압 센싱 저항기에 순차 선택적으로 병렬 접속시키는 회로를 포함한다. 단선 검출 회로는, 상기 내부 저항기가 상기 대응하는 전압 센싱 저항기에 병렬 접속되는 경우, 상기 제1 비교기로부터의 출력에 기초하여 상기 N개 이차 전지와 상기 보호용 반도체 장치 간의 단선을 검출한다.

Description

조전지용 보호용 반도체 장치, 보호용 반도체 장치를 포함하는 전지 팩, 및 전자 장치{PROTECTIVE SEMICONDUCTOR APPARATUS FOR AN ASSEMBLED BATTERY, A BATTERY PACK INCLUDING THE PROTECTIVE SEMICONDUCTOR APPARATUS, AND AN ELECTRONIC DEVICE}
본 발명은, 복수의 이차 전지의 직렬 접속을 포함하는 조전지(assembled battery)를 보호하는 기술에 관한 것이다.
휴대형의 퍼스널 컴퓨터, 음향 기기, 카메라, 비디오 기기 등의 각종 휴대 전자 장치에서, 취급이 간편하기 때문에 전지 팩이 널리 이용되고 있다. 전지 팩은 패키지 내에 수용된 하나 이상의 이차 전지로 구성된다. 이차 전지는, 모두 고용량을 갖는 리튬 이온 셀, 리튬 폴리머 셀, 및 니켈 수소 전지를 포함할 수도 있다. 고용량의 셀은, 매우 큰 에너지량을 저장할 수 있어서, 과충전, 과방전, 또는 과전류가 내부에 흐르는 경우에는, 발열하거나, 심지어 발화되어 인체에 위험을 끼치게 할 수도 있다.
따라서, 이차 전지를 과충전, 과방전, 충전 과전류, 방전 과전류, 단락 전류, 또는 이상 과열로부터 보호하기 위한 보호용 반도체 장치가 전지 팩 내에 제공될 수도 있다. 상기 임의의 이상으로부터의 보호가 필요한 경우는, 보호용 반도체 장치는, 이차 전지와 충전기 혹은 부하 장치 간의 접속을 차단하여, 과열 또는 발화를 막고, 또한 이차 전지의 열화를 방지한다.
또한, 조전지에서 직렬 접속된 복수의 이차 전지를 보호하는 보호용 반도체 장치가 제안되어 있다. 예컨대, 일본 특허 공개 제2008-027658호 공보(특허 문헌 1)는, 이차 전지와 보호용 반도체 장치 간의 단선을 검출할 수 있는 보호용 반도체 장치를 제안한다.
특허 문헌 1에 따른 기술은, 이차 전지와 보호 장치 간의 단선을 검출하는 것을 목적으로 한다. 이것은, 충방전 전류 흐름의 존재시 셀 전압이, 충방전 전류 흐름의 부재시 셀 전압과 비교되는 방법에 기초한다. 보다 자세하게는, 본 기술은, 병렬 접속된 복수의 셀을 각각이 포함하는 셀 블록의 직렬 접속의 하나 이상의 단을 포함하는 전지 팩에서의 단선을 검출하는 방법에 관한 것이다. 셀 블록의 단자 전압은, 충방전 기간과, 실질적으로 충방전 전류가 흐르지 않는 기간에서 측정된다. 다음, 본 방법은, 이들 기간 간의 단자 전압의 차를 획득하여, 단자 전압의 차 및 충방전 기간에서의 충방전의 전류치로부터 셀의 내부 저항치를 결정한다. 내부 저항치가 미리 결정된 값을 초과하는 경우, 본 방법은, 적어도 하나의 병렬 셀이 단선되어 있다(분리되어 있다)고 판정한다.
직렬 접속된 복수의 이차 전지를 보호하는 상기 보호용 반도체 장치는, 이차 전지와 보호 장치 간의 단선을 검출할 수 있다. 그러나, 단선의 검출은, 충방전 기간과, 실질적으로 충방전 전류가 없는 기간에서 수행된다. 따라서, 본 방법은, 이차 전지의 사용 동안 이차 전지와 보호 장치 간의 단선을 검출할 수 없다.
상기의 관점에서, 본 발명의 목적은, 이차 전지의 사용 동안이라도, 이차 전지와 보호용 반도체 장치 간의 단선을 검출할 수 있는 보호용 반도체 장치, 이 보호용 반도체 장치를 포함한 전지 팩, 및 이 보호용 반도체 장치 또는 이 전지 팩을 포함하는 전자 장치를 제공하는 것이다.
본 발명의 일태양에서, 직렬 접속된 N개 이차 전지를 포함하는 조전지를 보호하는 보호용 반도체 장치는, 상기 N개 이차 전지마다, 이 이차 전지의 전압을 분압하도록 구성된 전압 센싱 저항기, 참조 전압, 및 상기 전압 센싱 저항기로 획득된 전압과 상기 참조 전압을 비교하도록 구성된 제1 비교기를 포함하는 단선 검출 회로; 및 미리 결정된 시간 간격으로 상기 전압 센싱 저항기 중 대응하는 하나의 저항치보다 작은 저항치를 갖는 내부 저항기를 상기 대응하는 전압 센싱 저항기에 순차 선택적으로 병렬 접속시키도록 구성된 회로를 포함한다. 상기 단선 검출 회로는, 상기 내부 저항기가 상기 대응하는 전압 센싱 저항기에 병렬 접속되는 경우, 상기 제1 비교기로부터의 출력에 기초하여 상기 N개 이차 전지와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성되어 있다.
다른 태양에서, 전지 팩은 상기 보호용 반도체 장치를 포함한다.
다른 태양에서, 전자 장치는 상기 보호용 반도체 장치 또는 상기 전지 팩을 포함한다.
실시예에 따른 보호용 반도체 장치에 따르면, 이차 전지와 보호용 반도체 장치 간의 접속이 미리 결정된 시간 간격으로 모니터링된다. 따라서, 이차 전지의 사용 동안이라도 이차 전지와 보호용 반도체 장치 간의 단선이 검출될 수 있다. 또한, 회로 부품을 공유함으로써, 보호용 반도체 장치의 크기를 감소시킬 수 있다.
실시예에 따른 전지 팩 혹은 전자 장치는, 상기 보호용 반도체 장치를 포함한다. 따라서, 이차 전지의 사용 중이라도, 이차 전지와 보호용 반도체 장치 간의 단선이 검출될 수 있다. 또한, 회로 부품을 공유함으로써, 전지 팩 또는 전자 장치의 크기를 감소시킬 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은, 첨부된 도면에 도시된 바와 같이, 본 발명의 실시예의 다음의 보다 구체적인 설명으로부터 명백할 것이다.
도 1은 제1 실시예에 따른 보호용 반도체 장치의 결선도이다.
도 2는 도 1의 보호용 반도체 장치의 제어 회로로부터의 제어 신호를 도시한다.
도 3은 단선시 제1 실시예에 따른 보호용 반도체 장치의 동작을 도시하는 타이밍 챠트이다.
도 4는 제1 실시예에 따른 보호용 반도체 장치, 특히 VC1 단선 검출 회로 및 VSS 단선 검출 회로의 동작을 도시하는 회로도이다.
도 5는 고전압 검출에 대한 보호용 반도체 장치의 동작을 설명하는 동작 타임 챠트이다.
도 6은 제2 실시예에 따른 보호용 반도체 장치의 결선도이다.
도 7은 단선 검출에 대한 제2 실시예에 따른 보호용 반도체 장치의 동작을 설명하는 동작 타이밍 차트이다.
도 8은 저전압 검출에 대한 제2 실시예에 따른 보호용 반도체 장치의 동작을 설명하기 위한 동작 타임 챠트이다.
도 9는 제3 실시예에 따른 보호용 반도체 장치의 결선도이다.
도 10은 제4 실시예에 따른 보호용 반도체 장치의 결선도이다.
도 11은 제5 실시예에 따른 보호용 반도체 장치의 결선도이다.
도 12는 제6 실시예에 따른 보호용 반도체 장치의 결선도이다.
(본 발명의 특징)
본 발명의 실시예에 따른, 직렬 접속된 복수의 이차 전지를 보호하는 보호용 반도체 장치는 다음의 특징을 갖는다. 보호용 반도체 장치는, 전압 모니터링을 위해 이차 전지와 병렬 접속된 분압용 전압 센싱 저항기를 포함한다. 전압 센싱 저항기의 값보다 값이 작은 내부 저항기는, 미리 결정된 시간 간격으로 전압 센싱 저항기(모든 다른 이차 전지에 대응하는 전압 센싱 저항기와 같은) 중 적어도 하나와 병렬 접속된다.
보호용 반도체 장치와 이차 전지 간의 단선이 없는 경우, 이차 전지로 인한 전압 변동은, 이차 전지와의 접속을 위한 셀 접속 단자에서 발생하지 않는다. 그러나, 보호용 반도체 장치와 이차 전지 간의 단선이 있는 경우, 이차 전지로부터 단선된 셀 접속 단자에서의 전압은, 저항치의 변화에 따라 변동한다. 따라서, 이 저항치의 변화에 의한 전압 변동은, 단선에 의하여 유발되었던 것으로서 검출된다.
보호용 반도체 장치의 전원 단자(즉, 최상위의 이차 전지의 양극에 대한 셀 접속 단자(VC1)) 및 접지 단자(VSS)는, 보호용 반도체 장치의 안정 동작에 영향을 미친다. 따라서, 보호용 반도체 장치는, 이차 전지로부터의 전원 단자(VC1) 또는 접지 단자(VSS)의 단선을 순간적으로 검출하는 회로를 포함할 수도 있다.
(각종 실시예의 개요)
본 발명의 기본적인 실시예에 따르면, 이차 전지와 보호용 반도체 장치 간의 접속이 미리 결정된 시간 간격으로 모니터링되어, 이차 전지의 사용 중에도 단선을 검출한다.
단선 검출 회로의 구성 요소의 일부는, 고전압 검출 회로 및/또는 저전압 검출 회로에서 공유될 수도 있다. 따라서, 이하에 설명하는 제1 실시예 및 제2 실시예에서, 단선 검출 회로의 구성 요소의 일부는 고전압 검출 회로 및/또는 저전압 검출 회로에서 공유되어, 회로 크기를 감소시킨다.
구체적으로는, 제1 실시예(도 1 참조)에서, 단선 검출 회로에서의 전압 센싱 저항기(Rs11 내지 Rs42), 참조 전압(Vr11 내지 Vr41), 비교기(11 내지 14), 및 NAND 회로(15)가 고전압 검출 회로와 공유되어 있다(이 이유로, 단선 검출 회로를 "단선/고전압 검출 회로"로서 칭할 수도 있다). 제2 실시예(도 6 참조)에서, 단선 검출 회로에서의 전압 센싱 저항기(Rs13 내지 Rs44), 참조 전압(Vr12 내지 Vr42), 비교기(21 내지 24), 및 OR 회로(25)가 저전압 검출 회로와 공유되어 있다(이 이유로, 단선 검출 회로를 "단선/저전압 검출 회로"로 칭할 수도 있다).
제1 실시예의 전압 센싱 저항기(Rs11 내지 Rs42) 및 참조 전압(Vr11 내지 Vr41)의 특징은, 단선 검출 회로로서 사용되기만 하면 특히 제한될 필요는 없다. 그러나, 고전압 검출 회로로서도 사용되는 경우는, 고전압이라고 간주되는 값의 검출시 비교기(11 내지 14)가 반전되도록 하는 특성일 필요는 없다.
마찬가지로, 제2 실시예의 전압 센싱 저항기(Rs13 내지 Rs44) 및 참조 전압(Vr12 내지 Vr42)의 특성은, 단선 검출 회로로서 사용되기만 하면 특히 제한될 필요는 없다. 그러나, 저전압 검출 회로로서도 사용되는 경우는, 저전압이라고 간주되는 값의 검출시 비교기(21 내지 24)가 반전되도록 하는 특성일 필요는 없다.
제3 실시예는, 제1 실시예의 것과 유사한 단선/고전압 검출 회로 및 제2 실시예의 것과 유사한 단선/저전압 검출 회로를 포함하는 보호용 반도체 장치에 관한 것이다. 제3 실시예에서, 단선의 검출은, 단선/고전압 검출 회로와 단선/저전압 검출 회로 중 하나의 전압 센싱 저항기, 참조 전압, 및 비교기를 사용하여 행해질 수도 있다. 또는 단선/고전압 검출 회로 및 단선/저전압 검출 회로 모두가 사용될 수도 있고, 이들 중 적어도 하나에 의하여 단선의 검출 시 단선이 검출될 수도 있다.
제4 실시예에서, 제1 실시예에서 어떤 접속이 단선되는지를 판정할 수 있다. 제5 실시예에서, 제3 실시예에서 어떤 접속이 단선되는지를 판정할 수 있다. 제6 실시예에서, VC1 단선 검출 회로와 VSS 단선 검출 회로는, 제1 내지 제5 실시예에서 사용되는 인버터 대신에 비교기를 이용함으로써 구현된다.
(실시예)
본 발명의 제1 내지 제6 실시예를 도면을 참조하여 설명한다.
제1 실시예
도 1은, 제1 실시예에 따른 보호용 반도체 장치(1)의 결선도이며, 보호용 반도체 장치(1)와 이차 전지 간의 결선을 도시한다. 도 1에 도시된 바와 같이, 보호용 반도체 장치(1)는, 단선/고전압 검출 회로(10), 내부 저항 변경 회로(101), VC1 단선 검출 회로(102), VSS 단선 검출 회로(103), 제어 회로(110), 및 판정 회로(120)를 포함한다.
보호용 반도체 장치(1)는, 도 1에 도시되어 있지 않지만, 단선/저전압 검출 회로 및 과전류 검출 회로도 포함할 수도 있다. 도 1은 이차 전지가 4개인 경우를 도시하지만, 이차 전지의 수는 특별히 제한되지 않는다.
보호용 반도체 장치(1)는, 4개의 이차 전지를 접속하기 위한 전지 접속 단자(VC1 내지 VC4), 접지 단자(VSS), 및 전원 단자(VDD)를 갖고 있다. 전지 접속 단자(VC1)에는, 최상위의(제1) 셀(BAT1)의 양극이 접속된다. 전지 접속 단자(VC2)에는, 제1 셀(BAT1)의 음극과 제2 셀(BAT2)의 양극이 접속되어 있다. 전지 접속 단자(VC3)에는, 제2 셀(BAT2)의 음극과 제3 셀(BAT3)의 양극이 접속되어 있다. 전지 접속 단자(VC4)에는, 제3 셀(BAT3)의 음극과 제4 셀(BAT4)의 양극이 접속되어 있다. 접지 단자(VSS)(접지 전압)에는, 최하위의(제4) 셀(BAT4)의 음극이 접속되어 있다. 전원 단자(VDD)는, 예컨대 회로의 전원(미도시) 및 전지 접속 단자(VC1)에 접속되어 있다.
점선으로 둘러싼 단선/고전압 검출 회로(10)는, 비교기(11 내지 14), 참조 전압(Vr11 내지 Vr41), 전압 센싱 저항기(Rs11 내지 Rs42), 및 NAND 회로(15)를 포함한다. 비교기(11), 전압 센싱 저항기(Rs11와 Rs12), 및 참조 전압(Vr11)은 제1셀(BAT1)의 고전압을 검출하기 위한 회로를 구성한다. 전압 센싱 저항기(Rs11와 Rs12)는 전지 접속 단자(VC1와 VC2) 간에 직렬 접속되어 있다. 전압 센싱 저항기(Rs11와 Rs12)의 접속 노드는 비교기(11)의 반전 입력에 접속되어 있다. 비교기(11)의 비반전 입력과 전지 접속 단자(VC2) 간에 참조 전압(Vr11)이 접속되어 있다. 따라서, 전압 센싱 저항기(Rs11와 Rs12)는 제1 셀(BAT1)과 연관되어 있다.
제2 셀(BAT2) 내지 제4 셀(BAT4)에 대한 단선/고전압 검출 회로(10)의 구성은, 제1 셀(BAT1)에 대한 상술된 구성에 대하여 동일할 수도 있다.
비교기(11 내지 14)로부터의 출력은 NAND 회로(15)에 입력된다. NAND 회로(15)는 검출 신호(VHS)를 판정 회로(120)에 출력한다.
또다른 점선으로 둘러싼 내부 저항 변경 회로(101)는, PMOS 트랜지스터(M1 내지 M4) 및 내부 저항기(R11 내지 R41)를 포함한다. PMOS 트랜지스터(M1)와 내부 저항기(R11)가 제1 셀(BAT1)에 대한 내부 저항 변경 회로를 구성하고 있다. MOS 트랜지스터(M1)와 저항기(R11)는 전지 접속 단자(VC1와 VC2) 간에 직렬 접속되어 있다. PMOS 트랜지스터(M1)의 게이트는, 제어 회로(110)로부터의 MOS 제어 신호(VG1)를 받는다. 제2 셀(BAT2) 내지 제4 셀(BAT4)에 대한 내부 저항 변경 회로의 설명은, 제1 셀(BAT1)에 대한 내부 저항 변경 회로와 동일하기 때문에, 생략한다.
내부 저항기(R11 내지 R41)는, 단선/고전압 검출 회로(10)의 전압 센싱 저항기(Rs11 내지 Rs42)의 저항치보다 작은 동일한 저항치를 갖는다.
도 1의 도시된 예는 PMOS 트랜지스터를 사용하고 있지만, NMOS 트랜지스터가 사용될 수도 있다(그 경우는 당연히 제어 회로(110)로부터의 MOS 제어 신호(VG1 내지 VG4)가 변경될 것이다).
VC1 단선 검출 회로(102)는, PMOS 공핍형 트랜지스터(MD1와 MD2)를 포함한다. PMOS 공핍형 트랜지스터(MD1와 MD2)는, 전지 접속 단자(VC2)와 접지 단자(VSS) 간에 직렬 접속된다. PMOS 공핍형 트랜지스터(MD1)의 게이트는 전지 접속 단자(VC1)에 접속된다. PMOS 공핍형 트랜지스터(MD2)의 게이트는, PMOS 공핍형 트랜지스터(MD1와 MD2)의 접속 노드에 접속되어 있다. PMOS 공핍형 트랜지스터(MD1와 MD2)의 접속 노드는 판정 회로(120) 내의 OR 회로(124)에 접속된다.
PMOS 공핍형 트랜지스터(MD1)의 게이트를 전원 단자(VDD)에 접속하는 것으로, 보호용 반도체 장치(1)와 이차 전지 간의 단선의 검출이 가능하다.
VSS 단선 검출 회로(103)는, NMOS 공핍형 트랜지스터(MD3와 MD4)를 포함한다. NMOS 공핍형 트랜지스터(MD3와 MD4)는, 전지 접속 단자(VC1)와 전지 접속 단자(VC4) 간에 직렬 접속되어 있다. PMOS 공핍형 트랜지스터(MD3)의 게이트는, PMOS 공핍형 트랜지스터(MD3와 MD4)의 접속 노드에 접속된다. PMOS 공핍형 트랜지스터(MD4)의 게이트는 접지 단자(VSS)에 접속되어 있다. PMOS 공핍형 트랜지스터(MD3와 MD4)의 접속 노드는, 인버터 회로(130)를 통해 판정 회로(120) 내의 OR 회로(124)에 접속된다.
제어 회로(110)는, 입력으로서 고전압 검출 신호(VHout)를 받아, 제어 신호(VG1 내지 VG4)를 내부 저항 변경 회로(101)의 PMOS 트랜지스터(M1 내지 M4)의 게이트에 출력한다. 제어 회로(110)는 또한, 단선 확인 신호(LTEST)를 논리 회로(B 122)에 출력한다.
도시하지 않았지만, 제어 신호(VG1 내지 VG4) 및 단선 확인 신호(LTEST)를 생성하기 위해서, 발진 회로부터의 클록 신호 또는 외부 트리거 신호는 제어 회로(110)에 입력될 수도 있고, 또는 외부 커패시터는 제어 회로(110)에 접속될 수도 있다.
점선으로 둘러싼 판정 회로(120)는, 고전압 검출 또는 단선 검출이 행해져야 하는지를 판정하기 위한 회로이다. 판정 회로(120)는, 논리 회로(A 121), 논리 회로(B 122), 지연 회로(123), 및 OR 회로(124)를 포함한다.
논리 회로(A 121)는, 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS) 및 지연 회로(123)로부터의 검출 지연 출력(VHSD)을 받는다. 논리 회로(A 121)는 고전압 검출 신호(VHout)를 내부 회로(미도시)에 출력한다.
논리 회로(B 122)는, 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS), 제어 회로(110)로부터의 단선 확인 신호(LTEST), 및 지연 회로(123)로부터의 출력(VHSD)을 받는다. 논리 회로(B 122)는, 단선 판정 신호(LCS)를 OR 회로(124)로의 입력 중 하나로서 출력한다.
지연 회로(123)는 단선/고전압 검출 회로(10)로부터의 출력(VHS)을 받는다. 지연 회로(123)는, 검출 지연 출력(VHSD)을 논리 회로(A) 및 논리 회로(B)에 출력한다.
OR 회로(124)는, 논리 회로(B 122)로부터의 단선 검출 신호(LCS), VC1 단선 검출 회로(102)로부터의 출력, 및 인버터 회로(130)를 통해 VSS 단선 검출 회로(103)로부터의 출력을 받는다. OR 회로(124)는, 단선 검출 신호(LCout)를 내부 회로(미도시)에 출력한다.
판정 회로(120)의 구성은, 고전압의 검출이나 단선의 검출이 행해져야 하는지를 판정할 수 있으면, 특히 제한되지 않는다.
지연 회로(123)는 노이즈 등에 의한 오류 검출을 방지하기 위한 검출/복귀 지연 시간을 설정하는 회로이다. 지연 회로(123)의 동작은, 고전압의 검출시 NAND 회로(15)로부터의 출력(VHS)이 "L"에서 "H"로 변화되면, 시작될 수도 있다. 설정 시간이 경과할 때까지 NAND 회로(15)로부터의 출력(VHS)이 "H"인 경우에, 출력(VHSD)에 H 펄스를 출력할 수도 있다.
지연 회로(123)의 동작은 또한, 고전압 검출 상태로부터 복귀시 NAND 회로(15)로부터의 출력(VHS)이 "H"에서 "L"로 변화될 때 시작될 수도 있다. 지연 회로(123)는, 설정된 시간이 경과할 때까지 NAND 회로(15)로부터의 출력(VHS)이 "L"인 경우에, H 펄스를 출력할 수도 있다.
도시되지 않았지만, 지연 회로(123)는 논리 회로(A 121)로부터의 출력(VHout)을 받아, 지연 회로(123)가 VHout의 상태에 따라서 검출 또는 복귀를 판정할 수 있다. 고전압 검출의 설정 시간은 고전압 복귀에 대한 설정 시간과 상이할 수도 있다. 지연 회로(123)의 구성은 상술된 바와 같이 동작할 수 있으면, 특히 제한되지 않는다. 예컨대, 지연 회로(123)는 카운터를 포함할 수도 있고, 또는 커패시터가 정전류로 충전되는 시스템에 기초할 수도 있다.
논리 회로(A 121와 B 122)는 래치 회로를 포함할 수도 있다. 도시되지 않았지만, 논리 회로(A 121와 B 122)는 서로 각종 신호를 교환할 수도 있다. 논리 회로(A 121)는, 지연 회로(123)로부터의 출력(VHSD)에서의 H 펄스의 상승시, NAND 회로(15)로부터의 출력(VHS)을 래치한다. 논리 회로(B 122)는, 제어 회로(110)로부터의 출력(LTEST)의 하강시, NAND 회로(15)로부터의 출력(VHS)을 래치한다.
따라서, NAND 회로(15)로부터의 출력(VHS)이 "H"인 경우, 지연 회로(123)로부터의 출력(VHSD)에서의 H 펄스의 출력의 부재시, 논리 회로(A 121)는 NAND 회로(15)로부터의 출력(VHS)의 신호를 래치하지 않아, 논리 회로(A 121)로부터의 출력(VHout)은 "H"로 되지 않는다.
(제어 회로의 동작)
보호용 반도체 장치(1)의 동작의 설명을 용이하게 하기 위하여, 제어 회로(110)의 동작에 관해서 설명한다. 제어 회로(110)는, 이차 전지와 보호용 반도체 장치의 접속 확인의 처리를 일정한 간격(twait)에서 제어하기 위해서, 제어 회로(110)에 입력된 클록에 기초하여, 제어 신호(VG1 내지 VG4) 및 단선 확인 신호(LTEST)를 생성할 수도 있다.
도 2는, 도 1의 보호용 반도체 장치(1)에서의 제어 회로(110)로부터의 제어 신호의 예를 도시한다. 제어 회로(110)는, 판정 회로(120)에, 단선 확인이 행해지고 있다는 것을 통지할 수도 있는 단선 확인 신호(LTEST)를, 일정한 시간 간격(twait)에서 시간 폭(tpw)에 대한 "H" 상태로 한다.
제어 신호(VG1 내지 VG4) 중 적어도 하나는, 단선 확인 신호(LTEST)와 동기하여, "L" 상태가 되어, 대응하는 제어 신호에 접속된 PMOS 트랜지스터(M1 내지 M4)가 온된다. 온된 PMOS 트랜지스터에 따라서, 전압 센싱 저항기(Rs11 및 Rs12, Rs21 및 Rs22, Rs31 및 Rs32, Rs41 및 Rs42)에 각각, 내부 저항기(R11, R21, R31, R41)가 병렬 접속된다.
단선 검출의 확인을 위한 시간 간격(twait) 및 단선 확인 신호(LTEST)가 "H" 상태에 있는 시간(tpw)는 특히 제한되지 않는다. 도시된 예에서, 단선 확인 시간(tpw)은 지연 회로(123)로 설정된 고전압 검출에 대한 지연 시간보다 짧다.
단선 검출 확인을 위한 시간 간격(twait) 및 단선 확인 신호(LTEST)가 H 상태에 있는 시간(tpw)의 설정 방법은, 특히 제한되지 않는다. 예컨대, 이들은, 보호용 반도체 장치의 외부로부터의 트리거 입력의 간격을 조정함으로써, 보호용 반도체 장치(1) 내에 제공된 발진 회로를 사용함으로써, 혹은 보호용 반도체 장치에 외부에 제공된 커패시터를 이용함으로써 설정될 수도 있다.
(보호용 반도체 장치의 동작)
설명의 용이화를 위해, 도 1의 예에서 이차 전지(BAT1 내지 BAT4) 각각의 전압(VBAT1 내지 VBAT4), 및 전압 센싱 저항기(Rs11 내지 Rs42)의 저항치는, 이하의 관계를 갖는다고 추정한다.
Figure pct00002
도 3은, 단선의 경우에, 제1 실시예에 따른 보호용 반도체 장치(1)의 동작의 타임 챠트이다. 타임 챠트는 동작의 설명에 필요한 신호만 도시한다. 다음, 타임 챠트를 시간축에 따라서 설명한다.
<시간(T1)>
시간(T1)에서, 이차 전지와 전지 접속 단자(VC2) 간에 단선이 발생한다. 이 경우, 전지 접속 단자(VC2와 VC3) 간의 전압(V2A)은, 다음 식에 따라 전압 센싱 저항기(Rs11 내지 Rs22)에 의한 분압에 의해서 주어진다.
Figure pct00003
식 (1.1), (1.2), (1.3)에 따르면, 전지 접속 단자(VC2와 VC3) 간의 전압(V2A)은, 단선 전의 전압(VBAT2)으로부터 변하지 않는다. 따라서, 비교기(11 내지 14)로부터의 출력은 변하지 않는다.
<시간(T2)>
시간(T2)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 "L"에서 "H"로 전환되어, 논리 회로(B122)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)가 "H"에서 "L"로 전환되어 PMOS 트랜지스터(M1)을 온으로 한다. 그 결과, 내부 저항기(R11)가 전압 센싱 저항기(Rs11과 Rs12)의 직렬 회로에 병렬 접속된다. 따라서, 전지 접속 단자(VC2와 VC3) 간의 전압(V2B)은 다음 식에 따라 계산된다.
Figure pct00004
내부 저항기(R11)가 전압 센싱 저항기(Rs11과 Rs12)의 합과 비교하여 충분히 작은 경우(본 실시예에서의 경우임), 전지 접속 단자(VC2와 VC3) 간의 전압은 다음 식에 따라 계산된 전압(V2C)에 실질적으로 동일해진다.
Figure pct00005
식 (1.4) 또는 (1.5)에 따라, 전지 접속 단자(VC2)의 전위는, 이차 전지(BAT1)의 양극에 대한 접속 단자인 전지 접속 단자(VC1)의 전위에 근접하 도록 증가된다. 그 결과, 전지 접속 단자(VC2와 VC3) 간의 전압이 증가된다. 따라서, 비교기(12)가 고전압을 검출하고, 비교기(12)로부터의 출력이 고전압 검출 상태를 나타내는 "L"로 반전된다(이 때, 다른 비교기(11,13,14)로부터의 출력은 H에 남아 있다). 따라서, NAND 회로(15)로부터의 출력, 즉 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)는 L에서 H로 반전된다.
<시간(T3)>
시간(T3)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 H에서 L로 전환되어, 논리 회로(B 122)에 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG1)는 L에서 H로 전환되어, PMOS 트랜지스터(M1)를 오프로 한다. 그 결과, 내부 저항기(R11)와 전압 센싱 저항기(Rs11, Rs12)의 병렬 접속이 해제되어, 전지 접속 단자(VC2와 VC3) 간의 전압은 식 (1.3)에 따라 계산된 전압(V2A)으로 다시 복귀된다. 따라서, 비교기(12)로부터의 출력은 재차 반전되어, 미검출 상태를 나타내는 "H"로 된다. 다음, NAND 회로(15)로부터의 출력, 즉 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)는 H에서 L로 반전된다.
논리 회로(B 122)는, 단선 확인 신호(LTEST)에 따라 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)가 H로 되어 있는 기간에서, 지연 회로(123)로부터의 출력(VHSD)이 H로 되지 않았기 때문에, 단선이 있다라고 판정하고, 단선 판정 신호(LCS)를, 단선 검출 상태를 나타내는 H로 반전시킨다. OR 회로(124)는, 논리 회로(B 122)로부터 단선 판정 신호(LCS)(H)를 받을 때, 그 출력, 즉 단선 검출 신호(LCout)를 단선 검출 상태를 나타내는 H로 반전시킨다.
<시간(T4)>
시간(T4)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 L에서 H로 전환되어, 논리 회로(B 122)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG2)가 H에서 L로 전환되어, PMOS 트랜지스터(M2)를 온으로 한다. 그 결과, 내부 저항기(R21)가 전압 센싱 저항기(Rs21과 Rs22)의 직렬 회로에 병렬 접속된다. 따라서, 전지 접속 단자(VC2와 VC3) 간의 전압(V2D)은 다음 식에 따라 계산된다.
Figure pct00006
내부 저항기(R21)가 전압 센싱 저항기(Rs21과 Rs22)의 합과 비교하여 충분히 작은 경우(본 실시예에서의 경우임), 전지 접속 단자(VC2와 VC3) 간의 전압은 다음 식에 따라 계산된 전압(V2E)에 실질적으로 동일하다.
Figure pct00007
식 (1.6) 또는 (1.7)에 따라, 전지 접속 단자(VC2)의 전위는, 이차 전지(BAT2)의 음극에 대한 접속 단자인 전지 접속 단자(VC3)의 전위에 근접하도록 감소된다. 그 결과, 전지 접속 단자(VC2와 VC3) 간의 전압이 감소된다. 반대로, 전지 접속 단자(VC1와 VC2) 간의 전압(V1A)은 하기 식 (1.8)에 따라 증가된다. 따라서, 비교기(11)가 고전압을 검출하여, 그 출력을 검출 상태를 나타내는 L로 반전한다. 그 결과, NAND 회로(15)로부터의 출력, 즉 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)는 L에서 H로 반전된다.
Figure pct00008
<시간(T5)>
시간(T5)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 H에서 L로 전환되어, 논리 회로(B 122)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG2)는 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프로 한다. 따라서, 내부 저항기(R21)와 전압 센싱 저항기(Rs21과 Rs22)의 직렬 회로와의 병렬 접속이 해제되어, 전지 접속 단자(VC2와 VC3) 간의 전압은 식 (1.3)에 따라 계산된 전압(V2A)에 되돌아간다. 그 결과, 비교기(11)로부터의 출력은 재차 반전되어 미검출 상태(H)로 되어, 단선/고전압 검출 회로(10)로부터의 출력, 즉 검출 신호(VHS)가 H에서 L로 반전된다.
논리 회로(B 122)는, 단선 확인 신호(LTEST)에 따라 단선/고전압 검출 회로(10)로부터의 출력(VHS)이 H로 되었던 기간에서, 지연 회로로부터의 출력(VHSD)이 H로 되지 않았기 때문에, 단선이 있다고 판정하고, 단선 판정 신호(LCS)를 단선 검출 상태를 나타내는 H에 유지한다. OR 회로(124)는, 단선 판정 신호(LCS)에 응답하여, 그 출력, 즉 단선 검출 신호(LCout)를 단선 검출 상태를 나타내는 H에 유지한다.
<시간(T6)>
시간(T6)에서, 단선 검출에 응답하여 단선된 개소를 수정한다.
<시간(T7)>
시간(T7)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 L에서 H로 전환되어, 논리 회로(B 122)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)는 H에서 L로 전환되어, PMOS 트랜지스터(M1)를 온으로 한다. 그 결과, 내부 저항기(R11)가 전압 센싱 저항기(Rs11과 Rs12)의 직렬 회로에 병렬 접속된다. 그러나, T2와 T3 사이의 시간이나 T4와 T5 사이의 시간의 경우와는 반대로, 전원 접속 단자(VC2)는 이차 전지에 접속된다. 따라서, 전지 접속 단자(VC2와 VC3) 간의 전압은 VBAT2로부터 변하지 않아서, 단선/고전압 검출 회로로부터의 출력(VHS)은 변하지 않는다.
<시간(T8)>
시간(T8)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 H에서 L로 전환되어, 논리 회로(B 122)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG2)는 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프로 한다. 시간(T7)에서와 같이, 전원 접속 단자(VC3)는 이차 전지에 접속되어, 전지 접속 단자(VC2와 VC3) 간의 전압이 변하지 않는다.
논리 회로(B 122)는, 단선 확인 신호(LTEST)에 따라 단선/고전압 검출 회로(10)로부터의 출력(VHS)이 변하지 않았으므로, 단선으로부터의 복귀가 달성되었다고 판정하고, 단선 판정 신호(LCS)를 복귀 상태(L)로 반전시킨다. OR 회로(124)는, 단선 판정 신호(LCS)에 응답하여, 단선 검출 신호(LCout)를 단선 검출 상태로부터 복귀 상태(L)로 반전시킨다.
본 동작은 전지 접속 단자(VC3) 또는 전지 접속 단자(VC4)의 단선의 경우와 유사하므로, 이들 경우에 대한 동작의 설명은 생략한다.
도 4는, VC1 단선 검출 회로와 VSS 단선 검출 회로에 관한 제1 실시예에 따른 보호용 반도체 장치(1)의 부분의 회로도이다. 도 4를 참조하여, VC1 단선 검출 회로(102) 및 VSS 단선 검출 회로(103)의 동작을 설명한다.
VC1 단선 검출 회로(102)는, PMOS 공핍형 트랜지스터(MD1)를 스위치로서, PMOS 공핍형 트랜지스터(MD2)를 정전류 부하로서 형성된 정전류 인버터를 포함한다. 전지 접속 단자(VC1)가 이차 전지(BAT1)에 접속되는 경우는, PMOS 공핍형 트랜지스터(MD1)의 게이트 전압은, 소스의 전압보다 이차 전지(BAT1)의 전압만큼 높아서, PMOS 공핍형 트랜지스터(MD1)가 오프된다. 따라서, PMOS 공핍형 트랜지스터(MD1와 MD2)의 접속점의 전위는 접지 단자(VSS)(L)에 동일해진다.
그러나, 전지 접속 단자(VC1)가 이차 전지(BAT1)의 양극으로부터 단선된 경우, 전지 접속 단자(VC1)에 인가된 전압은, 내부 회로의 영향으로 전지 접속 단자(VC2)와 거의 동일하게 된다. 그 결과, PMOS 공핍형 트랜지스터(MD1)의 게이트 전압이 내려가고, 따라서 PMOS 공핍형 트랜지스터(MD1)를 온시켜, PMOS 공핍형 트랜지스터(MD1, MD2)의 접속점의 전위는 전지 접속 단자(VC2)(H)에 동일하게 된다. 따라서, OR 회로(124)로부터의 단선 검출 신호(LCout)가 L에서 H로 반전된다.
VSS 단선 검출 회로(103)는, NMOS 공핍형 트랜지스터(MD4)를 스위치로서, NMOS 공핍형 트랜지스터(MD3)를 정전류 부하로서 하여 형성된 정전류 인버터를 포함한다. 접지 단자(VSS)가 이차 전지(BAT1)에 접속되는 경우는, NMOS 공핍형 트랜지스터(MD4)의 게이트 전압은, 소스 전압보다 이차 전지(BAT4)의 전압만큼 낮아져, NMOS 공핍형 트랜지스터(MD4)가 오프된다. 따라서, NMOS 공핍형 트랜지스터(MD3와 MD4)의 접속점의 전위는 전지 접속 단자(VC1)(H)의 전위에 동일하게 된다.
그러나, 접지 단자(VSS)와 이차 전지(BAT4)의 음극 간의 단선이 있는 경우, 접지 단자(VSS)에 인가된 전압은, 내부 회로의 영향으로 전지 접속 단자(VC4)의 전압과 거의 동일하게 된다. 그 결과, NMOS 공핍형 트랜지스터(MD4)의 게이트 전압이 증가되고, NMOS 공핍형 트랜지스터(MD4)가 온되어, NMOS 공핍형 트랜지스터(MD3와 MD4)의 접속점의 전압은 전지 접속 단자(VC4)(L)에 동일하게 된다. 그 결과, 인버터 회로(130)의 출력이 L에서 H로 반전되어, OR 회로(124)로부터의 출력, 즉 단선 검출 신호(LCout)가 L에서 H로 반전된다.
설명된 예에서, VC1 단선 검출 회로(102)는 정전류원으로서 PMOS 공핍형 트랜지스터(MD2)를 채용하고, VSS 단선 검출 회로(103)는 정전류원으로서 NMOS 공핍형 트랜지스터(MD3)를 채용하나, VC1 단선 검출 회로(102)와 VSS 단선 검출 회로(103)의 구성은, 일정한 전류를 생성하는 회로를 포함하고 있으면, 특히 제한되지 않는다.
도 5는, 고전압 검출시 제1 실시예에 따른 보호용 반도체 장치(1)의 동작을 설명하는 동작 타임 챠트이다. 본 타임 챠트는 동작의 설명에 필요한 이들 신호들만을 도시한다. 타이밍 차트를 시간축에 따라서 설명한다.
<시간(T1)>
어떤 시간으로부터 이차 전지의 충전이 시작된 후, 시간(T1)에서 이차 전지(BAT1)의 전압(VBAT1)이 고전압 검출 전압(VD)을 넘는다. 이차 전지(BAT1)의 전압(VBAT1)이 고전압 검출 전압(VD)을 초과하므로, 비교기(11)로부터의 출력은 L로반전되고, 단선/고전압 검출 회로(10)로부터 검출 신호(VHS)는 H로 반전된다.
<시간(T2)>
시간(T2)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 L에서 H로 전환되어, 논리 회로(B 122)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)는 H에서 L로 전환되어, PMOS 트랜지스터(M1)를 온시킨다. 그 결과, 내부 저항기(R11)는 전압 센싱 저항기(Rs11와 Rs12)에 병렬 접속된다. 그러나, 단선이 없기 때문에, 전지 접속 단자(VC1 내지 VC4) 및 접지 단자(VSS)는 내부 저항기(R11)의 접속에 의하여 영향받지 않는다. 이차 전지(BAT1)의 전압(VBAT1)이 고전압 검출 전압(VD)보다 높기 때문에, 단선/고전압 검출 회로(10)로부터의 출력, 즉 검출 신호(VHS)은 H에 남아 있다.
<시간(T3)>
시간(T3)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 H에서 L로 전환되어, 논리 회로(B 122)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG1)는 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프시킨다. 그러나, 이차 전지(BAT1)의 전압(VBAT1)이 고전압 검출 전압(VD)보다 높기 때문에, 시간(T2)에서와 같이, 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)는 H에 남아 있다. 그 결과, 논리 회로(B 122)는, 단선이 없다고 판정하고, 단선 판정 신호(LCS)를 L에 유지한다.
<시간(T4)>
시간(T4)에서, 고전압 검출에 대한 지연 시간이 경과한다. 따라서, 지연 회로(123)는 출력(VHSD)에서 H 펄스를 출력하고, 논리 회로(A 121)는 고전압 검출 신호(VHout)를 L에서 H로 반전시킨다. 그 결과, 보호용 반도체 장치(1)가 고전압 검출 상태가 된다. 따라서, 제어 회로(110)의 동작은 고전압 검출 신호(VHout)에 의하여 종료된다.
<시간(T5)>
시간(T5)에서, 이차 전지(BAT1)의 전압(VBAT1)이, 예컨대 부하 접속으로 인하여 감소되고, 고전압 검출 전압(VD) 밑으로 떨어진다. 다음, 비교기(11)로부터의 출력은 H로 반전된다. 그 결과, 단선/고전압 검출 회로(10)로부터의 검출 신호(VHS)는 L로 반전된다.
<시간(T6)>
시간(T6)에서, 고전압 검출로부터의 복귀에 대한 지연 시간이 경과한다. 따라서, 지연 회로(123)는 출력(VHSD)에서 H 펄스를 출력하여, 논리 회로(A 121)는 고전압 검출 신호(VHout)를 H에서 L로 반전시킨다. 그 결과, 보호용 반도체 장치(1)는 고전압 검출 상태가 아니기 때문에, 제어 회로(110)의 동작이 재개된다.
제2 실시예
도 6은 제2 실시예에 따른 보호용 반도체 장치(2)의 결선도이다. 도시된 바와 같이, 보호용 반도체 장치(2)는, 단선/저전압 검출 회로(20), 내부 저항 변경 회로(101), VC1 단선 검출 회로(102), VSS 단선 검출 회로(103), 제어 회로(110), 및 판정 회로(125)를 포함한다.
보호용 반도체 장치(2)는, 도시되지 않았지만, 도 1에 도시한 단선/고전압 검출 회로(10)나, 과전류 검출 회로를 포함할 수도 있다. 도 6의 도시된 예는 4개의 이차 전지를 포함하지만, 이차 전지의 수는 4개로 제한되지 않는다.
점선으로 둘러싼 단선/저전압 검출 회로(20)는, 비교기(21 내지 24), 참조 전압(Vr12 내지 Vr42), 전압 센싱 저항기(Rs13 내지 Rs44), 및 OR 회로(25)를 포함한다. 비교기(21), 전압 센싱 저항기(Rs13과 Rs14), 및 참조 전압(Vr12)은 제1 셀 (BAT1)의 저전압을 검출하기 위한 회로를 구성하고 있다.
전압 센싱 저항기(Rs13과 Rs14)는 전지 접속 단자(VC1와 VC2) 간에 직렬 접속되어 있다. 전압 센싱 저항기(Rs13과 Rs14)의 접속 노드는 비교기(11)의 반전 입력에 접속되어 있다. 비교기(21)의 비반전 입력과 전지 접속 단자(VC2) 사이에는, 참조 전압(Vr12)이 접속되어 있다. 따라서, 전압 센싱 저항기(Rs13과 Rs14)가 제1 셀(BAT1)에 연관되어 있다.
제2 셀(BAT2) 내지 제4 셀(BAT4)에 대한 단선/저전압 검출 회로(20)의 구성은 제1 셀(BAT1)과 동일할 수도 있다. 그러나, 기준 전압(Vr12 내지 Vr42)을 바꿈으로써, 또는 전압 센싱 저항기(Rs13 내지 Rs44)의 비를 바꿈으로써, 도 1에 설명된 단선/고전압 검출 회로(10)에 대한 반전 전압보다, 비교기(21 내지 24)가 반전되는 전압이 더 낮게 설정된다.
비교기(21 내지 24)의 출력은 OR 회로(25)의 입력에 접속된다. OR 회로(25)로부터의 출력, 즉 검출 신호(VLS)는 판정 회로(125)에 입력된다. 제어 회로(110)는, 도 1의 것과 동일하지만, 입력이 고전압 검출 신호(VHout)로부터 저전압 검출 신호(VLout)로 변경되는 점이 상이하다. 점선으로 둘러싼 판정 회로(125)는, 저전압 검출 또는 단선 검출이 행해져야 하는 지를 판정하는 회로이다. 판정 회로(125)는, 논리 회로(C126), 논리 회로(D127), 지연 회로(128), 및 OR 회로(129)를 포함한다.
논리 회로(C126)는, 단선/저전압 검출 회로(20)로부터 검출 신호(VLS), 및 지연 회로(128)로부터 검출 지연 출력(VLSD)을 받는다. 논리 회로(C126)는 저전압 검출 신호(VLout)을 내부 회로(미도시)에 출력한다. 논리 회로(D127)는, 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS), 제어 회로(110)로부터의 단선 확인 신호(LTEST), 및 지연 회로(128)로부터의 출력(VHSD)을 받는다. 논리 회로(D127)는 단선 판정 신호(LCS)를 OR 회로(124)에의 입력 중 하나로서 출력한다. 지연 회로(128)는, 단선/저전압 검출 회로(20)로부터의 출력(VLS)을 받아, 검출 지연 출력(VLSD)을 논리 회로(C 및 D)에 출력한다. OR 회로(129)는, 논리 회로(D127)로부터의 단선 검출 신호(LCS), VC1 단선 검출 회로(102)로부터의 출력, 및 인버터 회로(130)로부터의 출력을 받는다. OR 회로(129)는 단선 검출 신호(LCout)를 내부 회로(미도시)에 출력한다.
판정 회로(125)의 구성은, 저전압 검출이나 단선 검출이 행해져야 하는지를 판정할 수 있으면, 특별히 제한되지 않는다.
내부 저항 변경 회로(101), VC1 단선 검출 회로(102), VSS 단선 검출 회로(103)의 접속의 설명은, 도 1에 도시된 것과 동일하므로 생략한다.
지연 회로(128)는, 노이즈 등에 의한 오검출을 방지하기 위한 검출/복귀 지연 시간을 설정하는 회로이다. 지연 회로(128)의 동작은, 저전압의 검출시 OR 회로(25)로부터의 출력(VLS)이 L에서 H로 변화될 때 시작될 수도 있다. 지연 회로(128)는, 설정된 시간이 경과할 때까지 OR 회로(25)로부터의 출력(VLS)이 H인 경우에, 출력(VLSD)에서 H 펄스를 출력할 수도 있다. 지연 회로(128)의 동작은 또한, 저전압 검출 상태로부터 복귀시 OR 회로(25)로부터의 출력(VLS)이 H에서 L로 변화되면, 시작될 수도 있다. 지연 회로(128)는, 설정된 시간이 경과할 때까지 OR 회로(25)로부터의 출력(VLS)이 L인 경우에, 출력(VLSD)에 H 펄스를 출력할 수도 있다.
도시되지 않았지만, 논리 회로(C 126)로부터의 출력(VLout)은 지연 회로(128)에 입력되어, 논리 회로(C 126)로부터의 출력(VLout)의 상태에 기초하여 검출 또는 복귀가 판단될 수 있다. 저전압 검출을 위한 설정 시간은 저전압 복귀에 대한 설정 시간과 상이할 수도 있다. 고전압 검출에 대한 설정 시간은 고전압 복귀에 대한 설정 시간과 상이할 수도 있다. 지연 회로(128)의 구성은, 요구되는 동작을 수행할 수 있으면, 특별히 제한되지 않는다.
도 7은, 단선 검출에 대한 제2 실시예에 따른 보호용 반도체 장치(2)의 동작의 타이밍 챠트이다. 타이밍 챠트는 동작의 설명에 필요한 신호만 도시한다. 도 7을 참조하여, 도 6의 회로의 동작을 설명한다. 제어 회로(110)로부터 단선 확인 신호(LTEST) 및 제어 신호(VG1 내지 VG4)는, 도 2에 도시된 대응하는 신호와 동일하고, 단선 확인 시간(tpw)은 지연 회로(128)에 의하여 판정된 지연 시간보다 짧은 것으로 한다.
설명의 용이화를 위해, 도 2에서 이차 전지(BAT1 내지 BAT4)의 전압(VBAT1 내지 VBAT4) 각각, 및 전압 센싱 저항기(Rs13 내지 Rs44)의 저항치는, 다음 식을 갖는 것으로 한다.
Figure pct00009
Figure pct00010
도 7의 타이밍 챠트를 시간축에 따라서 설명한다.
<시간(T1)>
시간(T1)에서, 이차 전지와 전지 접속 단자(VC2) 간에 단선이 발생한다. 이 때, 전지 접속 단자(VC2와 VC3) 간의 전압(V2F)은, 다음 식에 따라 전압 센싱 저항기(Rs13 내지 Rs24)에 의한 분압으로 결정된다.
Figure pct00011
식 (2.1), (2.2), (2.3)에 따라, 전지 접속 단자(VC2와 VC3) 간의 전압(V2F)은, 단선 전의 전압(VBAT2)로부터 변하지 않는다. 따라서, 비교기(21 내지 24)로부터의 출력은 변하지 않는다.
<시간(T2)>
시간(T2)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 L에서 H로 전환되고, 따라서 논리 회로(D127)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)가 H에서 L로 전환되어, PMOS 트랜지스터(M1)를 온시킨다. 따라서, 내부 저항기(R11)가 전압 센싱 저항기(Rs13과 Rs14)의 직렬 회로에 병렬 접속된다. 따라서, 전지 접속 단자(VC2와 VC3) 간의 전압(V2G)은, 다음 식에 의하여 계산된다.
Figure pct00012
내부 저항기(R11)가 전압 센싱 저항기(Rs13과 Rs14)의 합과 비교하여 충분히 작은 경우(본 실시예에서의 경우임), 전지 접속 단자(VC2와 VC3) 간의 전압은, 다음 식에 의하여 계산된 전압(V2H)에 실질적으로 동일하다.
Figure pct00013
식 (2.4) 또는 (2.5)에 따르면, 전지 접속 단자(VC2)의 전위는, 이차 전지(BAT1)의 양극에 대한 접속 단자인 전지 접속 단자(VC1)의 전위에 근접하 도록 상승된다. 그 결과, 전지 접속 단자(VC2와 VC3) 간의 전압이 상승된다. 반대로, 전지 접속 단자(VC1와 VC2) 간의 전압(V1B)는, 하기에 나타낸 식 (2.6)에 따라 더 낮게 된다. 따라서, 비교기(21)가 저전압을 검출하여, 그 출력이 검출 상태(H)로 반전된다. 그 결과, 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS)는 L에서 H로 반전된다.
Figure pct00014
<시간(T3)>
시간(T3)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 H에서 L로 전환되어, 논리 회로(D127)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG1)는 L에서 H로 전환되어, PMOS 트랜지스터(M1)를 오프시킨다. 이에 따라, 내부 저항기(R11)와, 전압 센싱 저항기(Rs13과 Rs14)의 직렬 회로와의 병렬 접속이 해제된다. 그 결과, 전지 접속 단자(VC2와 VC3) 간의 전압은 식 (2.3)에 따라 전압(V2F)으로 되돌아간다. 그 결과, 비교기(11)의 출력은 재차 반전되어 미검출 상태(L)가 된다. 따라서, 단선/저전압 검출 회로(20)로부터의 출력, 즉 검출 신호(VLS)는 H에서 L로 반전된다.
논리 회로(D127)는, 단선 확인 신호(LTEST)에 따라 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS)가 H였던 기간에서, 지연 회로로부터의 출력(VHSD)이 H로 되지 않았기 때문에, 단선이 있다고 판정하고, 단선 판정 신호(LCS)를 단선 판정 상태(H)로 반전시킨다. OR 회로(129)는, 단선 판정 신호(LCS)에 응답하여, 그 출력, 즉 단선 검출 신호(LCout)를 단선 검출 상태(H)로 반전시킨다.
<시간(T4)>
시간(T4)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 L에서 H로 전환되어, 논리 회로(D127)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG2)는 H에서 L로 전환되어, PMOS 트랜지스터(M2)를 온한다. 따라서, 내부 저항기(R21)는 전압 센싱 저항기(Rs23과 Rs24)의 직렬 회로와 병렬 접속되어, 전지 접속 단자(VC2와 VC3) 간의 전압은, 다음 식에 의하여 계산된 전압(V2J)이다.
Figure pct00015
내부 저항기(R21)가 전압 센싱 저항기(Rs23과 Rs24)의 합과 비교하여 충분히 작은 경우, 전지 접속 단자(VC2와 VC3) 간의 전압은, 다음 식에 의하여 계산된 전압(V2K)에 실질적으로 동일하다.
Figure pct00016
식 (2.7) 또는 (2.8)에 따라, 전지 접속 단자(VC2)의 전위는, 이차 전지(BAT2)의 음극에 대한 접속 단자인 전지 접속 단자(VC3)의 전위에 근접하도록 떨어진다. 그 결과, 전지 접속 단자(VC2와 VC3) 간의 전압이 떨어진다. 따라서, 비교기(22)가 저전압을 검출하고, 비교기(22)로부터의 출력은 검출 상태(H)로 반전된다. 따라서, 단선/저전압 검출 회로(20)로부터의 출력, 즉 검출 신호(VLS)는 L에서 H로 반전된다.
<시간(T5)>
시간(T5)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 H에서 L로 전환되어, 논리 회로(D127)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG2)가 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프시킨다. 그 결과, 내부 저항기(R21)와 전압 센싱 저항기(Rs23과 Rs24)의 직렬 회로와의 병렬 접속이 해제되어, 전지 접속 단자(VC2와 VC3) 간의 전압이 식 (2.3)로 계산되는 전압(V2F)에 되돌아간다. 따라서, 비교기(22)로부터의 출력은 재차 반전하여 미검출 상태(L)로 되고, 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS)는 H에서 L로 반전된다.
논리 회로(D127)는, 단선 확인 신호(LTEST)에 따라 단선/저전압 검출 회로(20)로부터의 출력(VLS)이 H였던 기간에서 지연 회로로부터의 출력(VHSD)이 H가 되지 않았기 때문에, 단선이 있다고 판정하고, 따라서 단선 판정 신호(LCS)를 단선 판정 상태(H)에 유지한다. OR 회로(129)는, 단선 판정 신호(LCS)에 응답하여, 그 출력, 즉 단선 검출 신호(LCout)를 단선 검출 상태(H)에 유지한다.
<시간(T6)>
시간(T6)에서, 단선 검출에 응답하여 단선한 개소가 수정된다.
<시간(T7)>
시간(T7)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 L에서 H로 전환되어, 논리 회로(D127)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)가 H에서 L로 전환되어, PMOS 트랜지스터(M1)를 온시킨다. 그 결과, 내부 저항기(R11)가 전압 센싱 저항기(Rs13과 Rs14)의 직렬 회로에 병렬 접속된다. 그러나, T2와 T3 간의 시간 또는 T4와 T5 간의 시간의 경우와 반대로, 전원 접속 단자(VC2)는 이차 전지에 접속된다. 따라서, 전지 접속 단자(VC2와 VC3) 간의 전압은 전압(VBAT2)으로부터 변하지 않는다. 따라서, 단선/저전압 검출 회로로부터의 출력(VLS)은 변하지 않는다.
<시간(T8)>
시간(T8)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)는 H에서 L로 전환되어, 논리 회로(D127)에, 단선 검출 확인의 종료를 통지하는 동안, 제어 신호(VG2)가 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프시킨다. 시간(T7)에서와 같이 전원 접속 단자(VC3)는 이차 전지에 접속되기 때문에, 전지 접속 단자(VC2와 VC3) 간의 전압은 변하지 않는다.
논리 회로(D127)는, 단선 확인 신호(LTEST)에 따라 단선/저전압 검출 회로(20)로부터의 출력(VHS)이 변하지 않기 때문에, 단선이 수정되었다고 판정하고, 단선 판정 신호(LCS)를 단선으로부터의 복귀를 나타내는 복귀 상태(L)로 반전시킨다. OR 회로(129)는, 단선 판정 신호(LCS)에 응답하여, 그 출력, 즉 단선 검출 신호(LCout)를 단선 검출 상태로부터 복귀 상태(L)로 반전시킨다.
전지 접속 단자(VC3 또는 VC4)의 단선의 경우에 대하여 동작은 동일하다.
도 8은, 저전압 검출시 제2 실시예에 따른 보호용 반도체 장치(2)의 동작의 타이밍 챠트이다. 타이밍 차트를 시간축에 따라서 설명한다.
<시간(T1)>
시간(T1)에서, 어떤 시간으로부터 이차 전지의 충전이 시작한 후, 시간(T1)에서 이차 전지(BAT1)의 전압(VBAT1)이 저전압 검출 전압(VD) 보다 낮게 떨어진다. 이차 전지(BAT1)의 전압(VBAT1)이 저전압 검출 전압(VD)보다 낮으므로, 비교기(21)로부터의 출력은 반전되어 H로 되고, 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS)가 반전되어 H로 된다.
<시간(T2)>
시간(T2)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)를 L에서 H로 전환되어, 논리 회로(D127)에, 단선 검출 확인이 행해지고 있다는 것을 통지하는 동안, 제어 신호(VG1)는 H에서 L로 전환되어, PMOS 트랜지스터(M1)를 온시킨다. 그 결과, 내부 저항기(R11)가 전압 센싱 저항기(Rs13과 Rs14)의 직렬 회로에 병렬 접속된다. 그러나, 단선이 없기 때문에, 전지 접속 단자(VC1 내지 VC4), 및 접지 단자(VSS)는 내부 저항기(R11)의 접속에 의하여 영향을 받지 않는다. 이차 전지(BAT1)의 전압(VBAT1)이 저전압 검출 전압(VD)보다 낮기 때문에, 단선/저전압 검출 회로(20)로부터의 검출 신호(VLS)는 변하지 않고, H에 남아 있다.
<시간(T3)>
시간(T3)에서, 제어 회로(110)로부터의 단선 확인 신호(LTEST)가 H에서 L로 전환되어, 논리 회로(D127)에, 단선 검출 확인의 종료가 통지되는 동안, 제어 신호(VG2)가 L에서 H로 전환되어, PMOS 트랜지스터(M2)를 오프시킨다. 그러나, 이차 전지(BAT1)의 전압(VBAT1)이 저전압 검출 전압(VD)보다 낮기 때문에, 시간(T2)에서와 같이, 단선/저전압 검출 회로로부터의 검출 신호(VLS)는 H에 남아 있다. 그 결과, 논리 회로(D127)는, 단선이 없다고 판정하고, 단선 판정 신호(LCS)를 L에 유지한다.
<시간(T4)>
시간(T4)에서, 저전압 검출 지연 시간이 경과하여, 지연 회로(128)가 출력(VLSD)에서 H 펄스를 출력하고, 논리 회로(C126)는 저전압 검출 신호(VLout)를 L에서 H로 반전시킨다. 보호용 반도체 장치(2)가 저전압 검출 상태로 되었기 때문에, 제어 회로(110)의 동작은 저전압 검출 신호(VLout)에 의하여 종료된다.
<시간(T5)>
시간(T5)에서, 예컨대 이차 전지(BAT1)의 전압(VBAT1)이 충전에 의하여 상승하여, 저전압 검출 전압(VD)을 초과하면, 비교기(21)로부터의 출력은 L로 반전된다. 따라서, 단선/저전압 검출 회로(20)로부터의 출력, 즉 검출 신호(VLS)는 L로 반전된다.
<시간(T6)>
시간(T6)에서, 저전압 검출로부터 복귀하는 지연 시간이 경과하여, 지연 회로(128)는 출력(VLSD)에서 H 펄스를 출력하고, 논리 회로(C126)는 저전압 검출 신호(VLout)를 H에서 L로 반전시킨다. 따라서, 보호용 반도체 장치(2)는, 저전압 검출 상태가 아니고, 따라서 제어 회로(110)의 동작이 재개된다.
제3 실시예
도 9는 제3 실시예에 따른 보호용 반도체 장치(3)의 결선도이다. 보호용 반도체 장치(3)는, 도 1에 도시된 제1 실시예(단선/고전압 검출 회로를 포함)와, 도 6에 도시된 제2 실시예(단선/저전압 검출 회로를 포함)의 조합에 기초한다. 도 9의 도시된 예는 4개의 이차 전지를 포함하지만, 이차 전지의 수는 특별히 제한되지 않는다.
도 9에 도시된 단선/고전압 검출 회로(10), 단선/저전압 검출 회로(20), 내부 저항 변경 회로(101), VC1 단선 검출 회로(102), 및 VSS 단선 검출 회로(103)는, 도 1 및 도 6에 도시된 대응 회로와 동일할 수도 있다.
제어 회로(110)는, 도 1의 예에서 고전압 검출 신호(VHout) 대신, 입력으로서 고전압 검출 신호(VHout)와 저전압 검출 신호(VLout)의 논리 OR의 신호를 받는다는 점에서, 제3 실시예는 또한 제1 실시예와 상이하다.
판정 회로(210)는, 단선/고전압 검출 회로(10)로부터의 출력(VHS), 저전압 회로(20)로부터의 출력(VLS), 제어 회로(110)로부터의 단선 확인 신호(LTEST), 및 VC1 단선 검출 회로(102) 및 VSS 단선 검출 회로(103)로부터의 출력 신호를 받는다. 판정 회로(210)는, 고전압 검출 신호(VHout), 저전압 검출 신호(VLout), 또는 단선 검출 신호(LCout)를 회로(미도시)에 출력할 수도 있다.
판정 회로(210)의 내부 구성의 설명은, 고전압 검출, 저전압 검출, 또는 단선 검출이 행해져야 하는지를 판정할 수 있으면, 특별히 한정되지 않는다.
단선의 검출에 대하여, 단선/고전압 검출 회로(10)와 단선/저전압 검출 회로(20) 중 하나의 전압 센싱 저항기, 참조 전압, 및 비교기가 상술된 바와 같이 이용될 수도 있다. 또는, 단선/고전압 검출 회로(10)와 단선/저전압 검출 회로(20) 모두가 사용될 수도 있고, 이들 중 적어도 하나에 의한 단선의 검출시 단선이 판정될 수도 있다.
제4 실시예
도 10는, 본 발명의 제4 실시예에 따른 보호용 반도체 장치(4)의 결선도이다. 보호용 반도체 장치(4)는, 도 1의 제1 실시예의 변경에 기초하여, 접속이 단선된 것을 검출할 수 있도록 하고 있다. 보호용 반도체 장치(4)는, 단선/고전압 검출 회로(10'), 내부 저항 변경 회로(101), VC1 단선 검출 회로(102), VSS 단선 검출 회로(103), 제어 회로(110), 및 판정 회로(210)를 포함한다.
보호용 반도체 장치(4)는 또한, 도시하지 않지만, 도 6에 도시한 단선/저전압 검출 회로(20)나, 과전류 검출 회로를 포함할 수도 있다. 도 10의 도시된 예는 4개의 이차 전지를 포함하지만, 이차 전지의 수는 특별히 한정되지 않는다.
단선/고전압 검출 회로(10')는, NAND 회로(15)가 삭제되어, 비교기(11 내지 14)로부터의 출력이 판정 회로(210)에 직접 공급된다는 점에서, 도 1의 단선/고전압 검출 회로(10)와는 상이하다. 판정 회로(210)의 내부 구성은, 고전압 검출 또는 단선 검출이 행해져야 하는지를 판정할 수 있으면, 그리고 단선 검출의 경우, 어떤 접속이 단선되었는지를 판정할 수 있으면(즉, 어떤 비교기로부터 출력(L)이 나오는지), 특별히 한정되지 않는다.
제5 실시예
도 11은, 제5 실시예에 따른 보호용 반도체 장치(5)의 결선도이다. 보호용 반도체 장치(5)는, 어떤 접속이 단선되었는지를 판정하는 기능이 추가된다는 점에서, 제3 실시예의 보호용 반도체 장치(3)와는 상이하다. 구체적으로는, 판정 회로(220)에 입력 신호로서 제어 신호(VG1 내지 VG4)가 공급되고, 단선 검출 신호(LCout)는 LCout1 내지 LCout3의 3비트를 포함하여, 판정 회로(210)가, 입력 신호에 기초하여, 어떤 접속에 단선이 있는지를 판정할 수 있다.
제6 실시예
도 12는, 제6 실시예에 따른 보호용 반도체 장치의 결선도이며, VC1 단선 검출 회로와 VSS 단선 회로에 비교기가 사용된다. 제6 실시예는, VC1 단선 검출 회로와 VSS 단선 검출 회로가 인버터 대신 비교기로 구현된다는 점에서, 제1 내지 제5 실시예와 상이하다.
도 12에 도시된 바와 같이, 전지 접속 단자(VC1)와 보호용 반도체 장치 간의 단선을 검출하는 VC1 단선 검출 회로는 회로는, 비교기(301)에 의하여 제공된다. 비교기(301)는, 전지 접속 단자(VC1)의 전위를 반전 입력으로서, 셀 BAT1(최상위 이차 전지)의 음극에 대한 전지 접속 단자(VC2)의 전위를 비반전 입력으로서 받는다. 접지 단자(VSS)와 보호용 반도체 장치 간의 단선을 검출하는 VSS 단선 검출 회로는, 비교기(302)에 의하여 제공된다. 비교기(302)는, 접지 단자(VSS)의 전위(접지 전위)를 비반전 입력으로서, BAT4(최하위 이차 전지)의 양극에 대한 전지 접속 단자(VC4)의 전위를 반전 입력으로서 받는다.
이 구성에서, 전지 접속 단자(VC1)와 이차 전지가 단선되어, 전지 접속 단자(VC1)의 전위가 전지 접속 단자(VC2)의 전위 밑으로 떨어질 때, 비교기(301)는 전지 접속 단자(VC1)의 단선이 있다고 판정하고, H를 출력한다. 접지 단자(VSS)와 이차 전지가 단선되고, 접지 단자(VSS)의 전위(접지 전위)가 전지 접속 단자(VC4)의 전위를 초과할 때, 비교기(302)는 접지 단자(VSS)의 단선을 검출하고, H를 출력한다.
제7 실시예
상기 실시예 중 임의의 하나에 따른 보호용 반도체 장치는, 전지 팩에 내장될 수도 있다. 보호용 반도체 장치 또는 전지 팩의 크기는, 상이한 목적을 위한 이들의 회로 부품의 일부의 공유에 의하여 감소된다. 보호용 반도체 장치 또는 전지 팩은, 휴대용 퍼스널 컴퓨터, 음향 기기, 카메라, 및 비디오 기기와 같은 각종 전자 기기에서 사용될 수도 있다.
본 발명이 특정 실시예를 참조하여 상세히 설명되었으나, 다음의 청구항에서 기술되고 정의된 바와 같이 본 발명의 범위 및 사상 내에 변형 및 변경이 존재한다.
본 출원은, 2010년 7월 14일 출원된 일본 우선권 출원 제2010-159379호에 기초하며, 그 전체 내용이 여기서 참조용으로 사용되었다.

Claims (18)

  1. 직렬 접속된 N개 이차 전지를 포함하는 조전지(assembled battery)를 보호하는 보호용 반도체 장치로서,
    상기 N개 이차 전지마다,
    상기 이차 전지의 전압을 분압하도록 구성된 전압 센싱 저항기;
    참조 전압; 및
    상기 전압 센싱 저항기로 획득된 전압과 상기 참조 전압을 비교하도록 구성된 제1 비교기
    를 포함하는 단선 검출 회로; 및
    미리 결정된 시간 간격으로 상기 전압 센싱 저항기 중 대응하는 하나의 저항치보다 작은 저항치를 갖는 내부 저항기를, 상기 대응하는 전압 센싱 저항기에 순차 선택적으로 병렬 접속시키도록 구성된 회로
    를 포함하고,
    상기 단선 검출 회로는, 상기 내부 저항기가 상기 대응하는 전압 센싱 저항기에 병렬 접속되는 경우, 상기 제1 비교기로부터의 출력에 기초하여 상기 N개 이차 전지와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성되어 있는 것인 보호용 반도체 장치.
  2. 제 1 항에 있어서,
    상기 N개 이차 전지 중 임의의 하나의 셀 전압이 미리 결정된 제1 전압 이상으로 상승된 경우에, 제2 비교기로부터의 출력을 반전시키도록 구성된 제2 비교기를 포함하는 고전압 검출 회로; 및
    상기 N개 이차 전지 중 임의의 하나의 셀 전압이 미리 결정된 제2 전압 이하로 저하된 경우에, 제3 비교기로부터의 출력을 반전시키도록 구성된 제3 비교기를 포함하는 저전압 검출 회로
    중 하나 이상을 더 구비하는 보호용 반도체 장치.
  3. 제 2 항에 있어서, 상기 단선 검출 회로에서의 상기 전압 센싱 저항기와 상기 참조 전압은, 상기 고전압 검출 회로 또는 상기 저전압 검출 회로에서 공유되고,
    상기 단선 검출 회로에서의 상기 제1 비교기는, 상기 고전압 검출 회로에서의 제2 비교기로서 또는 상기 저전압 검출 회로에서의 제3 비교기 또는 이들 양자로서 공유되는 것인 보호용 반도체 장치.
  4. 제 3 항에 있어서, 상기 고전압 검출 회로에서의 상기 제1 전압 및 상기 저전압 검출 회로에서의 상기 제2 전압은, 상기 전압 센싱 저항기 및 상기 참조 전압에 의해서 설정되는 것인 보호용 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 내부 저항기를 상기 대응하는 전압 센싱 저항기에 순차 선택적으로 접속시키는 회로는, 상기 대응하는 전압 센싱 저항기에 상기 내부 저항기와 스위치의 직렬 회로를 병렬 접속시키도록 구성되고, 상기 스위치를 순차 선택적으로 온시키도록 구성되는 것인 보호용 반도체 장치.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제1 비교기로부터의 출력 또는 상기 제1 비교기로부터의 출력 및 상기 스위치를 순차 선택적으로 온시키는 타이밍 신호에 기초하여, 상기 N개 이차 전지와 상기 보호용 반도체 장치 간의 단선, 상기 N개 이차 전지 중 임의의 것의 셀 전압의 상기 제1 전압 이상으로의 상승, 및 상기 N개 이차 전지 중 임의의 것의 셀 전압의 상기 제2 전압 이하로의 저하 중 한가지 이상을 판정하도록 구성된 판정 회로를 더 구비하는 보호용 반도체 장치.
  7. 제 6 항에 있어서, 상기 판정 회로는, 상기 N개 이차 전지의 어떤 전원 단자가 상기 보호용 반도체 장치로부터 단선되는지를 판정하도록 구성된 것인 보호용 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 직렬로 접속된 N개 이차 전지 중 최상위의 것의 양극 전원 단자 및 직렬로 접속된 N개 이차 전지 중 최하위의 것의 음극 전원 단자 중 하나 이상과, 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성된 회로를 더 구비하는 보호용 반도체 장치.
  9. 제 8 항에 있어서, 상기 양극 전원 단자와 상기 보호용 반도체 장치 간의 단선을 검출하는 회로는, 양극 전원 접속 단자의 전위를 받도록 구성된 인버터를 포함하는 것인 보호용 반도체 장치.
  10. 제 8 항에 있어서, 상기 음극 전원 단자와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성된 회로는, 음극 전원 단자의 전위를 받도록 구성된 인버터를 포함하는 것인 보호용 반도체 장치.
  11. 제 8 항에 있어서, 상기 양극 전원 접속 단자와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성된 회로는, 양극 전원 접속 단자의 전위를 반전 입력으로서, 그리고 상기 최상위 이차 전지의 음극 전지 접속 단자의 전위를 비반전 입력으로서 받도록 구성된 제4 비교기를 포함하는 것인 보호용 반도체 장치.
  12. 제 8 항에 있어서, 상기 음극 전원 단자와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성된 회로는, 음극 전원 단자의 전위를 비반전 입력으로서, 그리고 상기 최하위 이차 전지의 양극 전지 접속 단자의 전위를 반전 입력으로서 받도록 구성된 제5 비교기를 포함하는 것인 보호용 반도체 장치.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 판정 회로는, 상기 양극 전원 접속 단자와 상기 보호용 반도체 장치 간의 단선, 또는 상기 음극 전원 단자와 상기 보호용 반도체 장치 간의 단선을 검출하도록 구성되는 것인 보호용 반도체 장치.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 내부 저항기가 상기 대응하는 이차 전지에 순차 선택적으로 접속되는 시간 간격을 설정하도록 구성된 발진 회로를 더 구비하는 보호용 반도체 장치.
  15. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 내부 저항기가 상기 대응하는 이차 전지에 순차 선택적으로 접속되는 시간 간격은, 외부의 트리거 신호의 입력의 간격을 조정함으로써 제어되는 것인 보호용 반도체 장치.
  16. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 내부 저항기가 상기 대응하는 이차 전지에 순차 선택적으로 접속되는 시간 간격은, 외부에 제공된 커패시터에 의하여 설정되는 것인 보호용 반도체 장치.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 기재된 상기 보호용 반도체 장치를 구비하는 전지 팩.
  18. 제 1 항 내지 제 16 항 중 어느 한 항에 기재된 상기 보호용 반도체 장치와, 제 17 항에 기재된 상기 전지 팩을 구비하는 전자 장치.
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