KR101434093B1

KR101434093B1 - 2차 전지의 보호용 반도체 장치

Info

Publication number: KR101434093B1
Application number: KR1020130028603A
Authority: KR
Inventors: 마사시 오시마; 구니아키 아라이; 준이치 간노
Original assignee: 가부시키가이샤 리코
Priority date: 2012-03-19
Filing date: 2013-03-18
Publication date: 2014-08-25
Also published as: CN103323726A; KR20130106312A; CN103323726B; TW201339608A; TWI474025B

Abstract

2차 전지와의 단선을 확실하게 검출하는 보호용 반도체 장치를 제공하며, 본 보호용 반도체 장치는 각 전지마다, 전지 접속 단자와, 각 전지의 전압을 검출하는 제1 저항과, 각 전지의 전압이 참조 전압의 범위 내인지의 여부를 검출하는 비교기와, 2차 저항과 제1 스위치 소자로 이루어진 직렬 회로를 포함하고, 스위치 소자의 온/오프를 제어하는 제어 회로를 구비하며, 제1 스위치 소자는 턴온 시에 제2 저항을 접속 단자에 접속하고, 턴오프 시에는 그것을 단선하며, 제어 회로는 단선 테스트 신호를 온으로 유지하면서, 복수의 제1 스위치 소자를 순차로 턴온시키고, 턴온된 제1 스위치 소자에 대응하는 비교기로부터의 출력 신호에 기초하여, 전지와 접속 단자 간의 단선을 검출한다.

Description

2차 전지의 보호용 반도체 장치{PROTECTIVE SEMICONDUCTOR DEVICE FOR SECONDARY CELL}

본 발명은 2차 전지의 보호용 반도체 장치에 관한 것이다.

휴대용 전자 장치에는 취급이 간편한 배터리 팩이 많이 사용되고 있다. 그러한 배터리 팩은 하나 또는 복수의 2차 전지가 수납된 패키지로 구성되어 있다. 2차 전지로서는, 리튬 이온 배터리, 리튬 폴리머 배터리, 니켈 수소 배터리 등의 고용량 배터리를 사용하고 있다. 이들 고용량 배터리는 내부에 대량의 에너지를 갖고 있기 때문에, 과충전, 과방전 또는 과전류 등이 발생하면 고온의 열이 발생하여 발화로 이어질 가능성이 있다.

그 때문에, 2차 전지의 배터리 팩에는, 과충전, 과방전, 충전 과잉 전류, 방전 과잉 전류, 단락 전류, 및 이상 과열 등의 발생을 막기 위한 보호용 반도체 장치가 포함되어 있다. 보호용 반도체 장치는 또한 필요한 경우에 충전기나 부하 장치와의 접속을 차단하여 발열 및 발화의 발생을 막으면서, 2차 전지의 열화도 막는다.

최근에, 직렬로 접속하여 사용되는 복수의 2차 전지를 보호하는 보호용 반도체 장치가 개발되고 있다. 그러나, 직렬로 접속하여 사용되는 복수의 2차 전지를 보호하는 종래의 보호용 반도체 장치에서는, 2차 전지와 보호용 반도체 장치 간의 접속의 일부에 단선이 발생한 경우에, 그 단선을 검출할 수 없다는 문제점이 있다.

특허문헌 1에는, 2차 전지와 보호용 반도체 장치 간의 단선을 검출하기 위해서, 충방전 전류가 흐르고 있을 때의 전지 전압과, 충방전 전류가 흐르지 않을 때의 전지 전압을 비교하는 방법이 개시되어 있다. 그러나, 특허문헌 1에 개시되어 있는 이 방법으로도 2차 전지를 사용하는 도중에 발생하는 2차 전지와 보호용 반도체 장치 간의 단선은 검출할 수 없다.

일본 특허 출원 공개 제2008-027658호

본 발명의 목적은 2차 전지와 보호용 반도체 장치 간의 접속의 일부가 단선되는 경우에, 단선의 발생을 확실하게 검출하는 보호용 반도체 장치를 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명의 일 실시형태에 따른 보호용 반도체 장치는 직렬로 접속된 복수의 2차 전지의 전압 상태를 검출할 수 있는 보호용 반도체 장치로서, 각 2차 전지의 전극에 접속 가능한 접속 단자와, 각 2차 전지에 대응하여 설치되며, 고압측 및 저압측의 각 전극에 대응하는 단자 사이에 접속되는, 각 2차 전지의 전압을 검출하는 제1 저항과, 각 2차 전지에 대응하여 설치되며, 상기 제1 저항으로부터 얻어지는 전압에 기초하여, 각 2차 전지의 전압이 참조 전압의 범위 내에 있는지의 여부를 검출할 수 있는 비교기와, 각 2차 전지에 대응하여 설치되며, 상기 접속 단자 사이에 접속되는, 제2 저항과 제1 스위치 소자로 각각 이루어진 직렬 회로와, 각 제1 스위치 소자의 온/오프를 제어하는 제어 회로를 포함한다. 상기 제1 스위치 소자는 턴온 시에 상기 제2 저항을 상기 접속 단자 사이에 접속하고, 턴오프 시에 상기 제2 저항을 상기 접속 단자로부터 단선한다. 상기 제어 회로는 단선 테스트 신호의 온 상태를 유지하면서 복수의 제1 스위치 소자를 순차로 턴온시키고, 턴온된 제1 스위치 소자에 대응하는 비교기로부터의 출력 신호에 기초하여, 상기 2차 전지와 상기 접속 단자 간의 단선을 검출한다.

도 1은 본 발명의 제1 실시형태에 따른 보호용 반도체 장치와 2차 전지의 모식도이다.
도 2는 본 발명의 제1 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로의 제어 신호의 일례에 대해 설명하는 도면이다.
도 3은 본 발명의 제1 실시형태에 따른 보호용 반도체 장치의 고전압 검출 동작 시의 동작 타이밍도이다.
도 4는 본 발명의 제1 실시형태만 따른(즉, 본 발명의 제2 실시형태가 적용되지 않는) 보호용 반도체 장치와 2차 전지의 실제 모식도이다.
도 5는 본 발명의 제2 실시형태에 따른 보호용 반도체 장치와 2차 전지의 모식도이다.
도 6은 본 발명의 제2 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로의 제어 신호의 일례에 대해 설명하는 도면이다.
도 7은 본 발명의 제2 실시형태를 따른 보호용 반도체 장치와 2차 전지의 실제 모식도이다.
도 8은 본 발명의 제2 실시형태에 따른 보호용 반도체 장치의 단선 검출 동작 시의 동작 타이밍도이다.
도 9는 본 발명의 제3 실시형태에 따른 보호용 반도체 장치와 2차 전지의 모식도이다.
도 10은 본 발명의 제3 실시형태에 따른 보호용 반도체 장치와 2차 전지의 실제 모식도이다.
도 11은 본 발명의 제3 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로의 제어 신호의 일례에 대해 설명하는 도면이다.
도 12는 본 발명의 제3 실시형태에 따른 보호용 반도체 장치의 동작 타이밍도이다.
도 13은 본 발명의 제1~제3 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로의 입력 부분과 출력 부분의 회로 구성을 도시하는 도면이다.
도 14는 본 발명의 제4 실시형태에 따른 보호용 반도체 장치와 2차 전지의 모식도이다.
도 15는 본 발명의 제4 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로의 입력 부분과 출력 부분의 회로 구성을 도시하는 도면이다.

이하, 첨부 도면을 이용하여 본 발명의 바람직한 실시형태에 대해 설명한다.

〈제1 실시형태〉

본 발명의 제1 실시형태는 직렬된 접속된 복수의 2차 전지를 보호하는 보호용 반도체 장치에 관한 것이며, 이하의 구성을 갖는다.

보호용 반도체 장치는 전압을 감시하기 위해 2차 전지와 병렬로 접속된 전압 센스 저항을 포함한다. 전압 센스 저항보다 저항값이 낮은 저항이 일정한 시간 간격으로 그 전압 센스 저항과 병렬로 일시적으로 접속된다. 보호용 반도체 장치와 2차 전지 간에 단선이 생기지 않으면, 2차 전지에 접속된, 보호용 반도체 장치의 접속 단자에는 2차 전지에 의한 전압 변동이 생기지 않는다. 한편, 보호용 반도체 장치와 2차 전지 간에 단선이 생기면, 2차 전지로부터 단선된 접속 단자에는 전술한 병렬 접속 저항이 일시적으로 형성되는 것으로 인해 저항값의 변동과 함께 전압이 변동한다. 보호용 반도체 장치는 이 저항값의 변화와 함께 발생하는 전압 변동을 단선으로 인한 것으로서 검출한다.

1.1. 보호용 반도체 장치의 구성

도 1은 본 발명의 제1 실시형태에 따른 보호용 반도체 장치(1)와 2차 전지의 모식도이다. 보호용 반도체 장치(1)는 고전압 및 단선을 검출하는 장해 검출 회로(10), 내부 저항 변경 회로(100), 제어 회로(110), 및 판정 회로(120)를 포함한다. 장해 검출 회로(10)는 저전압 검출 회로, 과전류 검출 회로 등을 포함할 수 있다. 또한, 도 1에 도시하는 모식도에는 2차 전지의 개수가 4개이지만, 제1 실시형태에 따른 보호용 반도체 장치가 대상으로 삼는 2차 전지의 개수는 이 수에 한정되지 않는다.

보호용 반도체 장치(1)는 4개의 2차 전지에 접속하도록 전지 접속 단자(VC1~VC4) 및 접지 단자(VSS)를 포함한다. 전지 접속 단자(VC1)에는 제1 2차 전지(BAT1)의 플러스 전극이 접속되고, 전지 접속 단자(VC2)에는 제1 2차 전지(BAT1)의 마이너스 전극과 제2 2차 전지(BAT2)의 플러스 전극이 접속된다. 전지 접속 단자(VC3)에는 제2 2차 전지(BAT2)의 마이너스 전극과 제3 2차 전지(BAT3)의 플러스 전극이 접속된다. 전지 접속 단자(VC4)에는 제3 2차 전지(BAT3)의 마이너스 전극과 제4 2차 전지(BAT4)의 플러스 전극이 접속된다. 접지 단자(VSS)에는 제4 2차 전지(BAT4)의 마이너스 전극이 접속된다. 전원 단자(VDD)는 회로의 전원(도시하지 않음) 및 전지 접속 단자(VC1)에 접속된다.

장해 검출 회로(10)는 2차 전지의 고전압, 또는 2차 전지와 보호용 반도체 장치(1) 간의 단선을 검출하는 회로이다. 장해 검출 회로(10)는 비교기(11, 12, 13, 14), 참조 전압(Vr11, Vr21, Vr31, Vr41), 분압 저항(Rs11, Rs12, Rs21, Rs22, Rs31, Rs32, Rs41, Rs42), 및 NAND 회로(15)로 구성된다. 이 중, 비교기(11), 저항(Rs11, Rs12), 및 참조 전압(Vr11)이 제1 2차 전지(BAT1)의 고전압 및 단선을 검출하는 회로를 구성한다. 저항(Rs11, Rs12)은 직렬로 접속되고 전지 접속 단자(VC1, VC2) 사이에 접속된다. 저항(Rs11, Rs12)의 접속 노드는 비교기(11)의 반전 입력에 접속된다. 비교기(11)의 비반전 입력과 전지 접속 단자(VC2) 사이에는 참조 전압(Vr11)이 접속된다. 저항(Rs11, Rs12)은 제1 2차 전지(BAT1)에 관한 전압 센스 저항이다.

제2 2차 전지(BAT2) 내지 제4 2차 전지(BAT4)의 장해 검출 회로는 제1 2차 전지(BAT1)의 장해 검출 회로와 동일한 구성이기 때문에, 그에 대한 설명은 생략한다.

비교기(11, 12, 13, 14)의 출력은 모두 NAND 회로(15)의 입력에 접속되고, NAND 회로(15)로부터의 출력인 검출 신호(VHS)는 판정 회로(120)의 입력에 접속된다.

내부 저항 변경 회로(100)는 PMOS 트랜지스터(M1~M4)와 저항(R11~R41)으로 구성된다. 이 중, PMOS 트랜지스터(M1)와 저항(R11)이 단선을 검출하기 위해 제1 2차 전지(BAT1)에 대응하는 내부 저항을 변경하는 직렬 회로를 구성한다. PMOS 트랜지스터(M1)와 저항(R11)은 직렬로 접속되고, 또한 전지 접속 단자(VC1, VC2) 사이에 접속된다. PM0S 트랜지스터(M1)의 게이트에는 제어 회로(110)로부터의 제어 신호(VG1)가 접속된다.

제2 2차 전지(BAT2) 내지 제4 2차 전지(BAT4)의 내부 저항 변경 회로는 제1 2차 전지(BAT1)의 내부 저항 변경 회로와 동일한 구성이기 때문에, 그에 대한 설명은 생략한다.

저항(R11~R14)의 저항값은 동일하며 장해 검출 회로(10)의 일부를 구성하는 저항(Rs11~Rs42)의 저항값보다 작다.

제어 회로(11O)는 고전압 검출 동작 신호(VHDet)와 고전압 검출 신호(VHout)가 입력되고, 제어 신호(VG1, VG2, VG3, VG4)를 내부 저항 변경 회로(100)의 PMOS 트랜지스터(M1~M4)에 각각 출력하고, 단선 테스트 신호(LTEST)를 로직 회로 B(122)에 출력한다. 또한, 제어 신호(VG1~VG4) 및 단선 테스트 신호(LTEST)를 생성하기 위해서, 도면에 표시하지 않는 클록, 외부 트리거 등도 제어 회로(10)에 입력으로서 접속된다.

판정 회로(120)는 장해 검출 회로(10)가 고전압 또는 단선을 검출했는지의 여부를 판정하는 회로이다. 판정 회로(120)는 로직 회로 A(121), 로직 회로 B(122), 지연 회로(123), AND 회로(124), AND 회로(125), 인버터 회로(126), 및 인버터 회로(127)를 포함한다.

AND 회로(124)는 장해 검출 회로(10)로부터의 출력인 검출 신호(VHS)와, 인버터 회로(126)에 의해 반전된 단선 테스트 신호(LTEST)가 입력되고, 고전압 검출 동작 신호(VHDet)를 출력한다. AND 회로(125)는 장해 검출 회로(1O)로부터의 출력인 검출 신호(VHS)와, 단선 테스트 신호(LTEST)와, 인버터 회로(127)에 의해 반전된 고전압 검출 동작 신호(VHDet)가 입력되고, 단선 검출 동작 신호(LTDet)를 출력한다. 이들 AND 회로(124, 125)의 작용에 의해, 단선 검출이 행해지고 있는 동안에는 고전압 검출이 행해지지 않고, 고전압 검출이 행해지고 있는 동안에는 단선 검출이 행해지지 않는다.

로직 회로 A(121)는 고전압 검출 동작 신호(VHDet)와, 지연 회로(123)로부터의 지연 출력(DLY1)이 입력되고, 고전압 검출 신호(VHout)를 지연 회로(123)와 내부 회로(도시하지 않음)에 출력한다.

로직 회로 B(122)는 단선 검출 동작 신호(LTDet)와, 지연 회로(123)로부터의 지연 출력(DLY2)이 입력되고, 단선 검출 신호(LCout)를 지연 회로(123)와 내부 회로(도시하지 않음)에 출력한다.

지연 회로(123)에는 고전압 검출 동작 신호(VHDet)와, 단선 검출 동작 신호(LTDet)와, 고전압 검출 신호(VHout)와, 단선 검출 신호(LCout)가 입력된다. 또한, 지연 회로(123)는 지연 출력(DLY1)을 로직 회로 A(121)에 출력하고, 지연 출력(DLY2)을 로직 회로 B(122)에 출력한다.

판정 회로(120)는 고전압 또는 단선이 검출되었는지의 여부만 판정한다면 어떤 구성을 갖더라도 상관없다.

지연 회로(123)는 노이즈 등에 의한 오검출을 방지하기 위한 검출/복귀의 지연 시간을 구성하는 회로이다. 장해 검출 회로(10)가 고전압을 검출하였을 때, 지연 회로(123)는 AND 회로(124)로부터 출력되는 신호(VHDet)가 "L"에서 "H"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 신호(VHDet)가 "H"이면 출력(DLY1)에 H 펄스를 출력한다. 고전압 검출 모드로부터 복귀하기 위해, 지연 회로(123)는 AND 회로(124)로부터 출력된 신호(VHDet)가 "H"에서 "L"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 신호(VHDet)가 "L"이면 H 펄스를 출력한다. 검출/복귀의 판단은 고전압 검출 신호(VHout)에 기초하여 이루어진다. 예컨대, 고전압 검출 신호(VHout)가 "H"이면 "검출"이라고 판단하고, "L"이면 "복귀"라고 판단한다.

장해 검출 회로(10)가 단선을 검출했을 때, 지연 회로(123)는 AND 회로(125)로부터 출력된 단선 검출 동작 신호(LTDet)가 "L"에서 "H"로 변하면 동작을 개시하여, 미리 정해진 시간이 끝날 때까지 신호(LTDet)가 "H"이면 지연 출력(DLY2)에 H 펄스를 출력한다. 단선 검출 모드로부터 복귀하기 위해, 지연 회로(123)는 AND 회로(125)로부터 출력된 단선 검출 동작 신호(LTDet)가 "H"에서 "L"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 단선 검출 동작 신호(LTDet)가 "L"이면 H 펄스를 출력한다. 검출/복귀의 판단은 단선 검출 신호(LCout)에 기초하여 이루어진다. 예컨대, 단선 검출 신호(LCout)가 "H"이면 "검출"이라고 판단하고, "L"이면 "복귀"라고 판단한다.

고전압 검출 시간, 고전압으로부터의 복귀 시간, 단선 검출 시간, 및 단선으로부터의 복귀 시간에 대한 미리 정해진 시간은 같을 필요는 없고, 서로 다를 수도 있다. 또한, 지연 회로(123)는 그 회로가 같은 식으로 동작한다면, 카운터와, 정전류로 충전하는 용량 등의 어떤 구성을 갖더라도 상관없다.

1.2. 보호용 반도체 장치의 단선 검출 시의 동작

도 2는 제1 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로(110)의 제어 신호의 일례에 대해 나타내고 있다. 이하, 제어 회로(110)의 동작에 기초하여, 보호용 반도체 장치의 동작에 대해 설명한다. 제어 회로(110)는 2차 전지와 보호용 반도체 장치 간의 접속 테스트를 일정한 시간 간격(twait)으로 제어하기 위해서, 입력되는 클록 등에 기초해서 제어 신호(VG1~VG4) 및 단선 테스트 신호(LTEST)를 생성한다.

도 2에 도시하는 바와 같이, 제어 회로(110)는 판정 회로(120)에 대해 단선 테스트중임을 통지하는 단선 테스트 신호(LTEST)의 출력을 일정한 시간 간격(twait)으로 시간폭(tpw) 동안 "H"로 변하게 한다.

제어 신호(VG1~VG4)에 있어서, 이들 중 하나가 단선 테스트 신호(LTEST)에 연동해서 "L"로 변하여, 각 신호에 접속된 PMOS 트랜지스터(M1~M4)를 턴온시키며, 턴온된 이들 PMOS 트랜지스터(M1~M4)에 따라서, 저항(R11~R41)을 전압 센스 저항에 병렬로 접속시킨다.

도 1에 도시하는 회로에 있어서, 전지 접속 단자(VC2)와 2차 전지 간에 단선이 발생한다고 상정한다. 이 때, 단선 테스트 신호(LTEST)가 "H" 상태로 변하고, 제어 신호(VG1)가 "L"로 변한다고 한다. 그러면, 전지 접속 단자(VC1, VC2) 사이에는, 제1 직렬 저항인 저항(Rs11, Rs12)과 저항(R11)으로 이루어진 제1 병렬 저항과의 접속으로 직렬 저항이 형성된다(즉, 직렬 저항은 제1 병렬 저항과 제2 직렬 저항으로 형성된다). 저항(Rs11, Rs12)이 값이 같고, 저항(Rs12, Rs22)이 값이 같다면, 제2 직렬 저항은 제1 병렬 저항보다 저항값이 크다.

그리고, 제2 직렬 저항[저항(Rs21, Rs22)]에 걸리는 전압은 전지 접속 단자(VC2)와 2차 전지 간에 단선이 발생하기 전보다 더 높아진다. 이 "더 높아지는" 전압은 비교기(12)에 의해 검출되어, NAND 회로(15)를 통해 판정 회로(12O)에 검출 신호(VHS)의 "H" 상태로서 통지된다. 이 때, 판정 회로(120)는 단선 테스트 신호(LTEST)가 "H" 상태인 것에 응답하여, 단선 검출 신호(LCout)를 "H" 상태로서 출력한다.

또한, 전지 접속 단자(VC2)와 2차 전지가 단선된 상태에서 단선 테스트 신호(LTEST)가 "H" 상태로 변하고 제어 신호(VG2)가 "L" 상태로 변한다고 한다. 그러면, 전지 접속 단자(VC1, VC2) 사이에는, 저항(Rs21, Rs22)인 제2 직렬 저항과, 저항(R21)으로 이루어지는 제2 병렬 저항과의 접속으로 직렬 저항이 형성된다(즉, 제2 병렬 저항과 제1 직렬 저항에 의해 직렬 저항이 형성된다). 이 때, 제1 직렬 저항은 제2 병렬 저항보다 저항값이 크다.

그리고, 제1 직렬 저항[저항(Rs11, Rs12)]에 걸리는 전압은 전지 접속 단자(VC2)와 2차 전지 간에 단선이 발생하기 전보다 더 높아진다. 이 "더 높아지는" 전압은 비교기(11)에 의해 검출되어, NAND 회로(15)를 통해 판정 회로(120)에 검출 신호(VHS)의 "H" 상태로서 통지된다. 이 때, 판정 회로(120)는 단선 테스트 신호(LTEST)가 "H" 상태인 것에 응답하여, 단선 검출 신호(LCout)를 "H" 상태로서 계속 출력한다.

다른 전지 접속 단자[예컨대, 단자(VC3)]와 2차 전지 간에 단선이 발생하면, 마찬가지로 단선이 검출되어, 판정 회로(120)는 단선 검출 신호(LCout)를 "H" 상태로서 출력한다.

단선 테스트 시간 간격(twait)과 단선 테스트 시간(tpw)은 임의의 시간일 수 있지만, 단선 테스트 시간(tpw)은 지연 회로(123)에 의해 생성된 지연 시간보다 짧아야 한다.

또한, 단선을 테스트하는 단선 테스트 간격(twait)과, 단선 테스트 신호(LTEST)가 "H" 상태인 시간(tpw)은 보호용 반도체 장치(1)의 외부 트리거 입력, 보호용 반도체 장치(1) 내의 내장형 발진 회로 등 어떤 방법으로도 생성될 수 있다.

1.3. 보호용 반도체 장치의 고전압 검출 시의 동작

이하, 도 3과 도 1을 참조하여, 제1 실시형태에 따른 보호용 반도체 장치의 고전압 검출 동작에 대해 설명한다. 도 3은 제1 실시형태에 따른 보호용 반도체 장치의 고전압 검출 시의 동작 타이밍도이다. 타이밍도에는, 설명에 필요한 신호만 표시하고 있다. 이하, 시간 순서대로 동작에 대해 설명한다.

[시각 T1:] 어느 시점에서 2차 전지의 충전이 시작되고, 시각 T1에서 2차 전지(BAT1)의 전압인 VBAT1이 고전압 검출 레벨(VHsens)을 초과한다.

VHsense는 이하의 식으로 표현된다.

2차 전지(BAT1)의 전압인 VBAT1이 고전압 검출 레벨(VHsens)을 초과하기 때문에, 비교기(11)로부터의 출력은 반전되어 "L"로 변하고, 이에 따라, 장해 검출 회로(1O)로부터 출력되는 검출 신호(VHS)는 반전되어 "H"로 변한다. 판정 회로(120)에 포함된 AND 회로(124)는 단선 테스트가 진행중이 아니기 때문에[단선 테스트 신호(LTEST)의 출력이 L), 고전압 검출 동작 신호(VHDet)를 "L"에서 "H"로 반전시킨다. 판정 회로(120)에 포함된 AND 회로(125)는 단선 테스트가 진행중이 아니기 때문에 단선 검출 동작 신호(LTDet)를 "L"로 둔다.

[시각 T2:] 단선 테스트 간격(twait)이 경과하지만, 고전압 검출 동작 신호(VHDet)가 여전히 "H"이기 때문에, 제어 회로(110)는 단선 테스트 동작으로 이행하지 않는다. 즉, 제어 회로(110)는 단선 테스트 신호(LTEST)의 출력을 "L"로 둔다.

[시각 T3:] 고전압을 검출하기 위한 지연 시간이 경과한 것에 응답하여, 지연 회로(123)가 출력(DLY1)에 H 펄스를 출력하기 때문에, 로직 회로 A(121)는 고전압 검출 신호(VHout)를 "L"에서 "H"로 반전시킨다. 보호용 반도체 장치(1)가 고전압 보호 검출 모드로 진입하므로, 제어 회로(110)의 동작은 고전압 검출 신호(VHout)에 의해 정지된다.

[시각 T4:] 2차 전지(BAT1)의 전압인 VBAT1이 고전압 검출 레벨(VHsens) 이하로 강하하면, 비교기(11)로부터의 출력은 반전하여 "H"로 변하고, 이에 따라, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 반전하여 "L"로 변한다. 검출 신호(VHS)에 연동하여 고전압 검출 동작 신호(VHDet)도 반전하여 "L"로 변한다.

[시각 T5:] 고전압 검출 모드로부터 복귀하기 위한 지연 시간이 경과한 것에 응답하여, 지연 회로(123)로부터 출력되는 출력(DLY1)으로부터 H 펄스가 출력되고, 이에 따라 로직 회로 A(121)는 고전압 검출 신호(VHout)를 "H"에서 "L"에 반전시킨다. 보호용 반도체 장치(1)가 더 이상 고전압 검출 모드가 아니기 때문에 제어 회로(110)의 동작이 재개된다.

1.4. 제1 실시형태의 정리

전술한 바와 같이, 제1 실시형태에서는, 직렬 접속된 2차 전지의 각각에, 전압 변동을 검출하는 비교기가 설치되어 있는 2차 전지의 보호용 반도체 장치에 있어서, 각 2차 전지를 위한 비교기를 구성하는 저항에 대해 저항이 순차로 일시적으로 접속된다. 병렬로 접속되어 있는 각 2차 전지와 보호용 반도체 장치 사이에 있는 접속 단자에서의 전압 변동을 비교기에 의해 검출함으로써, 2차 전지와 보호용 반도체 장치 간의 단선을 검출하는 것이 가능하다.

〈제2 실시형태〉

본 발명의 제1 실시형태에 따른 보호용 반도체 장치는 그 장치가 노이즈 대책을 위한 로우패스 필터를 통해 2차 전지에 접속되어 있다면, 단선 테스트 시에 로우패스 필터를 구성하는 저항의 양단에서 생성되는 전압으로 인해, 2차 전지와 보호용 반도체 장치 간에 단선이 발생하지 않더라도 단선을 오검출하는 문제점이 있다. 따라서, 본 발명의 제2 실시형태에 따른 보호용 반도체 장치는 비교기에 의한 오검출을 줄이는 것을 특징으로 하며, 이 특징은 다음과 같이 실현된다. 전압 센스 저항에, 저항값이 작은 저항을 일시적으로 병렬로 접속하면서, 모든 2차 전지의 각각의 전압 센스 저항에 직렬로 저항을 각각 접속함으로써, 전압 센스 저항과 접속된 비교기의 반전 레벨을 높게 한다.

2.1. 제2 실시형태의 목적

먼저, 본 발명의 제2 실시형태의 목적에 대해 설명한다. 도 4는 제1 실시형태만 따른(즉, 제2 실시형태가 적용되지 않는) 보호용 반도체 장치와 2차 전지의 실제 모식도이다.

실제로 사용되는 보호용 반도체 장치는 2차 전지에 직접 접속되는 것이 아니라, 도 4에 도시하는 바와 같이, 종종 노이즈 대책을 위한 로우패스 필터[저항(Rf1~Rf4)과 용량(Cf1~Cf4)으로 구성]를 통해 접속된다.

이하, 도 4를 참조하여, 제2 실시형태가 적용되지 않는 경우에 발생하는 문제점에 대해 설명한다. 이 문제점, 즉 단선 테스트 시에 로우패스 필터를 구성하는 저항의 양단에서 생성되는 전압으로 인해 2차 전지와 보호용 반도체 장치(2) 간에 단선이 생기지 않더라도 그 사이에서 단선이 검출될 수 있다는 것이다.

설명을 쉽게 하기 위해, 2차 전지(BAT1~BAT4)의 전압인 VBAT1~VBAT4, 저항(Rs11~Rs42), 및 저항(Rf1~Rf4)은 이하의 조건식 (cond1~cond5)을 만족한다고 한다.

도 2에 나타내는 단선 테스트 간격(twait)이 경과해, 제어 신호(VG1)가 "L"로 변하여, PMOS 트랜지스터(M1)가 턴온되는 상태에 대해 설명한다. 이 때, 전지 접속 단자(VC1, VC2) 간의 전류(I1)는 저항(R11)이 저항(Rs11, Rs12)에 병렬로 접속되어 있기 때문에 이하의 식 (1-1)을 만족한다.

여기서, 식 (1-1)에 조건식 (cond3)과 조건식 (cond4)를 대입하면, 전류(I1)는 이하의 식 (1-2)과 같이 표현된다.

그리고, 전지 접속 단자(VC2, VC3) 간의 전류(I2)는 저항(Rs21, Rs22)이 직렬로 접속되어 있기 때문에 이하의 식 (1-3)과 같이 표현된다.

식 (1-1)과 마찬가지로, 식 (1-3)에 조건식 (cond3)과 조건식 (cond4)를 대입하면, 전류(I2)는 이하의 식 (1-4)와 같이 표현된다.

또한, 식 (1-4)에 조건식 (cond1)과 조건식 (cond2)를 대입하면, 이 식은 이하의 식 (1-5)과 같이 표현된다.

식 (1-2)과 식 (1-5)에 의해, 전지 접속 단자(VC1, VC2) 간의 전류(11)가 전지 접속 단자(VC2, VC3) 간의 전류(I2)보다 큰 것을 알 수 있으며, 그 차는 이하의 식 (1-6)과 같이 표현된다.

식 (1-6)에 의해 계산되는 전류는 전지 접속 단자(VC2)와, 로우패스 필터를 구성하는 저항(Rf2)을 통해 2차 전지로 흐른다. 그 결과, 저항(Rf2)의 양단에 전압이 생성되기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압(Vvc2)은 2차 전지(BAT2)의 전압(VBAT2)보다 높아진다. 이 때, 전지 접속 단자(VC2, VC3) 간의 전압(Vvc2)은 이하의 식 (1-7)과 같이 표현된다.

2차 전지(BAT2)의 전압(VBAT2)이 이하의 식 (1-8)에 의해 계산된 고전압 검출 레벨(VHsens)에 대하여, 이하의 식 (1-9)와 식 (1-10)을 만족시킨다면, 비교기(12)로부터의 출력이 반전되고, 장해 검출 회로(20)로부터의 출력(VHS)은 "H"를 출력한다. 이 때, 단선 테스트 신호(LTEST)가 "H"이기 때문에, 판정 회로(120)는 2차 전지와 보호용 반도체 장치(1) 간의 접속이 단선된 것을 판단하고, 단선 검출 모드를 나타내는 "H"를 출력한다.

즉, 단선 테스트 시에 로우패스 필터를 구성하는 저항의 양단에 생성된 전압으로 인해 2차 전지의 전압에 따라서는 보호용 반도체 장치와 2차 전지 간에 단선이 발생하지 않더라도 그 사이에서 단선을 검출할 수도 있다. 2차 전지(BAT2)의 전압(VBAT2)이 이하의 식 (1-11)을 만족하면, 단선도 고전압도 검출되지 않고, 전압(VBAT2)이 이하의 식 (1-12)을 만족하면, 고전압이 검출된다.

본 발명의 제2 실시형태의 목적은 단선 테스트 시에 로우패스 필터를 구성하는 저항의 양단에 전압이 생성됨으로써 2차 전지의 전압에 따라서는 2차 전지와 보호용 반도체 장치 간에 단선이 생기지 않더라도 그 사이에서 단선을 검출할 수도 있다는 문제점을 해결하는 것이다.

2.2. 보호용 반도체 장치의 구성

도 5는 본 발명의 제2 실시형태에 따른 보호용 반도체 장치(1)와 2차 전지의 모식도이다. 제2 실시형태에 따른 보호용 반도체 장치는 본 발명의 제1 실시형태에 따른 보호용 반도체 장치와 실질적으로 같은 구성을 갖는다. 이에, 그 차이점에 대해 주로 설명한다.

본 발명의 제2 실시형태에 따른 보호용 반도체 장치(1)의 장해 검출 회로(10)는 비교기(11, 12, 13, 14), 참조 전압(Vr11, Vr21, Vr31, Vr41), 분압 저항(Rs11, Rs12, Rs21, Rs22, Rs31, Rs32, Rs41, Rs42), NAND 회로(15), 및 센스 전압 변경 회로(101, 102, 103, 104)를 포함한다. 이 중, 비교기(11), 저항(Rs11, Rs12), 참조 전압(Vr11), 및 센스 전압 변경 회로(101)가 제1 2차 전지(BAT1)의 고전압 및 단선을 검출하는 회로를 구성한다. 저항(Rs11, Rs12) 및 센스 전압 변경 회로(101)는 직렬로 접속되고, 또한 전지 접속 단자(VC1, VC2) 사이에 접속된다. 저항(Rs11, Rs12)의 접속 노드는 비교기(11)의 반전 입력에 접속된다. 비교기(11)의 비반전 입력과 전지 접속 단자(VC2) 사이에는 참조 전압(Vr11)이 접속된다. 저항(Rs11, Rs12)은 제1 2차 전지(BAT1)에 대한 전압 센스 저항을 형성한다.

센스 전압 변경 회로(101)는 PMOS 트랜지스터(M11)와 저항(Rs13)의 병렬 접속으로 구성된다. RM0S 트랜지스터(M11)의 게이트는 제어 회로(110)로부터의 제어 신호(Rsw1)에 접속된다. 센스 전압 변경 회로(101)는 단선 테스트 동작 시에 비교기의 반전 전압을 변경하기 위해서, 전압 센스 저항인 저항(Rs11, Rs12)에 저항(Rs13)을 직렬로 접속하는 회로이다.

제2 2차 전지(BAT2) 내지 제4 2차 전지(BAT4)의 장해 검출 회로는 제1 2차 전지(BAT1)의 장해 검출 회로와 같은 구성을 갖는다.

제어 회로(110)는 고전압 검출 동작 신호(VHDet)와 고전압 검출 신호(VHout)가 입력되고, 제어 신호(VG1, VG2, VG3, VG4)를 내부 저항 변경 회로(100)의 PMOS 트랜지스터(M1~M4)에 출력하고, 단선 테스트 신호(LTEST)를 로직 회로 B(122)에 출력한다. 또한, 제어 회로(110)는 제어 신호(Rsw1, Rsw2, Rsw3, Rsw4)를 센스 전압 변경 회로(101~104)의 PMOS 트랜지스터(M11~M14)의 게이트에 출력한다. 또한, 제어 신호(VG1~VG4), 단선 테스트 신호(LTEST), 및 제어 신호(Rsw1, Rsw2, Rsw3, Rsw4)를 생성하기 위해서, 도면에 표시하지 않는 클록, 외부 트리거 등도 제어 회로(110)에 입력된다.

2.3. 제어 회로의 제어 신호

도 6은 제2 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로(110)의 제어 신호의 일례에 대해 나타나고 있다. 먼저, 보호용 반도체 장치의 동작을 설명하기 위해 배경 정보로서, 제어 회로(110)의 동작에 대해 설명한다. 제어 회로(110)는 2차 전지와 보호용 반도체 장치 간의 접속 테스트를 일정한 시간 간격(twait)으로 행하기 위해서, 입력되는 클록 등으로부터, 제어 신호(VG1~VG4, Rsw1~Rsw4) 및 단선 테스트 신호(LTEST)를 생성한다.

도 6에 나타내는 바와 같이, 제어 회로(110)는 판정 회로(120)에 대해 단선 테스트가 행해지고 있음을 통지하는 단선 테스트 신호(LTEST)의 출력을 일정한 시간 간격(twait)으로 시간폭(tpw) 동안 "H"로 변하게 한다.

제어 신호(VG1~VG4)에 있어서, 이들 중 하나가 단선 테스트 신호(LTEST)에 연동하여 "L"로 변하여, 각각의 신호에 접속되어 있는 PMOS 트랜지스터(M1~M4)를 턴온시키고, 이들 턴온된 PMOS 트랜지스터(M1~M4)에 따라 전압 센스 저항에 저항(R11~R41)을 병렬로 접속시킨다.

제어 신호(Rsw1~Rsw4)에 있어서, 이들 중 하나가 단선 테스트 신호(LTEST)에 연동하여 "H"로 변하여, 각각에 접속되어 있는 PMOS 트랜지스터(M11~M14)를 턴오프시키고, 턴오프되는 PMOS 트랜지스터에 따라 전압 센스 저항에 저항(Rs13, Rs23, Rs33, Rs43)을 직렬로 접속시킨다.

단선 테스트 간격(twait)과 단선 테스트 시간(tpw)은 임의의 시간일 수 있지만, 단선 테스트 시간(tpw)은 지연 회로(123)에 의해 생성된 지연 시간보다 짧아야 한다.

2.4. 보호용 반도체 장치의 동작

도 7은 본 발명의 제2 실시형태를 따른 보호용 반도체 장치와 2차 전지의 실제 모식도이다. 도 7에 도시하는 보호용 반도체 장치(1)도 도 4에 개략적으로 도시한 바와 같이, 노이즈 대책을 위한, 저항(Rf1~Rf4)과 용량(Cf1~Cf4)으로 구성되는 로우패스 필터를 통해 접속되어 있다.

제2 실시형태에서는 저항(Rs13, Rs23, Rs33, Rs43)이 센스 전압 변경 회로(101~104)에 의해, 단선 검출 시에만 장해 검출 회로(10)의 각 전압 센스 저항에 직렬로 접속된다. 이에, 고전압 검출 레벨(VHsens)을 단선 검출 레벨(LTsens)보다 높게 설정함으로써 비교기의 반전 레벨을 높이며, 제2 실시형태가 적용되지 않을 경우(도 4 참조)에 생기는 문제점을 해결한다.

도 7을 참조하여, 제2 실시형태에 따른 보호용 반도체 장치의 동작에 대해 설명한다. 설명을 쉽게 하기 위해서, 2차 전지(BAT1~BAT4)의 전압인 VBAT1~VBAT4, 저항(Rs11~Rs43), 및 저항(Rf1~Rf4)은 이하의 조건식 (cond6~cond11)을 만족한다고 한다.

이하, 도 6에 나타내는 단선 테스트 간격(twait)이 경과해, 제어 신호(VG1)가 "L"로 변하여 PMOS 트랜지스터(M1)가 턴온되며, 동시에 제어 신호(Vsw1~Vsw4)가 "H"로 변하여 PMOS 트랜지스터(M11~M14)가 턴오프되는 상태에 대해 설명한다. 이 때, 전지 접속 단자(VC1, VC2) 간의 전류(I1)는 저항(Rs11, Rs12)이 저항(Rs13)에 직렬로 접속되고 저항(R11)에 병렬로 접속되기 때문에 이하의 식 (2-1)을 만족한다.

여기서, 식 (2-1)에 조건식 (cond8)과 조건식 (cond9)을 대입하면, 전류(I1)는 이하의 식 (2-2)과 같이 표현된다.

그리고, 전지 접속 단자(VC2, VC3) 간의 전류(I2)는 저항(Rs23)이 저항(Rs21, Rs22)에 직렬로 접속되어 있기 때문에 이하의 식 (2-3)을 만족한다

식 (2-1)과 마찬가지로, 식 (2-3)에 조건식 (cond8)과 조건식 (cond9)을 대입하면, 전류(I2)는 이하의 식 (2-4)과 같이 표현된다.

또한, 식 (2-4)에 조건식 (cond6)과 조건식 (cond7)을 대입하면, 이 식은 이하의 식 (2-5)와 같이 표현된다.

식 (2-2)와 식 (2-5)에 의해, 전지 접속 단자(VC1, VC2) 간의 전류(I1)가 전지 접속 단자(VC2, VC3) 간의 전류(I2)보다 큰 것을 알 수 있으며, 그 차는 이하의 식 (2-6)과 같이 표현된다.

식 (2-6)에 의해 계산되는 전류는 전지 접속 단자(VC2)와, 로우패스 필터를 구성하는 저항(Rf2)을 통해 2차 전지로 흐른다. 이에, 저항(Rf2)의 양단에 전압이 생성되기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압(Vvc2)은 2차 전지(BAT2)의 전압(VBAT2)보다 높아진다. 이 때, 전지 접속 단자(VC2, VC3) 간의 전압은 이하의 식 (2-7)과 같이 표현된다.

여기까지의 설명은 도 4의 설명과 실질적으로 동일하다. 다만, 비교기의 반전 레벨은 식 (1-8)에 의해 계산되는 고전압 검출 레벨(VHsens)이 아니라 이하의 식 (2-8)에 의해 계산되는 단선 검출 레벨(LTsens)이다.

저항(Rs23)을 이하의 식 (2-9)을 만족하도록 설정하면, 2차 전지(BAT2)의 전압인 VBAT2가 전술한 식 (1-9)과 식 (1-10)을 만족하더라도 비교기(12)의 출력 반전 조건인 이하의 식 (2-10)은 만족하지 않기 때문에, 도 4를 참조하여 설명한 단선의 오검출이 방지된다.

전지 접속 단자(VC2)와 2차 전지 간에 단선이 발생하면, 전지 접속 단자(VC2, VC3) 간의 전압(Vvc2)은 조건식 (cond9)를 고려하여 이하의 식 (2-11)에 의해 계산될 수 있는 전압값이다.

이어서, 식 (2-11)에 조건식 (cond7)과 조건식 (cond10)을 대입하면, 이하의 식 (2-12)가 얻어진다.

즉, 단선 검출 시에 비교기의 판정 조건이 고전압 검출 레벨(VHsens)보다 높은 단선 검출 레벨(LTsens)로 변경되더라도 아무 어려움 없이 단선을 검출할 수 있다.

2.5. 보호용 반도체 장치의 단선 검출 시의 동작

이하, 도 8 및 도 5를 참조하여, 본 발명의 제2 실시형태에 따른 보호용 반도체 장치의 단선 검출 동작에 대해 설명한다. 도 8은 제2 실시형태에 따른 보호용 반도체 장치의 단선 검출 시의 동작 타이밍도이다. 이 타이밍도에는, 설명에 필요한 신호만 표시하고 있다. 설명을 쉽게 하기 위해서, 2차 전지(BAT1~BAT4)의 전압인 VBAT1~VBAT4의 값과, 저항(Rs11~Rs43)의 저항값은 이하의 조건식 (cond31~cond33)을 만족한다고 한다.

도 8에 나타내는 타이밍도에는, 보호용 반도체 장치와 2차 전지가 처음에 "접속"된 다음, "단선"되며, 그 후 다시 "접속"되는 예를 나타내고 있다. 이하, 시간 순서대로 동작에 대해 설명한다.

[시각 T1:] 2차 전지와 전지 접속 단자(VC2)가 단선된다고 상정한다. 이 때, 전지 접속 단자(VC2, VC3) 간의 전압은 분압 저항(Rs11~Rs22)에 의해 얻어지며, 이하의 식 (3-1)에 따라 계산되는 전압(V2A)이 된다.

조건식 (cond31~cond33)을 참조하면, 전지 접속 단자(VC2, VC3) 간의 전압(V2A)은 단선 전의 전압(VBAT2)과 비교하여 변하지 않는 것을 알 수 있다. 따라서, 비교기(11~14)로부터의 출력은 모두 변하지 않는다.

[시각 T2:] 제어 회로(110)로부터 출력되는 단선 테스트 신호(LTEST)가 출력 "L"에서 출력 "H"로 변하고, 판정 회로(120)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG1)가 "H"에서 "L"로 변하여, PMOS 트랜지스터(M1)는 턴온된다. 또한, 제어 신호(Rsw1~Rsw4)로부터의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 따라서, 저항(Rs13)은 저항(Rs11, Rs12)에 직렬로 접속되고, 저항(R11)은 병렬로 접속된다. 또한, 저항(Rs23)이 저항(Rs21, Rs22)에 직렬로 접속되어 있기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 이하의 식 (3-2)에 따라 계산되는 전압(V2B)이다.

저항(R11)이 저항(Rs11, Rs12, Rs13)의 합과 비교해서 충분히 작다면, 전지 접속 단자(VC2, VC3) 간의 전압은 이하의 식 (3-3)에 따라 계산되는 전압(V2C)과 실질적으로 같다.

식 (3-2)과 식 (3-3)에 의해, 전지 접속 단자(VC2)의 전압은 2차 전지(BAT1)의 플러스측 단자인 전지 접속 단자(VC1)의 전압에 근접하게 상승하는 것을 알 수 있다. 즉, 전지 접속 단자(VC2, VC3) 간의 전압은 상승하고, 따라서 비교기(12)로부터의 출력이 검출 상태를 나타내는 "L"로 변한다. 그 결과, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "L"에서 "H"로 변한다.

단선 테스트가 행해지기 때문에[즉, 단선 테스트 신호(LTEST)로부터의 출력이 "H"], 판정 회로(120)에 포함된 AND 회로(124)는 검출 신호(VHS)가 "L"에서 "H"로 변하더라도, 고전압 검출 동작 신호(VHDet)를 "L"로 둔다. 즉, 제어 회로(110)는 단선 테스트 신호(LTEST)를 "L"로 둔다. 단선 테스트가 진행중이기 때문에, 판정 회로(120)에 포함된 다른 AND 회로(125)는 검출 신호(VHS)가 "L"에서 "H"로 변하는 것에 연동하여 단선 검출 동작 신호(LTDet)를 "L"에서 "H"로 반전시킨다.

[시각 T3:] 판정 회로(120)에 포함된 지연 회로(123)는 미리 정해진 시간이 끝날 때까지 검출 신호(VHS)가 "H"를 유지하기 때문에 지연 출력(DLY2)에 H 펄스를 출력한다. 단선 테스트 신호(LTEST)가 "H"이며 또한 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)도 H인 동안에, 지연 회로(123)의 지연 출력(DLY2)으로부터 H 펄스가 출력됨으로써, 로직 회로 B(122)는 단선이 발생한 것을 판정하고, 단선 검출 신호(LCout)를 단선 검출 상태를 나타내는 "H"로 반전시킨다.

[시각 T4:] 단선 테스트 신호(LTEST)가 "L"로 변하고, 제어 신호(VG1)가 출력 "L"에서 "H"로 변하여, PMOS 트랜지스터(M1)는 오프 상태로 되돌아가고, 제어 신호(Rsw1~Rsw4)가 출력 "H"에서 "L"로 변하여 PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 이에, 전지 접속 단자(VC2, VC3) 간의 전압은 전술한 식 (3-1)에 따라 계산되는 전압(V2A)으로 되돌아간다. 이에 따라, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "H"에서 "L"로 변하지만(되돌아가지만), 단선 테스트 신호(LTEST)가 "L"이기 때문에, 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 "H"로 유지된다.

[시각 T5:] 제어 회로(110)로부터 출력되는 단선 테스트 신호(LTEST)가 출력 "L"에서 출력 "H"로 변하고, 판정 회로(120)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG2)의 출력이 "H"에서 "L"로 변하여, PMOS 트랜지스터(M2)는 턴온된다. 또한, 제어 신호(Rsw1~Rsw4)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 이에 따라, 저항(Rs13)이 저항(Rs11, Rs12)에 직렬로 접속된다. 또한, 저항(Rs23)이 저항(Rs21, Rs22)에 직렬로 접속되고 저항(R21)이 병렬로 접속되기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 이하의 식 (3-4)에 따라 계산되는 전압(V2D)이다.

저항(R21)이 저항(Rs21, Rs22, Rs23)의 합과 비교해 충분히 작다면, 전지 접속 단자(VC2, VC3) 간의 전압은 이하의 식 (3-5)에 따라 계산되는 전압(V2E)과 실질적으로 같다.

식 (3-4)과 식 (3-5)에 의해, 전지 접속 단자(VC2)의 전압은 2차 전지(BAT2)의 마이너스측 단자인 전지 접속 단자(VC3)의 전압에 근접하게 강하되는 것을 알 수 있다. 즉, 전지 접속 단자(VC2, VC3) 간의 전압은 강하하지만, 전지 접속 단자(VC1, VC2) 간의 전압(V1A)은 이하의 식 (3-6)으로 나타내는 바와 같이 상승한다. 따라서, 비교기(11)는 고전압을 검출하고, 그 출력은 고전압 검출 상태를 나타내는 "L"로 변한다. 이에 따라, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "L"에서 "H"로 변한다.

그러면, 단선 테스트가 행해질 때[즉, 단선 테스트 신호(LTEST)가 "H"], 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "L"에서 "H"로 변하지만, 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 이미 "H"이므로 변하지 않는다.

[시각 T6:] 시각 T4에서와 마찬가지로, 단선 테스트 신호(LTEST)가 "L"로 변하고, 제어 신호(VG2)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M2)는 오프 상태로 되돌아가며, 제어 신호(Rsw1~Rsw4)의 출력이 "H"에서 "L"로 변하여 PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 전지 접속 단자(VC2, VC3) 간의 전압은 전술한 식 (3-1)에 따라 계산되는 전압(V2A)으로 되돌아간다. 따라서, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "H"에서 "L"로 변하지만(되돌아가지만), 단선 테스트 신호(LTEST)가 "L"이기 때문에, 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 "H"로 유지된다.

[시각 T7:] 여기서, 단선된 지점이 수리된다고 상정한다.

[시각 T8:] 제어 회로(110)로부터 출력되는 단선 테스트 신호(LTEST)가 "L"에서 "H"로 변하고, 로직 회로 B(122)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG1)가 "H"에서 "L"로 변하여, PMOS 트랜지스터(M1)는 턴온된다. 또한, 제어 신호(Rsw1~Rsw4)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 이에, 저항(Rs13)이 저항(Rs11, Rs12)에 직렬로 접속되고, 저항(R11)은 병렬로 접속된다. 또한, 저항(Rs23)은 저항(Rs21, Rs22)에 직렬로 접속된다. 그러나, 시간 T2~T3, 또는 시간 T4~T5에서와 달리, 전지 접속 단자(VC2)가 2차 전지에 접속되어 있기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 VBAT2로부터 변하지 않는다. 따라서, 장해 검출 회로로부터의 출력(VHS)은 변하지 않는다.

[시각 T9:] 판정 회로(120)에 포함된 지연 회로(123)는 미리 정해진 시간이 끝날 때까지 검출 신호(VHS)가 "L"로 유지되었을 때에 지연 출력(DLY2)에 H 펄스를 출력한다. 단선 테스트 신호(LTEST)가 "H"이며 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)가 "L"인 동안에, 지연 회로(123)의 지연 출력(DLY2)으로부터 H 펄스가 출력된다. 따라서, 로직 회로 B(122)는 보호용 반도체 장치가 단선 상태로부터 복귀된 것을 판정하고, 단선 검출 신호(LCout)를 단선 상태로부터의 복귀를 나타내는 "L"로 반전시킨다.

[시각 T1O:] 제어 회로(110)로부터 출력되는 단선 테스트 신호(LTEST)가 "H"에서 "L"로 변하고, 로직 회로 B(122)에 대해 단선 테스트가 종료된 것을 통지한다. 동시에, 제어 신호(VG1)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M1)는 오프 상태로 되돌아가고, 제어 신호(Rsw1~Rsw4)의 출력이 "H"에서 "L"로 변하여, PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 시각 T8에서와 마찬가지로, 전지 접속 단자(VC3)가 2차 전지에 접속되어 있기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 변하지 않는다.

이상이 2차 전지와 전지 접속 단자(VC2) 간에 단선이 발생할 때의 보호용 반도체 장치의 동작 예이다. 다른 전지 접속 단자(예컨대, VC3나 VC4)와 2차 전지의 단선에 관해서도 원리적으로 전술한 예와 동작이 동일하므로 그에 대한 설명은 생략한다.

2.6. 제2 실시형태의 정리

전술한 바와 같이, 제2 실시형태에서는, 직렬로 접속된 2차 전지 각각에, 전압 변동을 검출하는 비교기가 설치되어 있는 2차 전지의 보호용 반도체 장치에 있어서, 각 2차 전지를 위한 비교기를 구성하는 저항에 대해 다른 저항을 순차로 일시적으로 접속하고, 그 때에 비교기는 2차 전지와 보호용 반도체 장치 사이에 있는각 단자에서의 전압 변동을 검출한다. 전술한 저항을 병렬로 접속할 때에, 모든 2차 전지의 각각을 위한 비교기를 구성하는 각 저항에 대해 다른 저항이 직렬로 접속됨으로써, 비교기의 반전 레벨이 높아진다. 이런 식으로, 노이즈 대책을 위한 로우패스 필터를 통해 보호용 반도체 장치가 접속되더라도 2차 전지와 전지 접속 단자 간의 단선 오검출에 따른 문제가 방지된다.

〈제3 실시형태〉

본 발명의 제2 실시형태에 따른 보호용 반도체 장치는 복수의 2차 전지의 전압의 밸런스를 맞추기 위해서, 값이 낮은 저항을 포함하는 회로가 각 2차 전지에 병렬로 접속되면, 단선 검출 동작을 정상으로 행하지 못한다. 그래서, 본 발명의 제3 실시형태에 따른 보호용 반도체 장치는 단선 검출 시에 값이 낮은 저항을 무효화함으로써 단선 검출 동작을 정상으로 행할 수 있다.

3.1. 보호용 반도체 장치의 구성

도 9는 본 발명의 제3 실시형태에 따른 보호용 반도체 장치(1)와 2차 전지의 모식도이다. 도 10은 제3 실시형태에 따른 보호용 반도체 장치와 2차 전지의 실제 모식이다. 도 10에 도시하는 보호용 반도체 장치(1)도 도 7에 나타내는 모식도와 마찬가지로, 노이즈 대책을 위한 로우패스 필터[저항(Rf1~Rf4)과 용량(Cf1~Cf4)으로 구성]를 통해 접속된다.

제3 실시형태에 따른 보호용 반도체 장치(1)는 도 5에 도시하는 제2 실시형태에 따른 보호용 반도체 장치(1)와 기본적으로 동일한 구성을 갖는다. 따라서, 도 9, 도 10 및 도 5를 참조하여 이들의 차이점에 대해 주로 설명한다.

제2 실시형태에 따른 보호용 반도체 장치는 각 2차 전지에 값이 낮은 저항 등을 접속하여 실현되는 추가 기능이 부가되면, 때때로 단선 검출 동작을 정상으로 행하지 못한다. 제3 실시형태에 따른 보호용 반도체 장치는 이 문제점을 해결하면서 단선 검출이 정상으로 행해지도록 구성되어 있다.

먼저, 각각의 2차 전지에 값이 낮은 저항 등을 접속함으로써 실현되는 추가 기능의 예에 대해 설명한다. 도 9와 도 10에 도시하는 회로에는, 도 5에 도시하는 회로에 대해, 외장 저항(Rcb1~Rcb4), 외장 NMOS 트랜지스터(Mcb1~Mcb4), 및 외장 NMOS 트랜지스터(Mcb1~Mcb4)의 온/오프를 제어하는 신호를 출력하는 단자(CB1~CB4)가 추가된다. 또한, 보호용 반도체 장치(1)에는 외장 NMOS 트랜지스터(Mcb1~Mcb4)의 온/오프를 제어하기 위한 회로로서, 전압 검출 회로(201~204) 및 전지 방전 제어 회로(220)가 추가된다. 도 5에 도시하는 제어 회로(110)는 도 9와 도 10에 도시하는 회로에서 제어 신호(CBCTL)에 의해 전지 방전 제어 회로(220)를 추가 제어하는 제어 회로(210)로 대체된다. 외장 저항(Rcb1~Rcb4), 외장 NMOS 트랜지스터(Mcb1~Mcb4), 단자(CB1~CB4), 전압 검출 회로(201~204), 및 전지 방전 제어 회로(220)는 전술한 추가 기능을 실현하기 위한 회로이다.

전술한 추가 기능을 실현하기 위한 회로는 복수의 2차 전지의 전압의 밸런스를 맞추는 기능을 수행한다. 먼저, 전압 검출 회로(201~204)는 외장 NMOS 트랜지스터(Mcb1~Mcb4)를 트리거하는 전압 레벨을 설정하는 전압 검출 회로이다. 예컨대, 2차 전지(BAT1)의 전압이 4.0 V를 초과하면 전압 검출 회로(201)로부터의 출력은 "L"이다. 그리고, 그 신호는 전지 방전 제어 회로(220)에 전달된다. 전지 방전 제어 회로(220)는 전압 검출 회로(201~204)로부터의 출력에 응답하여, 보호용 반도체 장치(1)의 상태에 따라, 단자(CB1~CB4)에 신호를 출력하는 제어 회로이다. 예컨대, 전압 검출 회로(201)로부터의 출력이 "L"일 경우, 전지 방전 제어 회로(220)가 보호용 반도체 장치(1)의 상태에 따라 단자(CB1)에 "H"를 출력할 수 있다고 판정하면, 단자(CB1)에 신호 "H"가 출력된다. 이에 따라, NMOS 트랜지스터(Mcb1)에 신호 "H"가 입력되어, 저항값이 낮은 저항(Rcb1)은 2차 전지(BAT1)의 플러스 및 마이너스측 단자를 단락시킨다. 이 저항(Rcb1)을 포함하는 경로에 전류를 인가함으로써, 각각의 2차 전지의 전압이 4.0 V를 초과하면 2차 전지는 4.0 V 이상의 과전하량을 방전한다. 2차 전지 모두의 전압이 4.0 V가 될 때까지 방전함으로써, 복수의 2차 전지의 전압의 밸런스가 맞춰진다.

전술한 바와 같이, 추가 기능을 실현하기 위한 회로는 복수의 2차 전지의 전압의 밸런스를 맞추는 기능을 수행한다. 이러한 기능을 실현하기 위한 회로는 비교적 낮은 값의 저항으로 구성된다. 이들 저항(Rcb1~Rcb4)으로서는, 저항값이 저항(R11~R41) 이하인 저항이 종종 이용된다. 그러므로, 저항(Rcb1~Rcb4)이 접속된 상태에서 단선 검출이 행해진다면 그 저항(Rcb1~Rcb4)을 포함하는 경로에 대량의 전류가 인가되기 때문에, 단선 검출 동작이 정상으로 행해지지 않는다. 마찬가지로, 단선 검출에 의해 전압 검출 회로(201~204)가 "L"을 출력하고, 이것에 응답하여 전지 방전 제어 회로(220)가 NMOS 트랜지스터(Mcb1~Mcb4)를 턴온시켜 저항(Rcb1~Rcb4)을 접속시키면, 단선 검출도 정상으로 행해지지 않는다.

제어 회로(210)는 단선 검출 동작이 시작되기 직전부터 제어 신호(CBCTL)에 "L"을 출력한다. 제어 회로(210)는 외장 NMOS 트랜지스터(Mcb1~Mcb4)를 턴온시키지 않도록 전지 방전 제어 회로(220)에 대해 단선 검출이 시작되고 있음을 전달한다. 이런 식으로, 단선 검출 동작을 정상으로 행할 수 있다.

전술한 추가 기능을 실현하기 위한 회로는 복수의 2차 전지의 전압의 밸런스를 맞추기 위한 기능을 수행하는 것에 한정되지 않으며, 각 2차 전지에 값이 낮은 저항을 접속하는 것 등에 의해, 추가 기능을 실현하는 어떤 회로에도 본 발명의 제3 실시형태를 적용할 수 있다.

3.2. 제어 회로의 제어 신호

도 11은 제3 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로(210)의 제어 신호의 일례에 대해 나타내고 있다. 도 9와 도 10에 도시한 제3 실시형태에 따른 회로에는, 단선 검출 동작 시에 접속되는 전압 센스 저항보다 작은 저항(R11~R41)보다도 저항값이 더 작은 저항(Rcb1~Rcb4)이 접속되어 있다.

각 제어 신호의 기본적인 동작은 도 6에 나타내는 제2 실시형태에 따른 보호용 반도체 장치에 포함된 제어 회로(110)의 각 제어 신호와 동일하다. 다만, 단선 테스트 신호(LTEST)가 "H"로 변하기 전에, 단자(CB1~CB4) 중 하나[예컨대, 단자(CBx)]가 "H"를 출력하여, 저항(Rcbx)에 접속된 NMOS 트랜지스터 중 하나가 턴온되는 경우에, 제어 회로(210)는 단선 테스트 신호(LTEST)가 "H"로 변하는 시각인 시간(tpw) 전에, 제어 신호(CBCTL)를 "H"에서 "L"로 전환한다. 이것에 응답하여, 전지 방전 제어 회로(220)는 단자(CB1~CB4)로부터의 출력을 그 출력 상태와 관계없이 강제적으로 "L"로 반전시킨다. 그 직후, 단선 테스트 신호(LTEST)가 "H"로 변한 후 단선 검출 동작이 행해질 때에, 제3 실시형태에 따른 보호용 반도체 장치는 전술한 바와 같은 추가 기능을 실현하기 위한 회로를 구비하지 않은 제1 실시형태에 따른 보호용 반도체 장치와 동일한 상태가 된다. 단선 검출 동작에 앞서 저항을 제어하는 시간을 나타내는 tcb는 2차 전지 및 전체 회로가 통상 동작의 상태로 복귀하는 데 필요한 시간이면 충분하다.

3.3. 보호용 반도체 장치의 동작

이하, 도 12, 도 9 및 도 10을 참조하여, 본 발명의 제3 실시형태에 따른 보호용 반도체 장치의 동작에 대해 설명한다. 도 12는 제3 실시형태에 따른 보호용 반도체 장치의 동작 타이밍도이다. 이 타이밍도에는 설명에 필요한 신호만 표시하고 있다. 단선 검출 동작은 도 8을 참조한 설명과 실질적으로 같다. 또한, 도 12에 나타내는 타이밍도에서는 보호용 반도체 장치와 2차 전지가 처음에 "접속"된 다음, "단선"되고, 그 후 다시 "접속"된 예에 대해 나타내고 있다. 이하, 시간 순서에 따라 동작에 대해 설명한다.

[시각 T1:] 시각 T1은 2차 전지와 전지 접속 단자(VC2)가 단선된 타이밍을 나타낸다.

[시각 T2:] 제어 회로(210)로부터 출력되는 제어 신호(CBCTL)가 "H"에서 "L"로 변함으로써, 전지 방전 제어 회로(220)의 출력이 강제적으로 "L"로 변하고, 전압 검출 회로(201~204)의 상태에 관계없이 NMOS 트랜지스터(Mcb1~Mcb4)에 대해 "L"을 출력한다.

[시각 T3:] 제어 회로(210)로부터 출력되는 단선 테스트 신호(LTEST)가 출력 "L"에서 출력 "H"로 변하고, 판정 회로(120)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG1)가 "H"에서 "L"로 변하여, PMOS 트랜지스터(M1)는 온 상태가 된다. 또한, 제어 신호(Rsw1~Rsw4)로부터의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 이에, 저항(Rs13)이 저항(Rs11, Rs12)에 직렬로 접속되고, 저항(R11)은 병렬로 접속된다. 또한, 저항(Rs23)은 저항(Rs21, Rs22)에 직렬로 접속된다.

전지 접속 단자(VC2)의 전압은 2차 전지(BAT1)의 플러스측 단자인 전지 접속 단자(VC1)의 전압에 근접하게 상승한다. 그리고, 전지 접속 단자(VC2, VC3) 간의 전압이 높아지고, 그에 따라, 비교기(12)로부터의 출력이 검출 상태를 나타내는 "L"로 변한다. 그 결과, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "L"에서 "H"로 변한다. 단선 테스트가 행해지고 있기 때문에[즉, 단선 테스트 신호(LTEST)의 출력이 "H"], 판정 회로(120)에 포함된 AND 회로(124)는 검출 신호(VHS)가 "L"에서 "H"로 변하더라도 고전압 검출 동작 신호(VHDet)를 "L"[이 때 고전압 검출은 행해지지 않음]로 둔다. 판정 회로(120)에 포함된 AND 회로(125)는 검출 신호(VHS)가 "L"에서 "H"로 변하는 것에 연동하여, 단선 검출 동작 신호(LTDet)를 "L"에서 "H"로 반전시킨다.

[시각 T4:] 판정 회로(120)에 포함된 지연 회로(123)는 미리 정해진 시간이 끝날 때까지 검출 신호(VHS)가 "L"로 유지되었을 때에 지연 출력(DLY2)에 H 펄스를 출력한다. 단선 테스트 신호(LTEST)가 "H"이고 또한 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)가 "H"인 동안에는 지연 회로(123)의 지연 출력(DLY2)으로부터 H 펄스가 출력됨으로써, 로직 회로 B(122)는 단선이 발생하였음을 판정하고, 단선 검출 신호(LCout)를 단선 검출 상태를 나타내는 "H"로 반전시킨다.

[시각 T5:] 단선 테스트 신호(LTEST)가 "L"로 변하고, 제어 신호(VG1)의 출력이 "L"에서 "H"에 변하여, PMOS 트랜지스터(M1)는 오프 상태로 되돌아가고, 제어 신호(Rsw1~Rsw4)의 출력이 "H"에서 "L"로 변하여 PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 이에 따라, 전지 접속 단자(VC2, VC3) 간의 전압이 되돌아간다. 따라서, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "H"에서 "L"로 변하지만(되돌아가지만), 단선 테스트 신호(LTEST)가 "L"이기 때문에 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 "H"로 유지되어 변하지 않는다. 단선 검출 신호(LCout)의 "H" 신호가 제어 회로(210)에 입력되어 제어 회로(210)도 제어 신호(CBCTL)를 "L" 상태로 유지한다. 따라서, 전지 방전 제어 회로(220)는 전압 검출 회로(201~204)의 상태에 상관없이 NMOS 트랜지스터(Mcb1~Mcb4)에 신호 "L"을 계속 출력하다.

[시각 T6:] 제어 회로(210)로부터 출력되는 단선 테스트 신호(LTEST)는 "L"에서 "H"로 변하고, 판정 회로(120)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG2)가 "H"에서 "L"로 변하여, PMOS 트랜지스터(M2)는 턴온된다. 또한, 제어 신호(Rsw1~Rsw4)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 이에, 저항(Rs13)이 저항(Rs11, Rs12)에 직렬로 접속된다. 저항(Rs23)이 저항(Rs21, Rs22)에 직렬로 접속되고, 저항(R21)이 병렬로 접속되어 있기 때문에, 전지 접속 단자(VC2)의 전압은 2차 전지(BAT2)의 마이너스측 단자인 전지 접속 단자(VC3)의 전압에 근접하게 강하된다. 그리고, 전지 접속 단자(VC2, VC3) 간의 전압은 강하하고, 전지 접속 단자(VC1, VC2) 간의 전압은 상승한다. 그 결과, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "L"에서 "H"로 변한다.

그리고, 단선 검출이 행해지고 있는 동안에[즉, 단선 테스트 신호(LTEST)가 "H"], 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)은 "H"에서 "L"로 변하지만, 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 이미 "H"이므로 변하지 않는다.

[시각 T7:] 시각 T5에서와 마찬가지로, 단선 테스트 신호(LTEST)가 "L"로 변하고, 제어 신호(VG2)의 출력이 "L"에서 "H"에 변하여, PMOS 트랜지스터(M2)는 오프 상태로 되돌아가고, 제어 신호(Rsw1~Rsw4)의 출력이 "H"에서 "L"로 변하여 PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 이에, 전지 접속 단자(VC2, VC3) 간의 전압이 되돌아간다. 따라서, 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)는 "H"에서 "L"로 변하지만(되돌아가지만), 단선 테스트 신호(LTEST)가 "L"이기 때문에, 로직 회로 B(122)로부터 출력되는 단선 검출 신호(LCout)는 "H"로 유지되며 변하지 않는다. 단선 검출 신호(LCout)가 "H"이기 때문에, 제어 신호(CBCTL)는 "L"로 유지되고, 전지 방전 제어 회로(220)로부터의 출력도 강제적으로 "L"로 유지된다.

[시각 T8:] 여기서, 단선된 지점이 수리된다고 상정한다.

[시각 T9:] 제어 회로(210)로부터 출력되는 단선 테스트 신호(LTEST)의 출력이 "L"에서 "H"로 변하고, 로직 회로 B(122)에 대해 단선 테스트가 행해지고 있음을 통지한다. 동시에, 제어 신호(VG1)가 "H"에서 "L"로 변하여, PMOS 트랜지스터(M1)는 턴온된다. 또한, 제어 신호(Rsw1~Rsw4)의 출력이 "L"에서 "H"로 변하여, PMOS 트랜지스터(M11~M14)는 모두 턴오프된다. 이에, 저항(Rs13)이 저항(Rs11, Rs12)에 직렬로 접속되고, 저항(R11)은 병렬로 접속된다. 또한, 저항(Rs23)이 저항(Rs21, Rs22)에 직렬로 접속된다. 그러나, 시간 T2~T3 또는 시간 T4~T5에서와 달리, 전지 접속 단자(VC2)가 2차 전지에 접속되어 있기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 VBAT2로부터 변하지 않는다. 따라서, 장해 검출 회로(10)로부터의 출력은 변하지 않는다.

[시각 T10:] 판정 회로(120)에 포함된 지연 회로(123)는 미리 정해진 시간이 끝날 때까지 검출 신호(VHS)가 "L" 상태로 유지되기 때문에 지연 출력(DLY2)에 H 펄스를 출력한다. 단선 테스트 신호(LTEST)가 "H"이며 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)가 "L"인 동안에, 지연 회로(123)의 지연 출력(DLY2)으로부터 H 펄스가 출력된다. 따라서, 로직 회로 B(122)는 보호용 반도체 장치가 단선으로부터 복귀된 것을 판정하고, 단선 검출 신호(LCout)를 단선 상태로부터의 복귀를 나타내는 "L"로 반전시킨다.

[시각 T11:] 제어 회로(210)로부터 출력되는 단선 테스트 신호(LTEST)는 "H"에서 "L"로 변하고, 로직 회로 B(122)에 대해 단선 테스트가 종료됨을 통지한다. 동시에, 제어 신호(VG1)의 출력이 "L"에서 "H"에 변하여 PMOS 트랜지스터(M1)는 오프 상태로 되돌아가며, 제어 신호(Rsw1~Rsw4)의 출력이 "H"에서 "L"로 변하여 PMOS 트랜지스터(M11~M14)는 온 상태로 되돌아간다. 시각 T9에서와 마찬가지로, 전지 접속 단자(VC3)가 2차 전지에 접속되어 있기 때문에, 전지 접속 단자(VC2, VC3) 간의 전압은 VBAT2로부터 변하지 않는다.

또한, 제어 회로(210)는 판정 회로(120)로부터 출력된 신호(LCout)가 "L"로 변하고 단선 테스트 신호(LTEST)가 "L"로 변하기 때문에, 전지 방전 제어 회로(220)에 대해, 제어 신호(CBCTL)를 "L"에서 "H"로 전환하여 출력한다. 이것에 응답하여, 전지 방전 제어 회로(220)는 전압 검출 회로(201~204) 및 보호용 반도체 장치(1)가 NMOS 트랜지스터(Mcb1~Mcb4)에 대해 "H"를 출력할 수 있는 상태라면, "H"를 출력하는 상태로 이행한다.

이상이 2차 전지와 전지 접속 단자(VC2) 간에 단선이 발생한 경우에, 제3 실시형태에 따른 보호용 반도체 장치의 동작 예이다. 다른 전지 접속 단자(예컨대, VC3나 VC4)와 2차 전지의 단선에 관해서도 보호용 반도체 장치의 동작이 원리적으로 전술한 바와 같기 때문에 그에 대한 설명은 생략한다.

3.4. 제3 실시형태의 정리

전술한 바와 같이, 제3 실시형태에서는, 직렬로 접속된 2차 전지 각각에, 전압 변동을 검출하는 비교기가 설치되어 있는 2차 전지의 보호용 반도체 장치에 있어서, 각 2차 전지를 위한 비교기를 구성하는 저항에 대해 다른 저항이 순차로 일시적으로 접속되고, 그 때에 비교기가 2차 전지와 보호용 반도체 장치 사이에 있는 각 단자에서의 전압 변동을 검출한다. 전술한 저항을 병렬로 접속할 때에, 모든 2차 전지의 각각을 위한 비교기를 구성하는 각 저항에 대해 다른 저항이 직렬로 접속됨으로써, 비교기의 반전 레벨이 높아진다. 그 때에, 각각의 2차 전지에 병렬로 접속된 저항은 무효화된다. 따라서, 보호용 반도체 장치는 각 2차 전지의 플러스측 및 마이너스측 단자 사이에 저항이 직렬로 접속되는 2차 전지에 대해서도 2차 전지와 각각의 전지 접속 단자 간에 단선 검출 동작을 정상으로 행할 수 있다.

〈제4 실시형태〉

본 발명의 제1 내지 제3 실시형태에 따른 보호용 반도체 장치는 고전압 및 단선을 검출한다. 보호용 반도체 장치가 고전압 보호 검출 모드일 때에 단선 검출 테스트를 행하면, 이 상태가 더 이상 유지될 수 없기 때문에, 판정 회로(120)는 고전압 보호 검출 시에는 단선 검출 동작을 행하지 않게 제어한다.

그러나, 단선이 발생하여 적어도 하나의 2차 전지가 과충전 상태가 됨으로써, 때때로 보호용 반도체 장치가 고전압 보호 검출 모드로 이행하기도 한다. 이러한 경우, 단선이 발생하더라도 단선 검출을 위한 테스트(단선 테스트 동작)가 행해지지 않으므로, 단선이 검출되지 않는다.

따라서, 제4 실시형태에 따른 보호용 반도체 장치에는 다음과 같은 셀렉터 회로가 추가된다. 이 셀렉터 회로는 단선을 검출하는 테스트가 행해지고 있음을 나타내는 내부 신호[단선 테스트 신호(LTEST)]가 온일 때에, 과충전 검출 모드(고전압 보호 검출 모드)를 유지하는 회로에 대해 장해 검출 회로의 신호를 입력하지 않고, 과충전 검출 모드(고전압 보호 검출 모드)를 유지하는 회로에 유지되는 상태를 재귀적으로 입력한다. 그 결과, 단선 검출 테스트가 행해지는지의 여부에 상관없이 과충전 검출 모드(고전압 보호 검출 모드)가 유지될 수 있고, 과충전 검출 모드(고전압 보호 검출 모드)에서 단선 검출이 행해질 수 있다.

4.1. 제1 내지 제3 실시형태에 따른 판정 회로의 일부의 구성 및 동작

제4 실시형태의 설명에 앞서, 먼저, 제1 내지 제3 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로(120)의 일부, 특히 그 회로에서의 입력 부분과 출력 부분의 구성에 대해 설명한다. 도 13은 본 발명의 제1 내지 제3 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로(120)의 입력 부분과 출력 부분의 회로 구성을 도시하고 있다.

도 13에 도시하는 회로는 장해 검출 회로(10)에 포함되는 NAND 회로(15), 배타적 OR 회로(140), NAND 회로(145), NOR 회로(146), 플립플롭(150), 및 인버터(142, 144, 148)를 포함한다. 배타적 OR 회로(140)는 고전압 검출로부터 복귀하는 지연 시간을 설정하는 지연 회로(123)에 포함되어 있는, 고전압 검출로부터 복귀하기 위한 지연 시간을 생성하는 회로에 신호를 보내며, NAND 회로(15)의 출력 신호와, 플립플롭(150)의 출력 신호인 고전압 검출 신호(VHout)가 입력된다. NAND 회로(145)의 입력 신호는 지연 회로(123)의 2개의 출력 신호와, NAND 회로(15)의 출력 신호가 반전된 신호이다. NOR 회로(146)의 입력 신호는 NAND 회로(15)의 출력 신호, 지연 회로(123)의 출력 신호 중 하나, 및 플립플롭(150)의 출력 신호인 고전압 검출 신호(VHout)의 역상 신호(VHoutb)이다. 플립플롭(150)의 입력 신호는 NAND 회로(145)의 출력 신호, NAND 회로(145)의 출력 신호가 반전된 신호, 및 NOR 회로(146)의 출력 신호이며, 플립플롭(150)의 출력 신호는 고전압 검출 신호(VHout) 및 그 역상 신호(VHoutb)이다.

다음에, 도 13에 도시하는 회로의 동작에 대해 설명한다. 먼저, 판정 회로(120)가 고전압 보호 검출 모드를 유지하지 않는 경우를 상정한다. 이 때, 배타적 OR 회로(140)의 한쪽 입력에는, 판정 회로(120)에서의 고전압 보호 검출 모드가 아닌 상태를 나타내는 고전압 검출 신호(즉, VHout="L")가 입력된다. NAND 회로(15)는 고전압 검출용 비교기(11, 12, 13, 14)의 신호를 NAND 연산하여 출력한다. 적어도 하나의 비교기로부터의 출력이 검출 상태("L" 상태)로 변하면, 배타적 OR 회로(140)의 다른쪽 입력에는, NAND 회로(15)가 출력하는 "H" 신호가 입력된다. 따라서, 배타적 OR 회로(140)는 NAND 회로(15)로부터의 출력에 따라서, 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로에 신호 "H"를 보낸다. 미리 정해진 (지연)시간이 끝난 후에, NAND 회로(15)가 신호 "H"를 출력하면, 고전압 검출 신호(VHout)는 "H"로 변하고, 보호용 반도체 장치는 고전압 보호 검출 모드로 진입한다.

다음에, 판정 회로(120)가 고전압 보호 검출 모드를 유지한다고 상정한다. 이 때, 배타적 OR 회로(140)의 한쪽 입력에는, 판정 회로(120)에서의 고전압 보호 검출 모드를 나타내는 고전압 검출 신호(즉, VHout="H")가 입력된다. 비교기 모두로부터의 출력이 통상 상태("H" 상태)가 되면, 배타적 OR 회로(140)의 다른쪽 입력에는 NAND 회로(15)에 의해 출력된 "L" 신호가 입력된다. 이에, 배타적 OR 회로(140)는 2개의 입력에 따라서, 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로에 신호 "H"를 보낸다. 미리 정해진 (지연)시간이 끝난 후에, NAND 회로(15)가 여전히 신호 "L"을 출력하면, 판정 회로(120)로부터 출력된 고전압 검출 신호(VHout)는 "L"로 변하고, 보호용 반도체 장치는 고전압 보호 검출 모드가 아닌 상태로 복귀한다.

판정 회로(120)가 고전압 보호 검출 모드를 유지하는 동안(즉, VHout="H")에, 도 1, 도 5 및 도 9에 도시하는 제어 회로(110)는 단선 테스트 신호(LTEST)를 "L" 상태로 둔다. 따라서, 이 때에는 단선 테스트가 행해지지 않는다.

4.2. 보호용 반도체 장치의 구성

다음에, 본 발명의 제4 실시형태에 따른 보호용 반도체 장치(1)에 대해 설명한다. 도 14는 본 발명의 제4 실시형태에 따른 보호용 반도체 장치(1)와 2차 전지의 모식도이다. 제4 실시형태에 따른 보호용 반도체 장치는 본 발명의 제2 실시형태에 따른 보호용 반도체 장치와 실질적으로 같은 구성을 갖는다. 따라서, 이들의 차이점에 대해서 주로 설명한다.

제4 실시형태에 따른 보호용 반도체 장치(1)의 장해 검출 회로(10)는 비교기(11, 12, 13, 14), 참조 전압(Vr11, Vr21, Vr31, Vr41), 분압 저항(Rs11, Rs12, Rs21, Rs22, Rs31, Rs32, Rs41, Rs42), 센스 전압 변경 회로(101, 102, 103, 104), NAND 회로(15), 및 히스테리시스 생성 회로(351, 352, 353, 354)를 포함한다.

도 14에 도시하는 바와 같이, 히스테리시스 생성 회로(351)는 저항(Rs14)과 PMOS 트랜지스터(M31)의 병렬 접속으로 구성된다. 다른 히스테리시스 생성 회로(352, 353, 354)도 마찬가지이다.

도 14에 도시하는 제4 실시형태에 따른 보호용 반도체 장치(1)의 장해 검출 회로(10)에 있어서, 2차 전지(BAT1)의 고전압 및 단선을 검출하기 위한 회로는 비교기(11), 저항(Rs11, Rs12, Rs14), 히스테리시스를 생성하는 NMOS 트랜지스터(M31), 참조 전압(Vr11), 및 센스 전압 변경 회로(101)로 구성된다. 저항(Rs11, Rs12, Rs14) 및 센스 전압 변경 회로(101)는 직렬로 접속되고, 또한 전지 접속 단자(VC1, VC2) 사이에 접속된다. 저항(Rs11, Rs12)의 접속 노드는 비교기(11)의 반전 입력에 접속된다. 비교기(11)의 비반전 입력과 전지 접속 단자(VC2) 사이에는 참조 전압(Vr11)이 접속된다. 저항(Rs11, Rs12)은 제1 2차 전지(BAT1)에 대한 전압 센스 저항이다.

히스테리시스 생성 회로(351)에 있어서 제1 2차 전지(BAT1)의 고전압 및 단선을 검출하기 위한 회로가 고전압을 검출하지 않는 동안에, NMOS 트랜지스터(M31)를 턴온시킴으로써 저항(Rs14)은 단락된다. 한편, 고전압이 검출되는 동안에, (후술하는)고전압 히스테리시스용 신호(VHhys)에 의해 NMOS 트랜지스터(M31)는 턴오프된다. 이에 따라, 저항(Rs14)이 저항(Rs12)과 전지 접속 단자(VC2) 사이에 삽입된다. 그 결과, 고전압 및 단선을 검출하기 위한 회로에서는, 고전압 보호 검출 모드로부터 복귀할 때의 전압이 고전압 보호 검출 모드로 이행할 때의 전압보다 낮다. 즉, 고전압 및 단선을 검출하기 위한 회로는 고전압 보호 검출 모드에 관한 히스테리시스를 갖는다.

본 실시형태의 센스 전압 변경 회로(101)는 제2 실시형태의 센스 전압 변경 회로와 같은 구성을 갖는다. 제2 2차 전지(BAT2) 내지 제4 2차 전지(BAT4)의 장해 검출 회로는 제1 2차 전지(BAT1)의 장해 검출 회로와 같은 구성을 갖는다.

제어 회로(410)는 단선 검출 신호(LCout)가 입력되고, 제어 신호(VG1, VG2, VG3, VG4)를 내부 저항 변경 회로(300)에 포함된 PMOS 트랜지스터(M1~M4)에 출력하고, 단선 테스트 신호(LTEST)를 판정 회로(320)에 출력한다. 또, 제어 회로(410)는 제어 신호(Rsw1, Rsw2, Rsw3, Rsw4)를 센스 전압 변경 회로(101~104)의 PMOS 트랜지스터(M11~M14)의 게이트에 각각 출력한다. 또한, 제어 신호(VG1~VG4), 단선 테스트 신호(LTEST), 및 제어 신호(Rsw1, Rsw2, Rsw3, Rsw4)를 생성하기 위해서, 도면에 표시하지 않는 클록, 외부 트리거 등도 입력으로서 접속된다.

판정 회로(320)는 장해 검출 회로(10)가 고전압 또는 단선을 검출하였는지의 여부를 판정하는 회로이다. 판정 회로(320)는 셀렉터 회로(327), AND 회로(324), AND 회로(325), 로직 회로 A(121), 로직 회로 B(122), NOR 회로(322), 지연 회로(123), 및 인버터 회로(326)를 포함한다.

판정 회로(320)는 장해 검출 회로(10)로부터 출력되는 검출 신호(VHS)와, 단선 테스트 신호(LTEST)가 입력되고, 고전압 검출 신호(VHout), 고전압 히스테리시스용 신호(VHhys), 및 단선 검출 신호(LCout)를 출력한다. 판정 회로(320)의 내부 구성에 대해서는 이하에 상세하게 설명한다.

판정 회로(320)의 입력 부분에 배치된 셀렉터 회로(327)는 고전압 검출 신호(VHout)와, 장해 검출 회로(10)[의 NAND 회로(15)]의 출력인 검출 신호(VHS)가 입력되고, 단선 테스트 신호(LTEST)의 상태에 따라서 선택된 적어도 하나의 신호가 출력된다.

AND 회로(324)는 고전압 검출 신호(VHout)와, 셀렉터 회로(327)의 출력 신호가 반전된 신호가 입력되고, 고전압 검출 동작 신호(VHDet)를 출력한다. AND 회로(325)는 장해 검출 회로(10)[의 NAND 회로(15)]로부터 출력되는 검출 신호(VHS)와, 단선 테스트 신호(LTEST)가 입력되고, 단선 검출 동작 신호(LTDet)를 출력한다.

로직 회로 A(121)는 고전압 검출 동작 신호(VHDet)와, 지연 회로(123)로부터 출력된 지연 출력(DLY1)이 입력되고, 고전압 검출 신호(VHout)를 출력한다.

로직 회로 B(122)는 단선 검출 동작 신호(LTDet)와, 지연 회로(123)로부터 출력된 지연 출력(DLY2)이 입력되고, 단선 검출 신호(LCout)를 출력한다.

NOR 회로(322)는 고전압 검출 신호(VHout)와 단선 테스트 신호(LTEST)가 입력되고, 고전압 히스테리시스용 신호(VHhys)를 출력한다.

지연 회로(123)는 고전압 검출 동작 신호(VHDet)와, 단선 검출 동작 신호(LTDet)와, 고전압 검출 신호(VHout)와, 단선 검출 신호(LCout)가 입력된다. 또한, 지연 회로(123)는 지연 출력(DLY1)을 로직 회로 A(121)에 입력으로서 출력하고, 지연 출력(DLY2)을 로직 회로 B(122)에 입력으로서 출력한다.

지연 회로(123)는 노이즈 등에 의한 오검출을 방지하기 위해 검출/복귀의 지연 시간을 설정하는 회로이다. 장해 검출 회로(10)가 고전압을 검출했을 때, 지연 회로(123)는 AND 회로(124)로부터 출력된 신호(VHDet)가 "L"에서 "H"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 그 신호(VHDet)가 "H"로 유지되면, 출력(DLY1)에 H 펄스를 출력한다. 고전압 보호 검출 모드로부터 복귀할 때에, 지연 회로(123)는 AND 회로(324)로부터 출력된 신호(VHDet)가 "H"에서 "L"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 그 신호(VHDet)가 "L"로 유지되면 H 펄스를 출력한다. 검출/복귀의 판단은 고전압 검출 신호(VHout)에 기초해서 이루어진다. 예컨대, 고전압 검출 신호(VHobt)가 "H"이면 "검출"이라고 판단하고, "L"이면 "복귀"라고 판단한다.

장해 검출 회로(10)가 단선을 검출했을 때, 지연 회로(123)는 AND 회로(125)로부터 출력된 단선 검출 동작 신호(LTDet)가 "L"에서 "H"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 그 신호(LTDet)가 "H"로 유지되면 출력(DLY2)에 H 펄스를 출력한다. 단선 검출 모드로부터 복귀할 때에, 지연 회로(123)는 AND 회로(325)로부터 출력된 단선 검출 동작 신호(LTDet)가 "H"에서 "L"로 변하면 동작을 개시하고, 미리 정해진 시간이 끝날 때까지 그 신호(LTDet)가 "L"로 유지되면 H 펄스를 출력한다. 검출/복귀의 판단은 단선 검출 신호(LCout)에 기초하여 이루어진다. 예컨대, 단선 검출 신호(LCout)가 "H"이면 "검출"이라고 판단하고, "L"이면 "복귀"라고 판단한다.

고전압 검출 시간, 고전압으로부터의 복귀 시간, 단선 검출 시간, 및 단선으로부터의 복귀 시간에 대한 미리 정해진 시간은 같을 필요는 없고 서로 다를 수도 있다. 또한, 지연 회로(123)는 그 회로가 같은 식으로 동작한다면 카운터와, 정전류로 충전하는 용량 등 어떤 구성을 갖더라도 상관없다.

4.3. 판정 회로의 일부의 구성 및 동작

다음에, 제4 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로(320)의 입력 부분과 출력 부분의 구성에 대해 설명한다. 도 15는 제4 실시형태에 따른 보호용 반도체 장치에 포함된 판정 회로(320)의 입력 부분과 출력 부분의 회로 구성을 도시하고 있다.

도 15에 도시하는 회로는 장해 검출 회로(10)에 포함된 NAND 회로(15), 셀렉터 회로(327), 배타적 OR 회로(140), NAND 회로(145), NOR 회로(146), 플립플롭(150), NOR 회로(322), 및 인버터(148, 355, 356)를 포함한다.

도 13에 도시하는 제1 내지 제3 실시형태에 따른 보호용 반도체 장치의 판정 회로(120)에서의 입력 부분 및 출력 부분과 비교해서, 도 15에 도시하는 회로에는 셀렉터 회로(327)가 추가된다. 셀렉터 회로(327)에는 제1 입력으로서 고전압 검출 신호(VHout)가 입력되고, 제2 입력으로서 장해 검출 회로(10)의 NAND 회로(15)로부터의 출력 신호가 입력된다. 또한, 셀렉터 회로(327)의 선택 단자에는 단선 테스트 신호(LTEST)가 입력된다. 셀렉트 회로(327)는 선택 단자에 신호 "H"가 입력되면, 제1 입력(도 15에 도시하는 단자 A)에 입력되는 신호를 출력하고, 선택 단자에 신호 "L"이 입력되면, 제2 입력(도 15에 도시하는 단자 B)에 입력되는 신호를 출력한다. 즉, 셀렉트 회로(327)는 단선 테스트 신호(LTEST)가 "H"이면(단선 테스트중), 고전압 검출 신호(VHout)를 출력하고, 단선 테스트 신호(LTEST)가 "L"이면(단선 테스트중이 아님) 장해 검출 회로(10)의 NAND 회로(15)로부터의 출력 신호를 출력한다.

배타적 OR 회로(140)는 고전압 검출로부터 복귀하기 위한 지연 시간을 설정하는 지연 회로(123)에 포함되는, 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로에 신호를 보내며, 셀렉터 회로(327)의 출력 신호와, 플립플롭(150)의 출력 신호인 고전압 검출 신호(VHout)가 입력된다. NAND 회로(145)는 지연 회로(123)의 2개의 출력 신호와, 셀렉터 회로(327)의 출력 신호가 입력된다. NOR 회로(146)는 NAND 회로(15)의 출력 신호, 지연 회로(123)의 출력 신호, 및 플립플롭(150)의 출력 신호인 고전압 검출 신호(VHout)의 역상 신호(VHoutb)가 입력된다. 플립플롭(150)은 NAND 회로(145)의 출력 신호, NAND 회로(145)의 출력 신호가 반전된 신호, 및 NOR 회로(146)의 출력 신호가 입력되고, 고전압 검출 신호(VHout) 및 그 역상 신호인 고전압 검출 신호(VHoutb)를 출력한다.

이하, 도 15에 도시하는 회로의 동작에 대해 설명한다. 먼저, 단선 테스트가 행해지고 있지 않은 경우[즉, 단선 테스트 신호(LTEST)="L"], 셀렉터 회로(327)의 선택 단자에는 신호 "L"이 입력되고, 셀렉터 회로(327)의 단자 B(제2 입력)에 입력되는 장해 검출 회로(10)의 NAND 회로(15)로부터의 출력 신호가 셀렉터 회로(327)로부터 출력된다. 따라서, 단선 테스트가 행해지고 있지 않은 경우에, 제4 실시형태에 따른 보호용 반도체 장치는 제1 내지 제3 실시형태에 따른 보호용 반도체 장치와 같이 고전압 보호 검출 모드로 진입하고 고전압 보호 검출 모드로부터 복귀할 수 있다.

단선 테스트가 행해지고 있는 경우[즉, 단선 테스트 신호(LTEST)="H"], 셀렉터 회로(327)의 선택 단자에는 신호 "H"가 입력되고, 셀렉터 회로(327)의 단자 A(제1 입력)에 입력되는 고전압 검출 신호(VHout)가 셀렉터 회로(327)로부터 출력된다. 이 때, 셀렉터 회로(327)의 후단에 배치된 배타적 OR 회로(140)의 양 단자에는 동상의 신호가 입력된다. 즉, 고전압 검출 신호가 고전압 보호 검출 모드일 경우(VHout="H")에는, 배타적 OR 회로(140)의 양 단자에는 신호 "H"가 입력되며, 고전압 검출 신호가 고전압 보호 검출 모드가 아닐 경우(VHout="L"), 양 단자에는 신호 "L"이 입력된다. 이 때 배타적 OR 회로(140)가 신호 "L"을 출력하기 때문에, 후단에 배치된, 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로는 동작하지 않는다. 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로가 동작하지 않기 때문에, 고전압 검출 신호(VHout)는 변하지 않는다.

즉, 단선 테스트가 행해지고 이에 장해 검출 회로(10)로부터의 출력이 변하더라도, 고전압 검출로부터 복귀하는 지연 시간을 생성하는 회로가 동작하지 않기 때문에, 고전압 검출 신호(VHout)는 변하지 않는다. 그렇기 때문에, 보호용 반도체 장치가 고전압 보호 검출 모드일 경우에 단선 검출 테스트가 행해지더라도 고전압 보호 검출 모드는 플립플롭(150)에서 유지된다. 따라서, 판정 회로(320)에 의한 고전압 보호 검출 시에는 단선 검출 동작을 행하지 않게 제어할 필요가 없다.

이하의 표 1은 고전압 검출 신호(VHout), 단선 테스트 신호(LTEST), 및 셀렉트 회로(327)로부터의 출력(vd1q)의 관계를 나타낸다. "VHS"라는 표기는 NAND 회로(15)의 출력 신호를 나타낸다.

또한, 도 15에 도시하는 회로에서, 플립플롭(150)의 후단에는, 2개의 인버터(355, 356)로 구성되며, 고전압 검출 신호(VHout)에 히스테리시스(VHhys)를 생성하는 회로가 접속되어 있다. 이 회로의 바로 앞에는 NOR 회로(322)가 배치된다. NOR 회로(322)에는, 고전압 검출 신호(VHout)와 단선 테스트 신호(LTEST)가 입력된다. 이 NOR 회로(322)에 의해, 단선 검출 테스트 시에는(즉, LTEST="H"), 고전압 검출 신호(VHout)의 상태에 관계없이 고전압 히스테리시스용 신호가 "L"로 고정된다. 그 결과, 히스테리시스 생성 회로(351, 352, 353, 354)의 NMOS 트랜지스터(M31, M32, M33, M34)가 턴온되고, 히스테리시스 생성 회로(351, 352, 353, 354)는 단락된다. 즉, NOR 회로(322)는 단선의 발생 여부를 나타내는 임계 전압(특히, 단선 검출 상태로부터 복귀할 때의 전압)이 고전압 검출 신호의 히스테리시스로 인해 강하되지 않게 제어한다. 그 결과, 단선 테스트를 검출하기 직전의 고전압 검출 신호의 상태와 상관없이, 단선의 발생 여부를 나타내는 임계 전압은 일정하게 유지되고, 단선 상태의 오검출이 방지된다.

이하의 표 2는 고전압 검출 신호(VHout), 단선 테스트 신호(LTEST), 및 고전압 히스테리시스용 신호(VHhys)의 관계를 나타낸다.

4.4. 제4 실시형태의 정리

전술한 바와 같이, 제4 실시형태에서는 직렬로 접속된 각 2차 전지에, 전압 변동을 검출하는 비교기가 설치되어 있는 2차 전지의 보호용 반도체 장치에 있어서, 각 2차 전지를 위한 비교기를 구성하는 저항에 대해 각 2차 전지에 대응하여 저항을 순차로 일시적으로 병렬로 접속한다. 그리고, 비교기에 의해 각 2차 전지와 보호용 반도체 장치 사이에 있는 각 전지 접속 단자에서의 전압 변동을 검출한다. 보호용 반도체 장치는 검출 동작 시에 2차 전지와 보호용 반도체 장치 간의 단선 검출 직전의 신호의 상태를 유지하는 회로를 포함한다. 그 신호의 상태는 적어도 하나의 2차 전지가 고전압인지의 여부를 나타낸다. 이와 같이, 보호용 반도체 장치가 고전압 보호 검출 모드인 경우에 단선 검출 테스트가 행해지더라도 고전압 보호 검출 모드가 유지된다.

전술한 바와 같이, 본 발명을 이용함으로써, 2차 전지를 사용하는 동안에 2차 전지와 보호용 반도체 장치 간에 접속의 일부가 단선되더라도 단선 발생을 확실하게 검출할 수 있다.

예시적인 실시형태의 관점에서 본 발명에 대해 설명하였지만, 본 발명은 여기에 한정되지 않는다. 당업자에게는 설명한 실시형태에 대해, 이하의 특허청구범위에 의해 정해지는 본 발명의 범위로부터 이탈하는 일없이 변형이 이루어질 수 있음이 자명하다.

Claims

직렬로 접속된 복수의 2차 전지의 전압 상태를 검출할 수 있는 보호용 반도체 장치에 있어서,
각 2차 전지의 전극에 접속 가능한 접속 단자와,
각 2차 전지에 대응하여 설치되며, 고압측 및 저압측의 각 전극에 대응하는 단자 사이에 접속되는, 각 2차 전지의 전압을 검출하는 제1 저항과,
각 2차 전지에 대응하여 설치되며, 상기 제1 저항으로부터 얻어지는 전압에 기초하여, 각 2차 전지의 전압이 참조 전압의 범위 내에 있는지의 여부를 검출할 수 있는 비교기와,
각 2차 전지에 대응하여 설치되며, 상기 접속 단자 사이에 접속되는, 제2 저항과 제1 스위치 소자로 각각 이루어진 직렬 회로와,
각 제1 스위치 소자의 온 또는 오프를 제어하는 제어 회로
를 포함하고,
상기 제1 스위치 소자는 턴온 시에 상기 제2 저항을 상기 접속 단자 사이에 접속하고, 턴오프 시에 상기 제2 저항을 상기 접속 단자로부터 단선하며,
상기 제어 회로는 단선 테스트 신호의 온 상태를 유지하면서 복수의 제1 스위치 소자를 순차로 턴온시키고, 턴온된 제1 스위치 소자에 대응하는 비교기로부터의 출력 신호에 기초하여, 상기 2차 전지와 상기 접속 단자 간의 단선을 검출하는 것인 보호용 반도체 장치.
제1항에 있어서,
각 제1 저항에 대응하는 제3 저항과,
각 접속 단자와 상기 제1 저항 사이에서 상기 제3 저항의 접속 또는 단선을 전환하는 제2 스위치 소자
를 더 포함하고,
상기 제어 회로는, 상기 단선 테스트 신호가 온 상태로 유지되는 동안에 상기 제3 저항을 접속하도록 상기 제2 스위치 소자를 제어하는 신호를 보냄으로써 상기 비교기의 검출 기준의 참조 전압 레벨을 변경하는 것인 보호용 반도체 장치.
제2항에 있어서, 상기 비교기는 각 2차 전지의 전압이 참조 전압보다 높은지의 여부를 검출하는 것인 보호용 반도체 장치.
제2항에 있어서, 상기 비교기는 각 2차 전지의 전압이 참조 전압보다 낮은지의 여부를 검출하는 것인 보호용 반도체 장치.
제2항에 있어서, 상기 제어 회로가 상기 단선 테스트 신호의 온 상태를 유지할 때에는 상기 2차 전지와 상기 접속 단자 간의 단선만 검출하는 것인 보호용 반도체 장치.
제2항에 있어서, 상기 제어 회로가 상기 단선 테스트 신호의 오프 상태를 유지할 때에, 상기 비교기가 대응하는 2차 전지의 전압이 참조 전압의 범위 밖인 것을 검출하면, 그 검출이 계속되는 한 상기 제어 회로는 상기 단선 테스트 신호의 오프 상태를 계속 유지하는 것인 보호용 반도체 장치.
제2항에 있어서,
제4 저항과,
2차 전지의 고압측과 저압측의 각 단자 사이에 접속되며, 각 제4 저항의 접속 또는 단선을 전환하는 제3 스위치 소자
를 더 포함하고,
상기 제어 회로는 상기 단선 테스트 신호를 턴온시키기 전의 미리 정해진 시간으로부터 상기 단선 테스트 신호의 온 상태가 끝날 때까지, 상기 제4 저항이 단선되도록 상기 제3 스위치 소자를 제어하는 신호를 상기 제3 스위치 소자에 보내는 것인 보호용 반도체 장치.
제1항에 있어서, 대응하는 비교기에 의해 검출된 각 2차 전지의 전압이 참조 전압의 범위 밖인지의 여부를 나타내는 신호를, 상기 단선 테스트 신호가 온 상태가 되기 직전의 상태로 유지하는 회로를 더 포함하는 보호용 반도체 장치.
제8항에 있어서, 상기 비교기는 각 2차 전지의 전압이 참조 전압보다 높은지의 여부를 검출하는 것인 보호용 반도체 장치.
제8항에 있어서, 상기 비교기는 각 2차 전지의 전압이 참조 전압보다 낮은지의 여부를 검출하는 것인 보호용 반도체 장치.
제8항에 있어서, 대응하는 비교기에 의해 검출되는 각 2차 전지의 전압이 참조 전압의 범위 밖인지의 여부를 나타내는 신호에 대하여 히스테리시스를 생성하는 히스테리시스 생성 회로를 더 포함하고,
상기 단선 테스트 신호가 온 상태일 때에 상기 히스테리시스 생성 회로로부터의 출력은 오프 상태로 유지되는 것인 보호용 반도체 장치.