KR20130009086A

KR20130009086A - 진보된 와치독 장치 및 그 동작 방법

Info

Publication number: KR20130009086A
Application number: KR1020110069924A
Authority: KR
Inventors: 박재현
Original assignee: 현대모비스 주식회사
Priority date: 2011-07-14
Filing date: 2011-07-14
Publication date: 2013-01-23
Also published as: KR101811432B1

Abstract

본 발명은 진보된 와치독 장치 및 그 동작 방법에 관한 것으로서, 본 발명에 따른 진보된 와치독 장치는 연산 기능을 구비하여 감시 대상 MCU의 정상 여부를 정확하게 감시하는 것을 특징으로 한다. 본 발명에 따르면, 감시 대상 MCU의 정상 여부를 정확하게 감시할 수 있고, 특히 연산이 겸비된 와치독 신호 교신을 통해 SPI 통신의 신뢰성을 높일 수 있으며, 자삽 공정에서 타 MCU와의 제품 혼입을 방지할 수 있고, ASIC화 하여 부품 수를 줄일 수 있으며 원가를 절감할 수 있다.

Description

진보된 와치독 장치 및 그 동작 방법{Advanced Watchdog Apparatus And Method Thereof}

본 발명은 진보된 와치독 장치 및 그 동작 방법에 관한 것으로서, 보다 구체적으로는 연산 기능을 구비한 진보된 와치독 장치 및 그 동작 방법에 관한 것이다.

기존의 와치독 장치는 도 1 및 도 2에 도시된 바와 같이, 한 MCU가 출력부로 구성되어 와치독 신호를 출력하고, 나머지 MCU가 입력부로 구성되어 와치독 신호를 입력받을 경우, 입력부를 통해 일정 주기 내에 와치독 신호가 입력되면 출력부로 구성된 MCU를 정상으로 판단하였다.

전술한 바와 같이, 기존의 와치독 장치는 주기적으로 신호 입력, 즉 마이컴의 타이밍과 신호 주기만을 확인하였다.

따라서, 기존의 와치독 장치는 여러 ECU에서 통상적으로 사용하는 PWM신호와, 쇼트가 발생할 경우 입력부를 통해 입력된 신호가 정상 신호인지 여부를 확인할 수 없으며, 일정 주기 이내에 신호 펄스의 입력 여부만을 확인하므로 신호의 타이밍 특성을 확인하지 못하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 감안하여 창출한 것으로서, 연산 기능을 구비하여 감시 대상 MCU의 정상 여부를 정확하게 감시하는 진보된 와치독 장치 및 그 동작 방법을 제공하는 데 목적이 있다.

전술한 목적을 달성하기 위하여, 본 발명의 일면에 따른 진보된 와치독 장치는 와치독 교신을 위해 랜덤하게 발생시킨 검증 값을 전달하고, 구비된 연산 로직을 이용하여 발생시킨 상기 검증 값을 자체적으로 연산하는 ASIC; 상기 ASIC으로부터 전달된 검증 값을 전송하는 SPI 통신부; 및 상기 ASIC에 구비된 상기 연산 로직과 동일한 연산 로직을 구비하고, 상기 동일한 연산 로직을 이용하여 상기 SPI 통신부로부터 전송된 상기 검증 값을 연산하며, 연산된 결과 값을 상기 SPI 통신부를 통해 상기 ASIC으로 전송하는 MCU를 포함하고, 상기 ASIC은 상기 MCU로부터 전송된 결과 값과, 상기 자체적으로 연산한 결과 값을 근거로 상기 MCU와 와치독 교신의 정상 여부를 판단한다.

본 발명의 다른 면에 따른 진보된 와치독 장치의 동작 방법은 상기 ASIC이 감시 대상인 MCU와 와치독 교신을 위해 랜덤하게 발생시킨 검증 값을 SPI 통신으로 상기 MCU에 전달하는 단계; 상기 연산 로직을 이용하여 발생시킨 상기 검증 값을 자체적으로 연산하는 단계; 상기 MCU는 상기 ASIC에 구비된 상기 연산 로직과 동일한 연산 로직을 구비하고, 상기 동일한 연산 로직을 이용하여 전송된 상기 검증 값을 연산하며, 연산된 결과 값을 상기 SPI 통신으로 상기 ASIC에 전송하는 단계; 및 상기 ASIC이 상기 MCU로부터 전송된 결과 값과, 상기 자체적으로 연산한 결과 값을 근거로 상기 MCU와 와치독 교신의 정상 여부를 판단하는 단계를 포함한다.

본 발명에 따르면, 감시 대상 MCU의 정상 여부를 정확하게 감시할 수 있는 효과가 있다.

특히 연산이 겸비된 와치독 신호 교신을 통해 SPI 통신의 신뢰성을 높일 수 있고, 자삽 공정에서 타 MCU와의 제품 혼입을 방지할 수 있는 이점이 있다.

또한, ASIC화 하여 부품 수를 줄일 수 있고 원가를 절감할 수 있다.

도 1은 기존의 와치독 장치를 설명하기 위한 블럭도.
도 2는 기존의 외차독 장치의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일 실시예에 따른 진보된 와치독 장치를 설명하기 위한 블럭도.
도 4 및 도 5는 본 발명의 진보된 와치독 장치의 동작을 설명하기 위한 도면.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 용이하게 이해할 수 있도록 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하, 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 진보된 와치독 장치를 설명한다. 도 3은 본 발명의 일 실시예에 따른 진보된 와치독 장치를 설명하기 위한 블럭도이고, 도 4 및 도 5는 본 발명의 진보된 와치독 장치의 동작을 설명하기 위한 도면이다.

도 3에 도시된 바와 같이, 본 발명의 진보된 와치독 장치는 ASIC(100), SPI통신부(200) 및 MCU(300)를 포함한다.

ASIC(100)은 연산부(110)를 포함하고, 랜덤 값을 발생시켜 MCU(300)에 SPI 통신으로 전송한다.

예컨대, 연산부(110)는 MCU(300)의 정상 여부를 확인하기 위해 검증 값을 랜덤하게 발생시키고, ASIC(100)은 연산부(110)가 랜덤하게 발생시킨 검증 값을 SPI통신부(200)에 전달한다.

SPI통신부(200)는 ASIC(100)으로부터 전달된 검증 값을 MCU(300)에 전송한다.

MCU(300)는 연산부(310)를 포함하고, 수신된 검증 값을 연산하여 그 결과 값을 ASIC(100)에 전송한다.

예컨대, 연산부(310)는 ASIC(100)에 포함된 연산부(110)와 동일한 연산 로직을 포함하고, SPI통신부(200)를 통해 전송된 검증 값, 즉 ASIC(100)의 연산부(110)에 의해 생성된 SEED를 동일 연산 로직을 통해 계산하며, MCU(300)는 연산부(310)에 의해 계산된 결과 값을 SPI통신부(200)를 통해 ASIC(100)에 전송, 즉 리턴한다.

ASIC(100)은 MCU(300)로부터 리턴된 결과 값을 근거로 MCU(300)와의 정상적인 와치독 교신이 이루어졌는지를 판단한다.

예컨대, ASIC(100)은 MCU(300)로부터 리턴된 결과 값이 연산부(110)와 동일한 연산 로직을 통해 계산된 값이 아닐 경우 리턴 값을 전송한 MCU가 자신에게 매칭되는 MCU가 아니라고 판단하여, 즉 MCU(300)가 비정상인 것으로 판단하여 FAILSAFE 모드로 진입한다.

이하에서 ASIC(100)의 판단 과정을 보다 구체적으로 설명하면, 도 4에 도시된 바와 같이 ASIC(100)은 와치독 스테이트를 초기화한 후 000부터 111까지 와치독 스테이트의 상태 천이를 발생시킨다.

예컨대, ASIC(100)은 정상 와치독 신호(WD good)가 입력되면, 즉 MCU(300)로부터 리턴된 값이 연산부(110)와 동일한 연산 로직을 통해 계산된 값일 경우 와치독 스테이트를 1칸 전진시키고, 비정상 와치독 신호(WD bad)가 입력되면, 즉 MCU(300)로부터 리턴된 값이 연산부(110)와 동일한 연산 로직을 통해 계산된 값이 아닐 경우 와치독 스테이트를 2칸 후진시킨다.

ASIC(100)은 최종적으로 와치독 스테이트가 111이 되면 MCU(300)가 정상인 것으로 판단하여 정상 작업을 수행한다.

전술한 바와 같이, 본 발명은 ASIC(100)과 MCU(300)가 각각 동일 연산 로직을 갖는 연산부(110, 310)를 포함하고 이를 통해 동일 연산을 수행하도록 함으로써 MCU(300)에 포함된 연산 로직의 정상 여부를 확인할 수 있고, 동시에 SPI통신부(200)를 통해 신호를 교신함으로써 SPI통신부(200)의 정상 여부도 확인할 수 있다.

이하에서는 도 5를 참조하여 각 연산부(110, 310)의 연산 로직을 보다 구체적으로 설명하면, ASIC(100)의 연산부(110)는 랜덤 함수를 통해 1 또는 0을 발생시켜, 즉 랜덤 함수를 통해 초기 설정된 8개의 비트(검증 값)를 발생시켜 SPI통신부(200)를 통해 MCU(300)에 전송하고, 발생시킨 검증 값을 연산 로직을 이용하여 자체적으로 계산한다.

MCU(300)의 연산부(310)는 ASIC(100)의 연산부(110)와 동일한 로직을 이용하여 SPI통신부(200)를 통해 전송된 검증 값을 계산하고, 계산된 결과 값을 SPI통신부(200)를 통해 ASIC(100)으로 리턴한다.

ASIC(100)의 연산부(110)는 MCU(300)로부터 리턴된 값과 자신이 자체적으로 계산한 값을 크로스 체크(Cross Check)하고, 리턴된 값과 자신이 계산한 값이 일치하면, 즉 MCU(300)로부터 리턴된 값이 연산부(110)와 동일한 연산 로직을 통해 계산된 값일 경우, 와치독 정상 펄스로 인식하여 와치독 스테이트를 1칸 전진시키고, 결과 값이 일치하지 않으면, 즉 MCU(300)로부터 리턴된 값이 연산부(110)와 동일한 연산 로직을 통해 계산된 값이 아닐 경우, 와치독 비정상 펄스로 인식하여 와치독 스테이트를 2칸 후진시킨다.

이렇게 함으로써, 본 발명은 감시 대상 MCU의 정상 여부를 정확하게 감시할 수 있고, 특히 연산이 겸비된 와치독 신호 교신을 통해 SPI 통신의 신뢰성을 높일 수 있으며, 자삽 공정에서 타 MCU와의 제품 혼입을 방지할 수 있고, ASIC화 하여 부품 수를 줄일 수 있으며, 원가를 절감할 수 있다.

이상 바람직한 실시예와 첨부도면을 참조하여 본 발명의 구성에 관해 구체적으로 설명하였으나, 이는 예시에 불과한 것으로 본 발명의 기술적 사상을 벗어나지 않는 범주내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

100 : ASIC 200 : SPI통신부
300 : MCU

Claims

와치독 교신을 위해 랜덤하게 발생시킨 검증 값을 전달하고, 구비된 연산 로직을 이용하여 발생시킨 상기 검증 값을 자체적으로 연산하는 ASIC;
상기 ASIC으로부터 전달된 검증 값을 전송하는 SPI 통신부; 및
상기 ASIC에 구비된 상기 연산 로직과 동일한 연산 로직을 구비하고, 상기 동일한 연산 로직을 이용하여 상기 SPI 통신부로부터 전송된 상기 검증 값을 연산하며, 연산된 결과 값을 상기 SPI 통신부를 통해 상기 ASIC으로 전송하는 MCU를 포함하고,
상기 ASIC은 상기 MCU로부터 전송된 결과 값과, 상기 자체적으로 연산한 결과 값을 근거로 상기 MCU와 와치독 교신의 정상 여부를 판단하는 것
인 진보된 와치독 장치.
제1항에 있어서,
상기 ASIC은 상기 MCU로부터 전송된 결과 값과 상기 자체적으로 연산한 결과 값이 일치할 경우, 상기 MCU와 정상적인 와치독 교신이 이루어진 것으로 판단하여 상기 MCU를 정상으로 판단하고, 두 결과 값이 일치하지 않을 경우, 상기 MCU와 정상적인 와치독 교신이 이루어지지 않은 것으로 판단하여 상기 MCU를 비정상으로 판단하는 것
인 진보된 와치독 장치.
제1항에 있어서,
상기 ASIC은 와치독 스테이트의 상태 천이를 발생시켜 상기 와치독 스테이트를 특정값으로 초기화하고, 상기 MCU와 와치독 교신이 정상(WD good)이면, 상기 와치독 스테이트의 값이 증가하도록 상기 와치독 스테이트를 천이하고, 상기 MCU와 와치독 교신이 비정상(WD bad)이면, 상기 와치독 스테이트의 값이 감소하도록 상기 와치독 스테이트를 천이하며, 상기 와치독 스테이트의 값이 기설정된 값이 될 경우, 상기 MCU를 정상인 것으로 판단하는 것
인 진보된 와치독 장치.
연산 로직을 구비한 ASIC을 포함하는 진보된 와치독 장치의 동작 방법에 있어서,
상기 ASIC이 감시 대상인 MCU와 와치독 교신을 위해 랜덤하게 발생시킨 검증 값을 SPI 통신으로 상기 MCU에 전달하는 단계;
상기 연산 로직을 이용하여 발생시킨 상기 검증 값을 자체적으로 연산하는 단계;
상기 MCU는 상기 ASIC에 구비된 상기 연산 로직과 동일한 연산 로직을 구비하고, 상기 동일한 연산 로직을 이용하여 전송된 상기 검증 값을 연산하며, 연산된 결과 값을 상기 SPI 통신으로 상기 ASIC에 전송하는 단계; 및
상기 ASIC이 상기 MCU로부터 전송된 결과 값과, 상기 자체적으로 연산한 결과 값을 근거로 상기 MCU와 와치독 교신의 정상 여부를 판단하는 단계
를 포함하는 진보된 와치독 장치의 동작 방법.
제4항에 있어서, 상기 판단하는 단계는,
상기 MCU로부터 전송된 결과 값과 상기 자체적으로 연산한 결과 값이 일치할 경우, 상기 MCU와 정상적인 와치독 교신이 이루어진 것으로 판단하여 상기 MCU를 정상으로 판단하는 단계; 및
두 결과 값이 일치하지 않을 경우, 상기 MCU와 정상적인 와치독 교신이 이루어지지 않은 것으로 판단하여 상기 MCU를 비정상으로 판단하는 단계를 포함하는 것
인 진보된 와치독 장치의 동작 방법.
제4항에 있어서, 상기 판단하는 단계는,
와치독 스테이트의 상태 천이를 발생시켜 상기 와치독 스테이트를 특정 값으로 초기화하는 단계;
상기 MCU와 와치독 교신이 정상(WD good)이면, 상기 와치독 스테이트의 값이 증가하도록 상기 와치독 스테이트를 천이하는 단계;
상기 MCU와 와치독 교신이 비정상(WD bad)이면, 상기 와치독 스테이트의 값이 감소하도록 상기 와치독 스테이트를 천이하는 단계; 및
상기 와치독 스테이트의 값이 기설정된 값이 될 경우, 상기 MCU를 정상인 것으로 판단하는 단계를 포함하는 것
인 진보된 와치독 장치의 동작 방법.