KR20130009065A - 이미지 센서 - Google Patents

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KR20130009065A KR1020110069871A KR20110069871A KR20130009065A KR 20130009065 A KR20130009065 A KR 20130009065A KR 1020110069871 A KR1020110069871 A KR 1020110069871A KR 20110069871 A KR20110069871 A KR 20110069871A KR 20130009065 A KR20130009065 A KR 20130009065A
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한양대학교 산학협력단
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Abstract

본 발명은 이미지 센서에 관한 것으로, 상기 이미지 센서는 동일 열에 위치한 다수의 픽셀이 공동 연결되며, 상기 다수개의 픽셀 중 하나로부터 출력되는 리셋 레벨과 신호 레벨을 M(N-1)(M, N는 2 이상의 자연수) 비트로 변환한 후, M 비트씩 잘라서 출력하는 다수의 CADC(Cyclic Analog-Digital Converter); 상기 다수의 CADC과 열 단위로 연결되며, RBBC(Redundant Binary code to Binary code Conversion) 방식으로 리셋 레벨에 대응되는 M 비트를 가산하고 신호 레벨에 대응되는 M 비트를 감산하여, 리셋 레벨과 신호 레벨의 디지털 값 차이를 획득하는 오차 보정 및 샘플링부를 포함할 수 있다.

Description

이미지 센서{Image Sensor}
본 발명은 영상 처리 시스템에 적용되는 이미지 센서에 관한 것이다.
영상이나 바이오 센서 시스템과 같은 전자 시스템은 고속으로 많은 양의 데이터를 읽어 들이기 위하여 일반적으로 각 열마다 아날로그-디지털 변환기 및 상호 연관 이중 샘플링을 위한 회로를 집적한다.
상호 연관 샘플링이란 이미지 센서의 픽셀로부터 출력되는 리셋 레벨과 광전하의 집적을 통해 픽셀로부터 출력되는 신호 레벨의 차를 구함으로써 픽셀 마다 각기 다른 리셋 레벨의 편차를 제거하는 방식이다. 상호 연관 이중 샘플링은 리셋 레벨과 신호 레벨 차를 아날로그 영역에서 구하는 아날로그 상호 연관 이중 샘플링 방식과 각각을 디지털로 변환한 후 차를 구하는 디지털 상호 연관 이중 샘플링 방식으로 나뉜다.
픽셀로부터 출력되는 리셋 레벨 및 신호 레벨을 디지털 값으로 변환하는 데 있어서 CADC(Cyclic Analog-Digital Converter)를 사용한다. 아날로그-디지털 변환 시 클럭 마다 출력되는 복수의 비트를 모아 하나의 완전한 디지털 값으로 만드는 아날로그-디지털 변환기의 경우, 비교기의 옵셋(offset) 오차를 제거하는 오차 보정 기법을 사용한다.
본 발명은 오차 보정 기법과 상호 연관 샘플링 방식에서 소면적, 저전력 디지털 회로 기술에 관한 것이다.
도1은 종래의 기술에 따른 이미지 센서의 블록 다이어그램이다.
도1을 참조하면, CADC(120)는 픽셀(110)의 리셋 레벨과 신호 레벨을 2(N-1) 비트의 디지털 값으로 변환하고, 이를 상위 비트에서 하위 비트 방향으로 2 비트씩 잘라서 래치(130, 140)에 각각 저장한다. 래치(130, 140)에 리셋 레벨과 신호 레벨에 대응되는 디지털 값이 모두 저장되면, LVDS(Low voltage differential signaling) 드라이버(150)는 이들 래치(130, 140)에 저장된 디지털 값을 모두 읽어와 디지털 연산부(160)에 직렬 전송한다. 그러면 디지털 연산부(160)는 직렬 전송된 디지털 값을 이용해 상호 연관 이중 샘플링(CDS, Digital Correlated Double Sampling) 및 오차 보정을 수행하여, 픽셀(110)의 리셋 레벨의 편차 및 CADC(120)의 옵셋이 제거된 최종 출력을 생성한다.
그러나, 도1의 방식은 리셋 레벨에 대응되는 2(N-1) 비트의 디지털 값과 신호 레벨에 대응되는 2(N-1) 비트의 디지털 값을 각각 전송하여야 하기 때문에, LVDS 드라이버(150)가 많은 수의 비트를 전송 가능할 수 있어야 한다.
또한, 이미지 센서의 프레임 속도가 빨라지고 픽셀 수가 많아질 수록 단위 시간 동안 LVDS 드라이버(150)에서 전송하여야 데이터량이 증가되고, 이를 직렬 처리하기 위해 고속의 CDS 및 오차 보정 동작 속도가 요구되어, 면적 및 전력 소모가 커진다는 단점이 있다.
이에 본 발명에서는 오차 보정 및 샘플링 동작이 저속으로 수행되고, 이미지 센서내 데이터 전송량이 감소될 수 있도록 하는 이미지 센서를 제공하고자 한다.
또한, 저면적 및 저전력을 구현할 수 있도록 하는 이미지 센서를 제공하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따르면, 동일 열에 위치한 다수의 픽셀이 공동 연결되며, 상기 다수개의 픽셀 중 하나로부터 출력되는 리셋 레벨과 신호 레벨을 M(N-1)(M, N는 2 이상의 자연수) 비트로 변환한 후, M 비트씩 잘라서 출력하는 다수의 CADC(Cyclic Analog-Digital Converter); 상기 다수의 CADC과 열 단위로 연결되며, RBBC(Redundant Binary code to Binary code Conversion) 방식으로 리셋 레벨에 대응되는 M 비트를 가산하고 신호 레벨에 대응되는 M 비트를 감산하여, 리셋 레벨과 신호 레벨의 디지털 값 차이를 획득하는 오차 보정 및 샘플링부를 포함하는 이미지 센서를 제공한다.
본 발명의 이미지 센서는 다수의 CADC에 열 단위로 연결된 오차 보정 및 샘플링부를 구비함으로써, 오차 보정 및 샘플링 동작이 저속으로 수행될 수 있으며, 이미지 센서내 데이터 전송량도 감소될 수 있도록 한다.
또한, 리셋 신호와 신호 레벨간 디지털 값 차이를 획득하기 위한 리셋 레벨의 가산 동작 및 신호 레벨의 가산 동작을 수행할 때에, 일부 회로를 공유하여 사용할 수 있도록 함으로써, 면적과 전력 소비량이 감소될 수 있도록 한다.
도1은 종래의 기술에 따른 이미지 센서의 블록 다이어그램이다.
도2는 본 발명의 일 실시예에 따른 이미지 센서의 구성을 도시한 도면이다.
도3은 본 발명의 일 실시예에 따른 픽셀의 상세 구성을 도시한 도면이다.
도4는 본 발명의 일 실시예에 따른 CADC의 데이터 입출력 파형을 도시한 도면이다.
도5는 본 발명의 일 실시예에 따른 오차 보정 방식(RBBC 방식)을 설명하기 위한 도면이다.
도6는 본 발명의 일 실시예에 따른 디지털 연산부의 상세 구성을 도시한 도면이다.
도7a 내지 도7c는 본 발명의 일 실시예에 따른 리셋 레벨 가산 동작과 신호 레벨 감산 동작을 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 설명의 편이를 위해 본 발명의 일 실시예에 따른 이미지 센서는 베이어 패턴을 가지는 이미지를 입력받아 동작된다고 가정한다.
도2는 본 발명의 일 실시예에 따른 이미지 센서의 구성을 도시한 도면이다.
도2를 참조하면, 상기 이미지 센서는 다수의 픽셀 (210)과 다수의 CADC(220), 그리고 다수의 CADC(220)에 열 단위로 연결되는 오차 보정 및 샘플링부(230)를 더 포함한다.
즉, 본 발명에서는 오차 보정 및 샘플링부(230)가 CADC(220)의 출력을 직접 이용할 수 있도록 함으로써, 오차 보정 및 샘플링부(230)의 동작 속도를 낮춰줄 수 있다. 또한, 오차 보정 및 샘플링부(230)에 의해 파악된 N비트의 리셋 레벨과 신호 레벨의 디지털 값 차이만을 전송하면 되도록 함으로써, 이미지 센서내 데이터 전송량도 감소될 수 있도록 한다.
이하, 도2를 참조하여 각 구성 요소의 기능을 보다 상세히 살펴보면 다음과 같다.
픽셀(210)는 도3과 같이 리셋 트랜지스터(TRRX), 전달 트랜지스터(TRTX), 소스팔로워 트랜지스터(TRSF), 로우선택 트랜지스터(TRSEL)로 구성되는 4-트랜지스터 구조로 구현되어, 리셋 레벨 또는 신호 레벨을 출력하도록 한다. 더욱 상세하게는, 로우선택 트랜지스터(TRSEL)가 턴온시 신호 출력 가능 상태가 되며 출력되며, 리셋 트랜지스터(TRRX)가 턴온될 때는 리셋 레벨을, 전달 트랜지스터(TRTX)가 턴온될 때는 신호 레벨은 생성 및 출력한다.
CADC(220)는 픽셀(210)로부터 출력되는 리셋 레벨과 신호 레벨을 2(N-1) 비트로 변환하고, 2(N-1) 비트를 상위 비트에서 하위 비트 방향으로 2 비트씩 잘라서 순차적으로 출력한다.
오차 보정 및 샘플링부(230)는 픽셀(210)이 리셋 레벨을 출력하는 동안에는 RBBC(Redundant Binary code to Binary code Conversion) 방식과 같은 오차 보정 방식을 이용하여 CADC(220)의 출력 비트를 가산하고(즉, CADC(220)로부터 출력되는 2 비트를 상위 비트에서 하위 비트 방향으로 한 비트씩 쉬프트시키면서 가산하고), 픽셀(210)이 신호 레벨을 출력하는 동안에는 RBBC 방식을 이용하여 CADC(220)의 출력 비트를 감산함으로써(즉, CADC(220)로부터 출력되는 2 비트를 상위 비트에서 하위 비트 방향으로 한 비트씩 쉬프트시키면서 감산함으로써), N 비트의 리셋 레벨과 신호 레벨의 디지털 값 차이를 획득한다.
참고로, 도5의 RBBC 방식은 매 클럭마다 입력 비트(Bk, Bk -1)를 한 비트씩 쉬프트시키면서 가산하는 동작(즉, 이전 클럭의 입력 비트의 최하위 비트(B2(N-1)-2)를 현재 클럭의 입력 비트의 최상위 비트(D2 (N-1)-3)에 위치시킨 후, 이들을 합산하는 동작)을 반복적으로 수행함으로써, 2(N-1) 비트의 총 입력을 N 비트의 출력으로 변환시켜 주는 방식이다.
도6는 본 발명의 일 실시예에 따른 디지털 연산부의 상세 구성을 도시한 도면이다.
도6를 참조하면, 본 발명의 일 실시예에 따른 오차 보정 및 샘플링부(230)는 비트 반전기(231), 덧셈기(232), 스위치(233), N개의 멀티플렉서(234-1~234-N), N 비트 가산기(235), 및 N 비트 래치(236)를 포함하여 구성된다.
비트 반전기(231)는 신호 레벨의 감산 동작시에 동작 활성화되어, 입력 비트(B1, B0)를 반전시킨다. 즉, 각 비트의 비트값을 "1"에서 "0"으로, 또는 "0"에서 "1"로 반전시킨다.
덧셈기(232)는 비트 반전기(231)의 출력(B1 ',B0')에 "1"을 더한다.
스위치(233)는 리셋 레벨의 가산 동작시에는 입력 비트(B1, B0)를 선택하여 출력하고, 신호 레벨의 감산 동작시에는 덧셈기(232)의 출력(B1', B0'+1)을 선택하여 출력한다.
N개의 멀티플렉서(234-1~234-N)는 리셋 레벨의 가산 동작시에는 스위치(233)의 출력(B1, B0)을 매 클럭마다 상위 비트에서 하위 비트 방향으로 한 비트씩 쉬프트시켜 출력한다. 반면, 신호 레벨의 감산 동작시에는 스위치(233)의 출력(B1',B0'+1)을 이용하여, 매 클럭마다 상위 비트에서 하위 비트 방향으로 한 비트씩 쉬프트되는 입력 비트(B1, B0)의 2의 보수를 생성하여 출력한다.
이를 위해, 가산동작시에는 CADC(220)의 출력 비트의 비트 위치에 따라 2개의 멀티플렉서가 순차적으로 선택되며, 선택된 2개의 멀티플렉서(예를 들어, 234-(N-2), 234-(N-1))는 스위치 출력(입력 비트(B1, B0)을 전달하고, 나머지 멀티플렉서(234-1~234-(N-3), 234-N)는 모두 "0"을 출력한다. 그리고, 감산 동작시에도 CADC(220)의 출력 비트의 비트 위치에 따라 2개의 멀티플렉서가 순차적으로 선택되며, 선택된 2개의 멀티플렉서(예를 들어, 234-(N-2), 234-(N-1)는 스위치 출력(B1',B0'+1)을 전달한다. 그러나 선택된 2개의 멀티플렉서의 상위단에 위치하는(즉, CADC(220)의 출력 비트의 상위 비트에 대응되는)멀티플렉서(234-N)는 "1"을 출력하고, 선택된 2개의 멀티플렉서의 하위단에 위치하는(즉, CADC(220)의 출력 비트의 하위 비트에 대응되는) 멀티플렉서(234-1~234-(N-3)는 "0"을 출력한다.
N 비트 가산기(235)는 N 비트 래치(236)에 저장된 이전 연산값과 N개의 멀티플렉서(234-1~234-N)의 출력값을 합산한다.
N 비트 래치(236)는 리셋 레벨의 가산 동작과 신호 레벨의 감산 동작이 수행되는 동안, 이전 연산값을 N 비트 가산기(235)에 피드백하고 N 비트 가산기(235)의 출력에 따라 이전 연산값을 갱신하는 연산을 반복 수행한다.
이러한 N 비트 래치(236)는 (0,0,0, 0,…,0)로 초기화된다. 그리고 리셋 레벨의 가산 동작이 최초 수행될 때에는 N 비트 가산기(235)에 연산 초기값(0,0,0, 0,…,0)를 제공하고, 신호 레벨의 감산 동작이 최초 수행될 때에는 리셋 레벨의 가산 동작 결과를 제공하도록 한다. 그 결과, 가산 동작과 감산 동작이 완료되면, N 비트 래치(236)에는 리셋 레벨과 신호 레벨간 디지털 값 차이를 나타내는 N 비트의 디지털 값이 저장된다.
이와 같이, 본 발명의 오차 보정 및 샘플링부(230)는 CADC(220)의 출력을 병렬 처리하므로 저속으로 동작될 수 있다. 그리고, 리셋 레벨과 신호 레벨의 디지털 값 차이를 파악하고 이를 뒷단(예를 들어, 이미지 센서내 SRAM)에 제공함으로써, 래치 및 LVDS 드라이버와 같은 회로를 별도로 구비하지 않아도 되며, 데이터 전송량을 종래의 2(N-1)ⅹ2 비트에서 N 비트로 감소시켜 줄 수 있다.
또한, 본 발명의 오차 보정 및 샘플링부(230)는 N 비트 가산기(235)와 N 비트 래치(236)와 같은 회로를 이용하여 리셋 레벨의 가산 동작 및 신호 레벨의 가산 동작을 모두 수행할 수 있도록 함으로써, 면적과 전력 소비량도 최소화시켜 준다.
이하, 도7a 내지 도7c을 참조하여, 본 발명의 일 실시예에 따른 리셋 레벨 가산 동작과 신호 레벨 감산 동작을 설명하면 다음과 같다.
픽셀(210)가 리셋 레벨을 출력하면, CADC(220)는 리셋 레벨에 대응되는 2(N-1)비트의 디지털 값(B2(N-1)-1,B2(N-1)-2,B2(N-1)-3,B2(N-1)-4,,…,B0)을 생성하고, 이를 상위 비트에서 하위 비트 방향으로 2비트씩 잘라서 출력한다.
먼저, CADC(220)가 (B2(N-1)-1,B2(N-1)-2)을 출력하면, 오차 보정 및 샘플링부(230)는 스위치(233) 및 N개의 멀티플렉서(234-1~234-N)를 통해 (B2(N-1)-1,B2(N-1)-2,0,0,…,0)를 생성하여 출력하고, N 비트 가산기(235)를 통해 (B2(N-1)-1,B2(N-1)-2,0,0,…,0)와 연산 초기값(0,0,0,0,…,0)를 합산하여, N 비트 래치(236)에 저장한다.
이후, CADC(220)가 (B2(N-1)-3,B2(N-1)-4)을 출력하면, 오차 보정 및 샘플링부(230)는 스위치(233) 및 N개의 멀티플렉서(234-1~234-N)를 통해 (B2(N-1)-3,B2(N-1)-4)가 상위 비트에서 하위 비트로 한 비트 쉬프트된 (0,B2(N-1)-3,B2(N-1)-4,0,…,0)를 생성하여 출력하고, N 비트 가산기(235)를 통해 (0,B2(N-1)-3,B2(N-1)-4,0,…,0)와 이전 연산값(XN-1,XN-2,XN-3,XN-4,…,0)를 합산하여 N 비트 래치(236)에 저장한다.
이와 같은 가산 동작은 CADC(220)가 (B1,B0)를 출력할 때까지 즉, 리셋 레벨에 대응되는 디지털 값을 모두 출력할 때 까지 반복 수행되며, 가산 동작이 완료되었으면, 오차 보정 및 샘플링부(230)는 픽셀(210)가 리셋 레벨을 출력할 때까지 동작 대기한다.
이러한 상태에서, 픽셀(210)가 신호레벨을 다시 출력하면, CADC(220)는 이에 응답하여 신호 레벨에 대응되는 2(N-1)비트의 디지털 값(B2(N-1)-1,B2(N-1)-2, B2(N-1)-3,B2(N-1)-4,…,B0)을 생성하고, 이를 다시 상위 비트에서 하위 비트 방향으로 2비트씩 잘라서 출력한다.
이에 CADC(220)가 (B2(N-1)-1,B2(N-1)-2)를 출력하면 오차 보정 및 샘플링부(230)는 다시 동작 활성화되어, 비트 반전기(231), 덧셈기(232), 스위치(233), 및 N개의 멀티플렉서(234-1~234-N)을 통해 (B2(N-1)-1,B2(N-1)-2)의 2의 보수(B2(N-1)-1,B2(N-1)-2+1,0,0,…,0)를 생성하여 출력한다. N 비트 가산기(235)는 (B2(N-1)-1,B2(N-1)-2+1,0,0,…,0)와 가산 동작 결과(XN -1,XN -2,XN -3,XN -4,…,0)를 합산하여 N 비트 래치(236)에 다시 저장한다.
이후, CADC(220)가 (B2(N-1)-3,B2(N-1)-4)를 출력하면 오차 보정 및 샘플링부(230)는 다시 동작 활성화되어, 비트 반전기(231), 덧셈기(232), 스위치(233), 및 N개의 멀티플렉서(234-1~234-N)을 통해 (B2(N-1)-3,B2(N-1)-4)의 2의 보수(1,B2(N-1)-3,B2(N-1)-4,0,…,0)를 생성하여 출력한다. 그러면 N 비트 가산기(235)는 (1,B2(N-1)-3,B2(N-1)-4,0,…,0)와 이전 연산값(XN -1,XN -2,XN -3,XN -4,…,0)를 합산하여 N 비트 래치(236)에 다시 저장한다.
이와 같은 감산 동작은 신호 레벨에 대응되는 디지털 값을 모두 출력할 때까지 반복 수행된다.
따라서 N 비트 래치(236)에 저장된 디지털 값은 도7c에서와 같이 리셋 레벨 가산 동작이 수행되는 동안 점차로 증가하였다가, 신호 레벨 감산 동작이 수행되는 동안 다시 감소되며, 그 결과, 리셋 레벨 가산 동작과 신호 레벨 감산 동작이 완료시에는 N 비트 래치(236)에 저장된 디지털 값은 리셋 레벨과 신호 레벨의 디지털 값 차에 상응하는 값을 가지게 된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 210: 픽셀 120, 220: CADC
130, 140: 래치 150: LVDS 드라이버
160: 디지털 연산부 230: 오차 보정 및 샘플링부
231; 비트 반전기 232: 덧셈기
233: 스위치 234-1~234-N: 멀티플렉서
235: N 비트 가산기 236: N 비트 래치

Claims (4)

  1. 동일 열에 위치한 다수의 픽셀이 공동 연결되며, 상기 다수개의 픽셀 중 하나로부터 출력되는 리셋 레벨과 신호 레벨을 M(N-1)(M, N는 2 이상의 자연수) 비트로 변환한 후, M 비트씩 잘라서 출력하는 다수의 CADC(Cyclic Analog-Digital Converter);
    상기 다수의 CADC과 열 단위로 연결되며, RBBC(Redundant Binary code to Binary code Conversion) 방식으로 리셋 레벨에 대응되는 M 비트를 가산하고 신호 레벨에 대응되는 M 비트를 감산하여, 리셋 레벨과 신호 레벨의 디지털 값 차이를 획득하는 오차 보정 및 샘플링부를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 오차 보정 및 샘플링부는
    가산 동작시에는 리셋 레벨에 대응되는 M 비트를 매 클럭 마다 한 비트씩 쉬프트시켜 출력하거나, 감산 동작시에는 신호 레벨에 대응되는 M 비트의 2의 보수를 매 클럭 마다 한 비트씩 쉬프트시켜 출력하는 신호 변환부;
    상기 신호 변환부의 출력과 이전 연산값을 합산하는 가산부; 및
    상기 이전 연산값을 상기 가산부에 피드백시키고, 상기 가산부의 출력을 이용하여 상기 이전 연산값을 갱신하는 래치부를 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서, 상기 래치부는
    리셋 레벨에 대응되는 M 비트가 최초로 제공될 때에는 초기값을 이전 연산값으로 제공하고, 신호 레벨에 대응되는 M 비트가 최초로 제공될 때에는 상기 리셋 레벨의 가산 결과를 이전 연산값을 제공하는 것을 특징으로 하는 이미지 센서.
  4. 제2항에 있어서, 상기 신호 변환부는
    감산 동작시에, 입력 비트를 반전시킨 후 "1" 을 더하여 출력하는 비트 반전 및 덧셈기;
    가산 동작시에는 상기 입력 비트를 선택하여 출력하고, 감산 동작시에는 상기 반전 및 덧셈기의 출력 비트를 선택하여 출력하는 스위치; 및
    가산 동작시에는 상기 스위치의 출력 비트를 매 클럭 마다 한 비트씩 쉬프트시켜 출력하고, 감산 동작시에는 상기 스위치의 출력 비트를 이용하여 매 클럭 마다 한 비트씩 쉬프트되는 상기 입력 비트의 2의 보수값을 생성하여 출력하는 N 개의 멀티플렉서를 포함하는 이미지 센서.
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