KR20130007972A - Semiconductor device, fabrication method for a semiconductor device and electronic apparatus - Google Patents

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켄이치 아오야기
요시야 하기모토
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Abstract

PURPOSE: A semiconductor device, a method for fabricating a semiconductor device and an electronic apparatus are provided to facilitate the bonding between lines by bonding a plurality of substrates. CONSTITUTION: A first substrate includes a first electrode(33) and a first insulating layer(35). The first insulating layer coats the first electrode. A second electrode(67) is bonded on the first substrate. The second electrode is bonded to the first electrode. A second insulating layer(69) coats a second electrode.

Description

반도체 장치, 반도체 장치의 제조 방법 및 전자 기기{SEMICONDUCTOR DEVICE, FABRICATION METHOD FOR A SEMICONDUCTOR DEVICE AND ELECTRONIC APPARATUS}Semiconductor device, manufacturing method and electronic device of semiconductor device {SEMICONDUCTOR DEVICE, FABRICATION METHOD FOR A SEMICONDUCTOR DEVICE AND ELECTRONIC APPARATUS}

본 기술은, 복수 기판을 맞붙임(bonding)에 의해 전극 사이 또는 배선 사이 접합이 이루어진 반도체 장치, 이와 같은 반도체 장치의 제조 방법 및 반도체 장치를 포함하는 전자 기기에 관한 것이다.The present technology relates to a semiconductor device in which a plurality of substrates are bonded between electrodes or wirings by bonding, a method of manufacturing such a semiconductor device, and an electronic device including the semiconductor device.

종래, 2장의 웨이퍼 또는 기판을 맞붙여서, 각각의 반도체 기판에 형성된 접합 전극끼리를 접합하는 기술이 개발되어 있다(예를 들면, 특허 문헌 1 참조).Conventionally, the technique of joining two wafers or board | substrates together and joining the junction electrodes formed in each semiconductor substrate is developed (for example, refer patent document 1).

또한, 반도체 장치의 더한층의 고집적화를 달성하기 위한 구조의 하나로서, 각각에 소자나 배선이 형성된 2장의 기판을 적층시켜서 맞붙이는 3차원 구조가 제안되어 있다. 이와 같은 3차원 구조의 반도체 장치를 제조하는 경우, 우선, 각각에 소자가 형성된 2장의 기판을 준비하고, 각각의 기판의 맞붙임면측에, 접합용의 전극(본딩 패드)를 인출한 상태로 한다. 이때, 예를 들면 매입 배선 기술(이른바 다마신(damascene) 처리)를 적용함에 의해, 구리(Cu)로 이루어지는 접합용의 전극이 절연막으로 둘러싸인 구성의 맞붙임면을 형성한다. 그 후, 맞붙임면을 대향시켜서 2장의 기판을 배치하고, 또한 각 맞붙임면에 마련한 전극끼리를 대응시켜서 2장의 기판을 적층시키고, 이 상태에서 열처리를 시행한다. 이에 의해, 전극 사이를 접합시킨 기판 사이의 맞붙임을 행한다(이상, 예를 들면 하기 특허 문헌 1 참조).Moreover, as one of the structures for achieving the further high integration of a semiconductor device, the three-dimensional structure which laminates and joins two board | substrates with which an element and wiring were formed, respectively, is proposed. When manufacturing a semiconductor device of such a three-dimensional structure, first, two board | substrates with an element formed in each are prepared, and it is set as the state which the electrode (bonding pad) for joining is drawn out to the bonding surface side of each board | substrate. . At this time, for example, by applying a buried wiring technique (so-called damascene treatment), a joining surface having a structure in which a bonding electrode made of copper (Cu) is surrounded by an insulating film is formed. Then, two board | substrates are arrange | positioned facing a joining surface, and two board | substrates are laminated | stacked so that the electrodes provided in each joining surface can correspond, and heat processing is performed in this state. Thereby, bonding between the board | substrates which joined between electrodes is performed (above, for example, refer following patent document 1).

여기서, 일반적인 매입 배선 기술에 의한 전극의 형성은, 예를 들면 다음과 같이 행하여진다. 우선, 기판의 표면을 덮는 절연막에 홈 패턴을 형성하고, 뒤이어 홈 패턴의 내벽을 덮는 상태로, 구리(Cu)에 대해 배리어성을 갖는 도전성의 하지층 또는 배리어 메탈층을 절연막상에 성막한다. 다음에, 배리어 메탈층의 상부에, 홈 패턴을 매입하는 상태로 구리(Cu)를 이용한 전극막을 성막한 후, 배리어 메탈층이 노출할 때까지 전극막을 연마하고, 또한 절연막이 노출할 때까지 배리어 메탈층과 전극막을 연마한다. 이에 의해, 절연막에 형성한 홈 패턴 내에 배리어 메탈층을 통하여 전극막이 매입된 매입 전극이 형성된다.Here, formation of the electrode by a general embedding wiring technique is performed as follows, for example. First, a groove pattern is formed in the insulating film covering the surface of the substrate, and then a conductive base layer or barrier metal layer having a barrier property against copper (Cu) is formed on the insulating film in a state of covering the inner wall of the groove pattern. Next, after forming an electrode film using copper (Cu) in the state of embedding a groove pattern on the barrier metal layer, the electrode film is polished until the barrier metal layer is exposed, and the barrier until the insulating film is exposed. The metal layer and the electrode film are polished. As a result, a buried electrode in which the electrode film is embedded through the barrier metal layer is formed in the groove pattern formed in the insulating film.

이상의 매입 배선 기술에서는, 전극막을 연마하여 배리어 메탈층이 노출한 시점에서 전극막의 연마를 자동적으로 정지할 수 있는 것이지만, 계속해서 행하여지는 전극막과 배리어 메탈층과의 연마에서는 절연막이 노출한 시점에서 전극막의 연마를 자동적으로 정지할 수가 없다. 이 때문에, 연마면 내에서는, 홈 패턴 내의 전극막이 과잉하게 연마되는 디싱이나, 전극 레이아웃에 의존하여 홈 패턴 내의 전극막이 과잉하게 연마된 에로전이 발생하기 쉽고, 평탄한 연삭면을 얻는 것이 곤란하다. 그래서, 전극막을 성막하기 전에, 절연막상의 배리어 메탈층을 제거하여 홈 패턴의 내벽만으로 배리어 메탈층을 남기고, 이 상부에 전극막을 성막하여 연마를 행하는 방법이 제안되어 있다(이상, 하기 특허 문헌 2 참조).In the above-described embedded wiring technique, polishing of the electrode film can be automatically stopped when the barrier metal layer is exposed, but subsequent polishing of the electrode film and the barrier metal layer is performed when the insulating film is exposed. Polishing of the electrode film cannot be stopped automatically. Therefore, in the polishing surface, dishing in which the electrode film in the groove pattern is excessively polished or erosion in which the electrode film in the groove pattern is excessively polished depending on the electrode layout easily occurs, and it is difficult to obtain a flat grinding surface. Therefore, before forming the electrode film, a method of removing the barrier metal layer on the insulating film to leave the barrier metal layer only on the inner wall of the groove pattern, and forming the electrode film on the upper part of the film is polished (see Patent Document 2 below). ).

일본 특개2000-299379호 공보Japanese Patent Application Laid-Open No. 2000-299379 일본 특개2006-191081호 공보Japanese Patent Laid-Open No. 2006-191081 일본 특개2000-12540호 공보Japanese Patent Laid-Open No. 2000-12540

그런데 상술한 바와 같은 맞붙임에 의해 얻어지는 3차원 구조의 반도체 장치에서는, 절연막 안으로 전극 재료의 확산을 방지하면서, 2장의 기판끼리의 맞붙임 강도 및 전극 사이의 접합 강도가 확보된 구조가 요망되고 있다. 그러나, 상기 특허 문헌 1에 나타난 반도체 장치의 제조 방법에서는, 절연막 안으로 전극 재료의 확산을 방지할 수가 없다.By the way, in the semiconductor device of the three-dimensional structure obtained by the above bonding, the structure which the bonding strength of two board | substrates and the bonding strength between electrodes is ensured, preventing the spreading of electrode material into an insulating film. . However, in the method for manufacturing a semiconductor device described in Patent Document 1, it is not possible to prevent diffusion of the electrode material into the insulating film.

한편, 상기 특허 문헌 2에 나타난 매입 배선 기술에서는, 배리어 메탈층 또는 하지층을 통하여 전극막을 마련함에 의해, 절연막 안으로 전극 재료의 확산은 방지할 수 있다. 그러나, 이 매입 배선 기술은, 기판끼리의 맞붙임을 고려한 것이 아니고, 연마에 의해 얻어진 평탄화면에 전극 및 절연막과 함께 배리어 메탈층이 노출한 상태가 된다. 이 때문에, 평탄화면의 전면에서 충분한 맞붙임 강도를 확보하는 것은 곤란하다.On the other hand, in the buried wiring technology described in Patent Document 2, by providing the electrode film through the barrier metal layer or the underlying layer, diffusion of the electrode material into the insulating film can be prevented. However, this embedding wiring technique does not consider the bonding between substrates, but is in a state where the barrier metal layer is exposed together with the electrode and the insulating film on the flat screen obtained by polishing. For this reason, it is difficult to ensure sufficient bonding strength on the entire surface of the flat screen.

그래서 본 기술은, 2장의 기판의 맞붙임에 의해 전극 사이 접합이 이루어진 구성에 있어서, 절연막 안으로 전극 재료의 확산을 방지하면서도 맞붙임 강도가 확보되고, 이에 의해 신뢰성의 향상이 도모된 3차원 구조의 반도체 장치를 제공하는 것을 목적으로 한다. 또, 본 기술은 이와 같은 반도체 장치의 제조 방법 및 반도체 장치를 포함하는 전자 기기를 제공하는 것을 목적으로 한다.Therefore, the present technique is a three-dimensional structure in which the bonding strength between the two substrates is formed by bonding two substrates together, thereby preventing the diffusion of the electrode material into the insulating film while securing the bonding strength, thereby improving reliability. It is an object to provide a semiconductor device. Moreover, an object of this technology is to provide the manufacturing method of such a semiconductor device, and the electronic device containing a semiconductor device.

본 발명의 제 1 실시예에 관하여, 제 1 전극, 및 상기 제 1 전극에 대한 확산 방지 재료로 구성되고 상기 제 1 전극의 주위를 피복하는 제 1 절연막을 포함하고, 상기 제 1 전극과 상기 제 1 절연막으로 접합면을 구성하는 제 1 기판과, 상기 제 1 기판 상에 접합되어 설치되고, 상기 제 1 전극에 접합된 제 2 전극, 및 상기 제 2 전극에 대한 확산 방지 재료로 구성되고 상기 제 2 전극의 주위를 피복하는 제 2 절연막을 포함하고, 상기 제 2 전극과 상기 제 2 절연막으로 상기 제 1 기판에 대한 접합면을 구성하는 제 2 기판을 구비하는 반도체 장치를 제공한다.Regarding the first embodiment of the present invention, there is provided a first electrode and a first insulating film composed of a diffusion preventing material for the first electrode and covering the periphery of the first electrode, wherein the first electrode and the first electrode are provided. A first substrate constituting a bonding surface with a first insulating film, a second electrode bonded to the first substrate, bonded to the first electrode, and a diffusion preventing material for the second electrode, A semiconductor device comprising a second insulating film covering a periphery of a second electrode, and comprising a second substrate forming a bonding surface to the first substrate with the second electrode and the second insulating film.

본 발명의 제 1 실시예에 관하여, 전극 재료에 대한 확산 방지 재료로 구성된 절연막을 2장의 기판 각각의 상부에 형성하고, 상기 절연막 상에 홈 패턴을 형성하고, 전극막이 상기 절연막 상에 형성된 홈 패턴을 매입하는 상태에서 상기 전극 재료에 의해 구성된 상기 전극막을 상기 기판 각각의 상기 절연막 상에 형성하고, 상기 절연막이 노출될 때까지 상기 기판 각각의 상기 전극막을 연마하여, 상기 홈 패턴 내에 상기 전극막이 매입되도록, 상기 전극의 패턴을 형성하고, 상기 전극이 상부에 각각 형성된 2장의 상기 기판을, 상기 전극이 함께 접합된 상태에서, 접합하는 것으로 하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.In accordance with the first embodiment of the present invention, an insulating film made of a diffusion preventing material for the electrode material is formed on each of two substrates, a groove pattern is formed on the insulating film, and a groove pattern is formed on the insulating film. Is formed on the insulating film of each of the substrates, and the electrode film of each of the substrates is polished until the insulating film is exposed, so that the electrode film is embedded in the groove pattern. The semiconductor device is manufactured by the manufacturing method of the semiconductor device which forms the pattern of the said electrode, and joins the said 2 board | substrates each in which the said electrode was formed, respectively, in the state which the said electrode joined together.

반도체 소자 및 제조 방법에 의해서, 2장의 기판의 접합에 의해서 상기 전극이 함께 접합되고, 전극 재료의 확산을 막음으로써 접합 강도가 보장된다. 결과적으로, 3차원 구조의 반도체 장치는 신뢰성 향상을 도모할 수 있다.By the semiconductor element and the manufacturing method, the electrodes are joined together by the joining of two substrates, and the bonding strength is ensured by preventing the diffusion of the electrode material. As a result, the semiconductor device of the three-dimensional structure can be improved in reliability.

본 발명의 제 2의 실시예에 관하여, 제 1 전극 및 제 1 절연막이 노출되는 접합면을 갖는 제 1 기판과, 상기 제 1 기판의 접합면을 피복하는 절연성 박막과, 제 2 전극 및 제 2 절연막이 노출되는 접합면을 갖고, 상기 제 2 기판의 상기 접합면과 상기 제 1 기판의 상기 접합면의 사이에 상기 절연성 박막이 끼워지고 상기 제 1 전극과 상기 제 2 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서, 상기 제 1 기판에 접합되는 제 2 기판을 구비한 반도체 장치를 제공한다.In the second embodiment of the present invention, a first substrate having a junction surface to which the first electrode and the first insulating film are exposed, an insulating thin film covering the junction surface of the first substrate, a second electrode, and a second electrode An insulating film is exposed, the insulating thin film is sandwiched between the bonding surface of the second substrate and the bonding surface of the first substrate, and the first electrode and the second electrode penetrate the insulating thin film. A semiconductor device having a second substrate bonded to the first substrate in a state of being electrically connected to each other is provided.

본 발명의 제 2의 실시예에 관하여, 전극 및 절연막이 노출되는 접합면을 각각 갖는 2장의 기판을 준비하고, 절연성 박막이 상기 2장의 기판 중 적어도 하나의 접합면을 피복하는 상태에서, 상기 절연성 박막을 형성하고, 상기 절연성 박막을 가로질러 상기 2장의 기판의 접합면을 서로 대향 배치하고, 상기 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서 상기 2장의 기판을 정렬하고, 상기 2장의 기판을 상기 정열된 상태에서 접합하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.In accordance with the second embodiment of the present invention, two insulating substrates each having a bonding surface on which an electrode and an insulating film are exposed are prepared, and the insulating thin film covers the bonding surface of at least one of the two substrates. Form a thin film, arrange the bonding surfaces of the two substrates across the insulating thin film, and align the two substrates while the electrodes are electrically connected to each other through the insulating thin film; A semiconductor device is manufactured by the manufacturing method of the semiconductor device which joins a long board | substrate in the said aligned state.

본 발명의 반도체 장치(전자 기기) 및 그 제조방법에서, 제 1 금속막의 접합측 표면의 면적은 제 1 금속막에 접합하는 제 2 금속막의 접합측 표면의 면적보다 작게한다. 또한, 제 2 금속막에 접합되지 않는 제 1 금속막에서의 면 영역을 구비하는 접합 계면측 상에 제 1 금속막의 면 영역부에서, 계면 배리어막이 구비된다. 전술한 구성에 의하여, 접합 계면은 더욱 높은 신뢰성을 가지고, 접합 계면에서 전기 특성의 감소를 억제할 수 있다.In the semiconductor device (electronic device) and the manufacturing method of the present invention, the area of the bonding side surface of the first metal film is smaller than the area of the bonding side surface of the second metal film to be bonded to the first metal film. Moreover, an interface barrier film is provided in the surface area part of a 1st metal film on the bonding interface side provided with the surface area in a 1st metal film which is not joined to a 2nd metal film. By the above-described configuration, the bonding interface has higher reliability and can suppress a decrease in electrical properties at the bonding interface.

본 발명의 제 3의 실시예에 관하여, 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부와, 상기 접합 계면 상에서 상기 제 1 금속막에 접합되며 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖고, 상기 접합 계면 상의 상기 제 1 반도체부에 접합되는 상태로 마련되는 제 2 반도체부와, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접합하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 마련된 계면 배리어부를 갖는 반도체 장치와, 상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자 기기를 제공한다. According to the third embodiment of the present invention, a first semiconductor portion having a first metal film formed on the surface on the bonding interface side and a surface area on the bonding interface side are bonded to the first metal film on the bonding interface side. A second semiconductor portion having a second metal film smaller than the surface area of the first metal film on the bonding interface side and provided in a state of being bonded to the first semiconductor portion on the bonding interface, and the first metal film being the first metal film; A semiconductor device having an interface barrier portion provided in a part of the surface region of the first metal film on the bonding interface side including a surface region not bonded to the two metal films, and a signal processing circuit for processing an output signal of the semiconductor device; It provides an electronic device having.

본 발명의 제 3의 실시예에 관하여, 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부를 제작하고, 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖는 제 2 반도체부를 제작하고, 상기 제 1 금속막측 상의 상기 제 1 반도체부의 표면과 상기 제 2 금속막측 상의 상기 제 2 반도체부의 표면을 서로 접합하고, 상기 제 1 금속막과 상기 제 2 금속막을 서로 접합하고, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 계면 배리어부를 마련하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.According to the third embodiment of the present invention, a first semiconductor portion having a first metal film formed on the surface on the bonding interface side is fabricated, and the surface area on the bonding interface side is the surface of the first metal film on the bonding interface side. A second semiconductor portion having a second metal film smaller than an area is fabricated, a surface of the first semiconductor portion on the first metal film side and a surface of the second semiconductor portion on the second metal film side are bonded to each other, and the first metal is bonded. A film and the second metal film are bonded to each other, and an interface barrier portion is provided in a part of the surface region of the first metal film on the bonding interface side including a surface region in which the first metal film is not in contact with the second metal film. A semiconductor device is manufactured by the manufacturing method of the semiconductor device mentioned above.

본 발명의 제 4의 실시예에 관하여, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연층과, 상기 절연층의 표면 상에 형성된 접합 전극과, 상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 반도체 장치가 제공된다.According to a fourth embodiment of the present invention, a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a junction electrode formed on the surface of the insulating layer, and a surface formed on the surface of the insulating layer, There is provided a semiconductor device having a protective layer surrounding the junction electrode.

본 발명의 제 4의 실시예에 관하여, 반도체 기판 상에 절연층을 형성하고, 상기 절연층의 표면 상에 접합 전극을 형성하고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 상기 절연층의 상기 표면의 위치에 보호층을 형성하는 반도체 장치의 제조 방법에 의하여 반도체 장치가 제조된다.In the fourth embodiment of the present invention, the insulating layer is formed on the semiconductor substrate, the junction electrode is formed on the surface of the insulation layer, and the insulation layer surrounds the junction electrode. A semiconductor device is manufactured by the manufacturing method of a semiconductor device which forms a protective layer in the position of a surface.

본 발명의 제 5의 실시예에 관하여, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연층과, 상기 절연층의 표면 상에 형성된 접합 전극과, 상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 반도체 장치와, 상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자 기기가 제공된다.According to a fifth embodiment of the present invention, a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a junction electrode formed on the surface of the insulating layer, and a surface formed of the insulating layer, There is provided an electronic device having a semiconductor device having a protective layer surrounding the junction electrode, and a signal processing circuit for processing an output signal of the semiconductor device.

도 1은 본 발명이 적용되는 반도체 장치의 한 예를 도시하는 개략 구성도.
도 2는 본 발명의 제 1의 실시예에 관한 반도체 장치의 구성을 도시하는 부분 단면도.
도 3a 내지 도 3f는 도 2의 반도체 장치의 제조에서의 센서 기판의 각각의 제작 순서를 도시하는 단면도.
도 4a 내지 도 4e는 도 2의 반도체 장치의 제조에서의 회로 기판의 각각의 제작 순서를 도시하는 단면도.
도 5a 및 도 5b는 도 2의 반도체 장치의 제조에서의 맞붙임의 각각 순서를 도시하는 단면도.
도 6의 A 내지 C, A' 내지 C' 및 D는 도 2의 반도체 장치의 비교례로서 반도체 장치의 제조 방법의 한 예를 도시하는 단면도.
도 7은 도 2의 반도체 장치의 변형례가 되는 반도체 장치의 구성을 도시하는 부분 단면도.
도 8은 본 발명의 제 2의 실시예에 관한 반도체 장치의 구성을 도시하는 부분 단면도.
도 9a 내지 도 9e는 본 발명의 제 2의 실시예에 관한 반도체 장치의 제조에서의 제 1 기판 또는 센서 기판의 제작 순서를 도시하는 단면도.
도 10a 및 도 10b는 제 2의 실시예에 관한 반도체 장치의 제조에서의 제 2 기판 또는 회로 기판의 제작 순서를 도시하는 단면도.
도 11a 및 도 11b는 제 2의 실시예에 관한 반도체 장치의 제조에서의 맞붙임의 각각 순서를 도시하는 단면도.
도 12a 및 도 12b는 Cu-Cu 접합시에 발생하는 문제를 설명하기 위한 단면도.
도 13은 Cu-Cu 접합시에 발생하는 다른 문제를 설명하기 위한 단면도.
도 14는 본 발명의 제 3의 실시예의 제 1의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 15는 도 14의 반도체 장치의 접합 계면 부근의 상면도.
도 16a 내지 도 16m은 도 15의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 17은 본 발명의 제 3의 실시예의 제 2의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 18은 도 17의 반도체 장치의 접합 계면 부근의 상면도.
도 19a 내지 도 19e는 도 17의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 20은 본 발명의 제 3의 실시예의 제 3의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 21은 도 20의 반도체 장치의 접합 계면 부근의 상면도.
도 22a 내지 도 22h는 도 20의 반도체 장치의 각각의 제작 순서를 설명하기 위한 단면도.
도 23은 변형례 1의 반도체 장치에서의 접합 계면 부근의 단면도.
도 24는 도 23의 반도체 장치의 제작 순서를 설명하기 위한 단면도.
도 25 및 도 26은 변형례 3 및 4의 반도체 장치에서의 접합 계면 부근의 단면도.
도 27 및 도 28은 참고예 1 및 2의 반도체 장치에서의 접합 계면 부근의 단면도.
도 29 및 도 30은 종래의 Cu-Cu 접합 수법에서 발생할 수 있는 문제를 설명하기 위한 도면.
도 31은 본 발명의 제 3의 실시예의 제 4의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 32는 도 31의 반도체 장치의 접합 계면 부근의 상면도.
도 33a 내지 도 33d는 도 31의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 34는 본 발명의 제 3의 실시예의 제 5의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 단면도.
도 35는 도 34의 반도체 장치의 접합 계면 부근의 상면도.
도 36a 내지 도 36d는 도 34의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 37은 본 발명의 Cu-Cu 접합 기술을 적용할 수 있는 응용례 1의 반도체 장치의 구성례를 도시하는 단면도.
도 38은 본 발명의 Cu-Cu 접합 기술을 적용할 수 있는 응용례 2의 반도체 장치의 구성례를 도시하는 단면도.
도 39는 본 발명의 제 4의 실시예에 관한 반도체 장치의 접합 전극의 개략 구성을 도시하는 단면도.
도 40a는, 도 39의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도이고, 도 40b는, 도 40a에 도시하는 제 1 접합부의 접합면의 평면도.
도 41a 내지 도 41k는, 도 41a의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 42a는, 도 39의 변형례 1의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도이고, 도 42b는, 도 42a에 도시하는 제 1 접합부의 접합면에서의 평면도.
도 43a 내지 도 43g는, 도 42a의 반도체 장치의 각각의 제작 순서를 설명하기 위한 도면.
도 44는 도 39의 변형례 2의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시하는 단면도.
도 45는 본 발명을 적용하여 얻어진 반도체 장치를 이용한 전자 기기를 나타내는 개략 구성도.1 is a schematic configuration diagram showing an example of a semiconductor device to which the present invention is applied.
Fig. 2 is a partial sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention.
3A to 3F are cross-sectional views showing respective manufacturing procedures of the sensor substrate in the manufacture of the semiconductor device of FIG. 2.
4A to 4E are cross-sectional views illustrating respective fabrication procedures of circuit boards in the manufacture of the semiconductor device of FIG. 2.
5A and 5B are cross-sectional views each showing the order of bonding in the manufacture of the semiconductor device of FIG. 2.
A to C, A 'to C', and D in FIG. 6 are cross-sectional views showing an example of a method of manufacturing a semiconductor device as a comparative example of the semiconductor device of FIG.
FIG. 7 is a partial cross-sectional view showing a configuration of a semiconductor device as a modification of the semiconductor device of FIG. 2.
8 is a partial cross-sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention.
9A to 9E are sectional views showing the manufacturing procedures of the first substrate or the sensor substrate in the manufacture of the semiconductor device according to the second embodiment of the present invention.
10A and 10B are sectional views showing the manufacturing procedures of the second substrate or the circuit board in the manufacture of the semiconductor device according to the second embodiment.
11A and 11B are cross-sectional views each showing the order of bonding in the manufacture of a semiconductor device according to the second embodiment.
12A and 12B are cross-sectional views for explaining problems occurring in Cu-Cu bonding.
13 is a cross-sectional view for explaining another problem occurring in the Cu-Cu bonding.
Fig. 14 is a sectional view of the vicinity of the bonding interface of the semiconductor device according to the first embodiment of the third example of the present invention.
15 is a top view of the vicinity of the bonding interface of the semiconductor device of FIG. 14;
16A to 16M are cross-sectional views for explaining the production procedures of each of the semiconductor devices of FIG. 15.
Fig. 17 is a sectional view of the vicinity of the bonding interface of the semiconductor device according to the second embodiment of the third example of the present invention.
18 is a top view of the vicinity of the bonding interface of the semiconductor device of FIG. 17.
19A to 19E are cross-sectional views illustrating the manufacturing procedures of each of the semiconductor devices of FIG. 17.
Fig. 20 is a sectional view of the vicinity of the bonding interface of the semiconductor device according to the third embodiment of the third embodiment of the present invention.
21 is a top view near the junction interface of the semiconductor device of FIG. 20;
22A to 22H are cross-sectional views illustrating respective fabrication procedures of the semiconductor device of FIG. 20.
23 is a cross-sectional view near the junction interface in the semiconductor device of Modification Example 1. FIG.
24 is a cross-sectional view illustrating a manufacturing procedure of the semiconductor device of FIG. 23.
25 and 26 are cross-sectional views near the bonding interface in the semiconductor devices of Modifications 3 and 4;
27 and 28 are sectional views of the vicinity of the bonding interface in the semiconductor devices of Reference Examples 1 and 2. FIG.
29 and 30 are diagrams for explaining problems that may occur in the conventional Cu-Cu bonding method.
Fig. 31 is a sectional view of the vicinity of the bonding interface of the semiconductor device according to the fourth embodiment of the third embodiment of the present invention.
32 is a top view of the vicinity of the bonding interface of the semiconductor device of FIG. 31;
33A to 33D are diagrams for describing the manufacturing procedures of each of the semiconductor devices of FIG. 31.
Fig. 34 is a sectional view of the vicinity of the bonding interface of the semiconductor device according to the fifth embodiment of the third embodiment of the present invention.
35 is a top view of the vicinity of the bonding interface of the semiconductor device of FIG. 34;
36A to 36D are diagrams for describing the manufacturing procedures of each of the semiconductor devices of FIG. 34.
37 is a cross-sectional view illustrating a configuration example of a semiconductor device of Application Example 1 to which the Cu-Cu bonding technique of the present invention can be applied.
38 is a cross-sectional view illustrating a configuration example of a semiconductor device of Application Example 2 to which the Cu-Cu bonding technique of the present invention can be applied.
39 is a cross-sectional view showing a schematic configuration of a junction electrode of a semiconductor device according to the fourth embodiment of the present invention.
40A is a cross-sectional view illustrating a schematic configuration of a semiconductor device including the junction electrode of FIG. 39, and FIG. 40B is a plan view of the junction surface of the first junction portion illustrated in FIG. 40A.
41A to 41K are diagrams for describing respective fabrication procedures of the semiconductor device of FIG. 41A.
FIG. 42A is a cross-sectional view illustrating a schematic configuration of a semiconductor device including the junction electrode of Modification Example 1 of FIG. 39, and FIG. 42B is a plan view of the junction surface of the first junction portion illustrated in FIG. 42A.
43A to 43G are diagrams for describing the manufacturing procedures of each of the semiconductor devices of FIG. 42A.
44 is a cross-sectional view illustrating a schematic configuration of a semiconductor device including the junction electrode of Modification Example 2 of FIG. 39.
45 is a schematic block diagram showing an electronic device using a semiconductor device obtained by applying the present invention.

제 1의 실시예First embodiment

<<1. 제 1의 실시예의 반도체 장치의 개략 구성례>><< 1. Schematic Configuration Example of Semiconductor Device of First Embodiment >>

도 1은, 본 기술이 적용되는 3차원 구조의 반도체 장치의 한 예로서, 고체 촬상 장치의 개략 구성을 도시한다. 도 1에 도시하는 반도체 장치(1)는, 제 1 기판으로서의 센서 기판(2)과, 제 2 기판으로서의 회로 기판(7)을 포함하고, 이 센서 기판(2)에 대해 적층시킨 상태에서 맞붙여진 제 2 기판으로서의 회로 기판(7)을 구비한, 이른바 3차원 구조의 반도체 장치(고체 촬상 장치)이다. 이하, 제 1 기판으로서의 센서 기판(2)을 단지 센서 기판(2)이라고 칭하고, 제 2 기판으로서의 회로 기판(7)을 단지 회로 기판(7)이라고 칭한다.1 shows a schematic configuration of a solid-state imaging device as an example of a three-dimensional semiconductor device to which the present technology is applied. The semiconductor device 1 shown in FIG. 1 includes the sensor substrate 2 as a 1st board | substrate and the circuit board 7 as a 2nd board | substrate, and are bonded together in the state laminated | stacked on this sensor substrate 2. It is a so-called three-dimensional semiconductor device (solid-state imaging device) provided with the circuit board 7 as a 2nd board | substrate. Hereinafter, the sensor board | substrate 2 as a 1st board | substrate is only called the sensor board | substrate 2, and the circuit board 7 as a 2nd board | substrate is only called the circuit board 7.

센서 기판(2)의 일면측에는, 광전 변환부를 포함하는 복수 화소(3)가 규칙적으로 2차원적으로 배열된 화소 영역(4)이 마련되어 있다. 화소 영역(4)에는, 복수 화소 구동선(5)이 행방향으로 배선되고, 복수의 수직 신호선(6)이 열방향으로 배선되어 있고, 하나의 화소(3)가 1개의 화소 구동선(5)과 1개의 수직 신호선(6)에 접속되는 상태로 배치되어 있다. 이들의 각 화소(3)에는, 광전 변환부와, 전하 축적부와, 복수 트랜지스터(이른바 MOS(metal oxide semiconductor) 트랜지스터) 및 용량 소자 등으로 구성된 화소 회로가 마련되어 있다. 또한, 복수 화소로 화소 회로의 일부를 공유하고 있는 경우도 있다.On one surface side of the sensor substrate 2, a pixel region 4 in which a plurality of pixels 3 including a photoelectric conversion unit are regularly two-dimensionally arranged is provided. In the pixel region 4, a plurality of pixel drive lines 5 are wired in a row direction, a plurality of vertical signal lines 6 are wired in a column direction, and one pixel 3 is one pixel drive line 5. ) And one vertical signal line 6 are arranged. Each of these pixels 3 is provided with a pixel circuit composed of a photoelectric conversion section, a charge storage section, a plurality of transistors (so-called metal oxide semiconductor (MOS) transistors), a capacitor, and the like. In some cases, a part of the pixel circuit is shared by a plurality of pixels.

또한 회로 기판(7)의 일면측에는, 센서 기판(2)에 마련된 각 화소(3)를 구동하기 위한 수직 구동 회로(8), 칼럼 신호 처리 회로(9), 수평 구동 회로(10), 및 시스템 제어 회로(11) 등의 주변 회로가 마련되어 있다.In addition, one surface side of the circuit board 7 includes a vertical drive circuit 8, a column signal processing circuit 9, a horizontal drive circuit 10, and a system for driving each pixel 3 provided on the sensor substrate 2. Peripheral circuits, such as the control circuit 11, are provided.

<<2. 제 1의 실시예의 반도체 장치의 구성>><< 2. Configuration of Semiconductor Device of First Embodiment >>

도 2는, 제 1의 실시예의 반도체 장치의 구성을 도시하는 단면도이고, 도 1에서의 3화소분의 단면도이다. 이하, 도 2의 단면도에 의거하여 제 1의 실시예의 반도체 장치의 상세한 구성을 설명한다.FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device of the first embodiment, and is a cross-sectional view of three pixels in FIG. 1. Hereinafter, the detailed structure of the semiconductor device of 1st Example is demonstrated based on sectional drawing of FIG.

반도체 장치(1)는, 상술한 바와 같이 센서 기판(2)과 회로 기판(7)을 적층시킨 상태에서 맞붙인 3차원 구조의 고체 촬상 장치이다. 센서 기판(2)은, 반도체층(2a)과, 반도체층(2a)에서의 회로 기판(7)측의 면상에 배치된 배선층(2b) 및 전극층(2c)으로 구성되어 있다. 회로 기판(7)은, 반도체층(7a)과, 반도체층(7a)에서의 센서 기판(2)측의 면상에 배치된 제 1 배선층(7b), 제 2 배선층(7c), 및 전극층(7d)으로 구성되어 있다.As described above, the semiconductor device 1 is a solid-state imaging device having a three-dimensional structure in which the sensor substrate 2 and the circuit board 7 are laminated together. The sensor board | substrate 2 is comprised from the semiconductor layer 2a, the wiring layer 2b and the electrode layer 2c arrange | positioned on the surface of the circuit board 7 side in the semiconductor layer 2a. The circuit board 7 includes the semiconductor layer 7a, the first wiring layer 7b, the second wiring layer 7c, and the electrode layer 7d arranged on the surface of the semiconductor substrate 7a on the side of the sensor substrate 2. )

이상과 같은 센서 기판(2)과 회로 기판(7)은, 전극층(2c)의 표면과 전극층(7d)의 표면을 맞붙임면으로 하여 맞붙여져 있고, 본 실시예의 반도체 장치(1)는 이후에 상세히 설명하는 바와 같이, 이들 전극층(2c) 및 전극층(7d)의 구성이 특징적이다.The sensor substrate 2 and the circuit board 7 as described above are pasted together with the surface of the electrode layer 2c and the surface of the electrode layer 7d serving as bonding surfaces, and the semiconductor device 1 of this embodiment will be described later in detail. As will be described, the configuration of these electrode layers 2c and 7d is characteristic.

또한 센서 기판(2)에서의 회로 기판(7)과 반대측의 면에는, 보호막(15), 컬러 필터층(17), 및 온 칩 렌즈(19)가 이 순서로 적층되어있다.In addition, the protective film 15, the color filter layer 17, and the on-chip lens 19 are laminated | stacked in this order on the surface on the opposite side to the circuit board 7 in the sensor board | substrate 2. As shown in FIG.

다음에, 센서 기판(2) 및 회로 기판(7)을 구성하는 각 층의 상세한 구성을 순차적으로 설명하고, 또한 보호막(15), 컬러 필터층(17), 및 온 칩 렌즈(19)의 구성을 차례로 설명한다.Next, the detailed structure of each layer which comprises the sensor board | substrate 2 and the circuit board 7 is demonstrated sequentially, and also the structure of the protective film 15, the color filter layer 17, and the on-chip lens 19 is demonstrated. Explain in turn.

[반도체층(2a)(센서 기판(2)측)][Semiconductor Layer 2a (Sensor Substrate 2 Side)]

센서 기판(2)측의 반도체층(2a)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박막화한 것이다. 이 반도체층(2a)에서, 컬러 필터층(17)이나 온 칩 렌즈(19) 등이 배치되어 있는 제 1면측에는, 예를 들면 n형 불순물층(또는 p형 불순물층)으로 이루어지는 광전 변환부(21)가 화소마다 마련되어 있다. 또한, 반도체층(2a)의 제 2면측에는, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD) 및 트랜지스터(Tr)의 소스/드레인(23), 나아가서는 여기에서 도시를 생략한 다른 불순물층 등이 마련되어 있다.The semiconductor layer 2a on the side of the sensor substrate 2 is a thin film of, for example, a semiconductor substrate made of single crystal silicon. In the semiconductor layer 2a, a photoelectric conversion section made of, for example, an n-type impurity layer (or a p-type impurity layer) on the first surface side where the color filter layer 17, the on-chip lens 19, and the like are arranged ( 21 is provided for each pixel. In addition, on the second surface side of the semiconductor layer 2a, a floating diffusion FD made of an n + type impurity layer and a source / drain 23 of the transistor Tr, and other impurity layers not shown here, etc. It is prepared.

[배선층(2b)(센서 기판(2)측)][Wiring layer 2b (sensor board 2 side)]

센서 기판(2)에서의 반도체층(2a)상에 마련된 배선층(2b)은, 반도체층(2a)과의 계면측에, 게이트 절연막(25)을 통하여 마련된 전송 게이트(TG) 및 트랜지스터(Tr)의 게이트 전극(27), 나아가서는 여기에서 도시를 생략한 다른 전극을 갖고 있다. 또한 이들의 전송 게이트(TG) 및 게이트 전극(27)은, 층간 절연막(29)으로 덮여 있고, 이 층간 절연막(29)에 마련된 홈 패턴 내에 예를 들면 구리(Cu)를 이용한 매입 배선(31)이 마련되어 있다.The wiring layer 2b provided on the semiconductor layer 2a of the sensor substrate 2 has a transfer gate TG and a transistor Tr provided on the interface side with the semiconductor layer 2a through the gate insulating film 25. Has a gate electrode 27, and further another electrode not shown here. These transfer gates TG and gate electrodes 27 are covered with an interlayer insulating film 29 and embedded wiring 31 using, for example, copper (Cu) in a groove pattern provided in the interlayer insulating film 29. This is provided.

이 경우, 층간 절연막(29)은, 예를 들면 산화 실리콘을 이용하여 구성된다. 또한, 매입 배선(31)의 레이아웃이 조밀한 경우, 매입 배선(31) 사이의 용량을 저감하기 위해 산화 실리콘보다도 유전율이 낮은 재료를 이용하여 구성되어 있어도 좋다. 이와 같은 층간 절연막(29)에는, 회로 기판(7)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 전송 게이트(TG)나 게이트 전극(27)에 달하는 구성으로 되어 있다.In this case, the interlayer insulating film 29 is made of, for example, silicon oxide. In addition, when the layout of the embedded wiring 31 is dense, a material having a lower dielectric constant than silicon oxide may be used to reduce the capacitance between the embedded wiring 31. In such an interlayer insulating film 29, a groove pattern opening on the circuit board 7 side is formed, and part of the groove pattern reaches the transfer gate TG or the gate electrode 27. As shown in FIG.

이와 같은 홈 패턴 내에, 배리어 메탈층(31a)을 통하여 구리(Cu)로 이루어지는 배선층(31b)이 마련되고, 이들의 2층에 의해 매입 배선(31)이 구성되어 있다. 여기서 배리어 메탈층(31a)은, 산화 실리콘이나 이것보다도 유전율이 낮은 재료로 이루어지는 층간 절연막(29)에 대한 구리(Cu)의 확산을 방지하기 위한 층이고, 예를 들면 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성된다.In such a groove pattern, the wiring layer 31b made of copper (Cu) is provided through the barrier metal layer 31a, and the embedded wiring 31 is formed by these two layers. The barrier metal layer 31a is a layer for preventing the diffusion of copper (Cu) to the interlayer insulating film 29 made of silicon oxide or a material having a lower dielectric constant than this, and for example, tantalum (Ta) and tantalum nitride It is comprised using (TaN).

또한, 이상과 같은 배선층(2b)은, 또한 적층된 다층 배선층으로서 구성되어 있어도 좋다.In addition, the wiring layer 2b as described above may be further configured as a laminated multilayer wiring layer.

[전극층(2c)(센서 기판(2)측)][Electrode layer 2c (sensor substrate 2 side)]

배선층(2b)상에 마련된 센서 기판(2)측의 전극층(2c)은, 센서 기판(2)에서, 회로 기판(7)측의 표면에 인출된 제 1 전극(33)과, 제 1 전극(33)의 주위를 덮는 제 1 절연막(35)을 갖고 있다. 이들의 제 1 전극(33) 및 제 1 절연막(35)은, 센서 기판(2)에서 회로 기판(7)에 대한 맞붙임면(41)을 구성하고 있다.The electrode layer 2c on the side of the sensor substrate 2 provided on the wiring layer 2b includes the first electrode 33 drawn out from the sensor substrate 2 on the surface of the circuit board 7 side, and the first electrode ( A first insulating film 35 covering the circumference of 33 is provided. These 1st electrode 33 and the 1st insulating film 35 comprise the bonding surface 41 with respect to the circuit board 7 in the sensor board 2.

이 중 제 1 전극(33)은, 단일한 재료층으로 구성된 것으로, 예를 들면 구리(Cu)를 이용하여 구성되어 있다. 이와 같은 제 1 전극(33)은, 제 1 절연막(35)에 매입된 매입 배선으로서 구성되어 있다.Among these, the 1st electrode 33 is comprised from the single material layer, For example, it is comprised using copper (Cu). Such a 1st electrode 33 is comprised as the embedding wiring embedded in the 1st insulating film 35.

또한 제 1 절연막(35)은, 배선층(2b)을 덮는 상태로 마련되어 있고, 회로 기판(7)측에 개구하는 홈 패턴(35a)을 구비하고, 이 홈 패턴(35a) 내에 제 1 전극(33)이 매입되어 있다. 즉, 제 1 절연막(35)은, 제 1 전극(33)의 주위에 접하여 마련되어 있다. 또한, 여기에서 도시는 생략하였지만, 제 1 절연막(35)에 마련된 홈 패턴(35a)의 일부는, 배선층(2b)에 마련한 매입 배선(31)에 달하고 있고, 이 내부에 매입된 제 1 전극(33)이 필요에 응하여 매입 배선(31)에 접속된 상태로 되어 있다.Moreover, the 1st insulating film 35 is provided in the state which covers the wiring layer 2b, is provided with the groove pattern 35a opening in the circuit board 7 side, and the 1st electrode 33 in this groove pattern 35a is carried out. ) Is purchased. In other words, the first insulating film 35 is provided in contact with the circumference of the first electrode 33. Although not shown here, a part of the groove pattern 35a provided in the first insulating film 35 reaches the embedded wiring 31 provided in the wiring layer 2b, and the first electrode (embedded therein) is embedded. 33) is in a state of being connected to the embedded wiring 31 as needed.

이상과 같은 제 1 절연막(35)은, 제 1 전극(35)를 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 이와 같은 확산 방지 재료로서는, 제 1 전극(35)을 구성하는 재료에 대한 확산 계수가 작은 것이 사용된다. 특히 본 실시 형태에서는, 확산 방지 재료를 이용한 단일한 재료층으로서 제 1 절연막(35)이 구성되어 있다. 또한 본 실시 형태에서, 제 1 절연막(35)은, 제 1 전극(33)에 대한 확산 방지 재료임과 함께, 회로 기판(7)에서 센서 기판(2)측의 표면에 인출된 제 2 전극(67)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다.The 1st insulating film 35 mentioned above is comprised with the diffusion prevention material with respect to the material which comprises the 1st electrode 35. As shown in FIG. As such a diffusion prevention material, a thing with a small diffusion coefficient with respect to the material which comprises the 1st electrode 35 is used. In particular, in this embodiment, the first insulating film 35 is configured as a single material layer using a diffusion preventing material. In addition, in the present embodiment, the first insulating film 35 is a diffusion preventing material for the first electrode 33, and the second electrode (drawn from the circuit board 7 on the surface of the sensor substrate 2 side) ( 67) is composed of a diffusion barrier material for the material constituting.

예를 들면 제 1 전극(33) 및 제 2 전극(67)이 구리(Cu)를 이용하여 구성된 것인 경우, 제 1 절연막(35)을 구성하는 확산 방지 재료로서는, 산화 실리콘보다도 분자 구조가 조밀한 무기 절연성 재료 또는 유기 절연성 재료가 사용된다. 이와 같은 무기 절연성 재료로서는, 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)이 예시된다. 또한 유기 절연성 재료로서는, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO), 폴리이미드, 폴리알릴에테르(PAE)가 예시된다. 또한, 전극층(2c)은, 센서 기판(2)측의 최상층이기 때문에, 제 1 전극(33)의 레이아웃도 러프하다. 이 때문에, 제 1 전극(33) 사이에 용량이 붙기 어렵고, 제 1 절연막(35)에 대해 저유전율이 요구되는 일은 없다.For example, when the 1st electrode 33 and the 2nd electrode 67 are comprised using copper (Cu), as a diffusion prevention material which comprises the 1st insulating film 35, a molecular structure is denser than silicon oxide. One inorganic insulating material or organic insulating material is used. Examples of such inorganic insulating materials include silicon nitride (SiN), silicon carbonitride (SiCN), silicon oxynitride (SiON), and silicon carbide (SiC). Moreover, benzocyclobutene (BCB), polybenzoxazole (PBO), a polyimide, polyallyl ether (PAE) is illustrated as an organic insulating material. In addition, since the electrode layer 2c is the uppermost layer on the sensor substrate 2 side, the layout of the first electrode 33 is also rough. For this reason, it is difficult for a capacitance to adhere between the first electrodes 33, and a low dielectric constant is not required for the first insulating film 35.

이상과 같이, 센서 기판(2)에서의 회로 기판(7)측의 표면은, 회로 기판(7)과의 맞붙임면(41)으로서 구성되고, 제 1 전극(33) 및 제 1 절연막(35)만으로 구성된 상태로 되어 있다. 이 맞붙임면(41)은, 평탄화된 면으로서 구성되어 있다.As mentioned above, the surface of the circuit board 7 side in the sensor board | substrate 2 is comprised as the bonding surface 41 with the circuit board 7, and the 1st electrode 33 and the 1st insulating film 35 It is made up of bays. This bonding surface 41 is comprised as a planarized surface.

[반도체층(7a)(회로 기판(7)측)][Semiconductor Layer 7a (Circuit Board 7 Side)]

회로 기판(7)측의 반도체층(7a)은, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 박막화한 것이다. 이 반도체층(7a)에서, 센서 기판(2)측의 표면층에는, 트랜지스터(Tr)의 소스/드레인(51), 나아가서는 도 2에서 도시를 생략한 불순물층 등이 각 화소에 마련되어 있다.The semiconductor layer 7a on the side of the circuit board 7 is, for example, a thin film of a semiconductor substrate made of single crystal silicon. In this semiconductor layer 7a, a source / drain 51 of the transistor Tr, an impurity layer not shown in FIG. 2, and the like are provided in each pixel on the surface layer on the sensor substrate 2 side.

[제 1 배선층(7b)(회로 기판(7)측)][1st wiring layer 7b (circuit board 7 side)]

회로 기판(7)측의 제 1 배선층(7b)은, 반도체층(7a)과의 계면측에, 게이트 절연막(53)을 통하여 마련된 게이트 전극(55), 나아가서는 여기에서 도시를 생략한 다른 전극을 갖고 있다. 이들의 게이트 전극(55) 및 다른 전극은, 층간 절연막(57)으로 덮여 있고, 이 층간 절연막(57)에 마련된 홈 패턴 내에는 예를 들면 구리(Cu)를 이용한 매입 배선(59)이 마련되어 있다.The first wiring layer 7b on the circuit board 7 side is a gate electrode 55 provided on the interface side with the semiconductor layer 7a through the gate insulating film 53, and further, other electrodes not shown here. Have These gate electrodes 55 and the other electrodes are covered with the interlayer insulating film 57, and embedded wiring 59 using copper (Cu) is provided in the groove pattern provided in the interlayer insulating film 57, for example. .

층간 절연막(57) 및 매입 배선(59)의 구성은, 센서 기판(2)측의 배선층(2b)과 마찬가지이다. 즉, 층간 절연막(57)에는, 센서 기판(2)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 게이트 전극(55)이나 소스/드레인(51)에 달하는 구성으로 되어 있다. 또한, 이와 같은 홈 패턴 내에, 배리어 메탈층(59a)을 통하여 구리(Cu)로 이루어지는 배선층(59b)이 마련되고, 이들의 2층에 의해 매입 배선(59)이 구성되어 있다.The structures of the interlayer insulating film 57 and the buried wiring 59 are the same as those of the wiring layer 2b on the sensor substrate 2 side. That is, in the interlayer insulating film 57, a groove pattern opening on the sensor substrate 2 side is formed, and a part of the groove pattern reaches the gate electrode 55 or the source / drain 51. In this groove pattern, a wiring layer 59b made of copper (Cu) is provided through the barrier metal layer 59a, and the buried wiring 59 is formed of these two layers.

[제 2 배선층(7c)(회로 기판(7)측)]Second wiring layer 7c (circuit board 7 side)

회로 기판(7)측의 제 2 배선층(7c)은, 제 1 배선층(7b)과의 계면측에, 확산 방지 절연막(61)을 통하여 적층된 층간 절연막(63)을 구비하고 있다. 이들의 확산 방지 절연막(61) 및 층간 절연막(63)에 마련된 홈 패턴 내에 예를 들면 구리(Cu)를 이용한 매입 배선(65)이 마련되어 있다.The second wiring layer 7c on the circuit board 7 side is provided with an interlayer insulating film 63 stacked on the interface side with the first wiring layer 7b via the diffusion barrier insulating film 61. Embedded wiring 65 using, for example, copper (Cu) is provided in the groove patterns provided in the diffusion preventing insulating film 61 and the interlayer insulating film 63.

확산 방지 절연막(61)은, 제 1 배선층(7b)에 마련된 매입 배선(59)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 이와 같은 확산 방지 절연막(61)은, 예를 들면 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)으로 이루어진다.The diffusion prevention insulating film 61 is comprised with the diffusion prevention material with respect to the material which comprises the embedded wiring 59 provided in the 1st wiring layer 7b. Such a diffusion barrier insulating film 61 is made of, for example, silicon nitride (SiN), silicon carbonitride (SiCN), silicon oxynitride (SiON), or silicon carbide (SiC).

층간 절연막(63) 및 매입 배선(65)의 구성은, 센서 기판(2)측의 배선층(2b)과 마찬가지이다. 즉, 층간 절연막(63)에는, 센서 기판(2)측에 개구하는 홈 패턴이 형성되고, 홈 패턴의 일부가 제 1 배선층(7b)의 매입 배선(59)에 달하는 구성으로 되어 있다. 또한, 이와 같은 홈 패턴 내에, 배리어 메탈층(65a)을 통하여 구리(Cu)로 이루어지는 배선층(65b)이 마련되고, 이들의 2층에 의해 매입 배선(65)이 구성되어 있다.The structures of the interlayer insulating film 63 and the buried wiring 65 are the same as those of the wiring layer 2b on the sensor substrate 2 side. That is, in the interlayer insulating film 63, a groove pattern opening on the sensor substrate 2 side is formed, and part of the groove pattern reaches the embedded wiring 59 of the first wiring layer 7b. Moreover, the wiring layer 65b which consists of copper (Cu) is provided in such a groove pattern through the barrier metal layer 65a, and the embedded wiring 65 is comprised by these two layers.

또한, 이상과 같은 제 1 배선층(7b), 제 2 배선층(7c)은, 또한 적층된 다층 배선층으로서 구성되어 있어도 좋다.In addition, the above-mentioned 1st wiring layer 7b and the 2nd wiring layer 7c may be comprised as a laminated multilayer wiring layer further.

[전극층(7d)(회로 기판(7)측)][Electrode layer 7d (circuit board 7 side)]

제 2 기판인 회로 기판(7)측의 전극층(7d)은, 회로 기판(7)에서, 센서 기판(2)측의 표면에 인출되어 제 1 전극(33)에 접합된 제 2 전극(67)과, 제 2 전극(67)의 주위를 덮는 제 2 절연막(69)을 갖고 있다. 이들의 제 2 전극(67) 및 제 2 절연막(69)은, 회로 기판(7)에서 센서 기판(2)에 대한 맞붙임면(71)을 구성하고 있고, 이하에 설명하는 바와 같이 센서 기판(2)측의 전극층(2c)과 마찬가지로 구성되어 있다.The electrode layer 7d on the circuit board 7 side, which is the second substrate, is drawn out from the circuit board 7 to the surface on the sensor substrate 2 side and bonded to the first electrode 33 on the second electrode 67. And a second insulating film 69 covering the circumference of the second electrode 67. These 2nd electrode 67 and the 2nd insulating film 69 comprise the bonding surface 71 with respect to the sensor board | substrate 2 in the circuit board 7, and the sensor board | substrate 2 is demonstrated below. It is comprised similarly to the electrode layer 2c of the side.

즉 제 2 전극(67)은, 단일한 재료층으로 구성된 것으로, 센서 기판(2)측에 마련한 제 1 전극(33)과 양호한 접합성이 유지되는 재료로 구성되어 있다. 이 때문에, 제 2 전극(67)은, 제 1 전극(33)과 동일 재료로 구성되어 있으면 좋고, 예를 들면 구리(Cu)를 이용하여 구성되어 있다. 이와 같은 제 2 전극(67)은, 제 2 절연막(69)에 매입된 매입 배선으로서 구성되어 있다.That is, the 2nd electrode 67 is comprised from the single material layer, and is comprised from the material in which favorable bonding property is maintained with the 1st electrode 33 provided in the sensor substrate 2 side. For this reason, the 2nd electrode 67 should just be comprised with the same material as the 1st electrode 33, for example, is comprised using copper (Cu). Such a second electrode 67 is configured as an embedded wiring embedded in the second insulating film 69.

또한 제 2 절연막(69)은, 제 2 배선층(7c)을 덮는 상태로 마련되어 있고, 각 화소에 센서 기판(2)측에 개구하는 홈 패턴(69a)을 구비하고, 이 홈 패턴(69a) 내에 제 2 전극(67)이 매입되어 있다. 즉, 제 2 절연막(69)은, 제 2 전극(67)의 주위에 접하여 마련되어 있다. 또한, 여기에서 도시는 생략하였지만, 제 2 절연막(69)에 마련된 홈 패턴(69a)의 일부는, 하층의 매입 배선(65)에 달하고 있고, 이 내부에 매입된 제 2 전극(67)이 필요에 응하여 매입 배선(65)에 접속된 상태로 되어 있다.Moreover, the 2nd insulating film 69 is provided in the state which covers the 2nd wiring layer 7c, Comprising: Each pixel is provided with the groove pattern 69a which opens to the sensor substrate 2 side, and is in this groove pattern 69a. The second electrode 67 is embedded. That is, the second insulating film 69 is provided in contact with the circumference of the second electrode 67. Although not shown here, a part of the groove pattern 69a provided in the second insulating film 69 reaches the buried wiring 65 in the lower layer, and the second electrode 67 embedded therein is required. In response, it is in the state connected to the embedding wiring 65. FIG.

이상과 같은 제 2 절연막(69)은, 제 2 전극(67)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있다. 특히 본 실시 형태에서는, 확산 방지 재료를 이용한 단일한 재료층으로서 제 2 절연막(69)이 구성되어 있다. 또한 본 실시예에서, 제 2 절연막(69)은, 제 2 전극(67)과 함께, 센서 기판(2)에서 회로 기판(7)과의 맞붙임면에 인출된 제 1 전극(33)을 구성하는 재료에 대한 확산 방지 재료로 구성되어 있으면 좋다.The second insulating film 69 as described above is made of a diffusion preventing material for the material constituting the second electrode 67. In particular, in the present embodiment, the second insulating film 69 is configured as a single material layer using a diffusion preventing material. In the present embodiment, the second insulating film 69, together with the second electrode 67, constitutes the first electrode 33 drawn out from the sensor substrate 2 to the bonding surface with the circuit board 7. What is necessary is just to consist of the diffusion prevention material with respect to a material.

이와 같은 제 2 절연막(69)은, 센서 기판(2)측에 마련한 제 1 절연막(35)으로서 예시한 재료 중에서 선택한 재료를 이용할 수 있다. 또한, 제 2 절연막(69)은, 센서 기판(2)측에서의 제 1 절연막(35)과 양호한 접합성이 유지되는 재료로 구성되어 있다. 이 때문에, 제 2 절연막(69)은, 제 1 절연막(35)과 동일 재료로 구성되어 있으면 좋다. 또한, 전극층(7d)은, 회로 기판(7)측의 최상층이기 때문에, 제 2 전극(67)의 레이아웃도 러프하다. 이 때문에, 제 2 전극(67) 사이에 용량이 붙기 어렵고, 제 2 절연막(69)에 대해 저유전율이 요구되는 일은 없다.As the second insulating film 69, a material selected from the materials exemplified as the first insulating film 35 provided on the sensor substrate 2 side can be used. In addition, the second insulating film 69 is made of a material in which good bonding property is maintained with the first insulating film 35 on the sensor substrate 2 side. For this reason, the second insulating film 69 may be made of the same material as the first insulating film 35. In addition, since the electrode layer 7d is the uppermost layer on the circuit board 7 side, the layout of the second electrode 67 is also rough. For this reason, it is difficult to attach a capacitance between the second electrodes 67, and a low dielectric constant is not required for the second insulating film 69.

이상과 같이, 회로 기판(7)에서의 센서 기판(2)측의 표면은, 센서측 기판(2)과의 맞붙임면(71)으로서 구성되고, 제 2 전극(67) 및 제 2 절연막(69)만으로 구성된 상태로 되어 있다. 이 맞붙임면(71)은, 평탄화된 면으로서 구성되어 있다.As described above, the surface of the sensor substrate 2 side in the circuit board 7 is configured as the bonding surface 71 with the sensor side substrate 2, and the second electrode 67 and the second insulating film 69 are provided. It is in a state composed only of). This bonding surface 71 is comprised as a planarized surface.

[보호막(15)][Protective Film 15]

센서 기판(2)의 광전 변환부(21)를 덮는 보호막(15)은, 패시베이션 특성을 갖는 재료막으로 구성되고, 예를 들면 산화 실리콘막, 질화 실리콘막, 또는 산질화 실리콘막 등이 사용된다.The protective film 15 which covers the photoelectric conversion part 21 of the sensor substrate 2 is comprised from the material film which has a passivation characteristic, For example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, etc. are used. .

[컬러 필터층(17)][Color filter layer 17]

컬러 필터층(17)은, 각 광전 변환부(21)에 대응하여 1:1로 마련된 각 색의 컬러 필터로 구성되어 있다. 각 색의 컬러 필터의 배열이 한정되는 일은 없다.The color filter layer 17 is comprised with the color filter of each color provided by 1: 1 corresponding to each photoelectric conversion part 21. As shown in FIG. The arrangement of the color filters for each color is not limited.

[온 칩 렌즈(19)][On-chip lens (19)]

온 칩 렌즈(19)는, 각 광전 변환부(21) 및 컬러 필터층(17)을 구성하는 각 색의 컬러 필터에 대응하여 1:1로 마련되고, 각 광전 변환부(21)에 입사광이 집광되도록 구성되어 있다.The on-chip lens 19 is provided at a ratio of 1: 1 corresponding to the color filters of the respective colors constituting each of the photoelectric conversion units 21 and the color filter layers 17, and incident light is focused on each photoelectric conversion unit 21. It is configured to be.

[제 1의 실시예의 반도체 장치의 작용 효과][Operational Effects of Semiconductor Device of First Embodiment]

이상과 같이 구성된 반도체 장치(1)에 의하면, 제 1 전극(33)에 대한 확산 방지 재료로 구성된 제 1 절연막(35)에 의해 제 1 전극(33)의 주위를 덮은 구조이기 때문에, 제 1 전극(33)과 제 1 절연막(35)과의 사이에 배리어 메탈층을 마련할 필요는 없다. 마찬가지로, 제 2 전극(67)에 대한 확산 방지 재료로 구성된 제 2 절연막(69)에 의해 제 2 전극(67)의 주위를 덮은 구조이기 때문에, 제 2 전극(67)과 제 2 절연막(69)과의 사이에 배리어 메탈층을 마련할 필요는 없다.According to the semiconductor device 1 comprised as mentioned above, since it is the structure which covered the periphery of the 1st electrode 33 with the 1st insulating film 35 comprised from the diffusion prevention material with respect to the 1st electrode 33, it is a 1st electrode. It is not necessary to provide a barrier metal layer between the 33 and the first insulating film 35. Similarly, since it is the structure which covered the periphery of the 2nd electrode 67 by the 2nd insulating film 69 comprised from the diffusion prevention material with respect to the 2nd electrode 67, the 2nd electrode 67 and the 2nd insulating film 69 are similar. It is not necessary to provide a barrier metal layer between them.

이 때문에, 센서 기판(2)의 맞붙임면(41)과, 회로 기판(7)의 맞붙임면(71)의 각각을, 절연막(35, 69)과 전극(33, 67)만으로 구성하여 접합 강도를 확보하면서, 전극(33, 67)을 구성하는 재료의 절연막(35, 69)으로의 확산을 방지할 수 있다.For this reason, each of the bonding surface 41 of the sensor board | substrate 2 and the bonding surface 71 of the circuit board 7 consists only of the insulating films 35 and 69 and the electrodes 33 and 67, and bond strength is improved. While ensuring, diffusion of the material constituting the electrodes 33 and 67 into the insulating films 35 and 69 can be prevented.

이 결과, 센서 기판(2)과 회로 기판(7)과의 맞붙임에 의해 전극(33, 67) 사이 접합이 이루어진 3차원 구조의 반도체 장치(1)에서, 전극 재료의 절연막(35, 69) 안으로 확산을 방지하면서도 맞붙임 강도가 확보되고, 신뢰성의 향상을 도모하는 것이 가능해진다.As a result, in the semiconductor device 1 of the three-dimensional structure in which the bonding between the electrodes 33 and 67 is performed by bonding the sensor substrate 2 and the circuit board 7, the insulating films 35 and 69 of the electrode material are used. The bonding strength is secured while preventing the diffusion inside, and the reliability can be improved.

<<3. 제 1의 실시예의 반도체 장치의 구조에서 센서 기판의 제작 순서>><< 3. Fabrication Procedure of Sensor Substrate in Structure of Semiconductor Device of First Embodiment >>

도 3a 내지 도 3f는, 제 1의 실시예에서 설명한 구성의 반도체 장치의 제조에 이용하는 센서 기판의 각각의 제작 순서를 나타낸다. 이하, 이들의 도면에 의거하여 본 실시예에 이용하는 센서 기판의 제작 순서를 설명한다.3A to 3F show the respective manufacturing procedures of the sensor substrate used for manufacturing the semiconductor device having the structure described in the first embodiment. Hereinafter, the manufacturing procedure of the sensor board used for a present Example is demonstrated based on these drawings.

[도 3a]3A

우선, 도 3a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(20)을 준비한다. 이 반도체 기판(20)의 소정 깊이에 n형 불순물층으로 이루어지는 광전 변환부(21)를 형성하고, 또한 광전 변환부(21)의 표면층에, n+형 불순물층으로 이루어지는 전하 전송부나 p+형 불순물층으로 이루어지는 정공용의 전하 축적부를 형성한다. 또한 반도체 기판(20)의 표면층에, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 및 소스/드레인(23), 나아가서는 여기에서 도시를 생략한 다른 불순물층을 형성한다.First, as shown in FIG. 3A, the semiconductor substrate 20 which consists of single crystal silicon is prepared, for example. The photoelectric conversion part 21 which consists of an n type impurity layer is formed in the predetermined depth of this semiconductor substrate 20, and the charge transfer part which consists of an n + type impurity layer, or a p + type impurity layer is formed in the surface layer of the photoelectric conversion part 21. A charge accumulation portion for holes is formed. In addition, a floating diffusion FD made of an n + type impurity layer, a source / drain 23, and other impurity layers not shown here are formed on the surface layer of the semiconductor substrate 20.

또한 반도체 기판(20)의 표면상에, 게이트 절연막(25)을 성막하고, 또한 이 상부에 전송 게이트(TG) 및 게이트 전극(27)을 형성한다. 전송 게이트(TG)는 플로팅 디퓨전(FD)과 광전 변환부(21)와의 사이에 형성되고, 게이트 전극(27)은, 소스/드레인(23) 사이에 형성된다. 또한 이것과 동일 공정에서, 여기에서 도시를 생략한 다른 전극을 형성한다.Further, a gate insulating film 25 is formed on the surface of the semiconductor substrate 20, and a transfer gate TG and a gate electrode 27 are formed thereon. The transfer gate TG is formed between the floating diffusion FD and the photoelectric converter 21, and the gate electrode 27 is formed between the source / drain 23. Moreover, in the same process as this, another electrode (not shown) is formed here.

그 후, 반도체 기판(20)상에, 전송 게이트(TG) 및 게이트 전극(27)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(29)을 성막한다.Thereafter, an interlayer insulating film 29 made of, for example, silicon oxide is formed on the semiconductor substrate 20 in a state of covering the transfer gate TG and the gate electrode 27.

[도 3b]3b.

다음에, 도 3b에 도시하는 바와 같이, 층간 절연막(29)에 홈 패턴(29a)을 형성한다. 이 홈 패턴(29a)은, 필요에 응한 개소에서 전송 게이트(TG)에 달하는 형상으로 형성된다. 또한 도 3b에서 도시는 생략하였지만, 층간 절연막(29) 및 게이트 절연막(25)에는, 필요 개소에서 소스/드레인(23))에 달하는 홈 패턴을 형성한다.Next, as shown in FIG. 3B, the groove pattern 29a is formed in the interlayer insulating film 29. This groove pattern 29a is formed in the shape which reaches the transfer gate TG at the location as needed. Although not shown in FIG. 3B, the interlayer insulating film 29 and the gate insulating film 25 are provided with a groove pattern reaching the source / drain 23 at a necessary position.

다음에 홈 패턴(29a)의 내벽을 덮는 상태로, 배리어 메탈층(31a)을 성막하고, 이 상부에 홈 패턴(29a)을 매입하는 상태로 구리(Cu)로 이루어지는 배선층(31b)을 성막한다.Next, the barrier metal layer 31a is formed in a state which covers the inner wall of the groove pattern 29a, and the wiring layer 31b made of copper (Cu) is formed in a state where the groove pattern 29a is embedded therein. .

[도 3c]Figure 3c

그 후 도 3c에 도시하는 바와 같이, 화학적 기계 연마(chemical mechanical polishing : 이하 CMP)법에 의해, 배리어 메탈층(31a)이 노출할 때까지 배선층(31b)을 평탄화 제거하고, 또한, 층간 절연막(29)이 노출할 때까지 배리어 메탈층(31a)을 평탄화 제거한다. 이에 의해, 홈 패턴(29a) 내에 배리어 메탈층(31a)을 통하여 배선층(31b)을 매입하여 이루어지는 매입 배선(31)을 형성하고, 매입 배선(31)을 구비한 배선층(2b)을 얻는다.After that, as shown in FIG. 3C, the wiring layer 31b is flattened and removed until the barrier metal layer 31a is exposed by a chemical mechanical polishing (CMP) method. The barrier metal layer 31a is planarized until 29 is exposed. Thereby, the embedding wiring 31 formed by embedding the wiring layer 31b through the barrier metal layer 31a in the groove pattern 29a is formed, and the wiring layer 2b provided with the embedding wiring 31 is obtained.

이상까지의 공정은, 특히 공정 순서가 한정되는 일은 없고, 적절히 선택된 통상의 공정 순서로 행하면 좋다. 본 기술에서는, 다음의 공정부터가 특징적인 공정이 된다.The steps up to the above are not particularly limited in the order of the steps, and may be performed in a normal step selected appropriately. In the present technology, the following steps become characteristic steps.

[도 3d]3d]

즉 우선, 도 3d에 도시하는 바와 같이, 배선층(2b)상에, 제 1 절연막(35)을 성막한다. 제 1 절연막(35)은, 다음에 성막하는 제 1 전극막을 구성하는 재료에 대한 확산 방지 재료를 이용하여 성막된다. 예를 들면 제 1 전극막이 구리(Cu)로 이루어지는 경우, 제 1 절연막(35)은, 산화 실리콘보다도 분자 구조가 조밀한 무기 절연성 재료 또는 유기 절연성 재료가 사용된다. 이와 같은 무기 절연성 재료로서는, 질화 실리콘(SiN), 탄질화 실리콘(SiCN), 산질화 실리콘(SiON), 탄화 실리콘(SiC)이 예시된다. 또한 유기 절연성 재료로서는, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO), 폴리이미드, 폴리알릴에테르(PAE)가 예시된다.That is, first, as shown in FIG. 3D, the first insulating film 35 is formed on the wiring layer 2b. The 1st insulating film 35 is formed into a film using the diffusion prevention material with respect to the material which comprises the 1st electrode film formed into a film next. For example, when the first electrode film is made of copper (Cu), an inorganic insulating material or an organic insulating material having a denser molecular structure than that of silicon oxide is used for the first insulating film 35. Examples of such inorganic insulating materials include silicon nitride (SiN), silicon carbonitride (SiCN), silicon oxynitride (SiON), and silicon carbide (SiC). Moreover, benzocyclobutene (BCB), polybenzoxazole (PBO), a polyimide, polyallyl ether (PAE) is illustrated as an organic insulating material.

이상과 같은 각 재료로 이루어지는 제 1 절연막(35)은, 각각의 재료에 적합한 성막 방법으로 성막된다. 예를 들면, 무기 절연성 재료라면, 화학 기상 성장법(chemical vapor deposition : CVD)이 적용되고, 유기 절연성 재료라면 CVD법이나 도포법이 적용된다.The 1st insulating film 35 which consists of each material mentioned above is formed into a film by the film-forming method suitable for each material. For example, chemical vapor deposition (CVD) is applied to an inorganic insulating material, and CVD or coating is applied to an organic insulating material.

다음에, 제 1 절연막(35)에, 홈 패턴(35a)을 형성한다. 이 홈 패턴(35a)은, 전극 패드가 매입된 형상을 가지며, 여기서는 도시되지 않은 필요 개소에서 하층의 매입 배선(31)에 달하고 있다.Next, the groove pattern 35a is formed in the first insulating film 35. The groove pattern 35a has a shape in which electrode pads are embedded, and reaches the embedded wiring 31 in the lower layer at a necessary location not shown here.

이와 같은 홈 패턴(35a)은, 다음과 같이 하여 형성한다. 예를 들면 제 1 절연막(35)이 무기 절연 재료로 이루어지는 것이면, 우선 포토리소그래피법에 의해 제 1 절연막(35)상에 레지스트 패턴을 형성하고, 이것을 마스크로 하여 제 1 절연막(35)을 에칭한다. 한편, 제 1 절연막(35)이 유기 절연 재료로 이루어지는 것이면, 우선 제 1 절연막(35)상에 무기 재료층을 형성하고, 이 상부에 레지스트 패턴을 형성한다. 다음에, 레지스트 패턴을 마스크로 하여 무기 재료층을 에칭하여 무기 마스크를 형성한 후, 무기 마스크상에서 제 1 절연막(35)을 에칭한다. 이에 의해 홈 패턴(35a)을 형성하고, 홈 패턴(35a)을 형성한 후에, 제 1 절연막(35)상에서 무기 마스크를 제거한다.Such groove pattern 35a is formed as follows. For example, if the first insulating film 35 is made of an inorganic insulating material, a resist pattern is first formed on the first insulating film 35 by a photolithography method, and the first insulating film 35 is etched using this as a mask. . On the other hand, if the first insulating film 35 is made of an organic insulating material, an inorganic material layer is first formed on the first insulating film 35, and a resist pattern is formed thereon. Next, after the inorganic material layer is etched using the resist pattern as a mask to form an inorganic mask, the first insulating film 35 is etched on the inorganic mask. As a result, the groove pattern 35a is formed, and after the groove pattern 35a is formed, the inorganic mask is removed on the first insulating film 35.

[도 3e]3e]

다음에, 도 3e에 도시하는 바와 같이, 제 1 절연막(35)상에, 홈 패턴(35a)을 매입한 상태에서, 제 1 전극막(33a)을 직접 성막한다. 제 1 전극막(33a)은, 제 1 절연막(35)에 대한 확산이 방지된 재료로 이루어지고, 예를 들면 구리(Cu)를 이용하여 구성된다. 이와 같은 제 1 전극막(33a)의 성막은, 예를 들면 스퍼터법에 의해 얇은 시드(seed)층을 성막한 후, 이 시드층을 전극으로 하는 도금법에 의해 행하여진다.Next, as shown in FIG. 3E, the first electrode film 33a is directly formed on the first insulating film 35 with the groove pattern 35a embedded therein. The first electrode film 33a is made of a material which is prevented from diffusing to the first insulating film 35 and is made of, for example, copper (Cu). Such a first electrode film 33a is formed by, for example, a thin seed layer formed by a sputtering method, followed by a plating method using the seed layer as an electrode.

[도 3f]Figure 3f

뒤이어, 도 3f에 도시하는 바와 같이, CMP법에 의해, 제 1 절연막(35)이 노출할 때까지 제 1 절연막(35)상에 직접 성막된 제 1 전극막(33a)을 평탄화 제거한다. 이때, 제 1 절연막(35)을 연마 스토퍼로 하고, 연마면 내에서 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP를 행한다. 이와 같은 CMP는, 제 1 전극막(33a)이 구리(Cu)로 대표된 화학적으로 활성한 재료라면 좋고, 다음과 같은 다양한 방법이 예시된다.Subsequently, as illustrated in FIG. 3F, the first electrode film 33a formed directly on the first insulating film 35 is planarized by the CMP method until the first insulating film 35 is exposed. At this time, using the first insulating film 35 as a polishing stopper, CMP in which polishing is automatically stopped is sequentially performed from the portion of the first electrode film 33a exposed by the first insulating film 35 around the polishing surface. Such CMP may be any chemically active material in which the first electrode film 33a is represented by copper (Cu), and the following various methods are exemplified.

예를 들면, 제 1 전극막(33a)의 CMP에 의한 연마의 진행에 의해 주위에 제 1 절연막(35)이 노출한 부분에서는, 연마 슬러리의 국소적인 온도 변화나, 연삭면에서의 제 1 절연막(33a)의 점유률의 국소적인 변화가 발생한다. 그래서, 이들의 국소적인 변화를 이용한 화학적 작용에 의해, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분에서, 국소적으로 CMP에 의한 연마의 진행을 자동적으로 정지시키는 방법이 예시된다.For example, in the part where the 1st insulating film 35 was exposed by the progress of grinding | polishing by CMP of the 1st electrode film 33a, the local temperature change of a polishing slurry and the 1st insulating film in a grinding surface A local change in the occupancy of (33a) occurs. Therefore, a method of automatically stopping the progress of polishing by CMP locally at the portion of the first electrode film 33a where the first insulating film 35 is exposed by the chemical action using these local changes. This is illustrated.

또한 전극막(33a)의 표면만을 변질시켜서, 화학적인 에칭 작용을 이용하지 않고, 연마 패드가 접촉한 부분에서만 연마를 진행시키는 다른 방법이 예시된다. 이 경우, 제 1 전극막(33a)의 CMP에 의한 연마의 진행에 의해 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분에서는, 제 1 절연막(35)의 표면이 기준면이 되고, 그 이상 연마가 진행되는 일은 없다. 이 때문에, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33) 부분부터 차례로, 연마가 자동으로 정지한다. 구체적으로는, 연마 슬러리로서 지립(grain) 없는 Cu용 연마 슬러리 "HS-C430"(Hitachi Chemical Co., Ltd.의 상품명)를 이용함에 의해, 이와 같은 CMP가 행하여진다.Further, another method is described in which only the surface of the electrode film 33a is altered so that polishing is performed only at the portion where the polishing pad is in contact without using a chemical etching action. In this case, the surface of the first insulating film 35 is the reference plane in the portion of the first electrode film 33a where the first insulating film 35 is exposed by the progress of polishing by CMP of the first electrode film 33a. In this case, the polishing does not proceed any further. For this reason, grinding | polishing stops automatically one by one from the part of the 1st electrode film 33 which the 1st insulating film 35 exposed around. Specifically, such a CMP is performed by using abrasive slurry "HS-C430" (trade name of Hitachi Chemical Co., Ltd.) for Cu without abrasive grains.

이상에 의해, 홈 패턴(35a) 내에 제 1 전극막(33a)을 매입하여 이루어지는 제 1 전극(33)을 매입 전극으로서 형성하고, 제 1 전극(33)을 구비한 전극층(2c)을 얻는다. 또한 이에 의해, 제 1 전극(33)과 제 1 절연막(35)으로 구성된 평탄한 맞붙임면(41)을 갖는 센서 기판(2)이, 제 1 기판으로서 제작된다.By the above, the 1st electrode 33 formed by embedding the 1st electrode film 33a in the groove pattern 35a is formed as an embedding electrode, and the electrode layer 2c provided with the 1st electrode 33 is obtained. In addition, the sensor board | substrate 2 which has the flat bonding surface 41 comprised from the 1st electrode 33 and the 1st insulating film 35 by this is produced as a 1st board | substrate.

<<4. 제 1의 실시예의 반도체 장치의 제조에서의 회로 기판의 제작 순서>><< 4. Procedure for Manufacturing Circuit Board in Manufacturing of Semiconductor Device of First Embodiment >>

도 4a 내지 도 4e는, 제 1의 실시예에서 설명한 구성의 반도체 장치의 제조에 이용하는 회로 기판의 제작 순서를 나타낸다. 이하, 도 4a 내지 도 4e에 의거하여 실시예에 이용하는 회로 기판의 제작 순서를 설명한다.4A to 4E show the manufacturing procedures of the circuit board used for manufacturing the semiconductor device having the structure described in the first embodiment. Hereinafter, the manufacturing procedure of the circuit board used for an Example based on FIG. 4A-FIG. 4E is demonstrated.

[도 4a][FIG. 4A]

우선, 도 4a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(50)을 준비한다. 이 반도체 기판(50)의 표면층에, 각 도전형의 소스/드레인(51), 및 여기에서 도시를 생략한 다른 불순물층을 형성한다. 또한 반도체 기판(50)의 표면상에, 게이트 절연막(53)을 성막하고, 또한 이 상부에 게이트 전극(55)을 형성한다. 게이트 전극(55)은, 소스/드레인(51) 사이에 형성된다. 또한 이것과 동일 공정으로, 여기에서 도시를 생략한 다른 전극을 형성한다.First, as shown in FIG. 4A, the semiconductor substrate 50 which consists of single crystal silicon, for example is prepared. Source / drain 51 of each conductivity type and other impurity layers not shown here are formed in the surface layer of this semiconductor substrate 50. Further, a gate insulating film 53 is formed on the surface of the semiconductor substrate 50, and a gate electrode 55 is formed thereon. The gate electrode 55 is formed between the source / drain 51. In the same process as this, another electrode (not shown) is formed here.

그 후, 반도체 기판(50)상에, 게이트 전극(55)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(57)을 성막한다.Thereafter, an interlayer insulating film 57 made of, for example, silicon oxide is formed on the semiconductor substrate 50 in a state of covering the gate electrode 55.

다음에, 층간 절연막(57)에 홈 패턴(57a)을 형성한다. 이 홈 패턴(57a)은, 필요에 응한 개소에서 게이트 전극(55)에 달하는 형상으로 형성된다. 또한 여기에서 도시는 생략하였지만, 층간 절연막(57) 및 게이트 절연막(53)에는, 필요 개소에서 소스/드레인(51))에 달하는 홈 패턴을 형성한다. 다음에 홈 패턴(57a)의 내벽을 덮는 상태로, 배리어 메탈층(59a)을 성막하고, 이 상부에 홈 패턴(57a)을 매입한 상태에서 구리(Cu)로 이루어지는 배선층(59b)을 성막한 후, CMP에 의해 배선층(59b) 및 배리어 메탈층(59a)을 순차적으로 평탄화 제거한다. 이에 의해, 홈 패턴(57a) 내에 배리어 메탈층(59a)을 통하여 배선층(59b)을 매입하여 이루어지는 매입 배선(59)을 형성하고, 매입 배선(59)을 구비한 제 1 배선층(7b)을 얻는다.Next, a groove pattern 57a is formed in the interlayer insulating film 57. This groove pattern 57a is formed in the shape which reaches the gate electrode 55 in the location as needed. Although not shown here, the interlayer insulating film 57 and the gate insulating film 53 are provided with a groove pattern reaching the source / drain 51 at a necessary position. Next, the barrier metal layer 59a is formed into a film in the state which covers the inner wall of the groove pattern 57a, and the wiring layer 59b which consists of copper (Cu) was formed into a film in the state which embedded the groove pattern 57a in the upper part. Thereafter, the wiring layer 59b and the barrier metal layer 59a are planarized and removed sequentially by CMP. Thereby, the embedding wiring 59 formed by embedding the wiring layer 59b through the barrier metal layer 59a in the groove pattern 57a is formed, and the 1st wiring layer 7b provided with the embedding wiring 59 is obtained. .

[도 4b]4b.

다음에, 도 4b에 도시하는 바와 같이, 제 1 배선층(7b)상에 확산 방지 절연막(61)을 통하여 층간 절연막(63)을 적층시켜서 성막하고, 이 층간 절연막(63) 및 확산 방지 절연막(61)에 홈 패턴(63a)을 형성한다. 이 홈 패턴(63a)은, 필요에 응한 개소에서 하층의 매입 배선(59)에 달하여 형성된다. 그 후는, 제 1 배선층(7b)의 형성 순서와 마찬가지로 하여, 홈 패턴(63a) 내에 배리어 메탈층(65a)을 통하여 배선층(65b)을 매입하여 이루어지는 매입 배선(65)을 형성하고, 제 2 배선층(7c)을 얻는다.Next, as shown in FIG. 4B, an interlayer insulating film 63 is laminated on the first wiring layer 7b through the diffusion preventing insulating film 61 to form a film. The interlayer insulating film 63 and the diffusion preventing insulating film 61 are formed. ), A groove pattern 63a is formed. This groove pattern 63a is formed to reach the buried wiring 59 in the lower layer at a location as required. Thereafter, similarly to the formation procedure of the 1st wiring layer 7b, the embedding wiring 65 formed by embedding the wiring layer 65b through the barrier metal layer 65a in the groove pattern 63a is formed, and the 2nd The wiring layer 7c is obtained.

이상까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 알맞은 순서로 행할 수 있다. 본 기술에서는, 다음의 공정부터가 특징적인 공정이 된다.The steps up to the above may be performed in a normal step sequence, and the step is not particularly limited, and the steps can be performed in a proper order. In the present technology, the following steps become characteristic steps.

[도 4c]Figure 4c

즉 우선, 도 4c에 도시하는 바와 같이, 제 2 배선층(7c)상에, 제 2 절연막(69)을 성막한다. 제 2 절연막(69)은, 다음에 성막하는 제 2 전극막을 구성하는 재료에 대한 확산 방지 재료를 이용하여 성막된다. 예를 들면 제 2 전극막이 구리(Cu)로 이루어지는 경우, 제 2 절연막(69)은, 앞서 설명한 센서 기판(2)측의 제 1 절연막(35)과 같은 재료가 사용되고, 마찬가지로 성막된다.That is, first, as shown in FIG. 4C, the second insulating film 69 is formed on the second wiring layer 7c. The second insulating film 69 is formed by using a diffusion preventing material for the material constituting the second electrode film to be formed next. For example, when the second electrode film is made of copper (Cu), the same material as that of the first insulating film 35 on the sensor substrate 2 side described above is used, and the second insulating film 69 is formed in a similar manner.

다음에, 제 2 절연막(69)에, 홈 패턴(69a)을 형성한다. 이 홈 패턴(69a)은, 전극 패드가 매입되는 형상을 가지며, 필요 개소에서 제 2 배선층(7c)에 형성된 매입 배선(65)에 달하고 있다. 이와 같은 홈 패턴(69a)의 형성은, 앞서 설명한 센서 기판(2)측의 제 1 절연막(35)에 형성한 홈 패턴(35a)과 마찬가지로 형성된다.Next, a groove pattern 69a is formed in the second insulating film 69. The groove pattern 69a has a shape in which electrode pads are embedded, and reaches the embedded wiring 65 formed in the second wiring layer 7c at a necessary location. The formation of the groove pattern 69a is formed in the same manner as the groove pattern 35a formed in the first insulating film 35 on the sensor substrate 2 side described above.

[도 4d][FIG. 4D]

다음에, 도 4d에 도시하는 바와 같이, 제 2 절연막(69)상에, 홈 패턴(69a)을 매입하는 상태로, 제 2 전극막(67a)을 직접 성막한다. 제 2 전극막(67a)은, 제 2 절연막(69)에 대한 확산이 방지된 재료로 이루어지고, 예를 들면 구리(Cu)를 이용하여 구성된다. 이와 같은 제 2 전극막(67a)의 성막은, 예를 들면 스퍼터법에 의해 얇은 시드층을 성막한 후, 이 시드층을 전극으로 하는 도금법에 의해 행하여진다.Next, as shown in FIG. 4D, the second electrode film 67a is directly formed on the second insulating film 69 with the groove pattern 69a embedded therein. The second electrode film 67a is made of a material which is prevented from diffusing to the second insulating film 69, and is made of, for example, copper (Cu). Such film formation of the second electrode film 67a is performed by, for example, a plating method using the seed layer as an electrode after forming a thin seed layer by a sputtering method.

[도 4e]4E

뒤이어, 도 4e에 도시하는 바와 같이, CMP법에 의해, 제 2 절연막(69)이 노출할 때까지 제 2 전극막(67a)을 평탄화 제거한다. 제 2 전극막(67a)의 평탄화는, 도 3f를 이용하여 설명한 제 1 전극막(33a)의 평탄화와 마찬가지로, 제 2 절연막(69)을 연마 스토퍼로 하고, 연마면 내에서 주위에 제 2 절연막(69)이 노출한 제 2 전극막(67a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP에 의해 행한다.Subsequently, as shown in FIG. 4E, the second electrode film 67a is planarized and removed by the CMP method until the second insulating film 69 is exposed. Similar to the planarization of the first electrode film 33a described with reference to FIG. 3F, the planarization of the second electrode film 67a uses the second insulating film 69 as a polishing stopper, and the second insulating film around the inside of the polishing surface. From the portion of the second electrode film 67a exposed by 69, the polishing is sequentially performed by CMP in which polishing is automatically stopped.

이상에 의해, 홈 패턴(69a) 내에 제 2 전극막(67a)을 매입하여 이루어지는 제 2 전극(67)을 형성하고, 매입 전극으로서의 제 2 전극(67)을 구비한 전극층(7d)을 얻는다. 또한 이에 의해, 제 2 전극(67)과 제 2 절연막(69)으로 구성된 평탄한 맞붙임면(71)을 갖는 회로 기판(7)이, 제 2 기판으로서 제작된다.By the above, the 2nd electrode 67 formed by embedding the 2nd electrode film 67a in the groove pattern 69a is formed, and the electrode layer 7d provided with the 2nd electrode 67 as a embedding electrode is obtained. Moreover, the circuit board 7 which has the flat bonding surface 71 comprised by the 2nd electrode 67 and the 2nd insulating film 69 by this is produced as a 2nd board | substrate.

<<5. 제 1의 실시예의 반도체 장치의 제조에서의 기판의 맞붙임>><< 5. Bonding of Substrates in Manufacturing of Semiconductor Device of First Embodiment >>

다음에, 도 5a 및 도 5b를 이용하여, 평탄한 맞붙임면(41)이 형성된 센서 기판(2)과, 평탄한 맞붙임면(71)이 형성된 회로 기판(7)과의 맏붙임 순서를 설명한다.5A and 5B, the first attaching procedure of the sensor substrate 2 on which the flat bonding surface 41 is formed and the circuit board 7 on which the flat bonding surface 71 is formed will be described.

[도 5a]Fig. 5a.

우선, 도 5a에 도시하는 바와 같이, 상술한 순서로 제작한 센서 기판(2)과 회로 기판(7)을, 평탄한 맞붙임면(41)-맞붙임면(71)끼리를 마주 대하게 하여 대향 배치한다. 또한, 센서 기판(2)측의 제 1 전극(33)과, 회로 기판(7)측의 제 2 전극(67)이 대응하도록, 센서 기판(2)과 회로 기판(7)을 위치 맞춤한다. 도시한 예에서는, 제 1 전극(33)과 제 2 전극(67)이 1:1로 대응하고 있는 상태를 나타냈지만, 대응 상태는 이것으로 한정되는 일은 없다.First, as shown to FIG. 5A, the sensor board | substrate 2 and the circuit board 7 which were produced in the above-mentioned procedure are arrange | positioned facing the flat joining surface 41 and the joining surface 71, facing each other. Further, the sensor substrate 2 and the circuit board 7 are positioned so that the first electrode 33 on the sensor substrate 2 side and the second electrode 67 on the circuit board 7 side correspond. In the example shown in figure, although the 1st electrode 33 and the 2nd electrode 67 corresponded 1: 1, the state of correspondence is not limited to this.

또한, 센서 기판(2)의 맞붙임면(41), 및 회로 기판(7)의 맞붙임면(71)에 대해서는, 필요에 응하여 웨트 처리 또는 플라즈마 처리에 의한 맞붙임의 전처리를 시행하여 둔다.In addition, the bonding surface 41 of the sensor board | substrate 2 and the bonding surface 71 of the circuit board 7 are pre-processed by the wet process or a plasma process as needed.

[도 5b]5b.

다음에, 도 5b에 도시하는 바와 같이, 센서 기판(2)과 회로 기판(7)을, 맞붙임면(41)과 맞붙임면(71)끼리를 접촉시켜서 적층시킨다. 이 상태에서 열처리를 행함에 의해, 맞붙임면(41)의 제 1 전극(33)과, 맞붙임면(71)의 제 2 전극(67)을 접합시킨다. 맞붙임면(41)의 제 1 절연막(35)과 맞붙임면(71)의 제 2 절연막(69)을 접합시킨다. 이와 같은 열처리는, 제 1 전극(33)과 제 2 전극(67)을 구성하는 재료에 의해, 센서 기판(2) 및 회로 기판(7)에 형성된 소자나 배선에 영향이 없는 범위에서 이들의 전극(33, 67)이 충분히 접합하는 온도 및 시간에서 행하여진다.Next, as shown in FIG. 5B, the sensor substrate 2 and the circuit board 7 are laminated by bringing the bonding surface 41 and the bonding surface 71 into contact with each other. By heat-processing in this state, the 1st electrode 33 of the bonding surface 41 and the 2nd electrode 67 of the bonding surface 71 are bonded. The first insulating film 35 of the bonding surface 41 and the second insulating film 69 of the bonding surface 71 are bonded. Such heat treatment is performed by the materials constituting the first electrode 33 and the second electrode 67, and these electrodes are provided in a range without affecting elements or wiring formed on the sensor substrate 2 and the circuit board 7. It is performed at the temperature and time which (33, 67) fully bonds.

예를 들면, 제 1 전극(33) 및 제 2 전극(67)이, 구리(Cu)를 주로 하는 재료로 구성되는 경우, 200℃ 내지 600℃에서 1 내지 5시간 정도의 열처리가 행하여진다. 이와 같은 열처리는, 가압 분위기하에서 행하여도 좋고, 센서 기판(2)과 회로 기판(7)을 양면측으로부터 가압한 상태에서 행하여도 좋다. 한 예로서, 400℃에서 4시간의 열처리를 행함으로써, Cu-Cu 접합을 행한다.For example, when the 1st electrode 33 and the 2nd electrode 67 are comprised from the material which mainly uses copper (Cu), heat processing for about 1 to 5 hours is performed at 200 degreeC-600 degreeC. Such heat treatment may be performed in a pressurized atmosphere, or may be performed in a state where the sensor substrate 2 and the circuit board 7 are pressed from both sides. As an example, Cu-Cu bonding is performed by heat-processing at 400 degreeC for 4 hours.

이상과 같이 하여 센서 기판(2)과 회로 기판(7)을 적층시켜서, 이들의 사이를 접합면(41, 71) 사이에서 맞붙인 후, 센서 기판(2)측의 반도체 기판(20)을 박막화하여 반도체층(2a)으로 하고, 광전 변환부(21)를 노출시킨다. 또할 필요에 응하여 회로 기판(7)측의 반도체 기판(50)을 박막화하여 반도체층(7a)으로 한다.The sensor substrate 2 and the circuit board 7 are laminated in the above manner, and the surfaces thereof are bonded to each other between the bonding surfaces 41 and 71, and then the semiconductor substrate 20 on the sensor substrate 2 side is thinned. The semiconductor layer 2a is formed to expose the photoelectric conversion section 21. In addition, if necessary, the semiconductor substrate 50 on the circuit board 7 side is thinned to form the semiconductor layer 7a.

[도 2]2

그 후, 도 2에 도시한 바와 같이, 센서 기판(2)에서의 광전 변환부(21)의 노출면상에 보호막(15)을 성막하고, 또한 보호막(15)상에 컬러 필터층(17) 및 온 칩 렌즈(19)를 형성하고, 반도체 장치(고체 촬상 장치)를 완성시킨다.After that, as shown in FIG. 2, the protective film 15 is formed on the exposed surface of the photoelectric conversion unit 21 in the sensor substrate 2, and the color filter layer 17 and the ON are formed on the protective film 15. A chip lens 19 is formed to complete a semiconductor device (solid-state imaging device).

[제 1의 실시예의 반도체 장치의 제조 방법의 작용 효과][Operational Effect of Manufacturing Method of Semiconductor Device of First Embodiment]

이상 설명한 제 1의 실시예의 제조 방법에 의하면, 도 3f를 이용하여 설명한 바와 같이, 센서 기판(2)의 형성에 있어서, 제 1 절연막(35)상에 직접 성막된 제 1 전극막(33a)을, 제 1 절연막(35)을 연마 스토퍼로 한 CMP에 의해 평탄화 및 제거하고 있다. 이때, 주위에 제 1 절연막(35)이 노출한 제 1 전극막(33a) 부분부터 차례로, 연마를 자동적으로 정지시킨 CMP를 행함에 의해, 연삭면의 전면에서 디싱(dishing)이나 에로전(erosion)의 발생을 방지할 수 있고, 평탄한 연삭면을 맞붙임면(41)으로서 얻는 것이 가능해진다.According to the manufacturing method of the first embodiment described above, as described with reference to FIG. 3F, in the formation of the sensor substrate 2, the first electrode film 33a formed directly on the first insulating film 35 is formed. And the first insulating film 35 is planarized and removed by CMP using the polishing stopper. At this time, dishing or erosion is performed on the entire surface of the grinding surface by performing CMP in which polishing is automatically stopped from the portion of the first electrode film 33a exposed by the first insulating film 35 around. ) Can be prevented, and it is possible to obtain a flat grinding surface as the bonding surface 41.

또한, 도 4e를 이용하여 설명한 공정에서도, 상술과 마찬가지로 평탄한 연삭면을 맞붙임면(71)으로서 얻는 것이 가능해진다.Moreover, also in the process demonstrated using FIG. 4E, it becomes possible to obtain the flat grinding surface as the bonding surface 71 similarly to the above.

따라서 도 5a 및 도 5b을 이용하여 설명한 맏붙임의 공정에서는, 센서 기판(2)과 회로 기판(7)과의 맞붙임을, 서로 평탄한 맞붙임면(41)과 맞붙임면(71)과의 사이에서 행할 수 있다. 이에 의해, 맞붙임면(41)과 맞붙임면(71)의 전면 사이에서, 양호한 전극(33-67) 사이 접합이 이루어진 맞붙임이 행하여지고, 센서 기판(2)과 회로 기판(7)과의 맞붙임 강도를 유지하는 것이 가능해진다.Therefore, in the process of the first bonding described with reference to FIGS. 5A and 5B, the bonding between the sensor substrate 2 and the circuit board 7 is performed between the flat bonding surface 41 and the bonding surface 71. Can be. Thereby, the bonding which the favorable electrode 33-67 joined together between the bonding surface 41 and the whole surface of the bonding surface 71 is performed, and the bonding of the sensor board 2 and the circuit board 7 is carried out. It is possible to maintain the strength.

또한, 센서 기판(2)측의 맞붙임면(41)을 구성하는 제 1 절연막(35)은, 제 1 전극(33)에 대한 확산 방지 재료로 구성되어 있다. 이 때문에, 제 1 절연막(35)에의 제 1 전극(33)의 확산을 방지할 수 있다. 마찬가지로, 회로 기판(7)측의 맞붙임면(71)을 구성하는 제 2 절연막(69)은, 제 2 전극(67)에 대한 확산 방지 재료로 구성되어 있다. 이 때문에, 제 2 전극(67)의 제 2 절연막(69)으로의 확산을 방지할 수 있다. 따라서 상술한 바와 같은 전극(33, 67) 사이의 접합 강도를 유지한 맞붙임을 실현 가능한 구성으로 되어 있다.In addition, the 1st insulating film 35 which comprises the bonding surface 41 by the side of the sensor board | substrate 2 is comprised with the diffusion prevention material with respect to the 1st electrode 33. As shown in FIG. For this reason, diffusion of the 1st electrode 33 to the 1st insulating film 35 can be prevented. Similarly, the second insulating film 69 constituting the bonding surface 71 on the circuit board 7 side is made of a diffusion preventing material for the second electrode 67. For this reason, the diffusion of the second electrode 67 into the second insulating film 69 can be prevented. Therefore, it is the structure which can implement the joining which maintained the bonding strength between the electrodes 33 and 67 as mentioned above.

그 밖에도, 회로 기판(7)측의 제 2 전극(67)에 대한 확산 방지 재료에 의해 센서 기판(2)측의 제 1 절연막(35)을 구성하고, 센서 기판(2)측의 제 1 전극(33)에 대한 확산 방지 재료에 의해 회로 기판(7)측의 제 2 절연막(69)을 구성한다. 이에 의해, 센서 기판(2)과 회로 기판(7)과의 사이에서의 전극 재료의 상호 확산도 방지할 수 있다.In addition, the 1st insulating film 35 of the sensor board | substrate 2 side is comprised by the diffusion prevention material with respect to the 2nd electrode 67 of the circuit board 7 side, and the 1st electrode of the sensor board | substrate 2 side is carried out. The second insulating film 69 on the circuit board 7 side is formed of the diffusion preventing material for (33). Thereby, mutual diffusion of the electrode material between the sensor board | substrate 2 and the circuit board 7 can also be prevented.

더하여, 센서 기판(2)측의 맞붙임면(41)이 제 1 전극(33)과 제 1 절연막(35)만으로 구성되고, 회로 기판(7)측의 맞붙임면(71)이 제 2 전극(67)과 제 2 절연막(69)만으로 구성되어 있다. 이 때문에, 화학적으로 불활성이어서 접합 강도를 유지하기 어려운 배리어 메탈층에 의해 맞붙임면(41, 71)이 구성되는 일은 없고, 맞붙임면의 구성이 단순화되고, 이에 의해서도 접합 강도를 유지하는 것이 가능해진다.In addition, the bonding surface 41 on the sensor substrate 2 side is composed of only the first electrode 33 and the first insulating film 35, and the bonding surface 71 on the circuit board 7 side is the second electrode 67. ) And only the second insulating film 69. For this reason, the joining surfaces 41 and 71 are not formed by the barrier metal layer which is chemically inert and difficult to maintain the bonding strength, and the constitution of the joining surface is simplified, thereby making it possible to maintain the bonding strength.

도 6의 A 내지 C, A' 내지 C' 및 D는, 비교예가 되는 반도체 장치의 제조 순서를 도시한다. 도 6의 A 내지 D에 도시한 비교예의 순서는, 다음과 같이 행한다.A to C, A 'to C' and D in FIG. 6 show a manufacturing procedure of the semiconductor device as a comparative example. The comparative example shown to A to D of FIG. 6 is performed as follows.

우선 도 6의 A에 도시하는 바와 같이, 한쪽의 기판 표면을 덮는 제 1 절연막(101)에 홈 패턴(101a)을 형성하고, 이 홈 패턴(101a)에 따라 전극 재료에 대한 배리어 메탈층(102)을 성막한 후, 이 상부에 구리(Cu)로 이루어지는 제 1 전극막(103a)을 성막한다. 뒤이어, 도 6의 B에 도시하는 바와 같이, 제 1 전극막(103a)을 CMP에 의해 평탄화 제거하고, 배리어 메탈층(102)을 노출시킨다. 이때, 배리어 메탈층(102)을 연마 스토퍼로 한 CMP를 행한다. 또한 이 CMP에서는, 연마면 내에서 주위에 배리어 메탈층(102)이 노출한 제 1 전극막(103a) 부분부터 차례로, 연마가 자동적으로 정지하는 CMP를 행한다.First, as shown in FIG. 6A, a groove pattern 101a is formed in the first insulating film 101 covering one substrate surface, and the barrier metal layer 102 for the electrode material is formed in accordance with the groove pattern 101a. ) Is formed, and then a first electrode film 103a made of copper (Cu) is formed thereon. Subsequently, as shown in FIG. 6B, the first electrode film 103a is planarized and removed by CMP to expose the barrier metal layer 102. At this time, CMP using the barrier metal layer 102 as the polishing stopper is performed. In this CMP, polishing is automatically performed in order from the portion of the first electrode film 103a exposed by the barrier metal layer 102 around the polishing surface.

그 후, 도 6의 C에 도시하는 바와 같이, 배리어 메탈층(102)을 연마에 의해 평탄화 제거하고, 제 1 절연막(101)을 노출시킨다. 이상에 의해, 제 1 절연막(101)의 홈 패턴(101a) 내에, 배리어 메탈층(102)을 통하여 구리(Cu)로 이루어지는 제 1 전극막(103a)이 매입된 제 1 전극(103)을 형성한다.Thereafter, as shown in FIG. 6C, the barrier metal layer 102 is flattened and removed by polishing to expose the first insulating film 101. As described above, the first electrode 103 in which the first electrode film 103a made of copper (Cu) is embedded is formed in the groove pattern 101a of the first insulating film 101 through the barrier metal layer 102. do.

한편, 도 6의 A' 내지 도 6의 C'에 도시하는 바와 같이, 다른쪽의 기판의 표면측에도, 같은 순서로 제 2 절연막(201)의 홈 패턴(201a) 내에, 배리어 메탈층(202)을 통하여 구리(Cu)로 이루어지는 제 2 전극막(203a)이 매입된 제 2 전극(203)을 형성한다.6A 'to 6', the barrier metal layer 202 is formed in the groove pattern 201a of the second insulating film 201 in the same order on the surface side of the other substrate. Through this, the second electrode 203 in which the second electrode film 203a made of copper (Cu) is embedded is formed.

그 후, 도 6의 D에 도시하는 바와 같이, 각각의 연삭면을 대향 배치하고, 제 1 전극(103)과 제 2 전극(203)을 대응시켜서 접합시켜서, 2개의 기판의 맞붙임을 행한다.Thereafter, as shown in FIG. 6D, the respective grinding surfaces are disposed to face each other, the first electrode 103 and the second electrode 203 are made to correspond to each other, and the two substrates are bonded together.

이와 같은 비교예의 순서에서는, 도 6의 B로부터 도 6의 C에 이르는 배리어 메탈층(102)과 제 1 전극막(103a)의 연마에 있어서, 화학적으로 활성인 구리(Cu)로 이루어지는 제 1 전극막(103a)의 급격한 노출 면적의 변화가 생기는 일이 없다. 이 때문에, 주위에 제 1 절연막(101)이 노출한 제 1 전극막(103a) 부분부터 차례로, 연마를 자동적으로 정지시키는 CMP를 행할 수는 없다. 따라서 연마면 내에서의 디싱이나 에로전의 발생을 방지할 수 없고, 평탄한 연삭면을 얻는 것이 곤란하다. 이것은, 도 6의 C'에 도시하는 공정도 마찬가지이다.In the order of this comparative example, the first electrode made of chemically active copper (Cu) in polishing of the barrier metal layer 102 and the first electrode film 103a from B in FIG. 6 to C in FIG. 6. A sudden change in the exposed area of the film 103a does not occur. For this reason, CMP which automatically stops polishing from one part of the 1st electrode film 103a which the 1st insulating film 101 exposed to the surroundings cannot be performed. Therefore, it is difficult to prevent dishing and erosion in the polished surface, and it is difficult to obtain a flat, ground surface. This also applies to the process shown by C 'of FIG.

따라서, 도 6의 D에 도시한 바와 같이, 평탄성에 뒤떨어지는 연삭면끼리를 대향시켜서 기판끼리 맞붙여도, 충분한 접착 강도를 얻을 수가 없고, 게다가 제 1 전극(103)과 제 2 전극(203)과의 접합 강도도 충분히 얻을 수가 없다.Therefore, as shown in FIG. 6D, even when the substrates are joined to each other by facing grinding surfaces that are inferior in flatness, sufficient adhesive strength cannot be obtained, and the first electrode 103 and the second electrode 203 and The bond strength of can not be obtained sufficiently.

또한, 도 6의 C에 도시한 연삭면은, 제 1 절연막(101), 배리어 메탈층(102), 및 제 1 전극(103)으로 구성된다. 한편, 도 6의 C'에 도시한 연삭면도, 제 2 절연막(201), 배리어 메탈층(202), 및 제 2 전극(203)으로 구성된다. 이 때문에, 연삭면끼리의 맞붙임 계면에는, 제 1 절연막(101) 및 제 1 전극(103)과 배리어 메탈층(202)과의 접합 계면, 제 2 절연막(201) 및 제 2 전극(203)과 배리어 메탈층(102)과의 접합 계면도 발생한다. 그러나, 배리어 메탈층(102, 202)은, 화학적으로 불활성이기 때문에, 맞붙임에 플라즈마 처리나 웨트 처리로의 전처리가 곤란하다. 이 때문에 맞붙임면에서 배리어 메탈층(102, 202)이 노출하고 있는 부분에서는, 접합 강도를 얻을 수가 없고, 기판 사이의 접착 강도의 저하를 초래하는 요인이 된다.In addition, the grinding surface shown in FIG. 6C is composed of the first insulating film 101, the barrier metal layer 102, and the first electrode 103. In addition, the grinding surface shown to C 'of FIG. 6 is comprised by the 2nd insulating film 201, the barrier metal layer 202, and the 2nd electrode 203. As shown in FIG. For this reason, at the bonding interface between the grinding surfaces, the bonding interface between the first insulating film 101 and the first electrode 103 and the barrier metal layer 202, the second insulating film 201 and the second electrode 203 is provided. And a bonding interface between the barrier metal layer 102 and the like. However, since the barrier metal layers 102 and 202 are chemically inert, it is difficult to pretreatment with plasma treatment or wet treatment for bonding. For this reason, in the part which the barrier metal layers 102 and 202 expose on the joining surface, joining strength cannot be obtained and it becomes a factor which causes the fall of the adhesive strength between board | substrates.

이상과 같은 비교예에 대해, 도 2에 도시한 본 실시예의 반도체 장치에서는, 제 1 전극(33) 및 제 1 절연막(35), 제 2 전극(67) 및 제 2 절연막(69)의, 각각 2종류로 단순화된 평탄한 맞붙임면(41)과 맞붙임면(71)과의 사이에서 맞붙임이 행하여진다. 그리고, 제 1 전극(33)과 제 2 전극(67) 사이, 제 1 절연막(35)과 제 2 절연막(69) 사이, 제 1 전극(33)과 제 2 절연막(69) 사이, 및 제 2 전극과 제 1 절연막(35) 사이는, 각각 충분한 접합 강도를 얻는 것이 가능하다. 이 때문에 센서 기판(제 1 기판)(2)과 회로 기판(제 2 기판)(7) 사이에는, 충분한 맞붙임 강도를 얻는 것이 가능한 것이다.In the above-described comparative example, in the semiconductor device of the present embodiment shown in FIG. 2, each of the first electrode 33, the first insulating film 35, the second electrode 67, and the second insulating film 69, respectively. The joining is performed between the flat joining surface 41 and the joining surface 71 which are simplified into two kinds. Then, between the first electrode 33 and the second electrode 67, between the first insulating film 35 and the second insulating film 69, between the first electrode 33 and the second insulating film 69, and the second It is possible to obtain sufficient bonding strength between the electrode and the first insulating film 35, respectively. Therefore, sufficient bonding strength can be obtained between the sensor substrate (first substrate) 2 and the circuit board (second substrate) 7.

<<6. 제 1의 실시예의 반도체 장치의 변형례>><< 6. Modification of the semiconductor device of the first embodiment >>

도 7은, 제 1의 실시예의 변형례에 관한 반도체 장치(1')를 나타낸다. 도 7에 도시하는 바와 같이, 제 1 기판으로서의 센서 기판(2)에는, 층간 절연막(35-1)과 확산 방지 절연막(35-2)을 이용한 제 1 절연막(35')을 마련하여도 좋다. 이 경우, 예를 들면 산화 실리콘이나 저유전율 재료를 이용한 층간 절연막(35-1)에, 홈 패턴(35a)이 마련되고, 이 홈 패턴(35a)의 내벽을 포함하는 층간 절연막(35-1)을 덮는 상태로, 확산 방지 절연막(35-2)이 마련되어 있다. 그리고, 홈 패턴(35a) 내에, 확산 방지 절연막(35-2)을 통하여 제 1 전극(33)이 마련되어 있다. 이에 의해, 제 1 전극(33)의 주위는 확산 방지 절연막(35-2)으로 둘러싸이고, 제 1 전극(33)과 확산 방지 절연막(35-2)으로 맞붙임면(41)이 구성된 상태로 되어 있다.7 shows a semiconductor device 1 'according to a modification of the first embodiment. As shown in FIG. 7, the first insulating film 35 ′ using the interlayer insulating film 35-1 and the diffusion barrier insulating film 35-2 may be provided in the sensor substrate 2 as the first substrate. In this case, for example, the groove pattern 35a is provided in the interlayer insulating film 35-1 using silicon oxide or a low dielectric constant material, and the interlayer insulating film 35-1 including the inner wall of the groove pattern 35a. The diffusion barrier insulating film 35-2 is provided in a state of covering the gap. The first electrode 33 is provided in the groove pattern 35a through the diffusion barrier insulating film 35-2. As a result, the periphery of the first electrode 33 is surrounded by the diffusion barrier insulating film 35-2, and the bonding surface 41 is formed by the first electrode 33 and the diffusion barrier insulating film 35-2. have.

또한 제 2 기판으로서의 회로 기판(7)에도, 마찬가지로 하여 층간 절연막(69-1)과 확산 방지 절연막(69-2)을 이용한 제 2 절연막(69')을 마련하여도 좋다. 이에 의해, 제 2 전극(67)의 주위는 확산 방지 절연막(69-2)으로 둘러싸이고, 제 2 전극(67)과 확산 방지 절연막(69-2)으로 맞붙임면(71)이 구성된 상태로 되어 있다.Similarly, the circuit board 7 serving as the second substrate may also be provided with a second insulating film 69 'using the interlayer insulating film 69-1 and the diffusion preventing insulating film 69-2. Thereby, the circumference | surroundings of the 2nd electrode 67 are enclosed by the diffusion prevention insulating film 69-2, and the joining surface 71 is comprised by the 2nd electrode 67 and the diffusion prevention insulating film 69-2. have.

또한, 상술한 구성의 반도체 장치(1')라 하여도, 센서 기판(2)의 맞붙임면(41)과, 회로 기판(7)의 맞붙임면(71)을, 확산 방지 절연막(35-2, 69-2)과 전극(33, 67)만으로 구성하여 접합 강도를 확보하는 것이 가능하다. 게다가, 전극(33, 67)을 구성하는 재료의 층간 절연막(35-1, 69-1)으로의 확산을 방지할 수 있다.In addition, also in the semiconductor device 1 'having the above-described configuration, the bonding surface 41 of the sensor substrate 2 and the bonding surface 71 of the circuit board 7 are formed by the diffusion preventing insulating film 35-2, 69-2) and only the electrodes 33 and 67 can secure the bonding strength. In addition, diffusion of the materials constituting the electrodes 33 and 67 into the interlayer insulating films 35-1 and 69-1 can be prevented.

이 결과, 2장의 기판(2-7)의 맞붙임에 의해 제 1 전극(33)-제 2 전극(67)끼리의 접합이 이루어진 3차원 구조의 반도체 장치(1')에서, 전극 재료의 확산을 방지하면서도 맞붙임 강도가 확보되고, 신뢰성의 향상을 도모하는 것이 가능해진다.As a result, in the semiconductor device 1 'of the three-dimensional structure in which the first electrodes 33 and the second electrodes 67 are bonded to each other by bonding two substrates 2-7 together, diffusion of the electrode material is achieved. It is possible to secure the bonding strength while preventing the damage, and to improve the reliability.

또한 이상과 같은 구성의 반도체 장치(1')의 제조에 있어서, 제 1 기판인 센서 기판(2)을 제작하는 경우, 확산 방지 절연막(35-2)을 스토퍼로 하여 제 1 전극(33)을 구성하는 막을 CMP에 의해 연마하면 좋다. 이 때문에, 확산 방지 절연막(35-2)이 노출한 시점을 연마의 종점으로서 정확하게 검출할 수 있고, 디싱을 발생시키는 일 없이 CMP를 종료시켜서 평탄한 연삭면을 맞붙임면(41)으로서 얻는 것이 가능해진다.In the manufacture of the semiconductor device 1 ′ having the above-described configuration, when the sensor substrate 2 as the first substrate is manufactured, the first electrode 33 is formed by using the diffusion barrier insulating film 35-2 as a stopper. What is necessary is just to grind the film | membrane which consists of CMP. For this reason, the exposure time of the diffusion prevention insulating film 35-2 can be detected correctly as an end point of grinding | polishing, and it becomes possible to complete | finish a flat grinding surface as the bonding surface 41 by terminating CMP, without producing dishing. .

또한 제 2 기판인 회로 기판(7)을 제작하는 경우도 마찬가지로, 확산 방지 절연막(69-2)을 스토퍼로 하여 제 2 전극(67)을 구성하는 막을 CMP에 의해 연마하면 좋다. 이 때문에, 마찬가지로 평탄한 연삭면을 맞붙임면(71)으로서 얻는 것이 가능해진다.Also in the case of manufacturing the circuit board 7 as the second substrate, the film constituting the second electrode 67 may be polished by CMP with the diffusion barrier insulating film 69-2 as a stopper. For this reason, it becomes possible to obtain the flat grinding surface as the bonding surface 71 similarly.

이 결과, 앞의 제 1의 실시예의 제조 방법과 마찬가지로, 맞붙임면(41)과 맞붙임면(71)의 전면 사이에서 접합이 이루어진 맞붙임이 행하여지고, 센서 기판(2)과 회로 기판(7)과의 맞붙임 강도를 유지하는 것이 가능해진다. 게다가, 회로 기판(7)측의 제 2 전극(67)에 대한 확산 방지 재료에 의해 센서 기판(2)측의 확산 방지 절연막(35-2)을 구성하고, 센서 기판(2)측의 제 1 전극(33)에 대한 확산 방지 재료에 의해 회로 기판(7)측의 확산 방지 절연막(69-2)을 구성하여도 좋다. 이에 의해, 센서 기판(2)과 회로 기판(7)과의 사이에서의 전극 재료의 확산도 방지할 수 있다. 더하여, 센서 기판(2)측의 맞붙임면(41)이 제 1 전극(33)과 확산 방지 절연막(35-2)만으로 구성되고, 회로 기판(7)측의 맞붙임면(71)이 제 2 전극(67)과 확산 방지 절연막(69-2)만으로 구성되어 있다. 이 때문에, 맞붙임면의 구성이 단순화되고, 이에 의해서도 접합 강도를 유지하는 것이 가능해진다.As a result, similarly to the manufacturing method of the first embodiment, the joining is performed between the joining surface 41 and the entire surface of the joining surface 71, and the joining of the sensor board 2 and the circuit board 7 is performed. It is possible to maintain the bonding strength of. In addition, the diffusion prevention insulating film 35-2 on the sensor substrate 2 side is formed of the diffusion prevention material for the second electrode 67 on the circuit board 7 side, and the first on the sensor substrate 2 side. The diffusion barrier insulating film 69-2 on the circuit board 7 side may be formed of a diffusion barrier material for the electrode 33. Thereby, diffusion of the electrode material between the sensor board | substrate 2 and the circuit board 7 can also be prevented. In addition, the bonding surface 41 on the sensor substrate 2 side is composed of only the first electrode 33 and the diffusion barrier insulating film 35-2, and the bonding surface 71 on the circuit board 7 side is the second electrode. It consists of only 67 and the diffusion prevention insulating film 69-2. For this reason, the structure of a joining surface is simplified, and it becomes possible to maintain joining strength also by this.

제 2의 실시예Second embodiment

<<1. 제 2의 실시예의 반도체 장치의 구성>><< 1. Configuration of Semiconductor Device of Second Embodiment >>

도 8은 본 발명의 제 2의 실시예에 관한 반도체 장치의 부분 단면 구성을 나타낸다. 뒤에서 본 실시예의 반도체 장치의 상세 구성을 도 8을 참조하여 설명한다.8 shows a partial cross-sectional structure of a semiconductor device according to the second embodiment of the present invention. A detailed configuration of the semiconductor device of this embodiment will be described below with reference to FIG. 8.

도 8에 나타난 반도체 소자(301)는 절연성 박막(312)이 사이에 끼워진 상태에서, 제 1 기판(302)의 맞붙임면(341)과 제 2 기판(307)의 맞붙임면(371)이 서로 대향하는 관계로 배치하듯이, 제 1 기판(302)과 제 2 기판(307)을 서로 맞붙인 3차원 구조의 고체 촬상 소자이다. 본 실시예에서, 반도체 소자(301)는, 사이에 삽입된 절연성 박막(312)과 함께 제 1 기판(302)과 제 2 기판(307)이 서로 맞붙여진 구조에 특징이 있다.In the semiconductor device 301 illustrated in FIG. 8, the bonding surface 341 of the first substrate 302 and the bonding surface 371 of the second substrate 307 face each other while the insulating thin film 312 is sandwiched therebetween. As it arrange | positions, it is a solid-state image sensor of the three-dimensional structure which joined the 1st board | substrate 302 and the 2nd board | substrate 307 together. In the present embodiment, the semiconductor element 301 is characterized by a structure in which the first substrate 302 and the second substrate 307 are bonded to each other with an insulating thin film 312 interposed therebetween.

제 1 기판(302)은 반대측부터 제 2 기판(307)으로 차례로 적층된 반도체층(302a), 배선층(302b) 및 전극층(302c)을 포함한다. 전극층(302c)의 표면은 제 2 기판(307)에 맞붙임면(341)으로써 구성되어 있다. 반면에, 제 2 기판(307)은 반대측부터 제 2 기판(307)으로 차례로 적층된 반도체층(307a), 배선층(307b) 및 전극층(307c)을 포함한다. 전극층(307c)의 표면은 제 1 기판(302)에 맞붙임면(371)으로써 구성되어 있다.The first substrate 302 includes a semiconductor layer 302a, a wiring layer 302b, and an electrode layer 302c that are sequentially stacked from the opposite side to the second substrate 307. The surface of the electrode layer 302c is configured as the bonding surface 341 on the second substrate 307. On the other hand, the second substrate 307 includes a semiconductor layer 307a, a wiring layer 307b, and an electrode layer 307c that are sequentially stacked from the opposite side to the second substrate 307. The surface of the electrode layer 307c is configured as the bonding surface 371 to the first substrate 302.

제 2 기판(307)의 반대측 상의 제 1 기판(302)의 면상에, 도 8과 같이, 보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)가 차례로 적층되어 있다.On the surface of the first substrate 302 on the opposite side of the second substrate 307, the protective film 315, the color filter layer 317, and the on-chip lens 319 are sequentially stacked as shown in FIG.

이하, 제 1 기판(302), 제 2 기판(307) 및 절연성 박막(312)으로 구성된 층의 상세한 구성은 연속으로 설명하고, 이때 보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)의 구성도 연속으로 설명한다.Hereinafter, the detailed configuration of the layer composed of the first substrate 302, the second substrate 307, and the insulating thin film 312 will be described in succession, wherein the protective film 315, the color filter layer 317, and the on-chip lens 319 are described. ) Will also be described continuously.

[반도체층(302a)(제 1 기판(302)측)][Semiconductor Layer 302a (First Substrate 302 Side)]

예를 들면, 제 1 기판(302)의 반도체층(302a)은 단결정 실리콘으로 이루어진 반도체 기판(320)의 박막이다. 컬러 필터층(317), 온 칩 렌즈(319) 등이 배치된 반도체층(302a)의 제 1면측 상에, 예를 들면, 각 화소에 n형 불수물 또는 p형 불순물으로부터 형성된 광전 변환부(321)이 구비된다. 반면에, 반도체층(302a)의 제 2면 상에, n+형 불순물층으로부터 트랜지스터(Tr)의 플로팅 디퓨전(FD) 및 소스/드레인(323)이 형성되고, 도시하지 않은 불순물층 등이 구비된다.For example, the semiconductor layer 302a of the first substrate 302 is a thin film of the semiconductor substrate 320 made of single crystal silicon. On the first surface side of the semiconductor layer 302a on which the color filter layer 317, the on-chip lens 319, and the like are disposed, for example, a photoelectric conversion unit 321 formed of n-type insolubles or p-type impurities in each pixel. ) Is provided. On the other hand, on the second surface of the semiconductor layer 302a, a floating diffusion FD and a source / drain 323 of the transistor Tr are formed from an n + type impurity layer, and an impurity layer and the like not shown are provided. .

[배선층(302b)(제 1 기판(302)측)][Wiring layer 302b (first substrate 302 side)]

제 1 기판(302)의 반도체층(302a)상에 구비된 배선층(302b)은, 반도체층(302a)와 함께 계면측에, 트랜지스터(Tr)의 트랜지스터 게이트(TG) 및 게이트 전극(327)을 구비하고, 도시하지 않은 다른 전극은 서로 삽입된 게이트 절연막(325)을 갖는다. 트랜지스터 게이트(TG) 및 게이트 전극(327)은 층간 절연막(329)으로 덮여있고, 매입 배선(331)은 층간 절연막(329) 상에 형성된 홈 패턴에 구비된다. 매입 배선(331)은 홈 패턴의 내벽을 덮는 배리어 메탈층(331a) 및 구리(Cu)로 만들어지고 배리어 메탈층(331a) 사이에 끼인 홈 패턴에 매입된 배선층(331b)으로부터 구성된다.The wiring layer 302b provided on the semiconductor layer 302a of the first substrate 302 has the transistor gate TG and the gate electrode 327 of the transistor Tr at the interface side along with the semiconductor layer 302a. The other electrode which is not shown in figure has the gate insulating film 325 inserted in each other. The transistor gate TG and the gate electrode 327 are covered with the interlayer insulating film 329, and the buried wiring 331 is provided in the groove pattern formed on the interlayer insulating film 329. The buried wiring 331 is composed of the barrier metal layer 331a covering the inner wall of the groove pattern and the wiring layer 331b made of copper (Cu) and embedded in the groove pattern sandwiched between the barrier metal layer 331a.

앞서 설명한 바와 같이, 배선층(302b)은 적층된 다층의 배선층으로 더 구비될 수 있다.As described above, the wiring layer 302b may be further provided as a multilayer wiring layer stacked.

[전극층(302c)(제 1 기판(302)측)][Electrode layer 302c (first substrate 302 side)]

제 1 기판(302)의 배선층(302b) 상에 구비된 전극층(302c)는, 배선층(302b)와의 계면측 상에, 구리(Cu)에 대한 확산 방지 절연막(332) 및 확산 방지 절연막(332) 상에 적층된 제 1 절연막(335)을 구비한다. 제 1 절연막(335)는 예를 들면 TEOS막으로 형성되고, 제 1 전극(333)은 매입된 전극으로써 제 1 절연막(335)에 형성된 홈 패턴에 구비된다. TEOS막은 TEOS 가스(Tetra Ethoxy Silane gas: 합성 Si(OC2H5)4)를 원료 가스로 한 화학 기상 성장법(chemical vapor deposition : CVD법)에 의하여 형성된 산화 실리콘막이다. 제 1 전극(333)은 홈 패턴의 내벽을 덮는 배리어 메탈층(333a) 및 구리(Cu)로 만들어지고 배리어 메탈층(333a) 사이에 끼인 홈 패턴에 매입된 제 1 전극막(333b)으로부터 구성된다.The electrode layer 302c provided on the wiring layer 302b of the first substrate 302 has a diffusion barrier insulating film 332 and a diffusion barrier insulating film 332 for copper (Cu) on the interface side with the wiring layer 302b. A first insulating film 335 laminated on the substrate is provided. The first insulating film 335 is formed of, for example, a TEOS film, and the first electrode 333 is provided in a groove pattern formed in the first insulating film 335 as an embedded electrode. The TEOS film is a silicon oxide film formed by a chemical vapor deposition (CVD method) using TEOS gas (Tetra Ethoxy Silane gas (synthetic Si (OC 2 H 5) 4) as a raw material gas. The first electrode 333 is composed of the barrier metal layer 333a covering the inner wall of the groove pattern and the first electrode film 333b made of copper (Cu) and embedded in the groove pattern sandwiched between the barrier metal layer 333a. do.

상술한 바와 같은 구성을 갖는 전극층(302c)은 제 2 기판(307)에 제 1 기판(302)측 상에 맞붙임면(341)으로써 이용된다. 맞붙임면(341)은 제 1 전극(333) 및 제 1 절연막(335)이 노출되어 구성되고, 예를 들어, 화학적 기계 연마(이하, CMP)에 의하여 평탄화 상태이다.The electrode layer 302c having the above-described configuration is used as the bonding surface 341 on the side of the first substrate 302 on the second substrate 307. The bonding surface 341 is configured by exposing the first electrode 333 and the first insulating film 335, and is in a planarized state by, for example, chemical mechanical polishing (hereinafter, CMP).

도 8에 나타나지 않았지만, 제 1 절연막(335)에서 구비된 홈 패턴은 배선층(302b)에 구비된 매입 배선(331)으로 부분적으로 연장되고, 홈 패턴에 매입된 제 1 전극(333)은 경우에 따라 매입 배선(331)에 연결된 상태가 된다.Although not shown in FIG. 8, the groove pattern provided in the first insulating film 335 partially extends into the embedded wiring 331 provided in the wiring layer 302b, and the first electrode 333 embedded in the groove pattern Therefore, the state is connected to the buried wiring 331.

[반도체층(307a)(제 2 기판(307)측)][Semiconductor layer 307a (second substrate 307 side)]

반면에, 제 2 기판(307)의 반도체층(307a)은, 예를 들어, 단결정 실리콘으로 만든 반도체 기판(350)의 박막으로부터 형성된다. 제 1 기판(302)측 상의 반도체층(307a)의 표면층 상에는, 트랜지스터(Tr)의 소스/드레인(351) 및 도시하지 않은 불순물층이 구비된다.On the other hand, the semiconductor layer 307a of the second substrate 307 is formed from, for example, a thin film of the semiconductor substrate 350 made of single crystal silicon. On the surface layer of the semiconductor layer 307a on the first substrate 302 side, the source / drain 351 of the transistor Tr and an impurity layer (not shown) are provided.

[배선층(307b)(제 2 기판(307)측)][Wiring layer 307b (second substrate 307 side)]

제 2 기판(307)의 반도체층(307a) 상에 구비된 배선층(307b)는, 반도체층(307a)와의 계면측 상에서, 게이트 절연막(353) 사이에 끼인 게이트 절연막(353)과 도시하지 않은 다른 전극을 구비한 게이트 전극(355)을 갖는다. 게이트 전극(355)과 다른 전극은 층간 절연막(357)로 덮여있고, 매입 배선(359)은 층간 절연막(357) 상에 형성된 홈 패턴에 구비된다. 매입 배선(359)은 홈 패턴의 내벽을 덮는 배리어 메탈층(359a) 및 구리(Cu)로 만들어지고 배리어 메탈층(359a)와의 사이에 끼인 홈 패턴에 매입된 배선층(359b)으로부터 구성된다.The wiring layer 307b provided on the semiconductor layer 307a of the second substrate 307 is different from the gate insulating film 353 sandwiched between the gate insulating film 353 on the interface side with the semiconductor layer 307a. A gate electrode 355 having an electrode is provided. The electrode different from the gate electrode 355 is covered with the interlayer insulating film 357, and the buried wiring 359 is provided in the groove pattern formed on the interlayer insulating film 357. The buried wiring 359 is composed of the barrier metal layer 359a covering the inner wall of the groove pattern and the wiring layer 359b made of copper (Cu) and embedded in the groove pattern sandwiched between the barrier metal layer 359a.

상기 설명한 배선층(307b)은 다층의 배선층 구조를 가질 수 있다.The wiring layer 307b described above may have a multilayer wiring layer structure.

[전극층(307c)(제 2 기판(307)측)][Electrode layer 307c (second substrate 307 side)]

제 2 기판(307)의 배선층(307b) 상에 구비된 전극층(307c)은, 배선층(307b)과의 계면측 상에서, 구리(Cu)에 대한 확산 방지 절연막(361) 및 확산 방지 절연막(361) 상에 적층된 제 2 절연막(369)을 포함한다. 제 2 절연막(369)은, 예를 들면, TEOS막에 의해 형성되고, 매입된 전극으로써 제 2 전극(367)은 제 2 절연막(369)에 형성된 홈 패턴에 구비된다. 제 2 전극(367)는 홈 패턴의 내벽을 덮는 배리어 메탈층(367a) 및 구리(Cu)로 만들어지고 배리어 메탈층(367a) 사이에 끼인 홈 패턴에 매입된 제 2 전극막(367b)으로부터 구성된다. 제 2 전극(367)는 제 1 기판(302)측의 제 1 전극(333)에 상응하기 위해서 배치되고, 절연성 박막(312) 사이에 끼인 제 1 기판(302) 상의 제 1 전극(333)에 전기적으로 연결된다.The electrode layer 307c provided on the wiring layer 307b of the second substrate 307 has a diffusion barrier insulating film 361 and a diffusion barrier insulating film 361 for copper (Cu) on the interface side with the wiring layer 307b. And a second insulating film 369 stacked on it. The second insulating film 369 is formed of, for example, a TEOS film, and as the embedded electrode, the second electrode 367 is provided in the groove pattern formed in the second insulating film 369. The second electrode 367 is constituted from the barrier metal layer 367a covering the inner wall of the groove pattern and the second electrode film 367b made of copper (Cu) and embedded in the groove pattern sandwiched between the barrier metal layer 367a. do. The second electrode 367 is disposed to correspond to the first electrode 333 on the side of the first substrate 302, and is disposed on the first electrode 333 on the first substrate 302 sandwiched between the insulating thin films 312. Electrically connected.

상기 설명한 전극층(307c)의 표면은 제 1 기판(302)에 대한 제 2 기판(307) 상의 맞붙임면(371)으로서 형성된다. 맞붙임면(371)은 제 2 전극(367) 및 제 2 절연막(369)으로 노출되도록 구성되고, 예를 들면, CMP에 의하여 평탄화된 상태이다.The surface of the electrode layer 307c described above is formed as a bonding surface 371 on the second substrate 307 to the first substrate 302. The bonding surface 371 is configured to be exposed to the second electrode 367 and the second insulating film 369, and is in a planarized state by, for example, CMP.

[절연성 박막(312)][Insulating thin film 312]

절연성 박막(312)는 제 1 기판(302)의 맞붙임면(341) 및 제 2 기판(307) 상의 맞붙임면(371) 사이에 끼워지고, 맞붙임면(341) 및 맞붙임면(371)의 전면을 덮는다. 환언하면, 제 2 기판(307)의 제 1 기판(302)은 절연성 박막(312) 사이에 끼어 서로 맞붙여진다.The insulating thin film 312 is sandwiched between the abutment surface 341 of the first substrate 302 and the abutment surface 371 on the second substrate 307, and covers the front surfaces of the abutment surface 341 and the abutment surface 371. Cover. In other words, the first substrate 302 of the second substrate 307 is sandwiched between the insulating thin films 312 and adhered to each other.

상기 설명한 바와 같이, 예를 들면, 절연성 박막(312)은 산화막 및 질화막에 의하여 형성되고, 반도체와 함께 일반적으로 사용되는 산화막 및 질화막은 절연성 박막(312)으로 사용된다. 뒤에서, 절연성 박막(312)의 구성 재료를 자세히 설명한다.As described above, for example, the insulating thin film 312 is formed by an oxide film and a nitride film, and the oxide film and nitride film generally used with a semiconductor are used as the insulating thin film 312. In the following, the constituent material of the insulating thin film 312 will be described in detail.

절연성 박막(312)이 산화막에 의하여 형성된 경우에, 예를 들면, 산화 실리콘(SiO2) 또는 산화 하프늄(HfO2)이 사용된다. 절연성 박막(312)이 산화막에 의해서 형성되고 제 1 전극(333) 및 제 2 전극(367)이 구리(Cu)에 의해 만들어진 경우에, 전극 물질인 구리(Cu)는 절연성 박막(312)으로 확산되기 쉽다. 이러한 구리(Cu)의 확산에 의해 절연성 박막(312)의 전기 저항이 감소하므로, 절연성 박막(312) 사이에 끼인 제 1 전극(333) 및 제 2 전극(367) 사이의 유전성(dielectric)이 향상된다. 따라서, 절연성 박막(312)이 산화막에 의하여 형성된 경우에는, 절연성 박막(312)는 상당히 두껍게 형성될 수 있다.In the case where the insulating thin film 312 is formed by an oxide film, for example, silicon oxide (SiO 2) or hafnium oxide (HfO 2) is used. When the insulating thin film 312 is formed by the oxide film and the first electrode 333 and the second electrode 367 are made of copper (Cu), the electrode material copper (Cu) diffuses into the insulating thin film 312. Easy to be Since the electrical resistance of the insulating thin film 312 is reduced by the diffusion of copper (Cu), the dielectric between the first electrode 333 and the second electrode 367 sandwiched between the insulating thin film 312 is improved. do. Therefore, when the insulating thin film 312 is formed by the oxide film, the insulating thin film 312 can be formed considerably thick.

절연성 박막(312)이 질화막으로 형성된 경우에, 예를 들면, 질화 실리콘(SiN)이 사용된다. 질화막에 의하여 형성된 절연성 박막(312)은 제 1 전극(333) 및 제 2 전극(367)에 대한 확산 방지 특성을 갖는다.In the case where the insulating thin film 312 is formed of a nitride film, for example, silicon nitride (SiN) is used. The insulating thin film 312 formed by the nitride film has diffusion preventing properties for the first electrode 333 and the second electrode 367.

결과적으로, 동일 기판 안에서, 절연성 박막(312)을 통하여 동일 기판의 전극들 사이에 나타나는 누설 전류를 막을 수 있다. 환언하면, 제 1 기판(302)에서 절연성 박막(312)을 통하여 나타나는 근처의 제 1 전극(333) 사이의 누설 전류를 막을 수 있다. 동일하게, 제 2 기판(307)에서, 절연성 박막(312)을 통하여 나타나는 근처의 제 2 전극(367) 사이의 누설 전류를 막을 수 있다.As a result, in the same substrate, leakage current appearing between the electrodes of the same substrate through the insulating thin film 312 can be prevented. In other words, leakage current between the first electrode 333 in the vicinity of the first substrate 302 through the insulating thin film 312 can be prevented. Similarly, in the second substrate 307, leakage current between the adjacent second electrodes 367 through the insulating thin film 312 can be prevented.

반면에, 다른 기판 사이에서, 대향 전극측 상의 절연성 박막으로의 전극 물질의 확산을 막을 수 있다. 환언하면, 대응하는 제 2 기판(307)측 상의 제 2 절연막(369)으로의 제 1 기판(302)측 상의 제 1 전극(333)의 확산을 막을 수 있다. 동일하게, 대응하는 제 1 기판(302)측 상의 제 1 절연막(335)으로의 제 2 기판(307)측 상의 제 2 전극(367)의 확산을 막을 수 있다. 따라서, 절연성 박막이 노출되는 기판의 각각의 맞붙임면의 부분에서 반대 전극측의 전극에 관하여 확산 방지 물질로 만들어진 배리어막을 구비할 필요가 없다.On the other hand, it is possible to prevent the diffusion of the electrode material into the insulating thin film on the opposite electrode side between the other substrates. In other words, diffusion of the first electrode 333 on the first substrate 302 side to the second insulating film 369 on the corresponding second substrate 307 side can be prevented. Similarly, diffusion of the second electrode 367 on the second substrate 307 side to the first insulating film 335 on the corresponding first substrate 302 side can be prevented. Therefore, it is not necessary to provide a barrier film made of a diffusion preventing material with respect to the electrode on the opposite electrode side at the portion of each bonding surface of the substrate to which the insulating thin film is exposed.

또한, 특히 본 실시예에서, 제 1 기판(302)측의 제 1 전극(333) 및 제 2 기판(307)측의 제 2 전극(367)은 절연성 박막(312) 사이에 끼워져 서로 전기적으로 연결된다. 따라서, 절연성 박막(312)의 두께는 매우 작다. 절연성 박막(312)의 막두께는 절연성 박막(312)의 물질에 따라 다르며, 약 2㎚ 이하이다(예를 들면, 산화 실리콘(SiO2) 및 산화 하프늄(HfO2)과 같은 산화물 및 거의 모든 물질에 관하여). 그러나, 절연성 박막(312)의 막 품질에 따라서, 더 두꺼운 막이 사용될 수 있다. 절연성 박막(312) 사이에 싸인 반대 관계로 배치된 제 1 전극(333) 및 제 2 전극(367) 사이는 터널 전류가 흐른다. 또한, 고장을 일으키는 고정 레벨 이상의 전압이 인가되면, 제 1 전극(333) 및 제 2 전극(367)는 완전히 도체 상태로 위치하고 사이로 전류가 흐른다.In particular, in this embodiment, the first electrode 333 on the side of the first substrate 302 and the second electrode 367 on the side of the second substrate 307 are sandwiched between the insulating thin films 312 and electrically connected to each other. do. Therefore, the thickness of the insulating thin film 312 is very small. The film thickness of the insulating thin film 312 depends on the material of the insulating thin film 312 and is about 2 nm or less (for example, about oxides such as silicon oxide (SiO 2) and hafnium oxide (HfO 2) and almost all materials. ). However, depending on the film quality of the insulating thin film 312, thicker films may be used. Tunnel current flows between the first electrode 333 and the second electrode 367 disposed in the opposite relationship between the insulating thin films 312. In addition, when a voltage equal to or higher than a fixed level causing a failure is applied, the first electrode 333 and the second electrode 367 are completely placed in a conductor state and a current flows therebetween.

본 실시예의 반도체 소자(301)에서, 절연성 박막(312)은 필연적으로 위에 설명한 일층 구조를 가질 필요는 없고, 동일 물질의 적층 구조 또는 다른 물질의 적층 구조를 갖는다.In the semiconductor element 301 of this embodiment, the insulating thin film 312 does not necessarily need to have the one-layer structure described above, but has a lamination structure of the same material or a lamination structure of another material.

[보호막(315), 컬러 필터층(317) 및 온 칩 렌즈(319)][Protective Film 315, Color Filter Layer 317, and On-Chip Lens 319]

보호막(315)는 제 1 기판(302)의 광전 변환부(321)를 덮어 구비된다. 보호막(315)는 패시베이션 특성을 갖는 재료막으로 구성되고, 예를 들면 산화 실리콘막, 질화 실리콘막, 또는 산질화 실리콘막 등이 보호막(315)에 사용된다.The passivation layer 315 covers the photoelectric conversion unit 321 of the first substrate 302. The protective film 315 is composed of a material film having passivation characteristics. For example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like is used for the protective film 315.

컬러 필터층(317)은, 각 광전 변환부(321)에 대응하여 1:1로 마련된 각 색의 컬러 필터로 구성되어 있다. 각 색의 컬러 필터의 배열이 한정되는 일은 없다.The color filter layer 317 is comprised with the color filter of each color provided by 1: 1 corresponding to each photoelectric conversion part 321. As shown in FIG. The arrangement of the color filters for each color is not limited.

온 칩 렌즈(319)는, 각 광전 변환부(321) 및 컬러 필터층(317)을 구성하는 각 색의 컬러 필터에 대응하여 1:1로 마련되고, 각 광전 변환부(321)에 입사광이 집광되도록 구성되어 있다.The on-chip lens 319 is provided 1: 1 in correspondence to the color filters of the respective colors constituting the photoelectric conversion unit 321 and the color filter layer 317, and incident light is focused on each photoelectric conversion unit 321. It is configured to be.

[본 실시예의 반도체 소자의 구성에 의한 효과][Effects by Configuration of Semiconductor Device of Present Example]

전술한 방법으로 구성된 본 실시예의 반도체 소자(301)에서, 제 1 기판(302) 및 제 2 기판(307)는 도 8에서 본 바와 같이 절연성 박막(312)로 싸여 서로 맞붙여지므로, 제 1 기판(302)의 맞붙임면(341) 및 제 2 기판(307)의 맞붙임면(371)은 서로 직접 접촉되지 않는다. 따라서, 서로 직접적으로 접합하는 맞붙임면의 구조에서 통상 발생하는 접합 계면을 따른 보이드의 발생을 막을 수 있다. 결과적으로, 반도체 소자에서, 2개의 기판 사이에서의 접합 강도는 증가하고, 신뢰성의 향상이 도모된다.In the semiconductor element 301 of this embodiment constructed by the above-described method, the first substrate 302 and the second substrate 307 are wrapped with the insulating thin film 312 and bonded together as shown in FIG. The bonding surface 341 of 302 and the bonding surface 371 of the second substrate 307 are not in direct contact with each other. Therefore, it is possible to prevent the generation of voids along the joining interface that normally occurs in the structure of the joining surface directly joining each other. As a result, in the semiconductor element, the bonding strength between the two substrates increases, and the reliability is improved.

특히 제 1 절연막(335) 및 제 2 절연막(369)이 TEOS막에 의하여 형성된 경우에, 많은 OH군이 TEOS막의 표면으로 나가므로, 탈수축합에 의한 보이드가 TEOS막 접합의 유형에서 서로 직접 접합하는 각 절연막을 따른 접합 계면을 따라서 발생한다. 또한 절연막이 TEOS막인 경우에, 본 실시예의 반도체 소자(301)에서, 기판은 절연성 박막(312)의 사이에 끼여 맞붙여지기 때문에, TEOS막은 서로 직접 접합되지 않고 탈수축합에 의한 보이드의 발생은 막을 수 있다. 결과적으로, 반도체 소자에서, 2개의 기판 사이에 접합 강도는 증가하고 신뢰성의 향상이 도모된다.Particularly in the case where the first insulating film 335 and the second insulating film 369 are formed by the TEOS film, many OH groups exit to the surface of the TEOS film, so that the voids due to dehydration condensation are directly bonded to each other in the type of TEOS film bonding. It occurs along the bonding interface along each insulating film. In the case where the insulating film is a TEOS film, in the semiconductor element 301 of the present embodiment, since the substrates are sandwiched between the insulating thin films 312, the TEOS films are not directly bonded to each other and generation of voids due to dehydration condensation prevents the film. Can be. As a result, in the semiconductor element, the bonding strength between the two substrates is increased and the reliability is improved.

<<2. 제 2의 실시예의 반도체 장치의 제조에서의 제 1 기판(센서 기판)의 제작 순서>><< 2. Manufacturing Procedure of First Substrate (Sensor Substrate) in Manufacturing of Semiconductor Device of Second Embodiment >>

도 9a 내지 도 9e는 제 2의 실시예의 반도체 장치의 제조에 이용하는 제 1 기판(302)의 제작 순서를 도시한다. 이하, 도 9a 내지 도 9e에 의거하여 본 실시예에 이용하는 제 1 기판(302)(센서 기판)의 제작 순서를 설명한다.9A to 9E show a manufacturing procedure of the first substrate 302 used for manufacturing the semiconductor device of the second embodiment. Hereinafter, the manufacturing procedure of the 1st board | substrate 302 (sensor board | substrate) used for a present Example is demonstrated based on FIGS. 9A-9E.

도 9a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(320)을 준비한다. 이 반도체 기판(320)의 소정 깊이에 n형 불순물층으로 이루어지는 광전 변환부(321)를 형성하고, 또한 광전 변환부(321)의 표면층에, n+형 불순물층으로 이루어지는 전하 전송부나 p+형 불순물층으로 이루어지는 정공용의 전하 축적부를 형성한다. 또한 반도체 기판(320)의 표면층에, n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 및 소스/드레인(323), 나아가서는 여기에서 도시를 생략한 다른 불순물층을 형성한다.As shown in Fig. 9A, a semiconductor substrate 320 made of, for example, single crystal silicon is prepared. The photoelectric conversion part 321 which consists of an n type impurity layer is formed in the predetermined depth of this semiconductor substrate 320, and the charge transfer part which consists of an n + type impurity layer, or a p + type impurity layer is formed in the surface layer of the photoelectric conversion part 321. A charge accumulation portion for holes is formed. Further, a floating diffusion FD made of an n + type impurity layer, a source / drain 323, and other impurity layers not shown here are formed on the surface layer of the semiconductor substrate 320.

다음에, 반도체 기판(320)상에, 게이트 절연막(325)을 성막하고, 또한 게이트 절연막(325)상에 전송 게이트(TG) 및 게이트 전극(327)을 형성한다. 여기서, 전송 게이트(TG)는 플로팅 디퓨전(FD)과 광전 변환부(321)와의 사이에 형성되고, 게이트 전극(327)은, 소스/드레인(323) 사이에 형성된다. 또한 이것과 동일 공정에 의해, 여기에서 도시를 생략한 다른 전극을 형성한다.Next, a gate insulating film 325 is formed on the semiconductor substrate 320, and a transfer gate TG and a gate electrode 327 are formed on the gate insulating film 325. Here, the transfer gate TG is formed between the floating diffusion FD and the photoelectric conversion unit 321, and the gate electrode 327 is formed between the source / drain 323. In addition, by the same process as this, another electrode (not shown) is formed here.

그리고, 여기까지의 공정은, 통상의 제작 순서를 적절히 선택하여 행하여도 좋다.In addition, you may perform the process to here by selecting a normal manufacture procedure suitably.

그 후, 게이트 절연막(325)상에, 전송 게이트(TG) 및 게이트 전극(327)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(329)을 성막한다. 또한, 각 화소에 층간 절연막(329)에 홈 패턴을 형성하고, 이 홈 패턴 내에 배리어 메탈층(331a)을 통하여 배선층(331b)을 매입하여 이루어지는 매입 배선(31)을 형성한다. 이 매입 배선(331)은, 필요 부분에서 전송 게이트(TG)에 접속하여 형성된다. 또한 여기에서 도시는 생략하였지만, 일부의 매입 배선(331)은, 필요 개소에서 소스/드레인(323)에 접속하여 형성된다. 이상에 의해, 매입 배선(331)을 구비한 배선층(302b)을 얻는다. 또한, 이 매입 배선(331)의 형성에는, 도 9b 이하를 이용하여 설명하는 매입 배선 기술을 적용한다.Thereafter, an interlayer insulating film 329 made of, for example, silicon oxide is formed on the gate insulating film 325 while covering the transfer gate TG and the gate electrode 327. In addition, a groove pattern is formed in the interlayer insulating film 329 in each pixel, and an embedded wiring 31 formed by embedding the wiring layer 331b through the barrier metal layer 331a is formed in this groove pattern. This embedded wiring 331 is formed by connecting to the transfer gate TG at the required portion. In addition, although illustration is abbreviate | omitted here, some embedded wiring 331 is formed in connection with the source / drain 323 in a required place. By the above, the wiring layer 302b provided with the embedded wiring 331 is obtained. In addition, the embedding wiring technique demonstrated using FIG. 9B or less is applied to formation of this embedding wiring 331. FIG.

계속되고, 배선층(302b)상에, 확산 방지 절연막(332)을 성막하고, 또한 그 위에 제 1 절연막(335)을 성막한다. 예를 들면 TEOS(tetraethylorthosilicate) 가스를 이용한 CVD법에 의해, TEOS막으로 이루어지는 제 1 절연막(335)을 성막한다. 그 후, 이 제 1 절연막(335)에, 이하에 설명하는 매입 배선 기술을 적용하여, 제 1 전극(333)을 형성한다.Subsequently, a diffusion barrier insulating film 332 is formed on the wiring layer 302b, and a first insulating film 335 is formed thereon. For example, a first insulating film 335 made of a TEOS film is formed by a CVD method using a tetraethylorthosilicate (TEOS) gas. After that, the first electrode 333 is formed by applying the embedding wiring technique described below to the first insulating film 335.

도 9b에 도시하는 바와 같이, 제 1 절연막(335)에 홈 패턴(335a)을 형성한다. 여기에서 도시는 생략하였지만, 홈 패턴(335a)은, 필요한 개소에서는 매입 배선(331)에 달하는 형상으로 형성된다.As shown in FIG. 9B, a groove pattern 335a is formed in the first insulating film 335. Although the illustration is omitted here, the groove pattern 335a is formed in a shape reaching the embedded wiring 331 at a necessary location.

도 9c에 도시하는 바와 같이, 홈 패턴(335a)의 내벽을 덮는 상태로 배리어 메탈층(333a)을 성막하고, 이 상부에 홈 패턴(335a)을 매입하는 상태로 제 1 전극막(333b)을 성막한다. 배리어 메탈층(333a)은, 제 1 전극막(333b)이 제 1 절연막(335)으로 확산하는 것을 막는 배리어 특성이 있는 재료로 구성되고, 한편, 제 1 전극막(333b)은 구리(Cu)로 이루어지지만, 이것으로 한하지 않고, 도전성이 있는 재료에 의해 구성된다.As shown in FIG. 9C, the barrier metal layer 333a is formed in a state of covering the inner wall of the groove pattern 335a, and the first electrode film 333b is formed in a state of embedding the groove pattern 335a therein. We form. The barrier metal layer 333a is made of a material having a barrier property that prevents the first electrode film 333b from diffusing into the first insulating film 335, while the first electrode film 333b is made of copper (Cu). Although it consists of, it is not limited to this, It is comprised by the electrically conductive material.

도 9d에 도시하는 바와 같이, CMP법에 의해, 배리어 메탈층(333a)이 노출할 때까지 제 1 전극막(333b)을 평탄화 제거하고, 또한, 제 1 절연막(335)이 노출할 때까지 배리어 메탈층(33a)을 평탄화 및 제거한다. 이에 의해, 홈 패턴(335a) 내에 배리어 메탈층(333a)을 통하여 제 1 전극막(333b)을 매입하여 이루어지는 제 1 전극(333)을 형성한다. 이상에 의해, 제 1 전극(333)을 구비한 전극층(302c)을 얻는다.As shown in FIG. 9D, by the CMP method, the first electrode film 333b is planarized and removed until the barrier metal layer 333a is exposed, and the barrier until the first insulating film 335 is exposed. The metal layer 33a is planarized and removed. As a result, the first electrode 333 formed by embedding the first electrode film 333b through the barrier metal layer 333a in the groove pattern 335a is formed. By the above, the electrode layer 302c provided with the 1st electrode 333 is obtained.

이상의 공정에 의해, 제 1 전극(333)과 제 1 절연막(335)이 노출된 평탄한 맞붙임면(341)을 갖는 제 1 기판(302)이, 센서 기판으로서 제작된다. 또한, 필요에 응하여, 맞붙임면(341)에 대해, 웨트 처리 또는 플라즈마 처리에 의한 전처리를 시행하여 둔다.By the above process, the 1st board | substrate 302 which has the flat bonding surface 341 on which the 1st electrode 333 and the 1st insulating film 335 were exposed is manufactured as a sensor substrate. In addition, as necessary, the bonding surface 341 is subjected to pretreatment by wet treatment or plasma treatment.

여기까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 알맞은 순서로 행할 수 있다. 본 기술에서는, 다음의 절연성 박막의 성막이 특징적인 공정이 된다.What is necessary is just to perform the process to here in a normal process order, and also a process order is not specifically limited, It can be performed in a suitable order. In this technology, the film formation of the following insulating thin film becomes a characteristic process.

[절연성 박막의 성막 순서][Deposition Procedure of Insulating Thin Film]

도 9e에 도시하는 바와 같이, 제 1 기판(302)에서의 맞붙임면(341)의 전면을 덮는 상태로, 원자층 퇴적법(Atomic Layer Deposition : 이하 ALD법)에 의해 절연성 박막(312a)을 성막한다.As shown in FIG. 9E, an insulating thin film 312a is formed by atomic layer deposition (ALD method) while covering the entire surface of the bonding surface 341 in the first substrate 302. do.

ALD법의 순서에 관해, 개략을 설명한다.The outline of the procedure of ALD method is demonstrated.

우선, 성막되는 박막의 구성 원소를 함유하는 제 1 반응물과 제 2 반응물을 준비한다. 성막 공정으로서, 기판상에, 제 1 반응물을 포함하는 가스를 공급하여 흡착 반응시키는 제 1 공정과, 제 2 반응물을 포함하는 가스 공급하여 흡착 반응시키는 제 2 공정이 있고, 이 공정의 사이에는 불활성 가스를 흘려서, 미흡착의 반응물을 퍼지(purge)한다. 이 성막 공정을 1사이클 행함으로써 원자층 1층을 퇴적시켜서, 반복함에 의해 소망 막두께의 성막을 한다. 또한, 제 1 공정과 제 2 공정은, 어느쪽을 먼저 행하여도 좋다.First, the first reactant and the second reactant containing the constituent elements of the thin film to be formed are prepared. As the film forming step, there is a first step of supplying and adsorbing a gas containing a first reactant onto a substrate, and a second step of supplying and adsorbing a gas containing a second reactant therebetween. The gas is flowed to purge the unadsorbed reactant. By carrying out this cycle of film formation one cycle, one atomic layer is deposited and repeated to form a desired film thickness. In addition, you may perform a 1st process and a 2nd process first.

이상과 같은 성막 방법이 ALD법이고, 다음과 같은 특징이 있다.The film forming method described above is the ALD method, and has the following characteristics.

ALD법은, 상술한 바와 같이, 성막 공정의 사이클을 반복하여 성막하는 방법이고, 이 사이클 수의 조정에 의해, 성막하는 막두께를 원자층 단위로 고정밀도로 제어한 성막이 가능하다. 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, 극히 얇은 절연성 박막(312a)이라도 막두께 제어성 좋게 성막할 수 있다.As described above, the ALD method is a method of forming a film by repeating the cycle of the film forming step, and by adjusting the number of cycles, the film can be formed by controlling the film thickness to be formed with high precision in atomic layer units. When such an ALD method is applied to the formation of the insulating thin film 312a, even an extremely thin insulating thin film 312a can be formed with good film thickness controllability.

ALD법은, 또한 약 500℃ 이하의 저온 프로세스에서의 성막이 가능하는 방법이다. 절연성 박막(312a)의 성막시에는, 이미 전극층(302c)이 형성되어 있기 때문에, 전극층(302c)을 구성하는 금속에의 내열성을 고려할 필요가 있고, 절연성 박막(312a)의 성막에는 저온 프로세스가 요구된다. 그래서, 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, 저온 프로세스에 의해 전극층(302c)을 열화시키는 일 없이 절연성 박막(312a)을 성막할 수 있다.The ALD method is also a method capable of forming a film in a low temperature process of about 500 ° C. or less. Since the electrode layer 302c is already formed at the time of film formation of the insulating thin film 312a, it is necessary to consider heat resistance to the metal constituting the electrode layer 302c, and a low temperature process is required for the film formation of the insulating thin film 312a. do. Therefore, if the ALD method is applied to the formation of the insulating thin film 312a, the insulating thin film 312a can be formed without deteriorating the electrode layer 302c by a low temperature process.

ALD법은, 상술한 바와 같이, 원자층을 1층씩 퇴적시켜서 성막하는 방법이다. 이와 같은 ALD법을 절연성 박막(312a)의 성막에 적용하면, CMP에 의해 초(超)평탄화된 기판 표면의 요철을 악화시키는 일 없고, 평탄하면서 균일한 절연성 박막(312)으로 맞붙임면(341)의 전면을 덮을 수 있다.As described above, the ALD method is a method in which an atomic layer is deposited one by one to form a film. When such an ALD method is applied to the formation of the insulating thin film 312a, the surface 341 which is bonded to the flat and uniform insulating thin film 312 without deteriorating the unevenness of the surface of the ultra-flattened substrate by CMP. Can cover the front of the.

이하에, 한 예로서, 산화막 또는 질화막으로 이루어지는 절연성 박막(312a)의 ALD법에 의한 성막 조건에 관해, 구체적으로 설명한다.As an example, the film-forming conditions by the ALD method of the insulating thin film 312a which consists of an oxide film or a nitride film are demonstrated concretely.

절연성 박막(12a)이 산화막(SiO2 또는 HfO2 등)으로 이루어지는 경우, 상술한 ALD법에서, 제 1 반응물을 Si 함유 반응물 또는 Hf 함유 반응물로 하고, 제 2 반응물을 O 함유 반응물이라고 한다. 이들의 반응물을 공급하여 흡착 반응시키는 공정을 교대로 반복함에 의해, 산화막(SiO2 또는 HfO2)으로 이루어지는 절연성 박막(312a)을 맞붙임면(341)상에 성막한다. 여기서, Si 함유 반응물은, 예를 들면, 실란(SiH4), 디클로로실란(H2SiCl2) 등의 가스 상태로 공급 가능한 물질을 이용한다. Hf 함유 반응물은, 테트라키스디메틸아미노하프늄(Hf[N(CH3)2]4) 등을 이용한다. O 함유 반응물은, 수증기 가스, 오존 가스 등을 이용한다.When the insulating thin film 12a consists of an oxide film (SiO2 or HfO2, etc.), in the above-mentioned ALD method, the first reactant is referred to as Si-containing reactant or Hf-containing reactant, and the second reactant is referred to as O-containing reactant. By alternately repeating the step of supplying and reacting these reactants with each other, an insulating thin film 312a made of an oxide film (SiO 2 or HfO 2) is formed on the bonding surface 341. Here, the Si-containing reactant uses a substance that can be supplied in a gaseous state such as silane (SiH 4), dichlorosilane (H 2 SiCl 2), or the like. As the Hf-containing reactant, tetrakisdimethylaminohafnium (Hf [N (CH3) 2] 4) or the like is used. As the O-containing reactant, steam gas, ozone gas, or the like is used.

한편, 절연성 박막(312a)이 질화막(SiN 등)으로 이루어지는 경우, 상술한 ALD법에서, 제 1 반응물을 Si 함유 반응물로 하고, 제 2 반응물을 N 함유 반응물로 한다. 이들의 반응물을 공급하여 흡착 반응시키는 공정을 교대로 반복함에 의해, 질화막(SiN)으로 이루어지는 절연성 박막(312a)을 맏붙임면(341)상에 성막한다. 여기서, N 함유 반응물은, 예를 들면, 질소 가스나 암모니아 가스 등을 이용한다. O 함유 반응물은, 수증기 가스, 오존 가스 등을 이용한다.On the other hand, when the insulating thin film 312a consists of a nitride film (SiN etc.), in the above-mentioned ALD method, a 1st reactant is made into Si containing reactant, and a 2nd reactant is made into N containing reactant. By alternately repeating the steps of supplying these reactants and adsorption reaction, an insulating thin film 312a made of nitride film SiN is formed on the first paste surface 341. Here, the N-containing reactant uses, for example, nitrogen gas or ammonia gas. As the O-containing reactant, steam gas, ozone gas, or the like is used.

이상에 의해, 제 1 기판(302)상에, 맏붙임면(341)의 전면을 덮는 상태로, 극히 얇은 균일한 절연성 박막(312a)을 성막한다.By the above, the extremely thin uniform insulating thin film 312a is formed into a film on the 1st board | substrate 302 in the state which covers the whole surface of the 1st pasting surface 341. FIG.

<<3. 제 2의 실시예의 반도체 장치의 제조에서의 제 2 기판(회로 기판)의 제작 순서>><< 3. Manufacturing Procedure of Second Substrate (Circuit Board) in Manufacturing of Semiconductor Device of Second Embodiment >>

도 10a 및 도 10b는, 상술한 본 실시 형태의 반도체 장치의 제조에 이용되는 제 2 기판(307)의 제작 순서를 설명하기 위한 단면 공정도이다. 이하, 도 10a 및 도 10b에 의거하여 제 2의 실시예에 이용되는 제 2 기판(307)(회로 기판)의 제작 순서를 설명한다.10A and 10B are cross-sectional process diagrams for explaining the fabrication procedure of the second substrate 307 used for manufacturing the semiconductor device of the present embodiment described above. Hereinafter, the manufacturing procedure of the 2nd board | substrate 307 (circuit board | substrate) used for a 2nd Example is demonstrated based on FIG. 10A and 10B.

도 10a에 도시하는 바와 같이, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판(350)을 준비한다. 이 반도체 기판(350)의 표면층에, 각 도전형의 소스/드레인(351), 및 여기에서 도시를 생략한 다른 불순물층을 형성한다. 이에 의해, 반도체층(307a)을 얻는다.As shown in Fig. 10A, a semiconductor substrate 350 made of, for example, single crystal silicon is prepared. Source / drain 351 of each conductivity type and other impurity layers not shown here are formed in the surface layer of this semiconductor substrate 350. As a result, the semiconductor layer 307a is obtained.

다음에, 반도체층(307a)의 위에, 게이트 절연막(353)을 성막하고, 또한 이 상부에 게이트 전극(355)을 형성한다. 게이트 전극(355)은, 소스/드레인(351) 사이에 형성된다. 또한, 이것과 동일 공정에서, 여기에서 도시를 생략한 다른 전극을 형성한다.Next, a gate insulating film 353 is formed over the semiconductor layer 307a, and a gate electrode 355 is formed thereon. The gate electrode 355 is formed between the source / drain 351. In addition, in the same process as this, another electrode (not shown) is formed here.

계속해서, 게이트 절연막(353)의 위에, 게이트 전극(355)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(357)을 성막한다. 이 층간 절연막(357)의 홈 패턴 내에 배리어 메탈층(359a)을 통하여 배선층(359b)을 매입하여 이루어지는 매입 배선(359)을 형성하고, 매입 배선(359)을 구비한 배선층(307b)을 얻는다. 여기에서 매입 배선(359)의 형성은, 상술한 제 1 전극(333)의 형성과 마찬가지로, 매입 배선 기술을 적용하여 행한다.Subsequently, an interlayer insulating film 357 made of, for example, silicon oxide is formed on the gate insulating film 353 in a state of covering the gate electrode 355. An embedded wiring 359 formed by embedding the wiring layer 359b through the barrier metal layer 359a is formed in the groove pattern of the interlayer insulating film 357 to obtain a wiring layer 307b having the embedded wiring 359. The embedding wiring 359 is formed here by applying the embedding wiring technique similarly to the formation of the first electrode 333 described above.

그 후, 배선층(307b)상에 확산 방지 절연막(361)을 통하여, 예를 들면 TEOS막로 이루어지는 제 2 절연막(369)을 적층시켜서 성막한다. 이에 의해, 제 2 절연막(369)의 홈 패턴 내에 배리어 메탈층(367a)을 통하여 제 2 전극막(367b)을 매입하여 이루어지는 제 2 전극(367)을 형성하고, 제 2 전극(367)을 구비한 전극층(307c)을 얻는다. 여기에서 제 2 전극(367)의 형성은, 상술한 제 1 전극(333)의 형성과 마찬가지로 행한다.Thereafter, a second insulating film 369 made of, for example, a TEOS film is laminated on the wiring layer 307b via a diffusion preventing insulating film 361 to form a film. As a result, a second electrode 367 formed by embedding the second electrode film 367b through the barrier metal layer 367a is formed in the groove pattern of the second insulating film 369, and the second electrode 367 is provided. One electrode layer 307c is obtained. The second electrode 367 is formed here in the same manner as the first electrode 333 described above.

이상의 공정에 의해, 제 2 전극(367)과 제 2 절연막(369)이 노출된 평탄한 맞붙임면(371)을 갖는 제 2 기판(307)이, 회로 기판으로서 제작된다.By the above process, the 2nd board | substrate 307 which has the flat bonding surface 371 exposed by the 2nd electrode 367 and the 2nd insulating film 369 is produced as a circuit board.

여기까지의 공정은, 통상의 공정 순서로 행하면 좋고, 또한 특히 공정 순서가 한정되는 일은 없고, 적절한 순서로 행할 수 있다. 본 기술에서는, 다음의 절연성 박막의 성막, 및 기판의 맞붙임이 특징적인 공정이 된다.What is necessary is just to perform the process to here in a normal process order, and also a process order is not specifically limited, It can carry out in an appropriate order. In this technique, the film formation of the following insulating thin film and the bonding of a board | substrate become a characteristic process.

도 10b에 도시하는 바와 같이, 제 1 기판(302)측의 절연성 박막(312a)과 마찬가지로 하여, 맞붙임면(371)의 위에, ALD법에 의해 절연성 박막(312b)을 성막한다.As shown in FIG. 10B, the insulating thin film 312b is formed on the bonding surface 371 by the ALD method in the same manner as the insulating thin film 312a on the side of the first substrate 302.

이에 의해, 제 2 기판(307)상에, 맞붙임면(371)의 전면을 덮는 상태로, 극히 얇은 균일한 절연성 박막(312b)을 성막한다. 또한, 절연성 박막(312b)은, 제 1 기판(302)측의 절연성 박막(312a)과 다른 막이라도 좋지만, 같은 막이라도 좋다.As a result, an extremely thin uniform insulating thin film 312b is formed on the second substrate 307 while covering the entire surface of the bonding surface 371. The insulating thin film 312b may be a different film from the insulating thin film 312a on the first substrate 302 side, or may be the same film.

<<4. 본 실시 형태의 반도체 장치의 제조에서의 기판의 맞붙임 순서>><< 4. Joining procedure of the board | substrate in manufacture of the semiconductor device of this embodiment >>

도 11a 및 도 11b를 이용하여, 맏붙임면(341)상에 절연성 박막(312a)을 성막한 제 1 기판(302)과, 맞붙임면(371)상에 절연성 박막(312b)을 성막한 제 2 기판(307)과의 맞붙임 순서를 설명한다.11A and 11B, the first substrate 302 having the insulating thin film 312a formed on the first bonding surface 341 and the second thin film having the insulating thin film 312b formed on the bonding surface 371. The bonding procedure with the board | substrate 307 is demonstrated.

도 11a에 도시하는 바와 같이, 절연성 박막을 통한 상태로 제 1 기판(302)의 맏붙임면(341)과 제 2 기판(307)의 맞붙임면(371)을 대향 배치시키고, 또한, 제 1 기판(302)의 제 1 전극(333)과, 제 2 기판(307)의 제 2 전극(367)이 대응하도록 위치 맞춤한다. 도시한 예에서는, 제 1 전극(333)과 제 2 전극(367)이 1:1로 대응하고 있는 상태를 나타내지만, 대응 상태는 이것으로 한정되는 일은 없다.As shown in FIG. 11A, the first bonding surface 341 of the first substrate 302 and the bonding surface 371 of the second substrate 307 are disposed to face each other in the state of the insulating thin film, and the first substrate is further disposed. The first electrode 333 of 302 and the second electrode 367 of the second substrate 307 are aligned so as to correspond. In the example shown in figure, although the 1st electrode 333 and the 2nd electrode 367 correspond to 1: 1, the correspondence state is not limited to this.

도 11b에 도시하는 바와 같이, 제 1 기판(302)상의 절연성 박막(312a)과, 제 2 기판(307)상의 절연성 박막(312b)을 대향시킨 상태로 열처리를 행함에 의해, 절연성 박막(312a)과 절연성 박막(312b)과의 사이의 접합을 한다. 이와 같은 열처리는, 제 1 기판(302) 및 제 2 기판(307)에 형성된 소자나 배선에 영향이 없는 범위에서, 절연성 박막(312)끼리가 충분히 접합하는 온도 및 시간에서 행하여진다.As shown in FIG. 11B, the insulating thin film 312a is formed by performing heat treatment with the insulating thin film 312a on the first substrate 302 and the insulating thin film 312b on the second substrate 307 facing each other. And the insulating thin film 312b are bonded. Such heat treatment is performed at a temperature and time at which the insulating thin films 312 are sufficiently bonded to each other in a range without affecting elements or wirings formed on the first and second substrates 302 and 307.

예를 들면, 제 1 전극(333) 및 제 2 전극(367)이, 구리(Cu)를 주로 하는 재료로 구성되는 경우, 200℃ 내지 600℃에서 1 내지 5시간 정도의 열처리가 행하여진다. 이와 같은 열처리는, 가압 분위기하에서 행하여도 좋고, 또는, 제 1 기판(302)과 제 2 기판(307)을 양면측부터 가압한 상태로 행하여도 좋다. 한 예으로서, 400℃에서 4시간의 열처리를 행함으로써, 절연성 박막(312)을 통한 제 1 전극(333)과 제 2 전극(367)과의 사이의 접속를 행한다. 이에 의해, 절연성 박막(312a)과 절연성 박막(312b)과의 사이가 접합되고, 제 1 기판(302)과 제 2 기판(307)이 맞붙여진다.For example, when the 1st electrode 333 and the 2nd electrode 367 are comprised from the material which mainly uses copper (Cu), heat processing for about 1 to 5 hours is performed at 200 degreeC-600 degreeC. Such heat treatment may be performed in a pressurized atmosphere, or may be performed in a state where the first substrate 302 and the second substrate 307 are pressed from both sides. As an example, the heat treatment is performed at 400 ° C. for 4 hours, so that the connection between the first electrode 333 and the second electrode 367 through the insulating thin film 312 is performed. Thereby, between the insulating thin film 312a and the insulating thin film 312b is joined, and the 1st board | substrate 302 and the 2nd board | substrate 307 are bonded together.

여기서, 상술한 바와 같이 제 1 기판(302) 및 제 2 기판(307)의 양쪽의 맞붙임면(341, 371)상에 절연성 박막(312a, 312b)이 성막되는 경우는, 그 절연성 박막(312a, 312b)이 같은 재료라도, 다른 재료라도 좋다.As described above, when the insulating thin films 312a and 312b are formed on the bonding surfaces 341 and 371 of both the first substrate 302 and the second substrate 307, the insulating thin films 312a, 312b) may be the same material or different materials.

또한, 본 실시예의 반도체 장치의 제조 방법에서는, 제 1 기판(302) 및 제 2 기판(307)중 어느 한쪽의 기판의 맞붙임면만으로 절연성 박막을 성막하여도 좋다. 예를 들면, 제 1 기판(302)의 맏붙임면(341)상만에 절연성 박막(312a)을 성막하여, 제 1 기판(302)측의 절연성 박막(312a)과 제 2 기판(307)측의 맞붙임면(371)과의 사이의 접합에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙여도 좋다.In addition, in the manufacturing method of the semiconductor device of the present embodiment, the insulating thin film may be formed only by the bonding surface of any one of the first substrate 302 and the second substrate 307. For example, the insulating thin film 312a is formed only on the first attaching surface 341 of the first substrate 302, so that the insulating thin film 312a and the second substrate 307 side of the first substrate 302 side are formed. The first substrate 302 and the second substrate 307 may be bonded together by bonding between the bonding surfaces 371.

이상과 같이, 제 1 기판(302)과 제 2 기판(307)을 맞붙인 후, 제 1 기판(302)측의 반도체 기판(320)을 박막화하여 반도체층(302a)으로 하고, 광전 변환부(321)을 노출시킨다. 또한, 필요에 응하여, 제 2 기판(307)측의 반도체층(307a)에서, 반도체 기판(350)을 박막화하여도 좋다.As described above, after the first substrate 302 and the second substrate 307 are bonded together, the semiconductor substrate 320 on the side of the first substrate 302 is thinned to form the semiconductor layer 302a, and the photoelectric conversion unit ( 321). In addition, as needed, the semiconductor substrate 350 may be thinned in the semiconductor layer 307a on the second substrate 307 side.

그 후, 제 1 기판(302)에서의 광전 변환부(321)의 노출면상에 보호막(315)을 성막하고, 또한 보호막(315)상에 컬러 필터층(317) 및 온 칩 렌즈(319)를 형성하여, 반도체 장치(1) 또는 고체 촬상 장치를 완성시킨다.Thereafter, a protective film 315 is formed on the exposed surface of the photoelectric conversion unit 321 in the first substrate 302, and a color filter layer 317 and an on-chip lens 319 are formed on the protective film 315. Thus, the semiconductor device 1 or the solid-state imaging device is completed.

[제 2의 실시예의 반도체 장치의 제조 방법에 의한 효과][Effect by Manufacturing Method of Semiconductor Device of Second Embodiment]

상술한 바와 같은 본 실시 형태의 반도체 장치의 제조 방법에서는, 제 1 기판(302) 및 제 2 기판(307)의 위에 각각 절연성 박막(312a, 312b)을 성막하고, 이 절연성 박막(312a, 312b)이 성막된 면끼리를 접합함에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙이고 있다. 이 때문에, CMP에 의해 평탄화 처리된 맞붙임면(341, 371)끼리를 직접 접합하는 경우와 비교하여, 절연성 박막(312a, 312b)이 성막된 면끼리의 접합에 의해, 제 1 기판(302)과 제 2 기판(307)을 맞붙이는 본 실시 형태의 반도체 장치(1)는 접합성이 좋다. 또한, 제 1 기판(302)의 맏붙임면(341)상에만 절연성 박막(12a)을 성막한 경우라도, 제 1 기판(302)측의 절연성 박막(312a)과 제 2 기판(307)측의 맞붙임면(371)과의 사이의 접합이 되고, 맞붙임면(341, 371)끼리를 직접 접합하는 경우보다도 기판의 접합성이 좋다.In the method for manufacturing a semiconductor device of the present embodiment as described above, insulating thin films 312a and 312b are formed on the first substrate 302 and the second substrate 307, respectively, and the insulating thin films 312a and 312b are formed. The first substrate 302 and the second substrate 307 are bonded together by joining the formed films. For this reason, compared with the case where the bonding surfaces 341 and 371 flattened by CMP are directly bonded to each other, the first substrate 302 and the first substrate 302 are formed by bonding the surfaces on which the insulating thin films 312a and 312b are formed. The semiconductor device 1 of the present embodiment which joins the second substrate 307 has good bonding. In addition, even when the insulating thin film 12a is formed only on the first attaching surface 341 of the first substrate 302, the insulating thin film 312a on the side of the first substrate 302 and the second substrate 307 side are formed. Bonding between the joining surfaces 371 is performed, and the bonding property of the substrate is better than the case where the joining surfaces 341 and 371 are directly bonded to each other.

예를 들면, CMP에 의해 평탄화 처리된 맞붙임면(341, 371)은, CMP의 공정에서 맞붙임면(341, 371)을 구성하는 제 1 절연막(335) 및 제 2 절연막(369)이 함수(含水)할 가능성이 있다. 또한, 이 맞붙임면(341, 371)을 구성하는 제 1 절연막(335) 및 제 2 절연막(369)이 TEOS막로 이루어지는 경우라면, 그 TEOS막의 성막 조건 때문에, 원래 함수율이 높은 막으로서 제 1 절연막(335) 및 제 2 절연막(369)이 형성된다. 따라서 이와 같은 함수하고 있는 맞붙임면(341, 371)끼리를 직접 접합하는 경우, 맞붙인 후의 열처리에서, 탈 가스(outgoing gas)가 접합 계면에 집중하여 보이드를 형성한다. 그러나, 본 실시 형태에서는, 맞붙임면(341, 371)의 전면을 절연성 박막(312a, 312b)으로 덮음에 의해, 탈 가스가 접합 계면에 집중하는 것을 방지하여 보이드의 발생를 억제하는 것이 가능하다.For example, the joining surfaces 341 and 371 planarized by CMP are formed by the first insulating film 335 and the second insulating film 369 constituting the joining surfaces 341 and 371 in the CMP process. There is a possibility. If the first insulating film 335 and the second insulating film 369 constituting the bonding surfaces 341 and 371 are made of a TEOS film, the first insulating film (1) is originally formed as a film having a high water content due to the film forming conditions of the TEOS film. 335 and a second insulating film 369 are formed. Therefore, when directly joining the above-mentioned functioning bonding surfaces 341 and 371, outgoing gas concentrates in a joining interface and forms a void in the heat processing after pasting. However, in the present embodiment, by covering the entire surfaces of the bonding surfaces 341 and 371 with the insulating thin films 312a and 312b, it is possible to prevent degassing from concentrating on the bonding interface and to suppress the generation of voids.

특히, 제 1 기판(302)의 맞붙임면(341)상의 절연성 박막(312a)과 제 2 기판(307)의 맞붙임면(371)상의 절연성 박막(312b)이, 동일 재료 막으로 구성되어 있는 경우는, 동일 재료 막끼리의 접합이 되기 때문에, 보다 강고한 접합이 가능하게 된다. 이에 의해, 기판의 접합 강도가 증가하여 신뢰성의 향상이 도모된 반도체 장치를 얻을 수 있다.In particular, when the insulating thin film 312a on the bonding surface 341 of the first substrate 302 and the insulating thin film 312b on the bonding surface 371 of the second substrate 307 are formed of the same material film, Since the same material films are bonded to each other, more firm bonding can be achieved. Thereby, the semiconductor device with which the joining strength of a board | substrate increases and the improvement of reliability was aimed at can be obtained.

나아가서는, 절연성 박막(312a, 312b)의 성막을 ALD법에 의해 행하였음에 의해, 다음과 같은 효과도 있다.Further, by forming the insulating thin films 312a and 312b by the ALD method, the following effects are also obtained.

우선, ALD법은 원자층 단위의 성막에 의해 막두께 제어성이 좋은 방법이여서, 극히 얇은 절연성 박막을 성막 가능하다. 이에 의해, 제 1 기판(302)측의 제 1 전극(333)과 제 2 기판(307)측의 제 2 전극(367)이 절연성 박막(312)을 통하여 대향 배치된 구조라도, 이 절연성 박막(312)이 극히 얇은 막두께이기 때문에, 제 1 전극(333)과 제 2 전극(367)과의 사이의 전기적인 접속이 가능하게 된다.First, the ALD method is a method of controlling film thickness with good film formation in atomic layer units, and thus an extremely thin insulating thin film can be formed. Thus, even if the first electrode 333 on the side of the first substrate 302 and the second electrode 367 on the side of the second substrate 307 are arranged to face each other via the insulating thin film 312, the insulating thin film ( Since 312 is an extremely thin film thickness, electrical connection between the first electrode 333 and the second electrode 367 becomes possible.

다음에, ALD법은 원자층 단위의 성막에 의해 막두께 균일성이 좋은 방법이여서, CMP에 의해 평탄화된 맞붙임면(341, 371)의 평탄성을 유지하여, 균일한 절연성 박막(312a, 312b)을 제 1 기판(302) 및 제 2 기판(307)의 위에 성막한다. 이와 같은 절연성 박막(312a, 312b)의 성막된 평탄한 접합면끼리에 의해 접합이 도모되기 때문에, 밀착성에 우수한 접합이 행하여지고, 접합 강도가 향상한 기판의 접합이 가능하게 된다.Next, the ALD method is a method of good film thickness uniformity by atomic layer deposition, and maintains the flatness of the joining surfaces 341 and 371 flattened by CMP to form uniform insulating thin films 312a and 312b. The film is formed on the first substrate 302 and the second substrate 307. Since the bonding is performed by the formed flat joining surfaces of the insulating thin films 312a and 312b, bonding excellent in adhesiveness is performed and bonding of the substrate with improved bonding strength is possible.

계속해서, ALD법은 저온 프로세스에서의 성막을 하는 방법이어서, 제 1 기판(302)측의 전극층(302c) 및 제 2 기판(307)측의 전극층(307c)을 구성하는 금속이 고열에 의해 열화하는 일 없이, 제 1 기판(302) 및 제 2 기판(307)의 위에 절연성 박막(312a, 312b)을 성막 가능하다.Subsequently, the ALD method is a method for forming a film in a low temperature process, so that the metal constituting the electrode layer 302c on the first substrate 302 side and the electrode layer 307c on the second substrate 307 side deteriorates due to high heat. The insulating thin films 312a and 312b can be formed on the first substrate 302 and the second substrate 307 without the need to do so.

최후로, ALD법은 원자층 단위의 성막 방법이여서, 성막된 절연성 박막(312a, 312b)은 치밀한 막이어서 함수율이 극히 낮고, 함수율이 낮은 절연성 박막(312a, 312b)이 성막된 접합면끼리에 의한 접합이 되기 때문에, 접합면에 보이드의 발생하는 우려는 전혀 없다.Finally, the ALD method is an atomic layer deposition method, whereby the formed insulating thin films 312a and 312b are dense films so that the insulating films 312a and 312b having extremely low water content and low moisture content are formed by bonding surfaces. Since joining is performed, there is no fear of generation of voids in the joining surface.

이상에 의해, 기판의 접합 강도가 증가하여 신뢰성의 향상이 도모된 반도체 장치가 얻어진다.The semiconductor device in which the bonding strength of a board | substrate increases and the improvement of reliability was aimed at by the above is obtained.

제 3의 실시예Third embodiment

<<1. 제 1의 실시 형태>><< 1. First embodiment >>

[종래의 Cu-Cu 접합 기술의 문제점][Problems of Conventional Cu-Cu Bonding Technology]

우선, 본 개시의 제 1의 실시 형태에 관한 반도체 장치에 관해 설명하기 전에, 종래의 Cu-Cu 접합 기술에서 발생할 수 있는 문제점를, 도 12a, 도 12b 및 도 13을 참조하면서 설명한다. 또한, 도 12a는, 2개의 반도체 부재를 접합하기 전의 각 반도체 부재의 개략 구성이고, 도 12b는, 접합 후의 접합 계면 부근의 개략 단면도이다. 또한, 도 13은, 2개의 반도체 부재의 맞붙임시에 접합 얼라인먼트 어긋남이 발생한 경우에 발생할 수 있는 문제를 설명하기 위한 도면이다.First, before describing the semiconductor device according to the first embodiment of the present disclosure, problems which may occur in the conventional Cu-Cu bonding technique will be described with reference to FIGS. 12A, 12B, and 13. 12A is a schematic structure of each semiconductor member before joining two semiconductor members, and FIG. 12B is a schematic sectional drawing of the junction interface vicinity after joining. 13 is a figure for demonstrating the problem which may arise when the junction alignment misalignment generate | occur | produces at the time of joining two semiconductor members.

도 12a, 도 12b 및 도 13에서는, 제 1 SiO2층(611), 제 1 Cu 전극(612), 및, 제 1 Cu 배리어층(613)을 포함하는 제 1 반도체 부재(610)와, 제 2 SiO2층(621), 제 2 Cu 전극(622), 및, 제 2 Cu 배리어층(623)을 포함하는 제 2 반도체 부재(620)를 접합하는 예를 도시한다.12A, 12B, and 13, a first semiconductor member 610 and a second including a first SiO 2 layer 611, a first Cu electrode 612, and a first Cu barrier layer 613. The example which joins the 2nd semiconductor member 620 containing the SiO2 layer 621, the 2nd Cu electrode 622, and the 2nd Cu barrier layer 623 is shown.

또한, 도 12a 및 도 12b에 도시하는 예에서는, 각 반도체 부재에서, Cu 전극은, SiO2층의 한쪽의 표면에 매립하도록 하여 형성된다. 즉, Cu 전극은, SiO2층의 한쪽의 표면에 노출하고, 또한, 그 노출면이 SiO2층의 한쪽의 표면과 개략 같은면이 되도록 형성된다. 또한, Cu 배리어층은, Cu 전극과 SiO2층과의 사이에 마련된다. 그리고, 제 1 반도체 부재(610)의 제 1 Cu 전극(612)측의 표면과, 제 2 반도체 부재(620)의 제 2 Cu 전극(622)측의 표면이 맞붙여진다.In addition, in the example shown to FIG. 12A and FIG. 12B, in each semiconductor member, Cu electrode is formed so that it may be embedded in one surface of SiO2 layer. That is, the Cu electrode is exposed to one surface of the SiO 2 layer and is formed so that the exposed surface thereof is approximately the same surface as one surface of the SiO 2 layer. The Cu barrier layer is provided between the Cu electrode and the SiO 2 layer. The surface of the first Cu electrode 612 side of the first semiconductor member 610 and the surface of the second Cu electrode 622 side of the second semiconductor member 620 are bonded to each other.

제 1 반도체 부재(610)와 제 2 반도체 부재(620)를 접합할 때, 양자의 사이에 접합 얼라인먼트 어긋남이 발생하면, 도 12b에 도시하는 바와 같이, 접합 계면(Sj)에서, 한쪽의 반도체 부재의 Cu 전극과 다른쪽의 반도체 부재의 SiO2층과의 접촉 영역이 생성된다.When bonding alignment misalignment occurs between both when joining the first semiconductor member 610 and the second semiconductor member 620, as shown in FIG. 12B, one semiconductor member is formed at the bonding interface Sj. A contact region between the Cu electrode and the SiO 2 layer of the other semiconductor member is generated.

이 경우, 접합시의 어닐 처리 등에 의해, 도 13에 도시하는 바와 같이, 각 Cu 전극으로부터 SiO2층에 Cu(630)가 확산하여, 접합 계면(Sj)에서, 이웃하는 Cu 전극 사이가 단락할 가능성이 있다. 또한, 각 Cu 전극으로부터 SiO2층에의 Cu(630)의 확산 량이 크면 Cu 전극 내의 Cu의 량이 감소하기 때문에, 예를 들면, 접촉 저항의 상승이나 도통 불량 등의 부적합함이 생기는 경우도 생각된다.In this case, as shown in FIG. 13, Cu 630 diffuses from each Cu electrode to the SiO 2 layer by annealing at the time of joining, or the like, and a short circuit between adjacent Cu electrodes may occur at the bonding interface Sj. There is this. In addition, since the amount of Cu in the Cu electrode decreases when the amount of diffusion of Cu 630 from each Cu electrode to the SiO 2 layer is large, it is conceivable that, for example, inadequateness such as an increase in contact resistance or poor conduction may occur.

상술한 바와 같은 접합 계면(Sj)에서의 전기 특성의 부적합함이 생기면, 반도체 장치의 성능이 열화한다. 그래서, 본 실시 형태에서는, 상술한 바와 같은 접합 계면(Sj)에서의 전기 특성의 부적합함을 해소할 수 있는 반도체 장치의 구성에 관해 설명한다.If the electrical properties at the junction interface Sj as described above are inadequate, the performance of the semiconductor device deteriorates. So, in this embodiment, the structure of the semiconductor device which can eliminate the unsuitability of the electrical characteristic in the bonding interface Sj as mentioned above is demonstrated.

[반도체 장치의 구성][Configuration of Semiconductor Device]

도 14 및 도 15에, 제 1의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 14는, 제 1의 실시 형태의 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 15는, 각 Cu 접합부 및 후술하는 계면 Cu 배리어막 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 14 및 도 15에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다.14 and 15 show a schematic configuration of a semiconductor device according to the first embodiment. 14 is a schematic cross-sectional view of the vicinity of a bonding interface of the semiconductor device of the first embodiment, and FIG. 15 is a schematic top view of the vicinity of the bonding interface showing an arrangement relationship between each Cu junction portion and an interface Cu barrier film described later. . In addition, in FIG.14 and FIG.15, in order to simplify description, only the structure of one junction interface vicinity is shown.

반도체 장치(401)는, 도 14에 도시하는 바와 같이, 제 1 반도체 부재(410)(제 1 반도체부)와, 제 2 반도체 부재(420)(제 2 반도체부)를 구비한다. 그리고, 본 실시 형태의 반도체 장치(401)에서는, 제 1 반도체 부재(410)의 후술하는 제 1층간 절연막(415)측의 면이, 제 2 반도체 부재(420)의 후술하는 계면 Cu 배리어막(428)측의 면과 접합된다.As shown in FIG. 14, the semiconductor device 401 includes a first semiconductor member 410 (first semiconductor portion) and a second semiconductor member 420 (second semiconductor portion). In the semiconductor device 401 of the present embodiment, the surface of the first semiconductor member 410 on the side of the first interlayer insulating film 415 described later is the interface Cu barrier film (described later) of the second semiconductor member 420. 428) the side.

제 1 반도체 부재(410)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(416), 및, 제 1 Cu 배리어층(417)을 갖는다.The first semiconductor member 410 includes a first semiconductor substrate (not shown), a first SiO 2 layer 411, a first Cu wiring portion 412, a first Cu barrier film 413, and a first Cu diffusion barrier film ( 414, a first interlayer insulating film 415, a first Cu junction 416, and a first Cu barrier layer 417.

제 1 SiO2층(411)은, 제 1 반도체 기판상에 형성된다. 제 1 Cu 배선부(412)는, 제 1 SiO2층(411)의 제 1 반도체 기판측과는 반대측의 표면에 매립하도록 하여 형성된다. 또한, 제 1 Cu 배선부(412)는, 도 15에 도시하는 바와 같이, 소정 방향으로 연재한 Cu막이고, 예를 들면, 도시하지 않은 반도체 장치(401) 내 또는 반도체 장치(401)를 포함하는 전자 기기 내의 소정의 디바이스, 신호 처리 회로 등에 접속된다.The first SiO 2 layer 411 is formed on the first semiconductor substrate. The 1st Cu wiring part 412 is formed so that it may be embedded in the surface of the 1st SiO2 layer 411 on the opposite side to the 1st semiconductor substrate side. In addition, as shown in FIG. 15, the 1st Cu wiring part 412 is a Cu film extended in a predetermined direction, for example, contains the semiconductor device 401 or the semiconductor device 401 which is not shown in figure. Connected to a predetermined device, a signal processing circuit, or the like in an electronic device.

제 1 Cu 배리어막(413)은, 제 1 SiO2층(411)과 제 1 Cu 배선부(412)와의 사이에 형성된다. 또한, 제 1 Cu 배리어막(413)은, 제 1 Cu 배선부(412)로부터 제 1 SiO2층(411)으로의 Cu(구리)의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물(TiN, TaN, RuN)로 형성된다.The first Cu barrier film 413 is formed between the first SiO 2 layer 411 and the first Cu wiring portion 412. In addition, the 1st Cu barrier film 413 is a thin film for preventing the diffusion of Cu (copper) from the 1st Cu wiring part 412 to the 1st SiO2 layer 411, For example, Ti, Ta , Ru, or their nitrides (TiN, TaN, RuN).

제 1 Cu 확산 방지막(414)은, 제 1 SiO2층(411) 및 제 1 Cu 배선부(412)의 영역상이고, 또한, 제 1 Cu 배리어층(417)의 형성 영역 이외의 영역상에 형성된다. 또한, 제 1 Cu 확산 방지막(414)은, 제 1 Cu 배선부(412)로부터 제 1층간 절연막(415)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면 SiC, SiN, 또는, SiCN 등의 박막으로 구성된다.The first Cu diffusion barrier film 414 is formed on the region of the first SiO 2 layer 411 and the first Cu wiring portion 412 and is formed on the region other than the formation region of the first Cu barrier layer 417. . In addition, the 1st Cu diffusion prevention film 414 is a thin film for preventing the diffusion of Cu from the 1st Cu wiring part 412 to the 1st interlayer insulation film 415, For example, SiC, SiN, or SiCN It consists of thin films, such as these.

제 1층간 절연막(415)은, 제 1 Cu 확산 방지막(414)상에 형성되고, 예를 들면 SiO2막 등의 산화막으로 구성된다.The first interlayer insulating film 415 is formed on the first Cu diffusion barrier film 414 and is composed of, for example, an oxide film such as an SiO 2 film.

제 1 Cu 접합부(416)(제 1 금속막)는, 제 1층간 절연막(415)의 제 1 Cu 확산 방지막(414)측과는 반대측의 표면에 매립하도록 하여 마련된다. 또한, 본 실시 형태에서는, 제 1 Cu 접합부(416)를, 도 15에 도시하는 바와 같이, 표면(막면)이 정방형상의 Cu막으로 구성한다. 단, 본 개시는 이것으로 한정되지 않고, 제 1 Cu 접합부(416)의 표면 형상은, 예를 들면, 필요로 하는 접촉 저항, 디자인 룰 등의 조건를 고려하여 적절히 변경할 수 있다.The 1st Cu junction part 416 (1st metal film) is provided so that it may be buried in the surface on the opposite side to the 1st Cu diffusion prevention film 414 side of the 1st interlayer insulation film 415. As shown in FIG. In addition, in this embodiment, as shown in FIG. 15, the 1st Cu junction part 416 comprises the surface (film surface) of a square Cu film | membrane. However, this indication is not limited to this, The surface shape of the 1st Cu junction part 416 can be suitably changed in consideration of conditions, such as a required contact resistance and a design rule, for example.

제 1 Cu 배리어층(417)은, 제 1 Cu 접합부(416)와, 제 1 Cu 배선부(412), 제 1 Cu 확산 방지막(414) 및 제 1층간 절연막(415)과의 사이에 마련되고, 제 1 Cu 접합부(416)를 덮도록 마련된다. 이에 의해, 제 1 Cu 접합부(416)는, 제 1 Cu 배리어층(417)을 통하여 제 1 Cu 배선부(412)에 전기적으로 접속된다. 또한, 제 1 Cu 배리어층(417)은, 제 1 Cu 접합부(416)로부터 제 1층간 절연막(415)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.The first Cu barrier layer 417 is provided between the first Cu junction portion 416, the first Cu wiring portion 412, the first Cu diffusion barrier film 414, and the first interlayer insulating film 415. It is provided so that the 1st Cu junction part 416 may be covered. Thereby, the 1st Cu junction part 416 is electrically connected to the 1st Cu wiring part 412 via the 1st Cu barrier layer 417. In addition, the 1st Cu barrier layer 417 is a thin film for preventing the diffusion of Cu from the 1st Cu junction part 416 to the 1st interlayer insulation film 415, For example, Ti, Ta, Ru, or Are formed of their nitrides.

제 2 반도체 부재(420)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 계면 Cu 배리어막(428)을 갖는다.The second semiconductor member 420 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film ( 424, a second interlayer insulating film 425, a second Cu junction 426, a second Cu barrier layer 427, and an interfacial Cu barrier film 428.

또한, 제 2 반도체 부재(420)의 제 2 반도체 기판, 제 2 SiO2층(421), 및, 제 2 Cu 배선부(422)는, 각각, 제 1 반도체 부재(410)의 제 1 반도체 기판, 제 1 SiO2층(411), 및, 제 1 Cu 배선부(412)와 같은 구성이다. 또한, 제 2 반도체 부재(420)의 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 및, 제 2 층간 절연막(425)은, 각각, 제 1 반도체 부재(410)의 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 및, 제 1층간 절연막(415)과 같은 구성이다.In addition, the second semiconductor substrate of the second semiconductor member 420, the second SiO 2 layer 421, and the second Cu wiring part 422 are respectively formed of the first semiconductor substrate of the first semiconductor member 410, It is the same structure as the 1st SiO2 layer 411 and the 1st Cu wiring part 412. FIG. The second Cu barrier film 423, the second Cu diffusion barrier film 424, and the second interlayer insulating film 425 of the second semiconductor member 420 are each formed of the first semiconductor member 410. It is the same structure as the 1 Cu barrier film 413, the 1st Cu diffusion barrier film 414, and the 1st interlayer insulation film 415.

제 2 Cu 접합부(426)(제 2 금속막)는, 제 2 층간 절연막(425)(절연막)의 제 2 Cu 확산 방지막(424)측과는 반대측의 표면에 매립하도록 하여 마련된다. 또한, 본 실시 형태에서는, 제 2 Cu 접합부(426)를, 도 15에 도시하는 바와 같이, 표면이 정방형상의 Cu막으로 구성한다. 단, 본 발명은 이것으로 한정되지 않고, 제 2 Cu 접합부(426)의 표면 형상은, 예를 들면, 필요로 하는 접촉 저항, 디자인 룰 등의 조건를 고려하여 적절히 변경할 수 있다.The 2nd Cu junction part 426 (2nd metal film) is provided so that it may be buried in the surface on the opposite side to the 2nd Cu diffusion prevention film 424 side of the 2nd interlayer insulation film 425 (insulation film). In addition, in this embodiment, as shown in FIG. 15, the 2nd Cu junction part 426 comprises a square Cu film | membrane. However, this invention is not limited to this, The surface shape of the 2nd Cu junction part 426 can be suitably changed in consideration of conditions, such as a required contact resistance and a design rule, for example.

또한, 본 실시 형태에서는, 도 14 및 도 15에 도시하는 바와 같이, 제 2 Cu 접합부(426)의 접합측(접합 계면(Sj)측)의 표면 면적(접합측 표면의 치수)을, 제 1 Cu 접합부(416)의 그것보다 작게 한다. 이때, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420) 사이에서 상정되는 최대의 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에서, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)과 접촉하지 않도록, 제 2 Cu 접합부(426)의 사이즈를 설정한다. 보다 구체적으로는, 예를 들면, 도 14에 도시하는 바와 같이, 제 2 Cu 접합부(426)의 측면과 제 1 Cu 배리어층(417)의 측면과의 최단 거리를 △a로 하였을 때, △a가 상정되는 최대의 접합 얼라인먼트 어긋남 이상의 치수가 되도록, 제 2 Cu 접합부(426)의 사이즈를 설정한다.In addition, in this embodiment, as shown to FIG. 14 and FIG. 15, the surface area (dimension of the bonding side surface) of the bonding side (bonding interface Sj side) of the 2nd Cu bonding part 426 is 1st. It is made smaller than that of the Cu junction portion 416. At this time, even if the largest bond alignment misalignment assumed between the first semiconductor member 410 and the second semiconductor member 420 occurs, the second Cu junction portion 426 and the first interlayer insulating film at the bonding interface Sj. The size of the second Cu junction portion 426 is set so as not to contact 415. More specifically, for example, as shown in FIG. 14, when the shortest distance between the side surface of the second Cu junction 426 and the side surface of the first Cu barrier layer 417 is Δa, Δa The size of the 2nd Cu junction part 426 is set so that it may become a dimension more than the largest junction alignment misalignment which is assumed.

제 2 Cu 배리어층(427)은, 제 2 Cu 접합부(426)와, 제 2 Cu 배선부(422), 제 2 Cu 확산 방지막(424) 및 제 2 층간 절연막(425)과의 사이에 마련되고, 제 2 Cu 접합부(426)를 덮도록 마련된다. 이에 의해, 제 2 Cu 접합부(426)는, 제 2 Cu 배리어층(427)을 통하여 제 2 Cu 배선부(422)에 전기적으로 접속된다. 또한, 제 2 Cu 배리어층(427)은, 제 1 Cu 배리어층(417)과 마찬가지로, 제 2 Cu 접합부(426)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.The second Cu barrier layer 427 is provided between the second Cu junction portion 426, the second Cu wiring portion 422, the second Cu diffusion barrier film 424, and the second interlayer insulating film 425. It is provided so that the 2nd Cu junction part 426 may be covered. As a result, the second Cu junction portion 426 is electrically connected to the second Cu wiring portion 422 via the second Cu barrier layer 427. The second Cu barrier layer 427 is a thin film for preventing the diffusion of Cu from the second Cu junction 426 to the second interlayer insulating film 425, similarly to the first Cu barrier layer 417. For example, Ti, Ta, Ru, or their nitrides are formed.

계면 Cu 배리어막(428)(계면 배리어막, 계면 배리어부)은, 제 2 층간 절연막(425)상에 형성된다. 이때, 계면 Cu 배리어막(428)의 표면과, 제 2 Cu 접합부(426)의 접합측의 표면이 개략 같은면이 되도록, 계면 Cu 배리어막(428)을 형성한다. 즉, 계면 Cu 배리어막(428)은, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 마련된다. 이와 같은 영역(위치)에 계면 Cu 배리어막(428)을 마련함에 의해, 접합 계면(Sj)에서의 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막(SiO2막)에 Cu가 확산하는 것을 방지할 수 있다.The interfacial Cu barrier film 428 (interface barrier film, interfacial barrier portion) is formed on the second interlayer insulating film 425. At this time, the interfacial Cu barrier film 428 is formed so that the surface of the interfacial Cu barrier film 428 and the surface of the joining side of the second Cu junction part 426 are roughly the same surface. That is, the interface Cu barrier film 428 is provided in the area | region which includes the surface area | region which is not joined with the 2nd Cu junction part 426 among the surface area | region of the bonding interface Sj side of the 1st Cu junction part 416. FIG. By providing the interface Cu barrier film 428 in such a region (position), the Cu junction part is formed through the opposing area | region of the 1st Cu junction part 416 and the 2nd interlayer insulation film 425 in a junction interface Sj. The diffusion of Cu into the interlayer insulating film (SiO 2 film) can be prevented.

또한, 계면 Cu 배리어막(428)은, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다. 단, Cu막과의 밀착성 향상이라는 관점에서는, 특히, 계면 Cu 배리어막(428)을 SiN으로 형성하는 것이 바람직하다.The interfacial Cu barrier film 428 can be formed of a material such as SiN, SiON, SiCN, or an organic resin, for example. However, it is particularly preferable to form the interfacial Cu barrier film 428 by SiN from the viewpoint of improving the adhesion with the Cu film.

[반도체 장치의 제조 수법][Method of Manufacturing Semiconductor Device]

다음에, 본 실시 형태의 반도체 장치(401)의 제조 수법을, 도 16a 내지 고 16m을 참조하면서 설명한다. 또한, 도 16a 내지 16l에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 16m에는, 제 1 반도체 부재(410)와 제 2 반도체 부재(420)와의 접합 처리의 양상을 도시한다.Next, the manufacturing method of the semiconductor device 401 of this embodiment is demonstrated, referring FIGS. 16A-16M. 16A to 16L show a schematic cross section near the Cu junction portion of the semiconductor member produced in each step, and in FIG. 16M, an aspect of the bonding process between the first semiconductor member 410 and the second semiconductor member 420. To show.

최초에, 도 16a 내지 도 16f을 참조하면서, 제 1 반도체 부재(410)의 제작 수법을 설명한다. 본 실시 형태에서는, 도시하지 않지만, 우선, 제 1 SiO2층(411)(하지 절연층)의 한쪽의 표면의 소정 영역에, 제 1 Cu 배리어막(413), 및, 제 1 Cu 배선부(412)를 이 순서로 형성한다. 이때, 제 1 Cu 배선부(412)를, 제 1 SiO2층(411)의 한쪽의 표면에 매입하도록(제 1 Cu 배선부(412)가 그 표면에 노출하도록) 형성한다.First, the manufacturing method of the first semiconductor member 410 will be described with reference to FIGS. 16A to 16F. Although not shown in the present embodiment, first, the first Cu barrier film 413 and the first Cu wiring portion 412 are disposed in a predetermined region of one surface of the first SiO 2 layer 411 (underground insulating layer). ) Are formed in this order. At this time, the 1st Cu wiring part 412 is formed so that it may be embedded in one surface of the 1st SiO2 layer 411 (so that the 1st Cu wiring part 412 may expose to the surface).

뒤이어, 도 16a에 도시하는 바와 같이, 제 1 SiO2층(411), 제 1 Cu 배선부(412), 및, 제 1 Cu 배리어막(413)으로 이루어지는 반도체 부재의 제 1 Cu 배선부(412)측의 표면상에, 제 1 Cu 확산 방지막(414)을 형성한다. 또한, 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 및, 제 1 Cu 확산 방지막(414)은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2004-63859호 공보 참조)과 마찬가지로 형성할 수 있다.Subsequently, as shown in FIG. 16A, the first Cu wiring portion 412 of the semiconductor member including the first SiO 2 layer 411, the first Cu wiring portion 412, and the first Cu barrier film 413. On the side surface, a first Cu diffusion barrier film 414 is formed. In addition, the 1st SiO2 layer 411, the 1st Cu wiring part 412, the 1st Cu barrier film 413, and the 1st Cu diffusion prevention film 414 are conventional, for example, such as a solid-state imaging device. It can form similarly to the manufacturing method of a semiconductor device (for example, refer Unexamined-Japanese-Patent No. 2004-63859).

뒤이어, 제 1 Cu 확산 방지막(414)상에, 제 1층간 절연막(415)을 형성한다. 구체적으로는, 예를 들면, 제 1 Cu 확산 방지막(414)상에, 두께가 약 50 내지 500nm 정도의 SiO2막 또는 탄소 함유 산화 실리콘(SiOC)막을 성막하여 제 1층간 절연막(415)을 형성한다. 또한, 이와 같은 제 1층간 절연막(415)은, 예를 들면 CVD(chemical vapor deposition)법, 또는, 스핀 코트법으로 형성할 수 있다.Subsequently, a first interlayer insulating film 415 is formed on the first Cu diffusion barrier film 414. Specifically, for example, an SiO 2 film or a carbon-containing silicon oxide (SiOC) film having a thickness of about 50 to 500 nm is formed on the first Cu diffusion barrier film 414 to form the first interlayer insulating film 415. . The first interlayer insulating film 415 can be formed by, for example, a chemical vapor deposition (CVD) method or a spin coat method.

뒤이어, 도 16b에 도시하는 바와 같이, 제 1층간 절연막(415)상에 레지스트막(450)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(450)에 대해 패터닝 처리를 시행하고, 제 1 Cu 접합부(416)의 형성 영역의 레지스트막(450)을 제거하여 개구부(450a)를 형성한다.Subsequently, as shown in FIG. 16B, a resist film 450 is formed on the first interlayer insulating film 415. Then, by using a photolithography technique, the resist film 450 is patterned, and the resist film 450 in the region where the first Cu junction 416 is formed is removed to form the opening 450a.

뒤이어 레지스트막(450)이 형성된 반도체 부재의 개구부(150a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(450)의 개구부(450a)에 노출한 제 1층간 절연막(415)의 영역이 에칭된다. 이 에칭 처리에서는, 도 16c에 도시하는 바와 같이, 레지스트막(450)의 개구부(450a)의 영역의 제 1층간 절연막(415), 및, 제 1 Cu 확산 방지막(414)을 제거하고, 제 1층간 절연막(415)의 개구부(415a)에 제 1 Cu 배선부(412)를 노출시킨다. 또한, 본 실시 형태에서는, 제 1층간 절연막(415)의 개구부(415a)의 개구 지름을, 예를 들면, 약 4 내지 100㎛ 정도로 한다.Subsequently, a dry etching process is performed on the surface of the opening 150a side of the semiconductor member on which the resist film 450 is formed, for example, using a conventional magnetron type etching apparatus. As a result, the region of the first interlayer insulating film 415 exposed to the opening 450a of the resist film 450 is etched. In this etching process, as shown in FIG. 16C, the 1st interlayer insulation film 415 and the 1st Cu diffusion barrier film 414 of the area | region of the opening part 450a of the resist film 450 are removed, and 1st The first Cu wiring portion 412 is exposed in the opening 415a of the interlayer insulating film 415. In addition, in this embodiment, the opening diameter of the opening part 415a of the 1st interlayer insulation film 415 is made into about 4-100 micrometers, for example.

그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 1층간 절연막(415)상에 잔류한 레지스트막(450), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Then, the ashing process is performed, for example, the ashing process using oxygen (O2) plasma, and the washing process using the organic amine chemical liquid. As a result, the resist film 450 remaining on the first interlayer insulating film 415 and the remaining deposits generated in the etching process are removed.

뒤이어 도 16d에 도시하는 바와 같이, 제 1층간 절연막(415)상, 및, 제 1층간 절연막(415)의 개구부(15a)에 노출한 제 1 Cu 배선부(412)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 1 Cu 배리어층(417)을 형성한다. 구체적으로는, 예를 들면 RF(Radio Frequency) 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 1 Cu 배리어층(417)을, 제 1층간 절연막(415) 및 제 1 Cu 배선부(412)상에 형성한다.Subsequently, as shown in FIG. 16D, on the first interlayer insulating film 415 and on the first Cu wiring portion 412 exposed to the opening 15a of the first interlayer insulating film 415, Ti, Ta, A first Cu barrier layer 417 made of Ru or nitride thereof is formed. Specifically, for example, a first Cu barrier layer 417 having a thickness of about 5 to 50 nm is formed in an Ar / N2 atmosphere by using a technique such as RF (Radio Frequency) sputtering. And on the first Cu wiring portion 412.

뒤이어 도 16e에 도시하는 바와 같이, 제 1 Cu 배리어층(417)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(451)을 형성한다. 이 처리에 의해, 제 1층간 절연막(415)의 개구부(415a)의 영역에 Cu막(451)이 매입된다.Subsequently, as shown in FIG. 16E, the Cu film 451 is formed on the 1st Cu barrier layer 417 using methods, such as a sputtering method and an electroplating method, for example. By this process, the Cu film 451 is embedded in the region of the opening 415a of the first interlayer insulating film 415.

뒤이어 Cu막(451)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(451)을 죄여서 치밀한 막질의 Cu막(451)을 형성한다.Subsequently, the semiconductor member on which the Cu film 451 is formed is heated at about 100 to 400 ° C. for about 1 to 60 minutes in a nitrogen atmosphere or in a vacuum using a heating device such as a hot plate or a sinter annealing device. By this heat treatment, the Cu film 451 is tightened to form a dense Cu film 451.

그 후, 도 16f에 도시하는 바와 같이, Cu막(451) 및 제 1 Cu 배리어층(417)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 구체적으로는, 제 1층간 절연막(415)이 표면에 노출할 때까지, Cu막(451)측의 표면을 CMP법으로 연마한다.Thereafter, as shown in FIG. 16F, unnecessary portions of the Cu film 451 and the first Cu barrier layer 417 are removed by a chemical mechanical polishing (CMP) method. Specifically, the surface on the Cu film 451 side is polished by the CMP method until the first interlayer insulating film 415 is exposed to the surface.

본 실시 형태에서는, 상술한 도 16a 내지 16f의 각종 공정을 행하여, 제 1 반도체 부재(410)를 제작한다. 다음에, 제 2 반도체 부재(420)의 제작 수법을, 도 16g 내지 16l을 참조하면서 설명한다.In this embodiment, the various steps of FIGS. 16A to 16F described above are performed to fabricate the first semiconductor member 410. Next, the manufacturing method of the 2nd semiconductor member 420 is demonstrated, referring FIGS. 16G-16L.

우선, 제 1 반도체 부재(410)와 마찬가지로 하여(도 16a의 공정), 제 2 SiO2층(421)의 한쪽의 표면의 소정 영역에, 제 2 Cu 배리어막(423), 및, 제 2 Cu 배선부(422)를 이 순서로 형성한다. 뒤이어 제 2 SiO2층(421), 제 2 Cu 배선부(422), 및, 제 2 Cu 배리어막(423)으로 이루어지는 반도체 부재의 제 2 Cu 배선부(422)측의 표면상에, 제 2 Cu 확산 방지막(424)을 형성한다.First, similarly to the first semiconductor member 410 (process of FIG. 16A), the second Cu barrier film 423 and the second Cu wiring are formed in a predetermined region of one surface of the second SiO 2 layer 421. The section 422 is formed in this order. Subsequently, on the surface of the 2nd Cu wiring part 422 side of the semiconductor member which consists of a 2nd SiO2 layer 421, the 2nd Cu wiring part 422, and the 2nd Cu barrier film 423, 2nd Cu is used. A diffusion barrier 424 is formed.

뒤이어 제 2 Cu 확산 방지막(424)상에, 제 2 층간 절연막(425)을 형성한다. 구체적으로는, 예를 들면, 제 2 Cu 확산 방지막(424)상에, 두께가 약 50 내지 500nm 정도의 SiO2막 또는 SiOC막을 성막하여 제 2 층간 절연막(425)을 형성한다. 또한, 이와 같은 제 2 층간 절연막(425)은, 예를 들면 CVD법 또는 스핀 코트법으로 형성할 수 있다. 뒤이어 제 2 층간 절연막(425)상에, 예를 들면 CVD법 또는 스핀 코트법 등의 수법을 이용하여, 두께가 약 5 내지 100nm 정도의 계면 Cu 배리어막(428)을 형성한다. 뒤이어 계면 Cu 배리어막(428)상에, 예를 들면 CVD법 또는 스핀 코트법 등의 수법을 이용하여, 두께가 약 50 내지 200nm 정도의 SiO2막 또는 SiOC막을 성막하여 절연막(452)을 형성한다.Subsequently, a second interlayer insulating film 425 is formed on the second Cu diffusion barrier film 424. Specifically, for example, on the second Cu diffusion barrier film 424, an SiO 2 film or SiOC film having a thickness of about 50 to 500 nm is formed to form a second interlayer insulating film 425. The second interlayer insulating film 425 can be formed by, for example, a CVD method or a spin coat method. Subsequently, an interface Cu barrier film 428 having a thickness of about 5 to 100 nm is formed on the second interlayer insulating film 425 by, for example, a method such as CVD or spin coating. Subsequently, an insulating film 452 is formed on the interfacial Cu barrier film 428 by forming a SiO 2 film or SiOC film having a thickness of about 50 to 200 nm by using a technique such as CVD or spin coating.

뒤이어 도 16g에 도시하는 바와 같이, 절연막(452)상에 레지스트막(453)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(453)에 대해 패터닝 처리를 시행하고, 제 2 Cu 접합부(426)의 형성 영역의 레지스트막(453)을 제거하여 개구부(453a)를 형성한다. 또한, 개구부(453a)의 개구 지름은, 도 16b의 공정에서 형성한 레지스트막(450)의 개구부(450a)의 그것보다 작게 한다.Subsequently, as shown in FIG. 16G, a resist film 453 is formed on the insulating film 452. Then, by using a photolithography technique, the resist film 453 is patterned to remove the resist film 453 in the region where the second Cu junction portion 426 is formed to form the opening portion 453a. In addition, the opening diameter of the opening part 453a is made smaller than that of the opening part 450a of the resist film 450 formed at the process of FIG. 16B.

단, 상술한 레지스트막(453)에 개구부(453a)가 형성된 반도체 부재의 제작 공정은, 도 16g에 도시하는 예로 한정되지 않고, 예를 들면, 계면 Cu 배리어막(428)상에 직접, 레지스트막(453)을 마련하고, 다시, 개구부(453a)를 형성하여도 좋다. 도 16h에, 그 수법으로 개구부(453a)를 형성한 때의 반도체 부재의 개략 단면도를 도시한다.However, the manufacturing process of the semiconductor member in which the opening part 453a was formed in the resist film 453 mentioned above is not limited to the example shown in FIG. 16G, For example, a resist film is directly on the interface Cu barrier film 428. 453 may be provided and the opening portion 453a may be formed again. 16H is a schematic cross-sectional view of the semiconductor member when the opening portion 453a is formed by the method.

단, 도 16h에 도시하는 수법을 채용한 경우, 계면 Cu 배리어막(428)상에 직접, 제 2 Cu 배리어층(427)을 통하여 Cu막이 형성되고, 그 후, 그 Cu막을 CMP 처리로 연마함에 의해 제 2 Cu 접합부(426)가 형성된다. 그러나, 통상, 계면 Cu 배리어막(428)은 CMP 처리로 연마하는 것이 곤란한 막이기 때문에, 도 16h에 도시하는 수법을 채용한 경우에는, CMP 처리시에, Cu막의 깎임 잔사가 계면 Cu 배리어막(428)상에 발생하는 경우도 있다.However, when the method shown in FIG. 16H is adopted, a Cu film is formed directly on the interface Cu barrier film 428 via the second Cu barrier layer 427, and then the Cu film is polished by CMP treatment. As a result, the second Cu junction portion 426 is formed. However, normally, since the interface Cu barrier film 428 is a film that is difficult to polish by CMP processing, when the method shown in Fig. 16H is employed, the chipping residue of the Cu film is an interface Cu barrier film ( 428).

그에 대해, 도 16g에 도시하는 개구부(453a)의 형성 수법에서는, 계면 Cu 배리어막(428)상에 절연막(452)이 형성되기 때문에, Cu막의 CMP 처리시에 절연막(452)도 함께 연마함에 의해, Cu막의 깎임 잔사를 보다 확실하게 없앨 수 있다. 즉, 제 2 Cu 접합부(426)를 형성할 때의 Cu막의 깎임 잔사를 방지하는 관점에서는, 도 16g에 도시하는 개구부(453a)의 형성 수법이 도 12에 도시하는 개구부(453a)의 형성 수법 보다 알맞다.In contrast, in the formation method of the opening portion 453a shown in FIG. 16G, since the insulating film 452 is formed on the interface Cu barrier film 428, the insulating film 452 is also polished in the CMP process of the Cu film. The chipping residue of the Cu film can be removed more reliably. That is, from the viewpoint of preventing the chipping residue of the Cu film when forming the second Cu junction 426, the formation method of the opening portion 453a shown in FIG. 16G is more than the formation method of the opening portion 453a shown in FIG. 12. fit.

뒤이어 레지스트막(453)이 형성된 반도체 부재의 개구부(453a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(453)의 개구부(453a)에 노출한 절연막(452)의 영역이 에칭된다. 이 에칭 처리에서는, 도 16i에 도시하는 바와 같이, 개구부(453a)의 영역의 절연막(452), 계면 Cu 배리어막(428), 제 2 층간 절연막(425), 및, 제 2 Cu 확산 방지막(424)을 제거하여, 제 2 층간 절연막(425)의 개구부(425a)에 제 2 Cu 배선부(422)를 노출시킨다. 또한, 본 실시 형태에서는, 제 2 층간 절연막(425)의 개구부(425a)의 개구 지름은, 예를 들면, 약 1 내지 95㎛ 정도로 한다.Subsequently, the dry etching process is performed to the surface of the opening part 453a side of the semiconductor member in which the resist film 453 was formed, for example using the conventionally known magnetron type etching apparatus. As a result, the region of the insulating film 452 exposed to the opening portion 453a of the resist film 453 is etched. In this etching process, as shown in FIG. 16I, the insulating film 452, the interfacial Cu barrier film 428, the second interlayer insulating film 425, and the second Cu diffusion barrier film 424 in the region of the opening 453a. ) Is removed to expose the second Cu wiring portion 422 to the opening 425a of the second interlayer insulating film 425. In addition, in this embodiment, the opening diameter of the opening part 425a of the 2nd interlayer insulation film 425 is about 1-95 micrometers, for example.

그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 절연막(452)상에 잔류한 레지스트막(453), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Then, the ashing process is performed, for example, the ashing process using oxygen (O2) plasma, and the washing process using the organic amine chemical liquid. Thereby, the resist film 453 which remained on the insulating film 452, and the residual deposit which arose in the said etching process are removed.

뒤이어 도 16j에 도시하는 바와 같이, 절연막(452)상, 및, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 2 Cu 배리어층(427)을 형성한다. 구체적으로는, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 2 Cu 배리어층(427)을, 절연막(452) 및 제 2 Cu 배선부(422)상에 형성한다.Subsequently, as shown in FIG. 16J, Ti, Ta, Ru, or on the insulating film 452 and on the second Cu wiring portion 422 exposed to the opening 425a of the second interlayer insulating film 425. And a second Cu barrier layer 427 made of nitride thereof. Specifically, the second Cu barrier layer 427 having a thickness of about 5 to 50 nm is formed in an Ar / N2 atmosphere by using a technique such as RF sputtering, for example, the insulating film 452 and the second Cu wiring portion. It forms on (422).

뒤이어 도 16j에 도시하는 바와 같이, 제 2 Cu 배리어층(427)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(454)을 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)의 영역에 Cu막(454)이 매입된다.16J, the Cu film 454 is formed on the 2nd Cu barrier layer 427 using methods, such as a sputtering method and an electroplating method, for example. By this process, the Cu film 454 is embedded in the region of the opening 425a of the second interlayer insulating film 425.

뒤이어 Cu막(454)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(454)을 죄여서 치밀한 막질의 Cu막(454)을 형성한다.Subsequently, the semiconductor member on which the Cu film 454 is formed is heated for about 1 to 60 minutes at about 100 to 400 ° C. in a nitrogen atmosphere or in a vacuum using a heating device such as a hot plate or a sinter annealing device. By this heat treatment, the Cu film 454 is clamped to form a dense film quality Cu film 454.

그리고, 도 16l에 도시하는 바와 같이, Cu막(454), 제 2 Cu 배리어층(427) 및 절연막(452)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 구체적으로는, 계면 Cu 배리어막(428)이 표면에 노출할 때까지, Cu막(454)측의 표면을 CMP법으로 연마한다. 본 실시 형태에서는, 상술한 도 16g 내지 16l의 각종 공정을 행하여, 제 2 반도체 부재(420)를 제작한다.As shown in FIG. 16L, unnecessary portions of the Cu film 454, the second Cu barrier layer 427, and the insulating film 452 are removed by the chemical mechanical polishing (CMP) method. Specifically, the surface on the Cu film 454 side is polished by the CMP method until the interface Cu barrier film 428 is exposed to the surface. In this embodiment, the various steps of FIGS. 16G to 16L described above are performed to fabricate the second semiconductor member 420.

뒤이어 상기 순서로 제작된 제 1 반도체 부재(410)(도 16f)와 제 2 반도체 부재(420)(도 16l)를 맞붙인다. 이 맞붙임 공정(접합 공정)의 구체적인 처리 내용은, 다음과 같다.Subsequently, the first semiconductor member 410 (FIG. 16F) and the second semiconductor member 420 (FIG. 16L) produced in the above order are bonded together. The specific process content of this pasting process (joining process) is as follows.

우선, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거한다. 이에 의해, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.First, the surface of the surface of the first Cu junction 416 of the first semiconductor member 410 and the surface of the surface of the second Cu junction 426 of the second semiconductor member 420 are subjected to a reduction treatment. The oxide film (oxide) on the surface of the Cu junction portion is removed. This exposes clean Cu to the surface of each Cu junction part. In this case, as the reduction treatment, for example, a wet etching treatment using a chemical solution such as formic acid, or a dry etching treatment using plasma such as Ar, NH 3, H 2, or the like is used.

뒤이어 도 16m에 도시하는 바와 같이, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 이때, 제 1 Cu 접합부(416)와, 그것에 대응하는 제 2 Cu 접합부(426)가 대향하도록 위치 맞춤을 행하고 나서 양자를 맞붙인다.Subsequently, as shown in FIG. 16M, the surface of the first Cu junction 416 side of the first semiconductor member 410 is brought into contact with the surface of the second Cu junction 426 side of the second semiconductor member 420. (Or work together). At this time, after positioning so that the 1st Cu junction part 416 and the 2nd Cu junction part 426 corresponding to it may oppose, both are bonded together.

뒤이어 제 1 반도체 부재(410) 및 제 2 반도체 부재(420)를 맞붙인 상태로, 예를 들면 핫 플레이트나 RTA(Rapid Thermal Annealing) 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, in a state where the first semiconductor member 410 and the second semiconductor member 420 are bonded to each other, for example, the bonding member is annealed by using a heating device such as a hot plate or a rapid thermal annealing (RTA) device. The 1 Cu junction part 416 and the 2nd Cu junction part 426 are bonded together. Specifically, for example, the joining member is heated in an atmospheric N 2 atmosphere or in a vacuum at about 100 to 400 ° C. for about 5 minutes to 2 hours.

또한, 이 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 계면 Cu 배리어막(428)이 배치된다. 보다 구체적으로는, 도 14에 도시하는 바와 같이, 제 1 Cu 접합부(416)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역을 포함하는 영역에 계면 Cu 배리어막(428)이 배치된다.In addition, by this bonding treatment, the interface Cu barrier film 428 is included in a region including the surface region not bonded to the second Cu bonding portion 426 among the surface regions on the bonding interface Sj side of the first Cu bonding portion 416. ) Is placed. More specifically, as shown in FIG. 14, the interface Cu barrier film 428 is in a region including the region of the bonding interface Sj that the first Cu junction portion 416 and the second interlayer insulating film 425 oppose. ) Is placed.

본 실시 형태에서는, 이와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(401)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, Cu-Cu bonding process is performed in this way. In addition, the manufacturing process of the semiconductor device 401 other than the bonding process mentioned above can be performed similarly to the manufacturing method of semiconductor devices, such as a conventional solid-state imaging device (for example, refer Unexamined-Japanese-Patent No. 2007-234725). have.

상술한 바와 같이, 본 실시 형태의 반도체 장치(401)에서는, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(420)의 제 2 층간 절연막(425)이 대향하는 접합 계면 영역을 포함하는 영역에는, 계면 Cu 배리어막(428)이 마련된다. 그 때문에, 본 실시 형태에서는, 반도체 부재의 접합시에, 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에서, Cu 접합부와 층간 절연막과의 접촉 영역이 발생하지 않아, 상술한 접합 계면(Sj)에서의 전기 특성의 부적합함을 해소할 수 있다.As described above, in the semiconductor device 401 of the present embodiment, the first Cu junction portion 416 of the first semiconductor member 410 and the second interlayer insulating film 425 of the second semiconductor member 420 face each other. An interface Cu barrier film 428 is provided in a region including the bonded interface region described above. Therefore, in the present embodiment, even when bonding alignment misalignment occurs during the bonding of the semiconductor members, the contact region between the Cu bonding portion and the interlayer insulating film does not occur at the bonding interface Sj, and thus the bonding interface Sj described above. The inadequacy of the electrical characteristics in) can be eliminated.

또한, 본 실시 형태에서는, 상술한 바와 같이, 제 1 Cu 접합부(416)의 접합측의 표면 면적을, 제 2 Cu 접합부(426)의 그것보다 충분히 크게 한다. 그 때문에, 본 실시 형태에서는, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420)의 접합시에 접합 얼라인먼트 어긋남이 발생하여도, Cu 접합부 사이의 접촉 면적(접촉 저항)은 변화하지 않아, 반도체 장치(401)의 전기 특성(또는 성능)의 열화를 억제할 수 있다. 즉, 본 실시 형태에서는, 접합 계면(Sj)에서의 접촉 저항의 증대를 억제할 수 있기 때문에, 반도체 장치(401)의 소비 전력의 증대, 및, 처리 속도의 지연를 억제할 수 있다.In addition, in this embodiment, as above-mentioned, the surface area of the joining side of the 1st Cu junction part 416 is made larger than that of the 2nd Cu junction part 426. Therefore, in this embodiment, even if bonding alignment shift | offset occurs at the time of joining the 1st semiconductor member 410 and the 2nd semiconductor member 420, the contact area (contact resistance) between Cu junction parts does not change, Deterioration in electrical characteristics (or performance) of the semiconductor device 401 can be suppressed. That is, in this embodiment, since the increase of the contact resistance in the bonding interface Sj can be suppressed, the increase of the power consumption of the semiconductor device 401, and the delay of a processing speed can be suppressed.

또한, 본 실시 형태에서는, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 사이에는, 계면 Cu 배리어막(428)이 마련되기 때문에, 양자 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 본 실시 형태에서는, 제 1 반도체 부재(410) 및 제 2 반도체 부재(420) 사이의 접합 강도를 증대시킬 수 있다.In addition, in this embodiment, since the interface Cu barrier film 428 is provided between the 1st Cu junction part 416 and the 2nd interlayer insulation film 425, the adhesive force between them can be improved. As a result, in the present embodiment, the bonding strength between the first semiconductor member 410 and the second semiconductor member 420 can be increased.

이상의 것으로부터, 본 실시 형태에서는, 접합 계면에서의 전기 특성의 열화를 보다 한층 억제할 수 있고, 보다 신뢰성이 높은 접합 계면(Sj)을 갖는 반도체 장치(401)를 제공할 수 있다.From the above, in the present embodiment, the deterioration of the electrical characteristics at the bonding interface can be further suppressed, and the semiconductor device 401 having the more reliable bonding interface Sj can be provided.

<<2.제 2의 실시 형태>><< 2.2nd embodiment >>

[반도체 장치의 구성][Configuration of Semiconductor Device]

도 17 및 도 18에, 제 3의 실시예의 제 2의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 17은, 제 2의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 18은, 각 Cu 접합부 및 계면 Cu 배리어막 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 17 및 18에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 17 및 18에 도시하는 본 실시 형태의 반도체 장치(402)에서, 도 14 및 15에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.17 and 18 show a schematic configuration of a semiconductor device according to a second embodiment of a third example. FIG. 17 is a schematic cross-sectional view of the vicinity of a bonding interface of a semiconductor device according to the second embodiment, and FIG. 18 is a schematic top view of the vicinity of a bonding interface showing an arrangement relationship between each Cu junction portion and an interface Cu barrier film. In addition, in FIG.17 and 18, in order to simplify description, only the structure of one junction interface vicinity is shown. In addition, in the semiconductor device 402 of this embodiment shown to FIG. 17 and 18, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st embodiment shown to FIG. 14 and FIG.

반도체 장치(402)는, 도 17에 도시하는 바와 같이, 제 1 반도체 부재(430)(제 1 반도체부)와, 제 2 반도체 부재(440)(제 2 반도체부)와, 계면 Cu 배리어막(450)(계면 배리어막 또는 계면 배리어부)를 구비한다.As shown in FIG. 17, the semiconductor device 402 includes a first semiconductor member 430 (first semiconductor portion), a second semiconductor member 440 (second semiconductor portion), and an interface Cu barrier film ( 450 (interface barrier film or interface barrier portion).

제 1 반도체 부재(430)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(416), 제 1 Cu 배리어층(417), 및, 제 1 Cu 시드층(431)을 갖는다.The first semiconductor member 430 includes a first semiconductor substrate (not shown), a first SiO 2 layer 411, a first Cu wiring portion 412, a first Cu barrier film 413, and a first Cu diffusion barrier film ( 414, a first interlayer insulating film 415, a first Cu junction 416, a first Cu barrier layer 417, and a first Cu seed layer 431.

도 17과 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 반도체 부재(430)는, 제 1의 실시 형태의 제 1 반도체 부재(410)에서, 제 1 Cu 접합부(416)와 제 1 Cu 배리어층(417)과의 사이에 제 1 Cu 시드층(431)을 마련한 구성으로 된다. 그 이외의 제 1 반도체 부재(430)의 구성은, 상기 제 1의 실시 형태의 제 1 반도체 부재(410)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 1 Cu 시드층(431)의 구성에 관해서만 설명한다.As is apparent from the comparison with FIG. 17 and FIG. 14, the first semiconductor member 430 of the present embodiment is the first Cu junction portion 416 and the first in the first semiconductor member 410 of the first embodiment. The first Cu seed layer 431 is provided between the Cu barrier layer 417. The structure of the other 1st semiconductor member 430 is the same as the corresponding structure of the 1st semiconductor member 410 of said 1st Embodiment. Therefore, only the structure of the 1st Cu seed layer 431 is demonstrated here.

제 1 Cu 시드층(431)(시드층)은, 상술한 바와 같이, 제 1 Cu 접합부(416)와 제 1 Cu 배리어층(417)과의 사이에 마련되고, 제 1 Cu 접합부(416)를 덮도록 형성된다.As described above, the first Cu seed layer 431 (seed layer) is provided between the first Cu junction portion 416 and the first Cu barrier layer 417 to form the first Cu junction portion 416. It is formed to cover.

제 1 Cu 시드층(431)은, 산소와 반응하기 쉬운 금속 재료를 함유하는 Cu층(Cu 합금층)으로 형성된다. 제 1 Cu 시드층(431)에 함유하는 금속 재료로서는, 예를 들면, 산소에 대해 수소보다도 반응하기 쉬운 금속 재료를 이용할 수 있다. 구체적으로는, Fe, Mn, V, Cr, Mg, Si, Ce, Ti, Al 등의 금속 재료를 이용할 수 있다. 또한, 이들의 금속 재료중, Mn, Mg, Ti, 또는, Al은, 반도체 장치에 알맞는 재료이다. 또한, 접합 계면 Si의 배선 저항의 저하라는 관점에서는, 제 1 Cu 시드층(431)에 함유하는 금속 재료로서, Mn, 또는, Ti를 이용하는 것이 특히 바람직하다.The first Cu seed layer 431 is formed of a Cu layer (Cu alloy layer) containing a metal material that is likely to react with oxygen. As a metal material contained in the 1st Cu seed layer 431, the metal material which is easier to react with hydrogen than oxygen can be used, for example. Specifically, metal materials, such as Fe, Mn, V, Cr, Mg, Si, Ce, Ti, Al, can be used. In addition, among these metal materials, Mn, Mg, Ti, or Al is a material suitable for a semiconductor device. Moreover, it is especially preferable to use Mn or Ti as a metal material contained in the 1st Cu seed layer 431 from a viewpoint of the fall of the wiring resistance of junction interface Si.

제 2 반도체 부재(440)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 제 2 Cu 시드층(441)을 갖는다.The second semiconductor member 440 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film ( 424, a second interlayer insulating film 425, a second Cu junction 426, a second Cu barrier layer 427, and a second Cu seed layer 441.

도 17과 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(440)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략하고, 또한, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427) 사이에 제 2 Cu 시드층(441)을 마련한 구성으로 된다. 그 이외의 제 2 반도체 부재(440)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 2 Cu 시드층(441)의 구성에 관해서만 설명한다.As is apparent from the comparison with FIG. 17 and FIG. 14, the second semiconductor member 440 of the present embodiment omits the interface Cu barrier film 428 from the second semiconductor member 420 of the first embodiment. In addition, the second Cu seed layer 441 is provided between the second Cu junction portion 426 and the second Cu barrier layer 427. The structure of the other 2nd semiconductor member 440 is the same as the corresponding structure of the 2nd semiconductor member 420 of said 1st Embodiment. Therefore, only the structure of the 2nd Cu seed layer 441 is demonstrated here.

제 2 Cu 시드층(441)은, 상술한 바와 같이, 제 2 Cu 접합부(426)와 제 2 Cu 배리어층(427)과의 사이에 마련되고, 제 2 Cu 접합부(426)를 덮도록 형성된다. 제 2 Cu 시드층(441)은, 제 1 Cu 시드층(431)과 마찬가지로, 산소와 반응하기 쉬운 금속 재료를 함유하는 Cu층(Cu 합금층)으로 형성된다. 또한, 제 2 Cu 시드층(441)에 함유하는 금속 재료는, 상기 제 1 Cu 시드층(431)에서 설명한 각종 금속 재료로부터 적절히 선택할 수 있다. 또한, 본 실시 형태에서는, 제 2 Cu 시드층(441)에 함유하는 금속 재료는, 제 1 Cu 시드층(431)에 포함되는 금속 재료와 마찬가지로 한다.As described above, the second Cu seed layer 441 is provided between the second Cu junction 426 and the second Cu barrier layer 427 and is formed to cover the second Cu junction 426. . Similar to the first Cu seed layer 431, the second Cu seed layer 441 is formed of a Cu layer (Cu alloy layer) containing a metal material that is likely to react with oxygen. The metal material contained in the second Cu seed layer 441 can be appropriately selected from the various metal materials described in the first Cu seed layer 431. In addition, in this embodiment, the metal material contained in the 2nd Cu seed layer 441 is the same as the metal material contained in the 1st Cu seed layer 431.

계면 Cu 배리어막(450)은, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)를 접합할 때의 열처리(어닐 처리)에 의해, 각 Cu시드층에 함유하는 금속 재료와 각 층간 절연막(주로 제 2 층간 절연막(425))중의 산소와 반응하여 생성되는 막(자기(自己) 형성막)이다. 그 때문에, 계면 Cu 배리어막(450)은, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 형성되고, 예를 들면, MnOx, MgOx, TiOx, AlOx 등의 산화막으로 구성된다.The interfacial Cu barrier film 450 is a metal material and an interlayer insulating film contained in each Cu seed layer by heat treatment (annealing) when the first semiconductor member 430 and the second semiconductor member 440 are bonded to each other. (It is a film | membrane (self-formed film) produced | generated mainly by reaction with oxygen in 2nd interlayer insulation film 425). Therefore, the interface Cu barrier film 450 has a bonding interface where the first Cu junction portion 416 of the first semiconductor member 430 and the second interlayer insulating film 425 of the second semiconductor member 440 face each other ( It is formed in the region of Sj) and consists of oxide films, such as MnOx, MgOx, TiOx, AlOx, for example.

또한, 도 17에서는, 계면 Cu 배리어막(450)의 형성 위치를 명확히 하기 위해, 계면 Cu 배리어막(450)이, 접합 계면(Sj)에 따라서, 제 2 Cu 접합부(426)의 측면로부터 제 1 Cu 배리어층(417)의 측면에 걸쳐서 형성된 예를 도시한다. 그러나, 계면 Cu 배리어막(450)의 형성 영역은, 이 예로 한정되지 않는다.In addition, in FIG. 17, in order to clarify the formation position of the interface Cu barrier film 450, the interface Cu barrier film 450 is formed from the first side surface of the second Cu junction portion 426 along the bonding interface Sj. The example formed over the side surface of Cu barrier layer 417 is shown. However, the formation region of the interface Cu barrier film 450 is not limited to this example.

계면 Cu 배리어막(450)은, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막에 Cu가 확산하는 것을 방지하기 위한 막이다. 그 때문에, 접합 계면(Sj)에서, 적어도, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역에 계면 Cu 배리어막(450)을 형성하면 좋다. 또한, 계면 Cu 배리어막(450)의 형성 영역은, 예를 들면, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)와의 접합 처리시의 어닐 조건이나, 각 Cu 시드층중의 금속 재료의 함유량 등을 조정함에 의해 적절히 설정할 수 있다.The interfacial Cu barrier film 450 is a film for preventing the diffusion of Cu from the Cu junction portion to the interlayer insulation film through an opposing region between the first Cu junction portion 416 and the second interlayer insulation film 425. Therefore, in the bonding interface Sj, the interface Cu barrier film 450 may be formed at least in the area | region which opposes the 1st Cu junction part 416 and the 2nd interlayer insulation film 425. FIG. In addition, the formation region of the interface Cu barrier film 450 is, for example, annealing conditions during the bonding process between the first semiconductor member 430 and the second semiconductor member 440, or a metal material in each Cu seed layer. It can set suitably by adjusting content of etc.

[반도체 장치의 제조 수법][Method of Manufacturing Semiconductor Device]

다음에, 본 실시 형태의 반도체 장치(402)의 제조 수법을, 도 19a 내지 도 19e를 참조하면서 설명한다. 또한, 도 19a 내지 도 19e에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 19e에는, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)와의 접합 처리의 양상을 도시한다. 또한, 하기 설명에서, 상기 제 1의 실시 형태의 반도체 장치의 제조 수법과 같은 공정의 설명에서는, 상기 제 1의 실시 형태의 공정의 도면(도 16a 내지 도 16m)을 적절히 참조한다.Next, the manufacturing method of the semiconductor device 402 of this embodiment is demonstrated, referring FIGS. 19A-19E. 19A to 19E show a schematic cross section near the Cu junction portion of the semiconductor member produced in each step, and FIG. 19E shows the bonding process between the first semiconductor member 430 and the second semiconductor member 440. It shows an aspect. In addition, in the following description, in description of the process like the manufacturing method of the semiconductor device of said 1st Embodiment, the drawing (FIGS. 16A-16M) of the process of said 1st Embodiment is referred suitably.

우선, 본 실시 형태에서는, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1 SiO2층(411)상에, 제 1 Cu 배리어막(413), 제 1 Cu 배선부(412), 및, 제 1 Cu 확산 방지막(414)을 이 순서로 형성한다. 뒤이어 상기 도 16b 및 도 16c에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1 Cu 확산 방지막(414)상에, 제 1층간 절연막(415)(제 1 산화막), 및, 그 개구부(415a)를 형성한다. 또한, 본 실시 형태에서도, 제 1층간 절연막(415)의 개구부(415a)의 개구 지름은, 예를 들면, 약 4 내지 100㎛ 정도로 한다. 그리고, 상기 도 16d에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 1층간 절연막(415)상, 및, 그 개구부(415a)에 노출한 제 1 Cu 배선부(412)상에, 제 1 Cu 배리어층(417)을 형성한다.First, in the present embodiment, the first Cu barrier film 413 is formed on the first SiO 2 layer 411 in the same manner as in the fabrication process of the first semiconductor member 410 of the first embodiment described with reference to FIG. 16A. , The first Cu wiring portion 412, and the first Cu diffusion barrier film 414 are formed in this order. Subsequently, in the same manner as the manufacturing process of the first semiconductor member 410 of the first embodiment described with reference to FIGS. 16B and 16C, the first interlayer insulating film 415 (first) on the first Cu diffusion barrier film 414. Oxide film) and an opening 415a thereof. In addition, also in this embodiment, the opening diameter of the opening part 415a of the 1st interlayer insulation film 415 is about 4-100 micrometers, for example. The first Cu wiring exposed on the first interlayer insulating film 415 and the opening 415a in the same manner as in the fabrication process of the first semiconductor member 410 of the first embodiment described with reference to FIG. 16D. On the portion 412, a first Cu barrier layer 417 is formed.

뒤이어 도 19a에 도시하는 바와 같이, 제 1 Cu 배리어층(417)상에, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 1 Cu 시드층(431)(예를 들면 CuMn층, CuAl층, CuMg층, CuTi층 등)을 형성한다.Subsequently, as shown in FIG. 19A, the first Cu seed having a thickness of about 5 to 50 nm in an Ar / N2 atmosphere, using, for example, an RF sputtering method or the like, on the first Cu barrier layer 417. The layer 431 (for example, CuMn layer, CuAl layer, CuMg layer, CuTi layer, etc.) is formed.

뒤이어 도 19b에 도시하는 바와 같이, 제 1 Cu 시드층(431)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(455)을 형성한다. 이 처리에 의해, 제 1층간 절연막(415)의 개구부(415a)의 영역에 Cu막(455)이 매입된다.Subsequently, as shown in FIG. 19B, the Cu film 455 is formed on the 1st Cu seed layer 431 using methods, such as a sputtering method and an electroplating method, for example. By this process, the Cu film 455 is embedded in the region of the opening 415a of the first interlayer insulating film 415.

뒤이어 Cu막(455)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(455)을 죄여서 치밀한 막질의 Cu막(455)을 형성한다.Subsequently, the semiconductor member on which the Cu film 455 is formed is heated at about 100 to 400 ° C. for about 1 to 60 minutes in a nitrogen atmosphere or in a vacuum using a heating device such as a hot plate or a sinter annealing device. By this heat treatment, the Cu film 455 is clamped to form a dense Cu film 455.

뒤이어 도 19c에 도시하는 바와 같이, Cu막(455), 제 1 Cu 시드층(431) 및 제 1 Cu 배리어층(417)의 불필요한 부분를 CMP법에 의해 제거한다. 구체적으로는, 제 1층간 절연막(415)이 표면에 노출할 때까지, Cu막(455)측의 표면을 CMP법으로 연마한다.Subsequently, as shown in FIG. 19C, unnecessary portions of the Cu film 455, the first Cu seed layer 431, and the first Cu barrier layer 417 are removed by the CMP method. Specifically, the surface on the Cu film 455 side is polished by the CMP method until the first interlayer insulating film 415 is exposed to the surface.

본 실시 형태에서는, 상술한 바와 같이 하여, 제 1 반도체 부재(430)를 제작한다. 또한, 본 실시 형태에서는, 상술한 제 1 반도체 부재(430)와 마찬가지로 제 2 반도체 부재(440)를 제작한다.In the present embodiment, as described above, the first semiconductor member 430 is produced. In addition, in this embodiment, similarly to the above-mentioned first semiconductor member 430, the second semiconductor member 440 is produced.

도 19d에, 본 실 시 형태로 제작된 제 2 반도체 부재(440)의 개략 단면도를 도시한다. 단, 본 실시 형태에서는, 제 2 반도체 부재(440)의 제작 도중에서, 제 2 층간 절연막(425)(제 2 산화막)에 개구부를 형성할 때에, 그 개구부의 개구 지름을, 도 16c에서 설명한 제 1층간 절연막(415)의 개구 지름(약 4 내지 100㎛ 정도)보다 작게 한다. 구체적으로는, 제 2 층간 절연막(425)에 개구부의 개구 지름을 약 1 내지 95㎛ 정도로 한다.FIG. 19D shows a schematic cross-sectional view of the second semiconductor member 440 fabricated in the present embodiment. However, in the present embodiment, when the openings are formed in the second interlayer insulating film 425 (second oxide film) during the fabrication of the second semiconductor member 440, the opening diameters of the openings are described in FIG. 16C. It is made smaller than the opening diameter (about 4-100 micrometers) of the interlayer insulation film 415. Specifically, the opening diameter of the opening in the second interlayer insulating film 425 is about 1 to 95 µm.

그 후, 상술한 바와 같이 하여 제작된 제 1 반도체 부재(430)(도 19c)와 제 2 반도체 부재(440)(도 19d)를, 상기 제 1의 실시 형태와 마찬가지로 하여 맞붙인다.Thereafter, the first semiconductor member 430 (FIG. 19C) and the second semiconductor member 440 (FIG. 19D) produced as described above are bonded together in the same manner as in the first embodiment.

구체적으로는, 우선, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Specifically, first, a reduction treatment is performed on the surface of the first Cu junction 416 side of the first semiconductor member 430 and the surface of the second Cu junction 426 side of the second semiconductor member 440. It is carried out to remove the oxide film (oxide) on the surface of each Cu junction and expose clean Cu to the surface of each Cu junction. In this case, as the reduction treatment, for example, a wet etching treatment using a chemical solution such as formic acid, or a dry etching treatment using plasma such as Ar, NH 3, H 2, or the like is used.

뒤이어 도 19e에 도시하는 바와 같이, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 그리고, 제 1 반도체 부재(430)와 제 2 반도체 부재(440)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, as shown in FIG. 19E, the surface of the first Cu junction 416 side of the first semiconductor member 430 is brought into contact with the surface of the second Cu junction 426 side of the second semiconductor member 440. (Or work together). Then, in the state where the first semiconductor member 430 and the second semiconductor member 440 are bonded together, for example, the bonding member is annealed by using a heating device such as a hot plate or an RTA device to form the first Cu junction portion ( 416 and the second Cu junction portion 426 are bonded. Specifically, for example, the joining member is heated in an atmospheric N 2 atmosphere or in a vacuum at about 100 to 400 ° C. for about 5 minutes to 2 hours.

또한, 상술한 접합 처리시에는, 각 Cu시드층중의 금속 재료(예를 들면 Mn, Mg, Ti, Al 등)가 층간 절연막(주로, 제 2 층간 절연막(425))중의 산소와 선택적으로 반응한다. 이에 의해, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에, 계면 Cu 배리어막(450)이 형성된다. 즉, 상기 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 계면 Cu 배리어막(450)이 마련된다.In the bonding process described above, the metal material (eg, Mn, Mg, Ti, Al, etc.) in each Cu seed layer selectively reacts with oxygen in the interlayer insulating film (mainly, the second interlayer insulating film 425). do. As a result, the interface Cu barrier is formed in the region of the bonding interface Sj where the first Cu junction portion 416 of the first semiconductor member 430 and the second interlayer insulating film 425 of the second semiconductor member 440 face each other. A film 450 is formed. That is, the interface Cu barrier film 450 is formed in the region including the surface region which is not bonded to the second Cu bonding portion 426 among the surface regions on the bonding interface Sj side of the first Cu bonding portion 416 by the bonding treatment. ) Is provided.

본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(402)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, a Cu-Cu joining process is performed as mentioned above. In addition, the manufacturing process of the semiconductor device 402 other than the bonding process mentioned above can be performed similarly to the manufacturing method (for example, Unexamined-Japanese-Patent No. 2007-234725) of a conventional semiconductor device, such as a solid-state imaging device. have.

상술한 바와 같이, 본 실시 형태의 반도체 장치(402)에서도, 상기 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 계면 Cu 배리어막(450)이 마련된다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.As described above, in the semiconductor device 402 of the present embodiment, similarly to the first embodiment, the first Cu junction portion 416 of the first semiconductor member 430 and the second semiconductor member 440 are formed. An interface Cu barrier film 450 is provided in a region of the bonding interface Sj that the second interlayer insulating film 425 opposes. Therefore, also in this embodiment, the effect similar to 1st embodiment can be acquired.

또한, 본 실시 형태와 같이, Cu시드층을 마련하고, 또한 Cu시드층상에 Cu 접합부를 전해 도금법으로 형성한 경우, Cu시드층중의 Cu가, Cu 도금막의 핵이 된다. 그 때문에, 본 실시 형태에서는, Cu 접합부 및 층간 절연막 사이의 밀착력을 향상시킬 수 있다.In addition, when providing a Cu seed layer and forming a Cu junction part by the electroplating method on the Cu seed layer like this embodiment, Cu in a Cu seed layer becomes a nucleus of a Cu plating film. Therefore, in this embodiment, the adhesive force between Cu junction part and an interlayer insulation film can be improved.

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[반도체 장치의 구성][Configuration of Semiconductor Device]

도 20 및 도 21에, 제 3의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 20은, 제 3의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 21은, 각 Cu 접합부 및 후술하는 제 2 Cu 배리어층의 계면층부 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 20 및 도 21에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 20 및 도 21에 도시하는 본 실시 형태의 반도체 장치(403)에서, 도 14 및 도 15에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.20 and 21 show a schematic configuration of a semiconductor device according to the third embodiment. 20 is a schematic cross-sectional view of the vicinity of a bonding interface of a semiconductor device according to the third embodiment, and FIG. 21 is a junction interface vicinity showing an arrangement relationship between each Cu junction portion and an interface layer portion of a second Cu barrier layer described later. A schematic top view of the. In addition, in FIG. 20 and FIG. 21, in order to simplify description, only the structure of one junction interface vicinity is shown. In addition, in the semiconductor device 403 of this embodiment shown in FIG. 20 and FIG. 21, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st embodiment shown in FIG. 14 and FIG. do.

반도체 장치(403)는, 도 20에 도시하는 바와 같이, 제 1 반도체 부재(410)(제 1 반도체부)와, 제 2 반도체 부재(460)(제 2 반도체부)를 구비한다. 또한, 본 실시 형태의 반도체 장치(403)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 1의 실시 형태(도 14)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.As shown in FIG. 20, the semiconductor device 403 includes a first semiconductor member 410 (first semiconductor portion) and a second semiconductor member 460 (second semiconductor portion). In addition, since the structure of the 1st semiconductor member 410 in the semiconductor device 403 of this embodiment is the same structure as that of the said 1st Embodiment (FIG. 14), it is the 1st semiconductor member 410 here. ) Will be omitted.

제 2 반도체 부재(460)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(461)(배리어 메탈층)을 갖는다.The second semiconductor member 460 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film ( 424, a second interlayer insulating film 425, a second Cu junction 426, and a second Cu barrier layer 461 (barrier metal layer).

도 20와 도 14와의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(460)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략하고, 또한, 제 2 Cu 배리어층(427)의 구성을 바꾼 것으로 된다. 그 이외의 제 2 반도체 부재(460)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다. 그 때문에, 여기서는, 제 2 Cu 배리어층(461)의 구성에 관해서만 설명한다.As is apparent from the comparison with FIG. 20 and FIG. 14, the second semiconductor member 460 of the present embodiment omits the interface Cu barrier film 428 from the second semiconductor member 420 of the first embodiment. In addition, the configuration of the second Cu barrier layer 427 is changed. The structure of the other 2nd semiconductor member 460 is the same as the corresponding structure of the 2nd semiconductor member 420 of said 1st Embodiment. Therefore, only the structure of the 2nd Cu barrier layer 461 is demonstrated here.

제 2 Cu 배리어층(461)은, 도 20에 도시하는 바와 같이, 제 2 Cu 접합부(426)를 피복하도록 마련된 배리어 본체부(461a)와, 그 배리어 본체부(461a)의 접합 계면(Sj)측의 단부로부터 접합 계면(Sj)에 따라서 연재하여 형성된 계면층부(461b)(계면 배리어부)를 갖는다.As shown in FIG. 20, the second Cu barrier layer 461 includes a barrier main body portion 461a provided to cover the second Cu junction portion 426, and a bonding interface Sj between the barrier main body portion 461a. It has an interface layer part 461b (interface barrier part) formed extending along the junction interface Sj from the side edge part.

즉, 본 실시 형태에서는, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(460)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에, 제 2 Cu 배리어층(461)의 계면층부(461b)를 배치한다. 그리고, 제 2 Cu 배리어층(461)의 계면층부(461b)가, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 대향 영역을 통하여, Cu 접합부로부터 층간 절연막에 Cu가 확산하는 것을 방지한다. 그 때문에, 본 실시 형태에서는, 접합시에 상정되는 최대의 접합 얼라인먼트 어긋남이 발생하여도, 접합 계면(Sj)에, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 접촉 영역이 발생하지 않도록, 계면층부(461b)의 접합 계면(Sj)에 따르는 방향의 폭을 설정한다. 또한, 제 2 Cu 배리어층(461)은, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물 등으로 형성된다.That is, in the present embodiment, the first Cu junction portion 416 of the first semiconductor member 410 and the second interlayer insulating film 425 of the second semiconductor member 460 face each other in the region of the bonding interface Sj. The interface layer portion 461b of the second Cu barrier layer 461 is disposed. The Cu layer diffuses from the Cu junction portion to the interlayer insulation film through an interface region between the first Cu junction portion 416 and the second interlayer insulation film 425 in the interface layer portion 461b of the second Cu barrier layer 461. To prevent them. Therefore, in this embodiment, even if the largest bonding alignment shift | offset | difference assumed at the time of bonding generate | occur | produces, the contact area | region of the 1st Cu junction part 416 and the 2nd interlayer insulation film 425 is in the junction interface Sj. In order not to generate | occur | produce, the width | variety of the direction along the bonding interface Sj of the interface layer part 461b is set. In addition, similarly to the first embodiment, the second Cu barrier layer 461 is formed of Ti, Ta, Ru, nitrides thereof, or the like.

[반도체 장치의 제조 수법][Method of Manufacturing Semiconductor Device]

다음에, 본 실시 형태의 반도체 장치(403)의 제조 수법을, 도 22a 내지 도 22h를 참조하면서 설명한다. 또한, 도 22a 내지 도22g에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 22h에는, 제 1 반도체 부재(410)와 제 2 반도체 부재(460)와의 접합 처리의 양상을 도시한다. 또한, 하기 설명에서, 상기 제 1의 실시 형태의 반도체 장치의 제조 수법과 같은 공정의 설명에서는, 상기 제 1의 실시 형태의 공정의 도면(도 16a 내지 도 16m)을 적절히 참조한다. 또한, 본 실시 형태의 제 1 반도체 부재(410)의 제작 수법은, 상기 제 1의 실시 형태의 그것과(도 16a 내지 도 16f)와 마찬가지이기 때문에, 여기서는, 제 1 반도체 부재(410)의 제작 수법의 설명을 생략하고, 제 2 반도체 부재(460)의 제작 수법, 및, Cu-Cu 접합 수법에 관해 설명한다.Next, the manufacturing method of the semiconductor device 403 of this embodiment is demonstrated, referring FIGS. 22A-22H. 22A to 22G show schematic cross sections near the Cu junctions of the semiconductor members produced in the respective steps, and FIG. 22H shows the bonding process between the first semiconductor member 410 and the second semiconductor member 460. It shows an aspect. In addition, in the following description, in description of the process like the manufacturing method of the semiconductor device of said 1st Embodiment, the drawing (FIGS. 16A-16M) of the process of said 1st Embodiment is referred suitably. In addition, since the manufacturing method of the 1st semiconductor member 410 of this embodiment is the same as that (FIGS. 16A-16F) of the said 1st embodiment, here, manufacture of the 1st semiconductor member 410 is produced. The description of the method will be omitted, and the manufacturing method of the second semiconductor member 460 and the Cu-Cu bonding method will be described.

우선, 본 실시 형태에서는, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 SiO2층(421)상에, 제 2 Cu 배리어막(423), 제 2 Cu 배선부(422), 및, 제 2 Cu 확산 방지막(424)을 이 순서로 형성한다. 뒤이어 상기 도 16b에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 Cu 확산 방지막(424)상에, 제 2 층간 절연막(425)을 형성한다.First, in the present embodiment, the second Cu barrier film 423 is formed on the second SiO 2 layer 421 in the same manner as in the fabrication process of the first semiconductor member 410 of the first embodiment described with reference to FIG. 16A. , The 2nd Cu wiring part 422, and the 2nd Cu diffusion prevention film 424 are formed in this order. Subsequently, a second interlayer insulating film 425 is formed on the second Cu diffusion barrier film 424 in the same manner as in the fabrication process of the first semiconductor member 410 of the first embodiment described with reference to FIG. 16B.

뒤이어 도 22a에 도시하는 바와 같이, 제 2 층간 절연막(425)상에 레지스트막(456)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(456)에 대해 패터닝 처리를 시행하고, 제 2 Cu 배리어층(461)의 형성 영역의 레지스트막(456)을 제거하여 개구부(456a)를 형성한다. 이에 의해, 레지스트막(456)의 개구부(456a)에 제 2 층간 절연막(425)이 노출한다.Subsequently, as shown in FIG. 22A, a resist film 456 is formed on the second interlayer insulating film 425. Then, using the photolithography technique, the resist film 456 is patterned, and the resist film 456 in the formation region of the second Cu barrier layer 461 is removed to form the openings 456a. As a result, the second interlayer insulating film 425 is exposed in the opening 456a of the resist film 456.

뒤이어 레지스트막(456)이 형성된 반도체 부재의 개구부(456a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(456)의 개구부(456a)에 노출한 제 2 층간 절연막(425)의 영역이 에칭된다. 이때, 제 2 층간 절연막(425)을, 약 10 내지 50nm 정도, 에칭하여 제거한다. 이 결과, 도 22b에 도시하는 바와 같이, 제 2 층간 절연막(425)의 표면에는, 깊이가 약 10 내지 50nm 정도의 오목부(425b)가 형성된다.Subsequently, a dry etching process is performed on the surface of the opening 456a side of the semiconductor member on which the resist film 456 is formed, using, for example, a conventional magnetron type etching apparatus. As a result, the region of the second interlayer insulating film 425 exposed to the opening 456a of the resist film 456 is etched. At this time, the second interlayer insulating film 425 is removed by etching about 10 to 50 nm. As a result, as shown in FIG. 22B, the recessed portion 425b having a depth of about 10 to 50 nm is formed on the surface of the second interlayer insulating film 425.

그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 2 층간 절연막(425)상에 잔류한 레지스트막(456), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Then, the ashing process is performed, for example, the ashing process using oxygen (O2) plasma, and the washing process using the organic amine chemical liquid. Thereby, the resist film 456 which remained on the 2nd interlayer insulation film 425, and the residual deposit which arose in the said etching process are removed.

뒤이어 도 22c에 도시하는 바와 같이, 재차, 제 2 Cu 확산 방지막(424)상에 레지스트막(457)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 레지스트막(457)에 대해 패터닝 처리를 시행하고, 제 2 Cu 배리어층(461)의 배리어 본체부(461a)의 형성 영역의 레지스트막(457)을 제거하여 개구부(457a)를 형성한다. 이에 의해, 레지스트막(457)의 개구부(457a)에 제 2 층간 절연막(425)의 오목부(425b)의 저부가 노출한다.Subsequently, as shown in FIG. 22C, a resist film 457 is again formed on the second Cu diffusion barrier film 424. Then, by using a photolithography technique, the resist film 457 is patterned, and the resist film 457 in the formation region of the barrier body portion 461a of the second Cu barrier layer 461 is removed to open the opening. 457a is formed. As a result, the bottom of the recess 425b of the second interlayer insulating film 425 is exposed in the opening 457a of the resist film 457.

뒤이어 레지스트막(457)이 형성된 반도체 부재의 개구부(457a)측의 표면에 대해, 예를 들면 종래 기지의 마그네트론 방식의 에칭 장치를 이용하여, 드라이 에칭 처리를 행한다. 이에 의해, 레지스트막(457)의 개구부(457a)에 노출한 제 2 층간 절연막(425)의 오목부(425b)의 일부 영역이 에칭된다.Subsequently, a dry etching process is performed on the surface of the opening 457a side of the semiconductor member on which the resist film 457 is formed, using, for example, a conventional magnetron type etching apparatus. As a result, the partial region of the recess 425b of the second interlayer insulating film 425 exposed to the opening 457a of the resist film 457 is etched.

이 에칭 처리에서는, 도 22d에 도시하는 바와 같이, 개구부(457a)의 영역의 제 2 층간 절연막(425) 및 제 2 Cu 확산 방지막(424)을 제거하여, 제 2 층간 절연막(425)의 개구부(425a)에 제 2 Cu 배선부(422)를 노출시킨다. 또한, 본 실시 형태에서는, 제 2 층간 절연막(425)의 개구부(425a)의 개구 지름은, 예를 들면, 약 1 내지 95㎛ 정도로 한다. 또한, 이 에칭 처리에서 제거되지 않는 제 2 층간 절연막(425)의 오목부(425b)의 영역은, 제 2 Cu 배리어층(461)의 계면층부(461b)의 형성 영역이 된다.In this etching process, as shown in FIG. 22D, the second interlayer insulating film 425 and the second Cu diffusion barrier film 424 in the region of the opening 457a are removed to remove the openings of the second interlayer insulating film 425 ( The second Cu wiring portion 422 is exposed to 425a. In addition, in this embodiment, the opening diameter of the opening part 425a of the 2nd interlayer insulation film 425 is about 1-95 micrometers, for example. In addition, the area | region of the recessed part 425b of the 2nd interlayer insulation film 425 which is not removed by this etching process becomes a formation area of the interface layer part 461b of the 2nd Cu barrier layer 461. FIG.

그 후, 에칭 처리된 면에 대해, 예를 들면 산소(O2) 플라즈마를 이용한 애싱 처리, 및, 유기 아민계의 약액를 이용한 세정 처리를 시행한다. 이에 의해, 제 2 층간 절연막(425)상에 잔류한 레지스트막(457), 및, 상기 에칭 처리에서 발생한 잔류 부착물을 제거한다.Then, the ashing process is performed, for example, the ashing process using oxygen (O2) plasma, and the washing process using the organic amine chemical liquid. Thereby, the resist film 457 which remained on the 2nd interlayer insulation film 425, and the residual deposit which arose in the said etching process are removed.

뒤이어 도 22e에 도시하는 바와 같이, 제 2 층간 절연막(425)상, 및, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상에, Ti, Ta, Ru, 또는, 그들의 질화물로 이루어지는 제 2 Cu 배리어층(461)을 형성한다. 구체적으로는, 예를 들면 RF 스퍼터링법 등의 수법을 이용하여, Ar/N2 분위기중에서, 두께가 약 5 내지 50nm의 제 2 Cu 배리어층(461)을, 제 2 층간 절연막(425)상, 및, 제 2 Cu 배선부(422)상에 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)에 노출한 제 2 Cu 배선부(422)상, 및, 제 2 층간 절연막(425)의 측면상에, 배리어 본체부(461a)가 형성된다. 또한, 이 처리에 의해, 제 2 층간 절연막(425)의 오목부(425b)상에, 계면층부(461b)가 형성된다.Subsequently, as shown in FIG. 22E, Ti, Ta, and the like are formed on the second interlayer insulating film 425 and on the second Cu wiring portion 422 exposed to the opening 425a of the second interlayer insulating film 425. A second Cu barrier layer 461 made of Ru or nitride thereof is formed. Specifically, a second Cu barrier layer 461 having a thickness of about 5 to 50 nm is formed on the second interlayer insulating film 425 in an Ar / N2 atmosphere by using a technique such as, for example, an RF sputtering method. On the second Cu wiring portion 422. By this process, the barrier main body portion 461a is disposed on the second Cu wiring portion 422 exposed to the opening portion 425a of the second interlayer insulating film 425 and on the side surface of the second interlayer insulating film 425. Is formed. In addition, by this process, the interface layer portion 461b is formed on the recessed portion 425b of the second interlayer insulating film 425.

뒤이어 도 22f에 도시하는 바와 같이, 제 2 Cu 배리어층(461)상에, 예를 들면 스퍼터링법 및 전해 도금법 등의 수법을 이용하여, Cu막(458)을 형성한다. 이 처리에 의해, 제 2 층간 절연막(425)의 개구부(425a)의 영역에 Cu막(458)이 매입된다.Subsequently, as shown in FIG. 22F, a Cu film 458 is formed on the second Cu barrier layer 461 using, for example, a sputtering method or an electroplating method. By this process, the Cu film 458 is embedded in the region of the opening 425a of the second interlayer insulating film 425.

뒤이어 Cu막(458)이 형성된 반도체 부재를, 예를 들면 핫 플레이트나 신터 어닐 장치 등의 가열 장치를 이용하여, 질소 분위기중 또는 진공중에서, 약 100 내지 400℃에서 1 내지 60분 정도 가열한다. 이 가열처리에 의해, Cu막(458)을 죄여서 치밀한 막질의 Cu막(458)을 형성한다.Subsequently, the semiconductor member on which the Cu film 458 is formed is heated at about 100 to 400 ° C. for about 1 to 60 minutes in a nitrogen atmosphere or in a vacuum using a heating device such as a hot plate or a sinter annealing device. By this heat treatment, the Cu film 458 is clamped to form a dense Cu film 458.

그리고, 도 22g에 도시하는 바와 같이, Cu막(458) 및 제 2 Cu 배리어층(461)의 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이때, 제 2 층간 절연막(425)의 오목부(425b)상에, 계면층부(461b)가 남도록, CMP법의 처리 조건를 조정한다. 구체적으로는, 제 2 층간 절연막(425)이 표면에 노출할 때까지, Cu막(458)측의 표면을 CMP법으로 연마한다. 본 실시 형태에서는, 상술한 바와 같이 하여 제 2 반도체 부재(460)를 제작한다.As shown in FIG. 22G, unnecessary portions of the Cu film 458 and the second Cu barrier layer 461 are removed by a chemical mechanical polishing (CMP) method. At this time, the processing conditions of the CMP method are adjusted so that the interface layer portion 461b remains on the recessed portion 425b of the second interlayer insulating film 425. Specifically, the surface on the Cu film 458 side is polished by the CMP method until the second interlayer insulating film 425 is exposed to the surface. In this embodiment, the second semiconductor member 460 is produced as described above.

그 후, 상술한 바와 같이 하여 제작된 제 2 반도체 부재(460)(도 22g)와, 상기 제 1의 실시 형태와 마찬가지로 제작된 제 1 반도체 부재(410)(도 16f)를, 상기 제 1의 실시 형태와 마찬가지로 하여 맞붙인다.Thereafter, the second semiconductor member 460 (FIG. 22G) produced as described above, and the first semiconductor member 410 (FIG. 16F) produced in the same manner as the first embodiment described above, It pastes similarly to embodiment.

구체적으로는, 우선, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면, 및, 제 2 반도체 부재(460)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하고, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Specifically, first, a reduction treatment is performed on the surface of the first Cu junction 416 side of the first semiconductor member 410 and the surface of the second Cu junction 426 side of the second semiconductor member 460. The oxide film (oxide) on the surface of each Cu junction is removed, and clean Cu is exposed on the surface of each Cu junction. In this case, as the reduction treatment, for example, a wet etching treatment using a chemical solution such as formic acid, or a dry etching treatment using plasma such as Ar, NH 3, H 2, or the like is used.

뒤이어 도 22h에 도시하는 바와 같이, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)측의 표면과, 제 2 반도체 부재(460)의 제 2 Cu 접합부(426)측의 표면을 접촉시킨다(또는 맞붙인다). 그리고, 제 1 반도체 부재(410)와 제 2 반도체 부재(460)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치를 이용하여 맞붙임 부재를 어닐하여, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기중, 또는, 진공중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Subsequently, as shown in FIG. 22H, the surface on the first Cu junction 416 side of the first semiconductor member 410 is brought into contact with the surface on the side of the second Cu junction 426 side of the second semiconductor member 460. (Or work together). Then, in the state where the first semiconductor member 410 and the second semiconductor member 460 are bonded together, for example, the bonding member is annealed by using a heating device such as a hot plate or an RTA device to form the first Cu junction portion ( 416 and the second Cu junction portion 426 are bonded. Specifically, for example, the joining member is heated in an atmospheric N 2 atmosphere or in a vacuum at about 100 to 400 ° C. for about 5 minutes to 2 hours.

또한, 이 접합 처리에 의해, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역을 포함하는 영역에 제 2 Cu 배리어층(461)의 계면층부(461b)가 배치된다. 보다 구체적으로는, 도 20에 도시하는 바와 같이, 제 1 Cu 접합부(416)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역을 포함하는 영역에 제 2 Cu 배리어층(461)의 계면층부(461b)가 배치된다.In addition, by the bonding treatment, the second Cu barrier layer (for the region including the surface region not bonded to the second Cu bonding portion 426 among the surface regions on the bonding interface Sj side of the first Cu bonding portion 416). The interface layer portion 461b of 461 is disposed. More specifically, as shown in FIG. 20, the second Cu barrier layer (in the region including the region of the bonding interface Sj that the first Cu junction portion 416 and the second interlayer insulating film 425 oppose) is formed. The interface layer portion 461b of 461 is disposed.

본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(402)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, a Cu-Cu joining process is performed as mentioned above. In addition, the manufacturing process of the semiconductor device 402 other than the bonding process mentioned above can be performed similarly to the manufacturing method (for example, Unexamined-Japanese-Patent No. 2007-234725) of a conventional semiconductor device, such as a solid-state imaging device. have.

상술한 바와 같이, 본 실시 형태에서도, 상기 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(410)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(460)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 제 2 Cu 배리어층(461)의 계면층부(461b)가 마련된다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the present embodiment, like the first embodiment, the first Cu junction portion 416 of the first semiconductor member 410 and the second interlayer insulating film 425 of the second semiconductor member 460 are provided. ), An interface layer portion 461b of the second Cu barrier layer 461 is provided in the region of the bonding interface Sj opposite to each other. Therefore, also in this embodiment, the effect similar to 1st embodiment can be acquired.

<<4. 각종 변형례 및 참고예>><< 4. Various Modifications and Reference Examples >>

다음에, 상술한 각종 실시 형태의 반도체 장치의 변형례를 설명한다.Next, a modification of the semiconductor device of the various embodiments described above will be described.

[변형례 1][Modification 1]

상기 제 1의 실시 형태의 반도체 장치(401)(도 14)에서는, 제 2 반도체 부재(420)의 제 2 Cu 배선부(422)상에, 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 및, 계면 Cu 배리어막(428)을 마련하는 구성례를 설명하였지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 제 2 Cu 배선부(422)상에, 계면 Cu 배리어막만을 마련하는 구성으로 하여도 좋다.In the semiconductor device 401 (FIG. 14) of the first embodiment, the second Cu diffusion barrier film 424 and the second interlayer insulating film are formed on the second Cu wiring portion 422 of the second semiconductor member 420. Although the structural example which provides 425 and the interface Cu barrier film 428 was demonstrated, this invention is not limited to this. For example, only the interface Cu barrier film may be provided on the second Cu wiring portion 422.

도 23에, 그 한 예(변형례 1)를 도시한다. 도 23은, 변형례 1의 반도체 장치(404)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 변형례 1의 반도체 장치(404)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.An example (modification 1) is shown in FIG. 23 is a schematic sectional view of the vicinity of the bonding interface Sj of the semiconductor device 404 of the first modification. In addition, in the semiconductor device 404 of the modification 1, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st Embodiment shown in FIG.

이 예의 반도체 장치(404)는, 도 23에 도시하는 바와 같이, 제 1 반도체 부재(410)와, 제 2 반도체 부재(470)를 구비한다. 또한, 본 변형례 1의 반도체 장치(404)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 1의 실시 형태(도 14)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.As shown in FIG. 23, the semiconductor device 404 of this example includes a first semiconductor member 410 and a second semiconductor member 470. In addition, since the structure of the 1st semiconductor member 410 in the semiconductor device 404 of this modification 1 is the same structure as that of the said 1st Embodiment (FIG. 14), it is the 1st semiconductor member ( Description of 410 is omitted.

제 2 반도체 부재(470)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 계면 Cu 배리어막(471)(계면 배리어막 또는 계면 배리어부), 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(427)을 갖는다. 또한, 이 예의 제 2 반도체 부재(470)에서, 계면 Cu 배리어막(471) 이외의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같은 구성이다.The second semiconductor member 470 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and an interface Cu barrier film 471. ) (Interface barrier film or interface barrier portion), second Cu junction portion 426, and second Cu barrier layer 427. In the second semiconductor member 470 of this example, the configuration other than the interface Cu barrier film 471 is the same as that of the corresponding configuration of the second semiconductor member 420 of the first embodiment.

계면 Cu 배리어막(471)(Cu 확산 방지막)은, 제 2 SiO2층(421), 제 2 Cu 배선부(422) 및 제 2 Cu 배리어막(423)상에 마련되고, 또한, 제 2 Cu 배리어층(427)의 측부를 덮도록 마련된다. 그 때문에, 이 예에서는, 계면 Cu 배리어막(471)은, Cu 접합부로부터 층간 절연막으로의 Cu의 확산을 방지할 뿐만 아니라, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 제 2 Cu 확산 방지막(424) 및 제 2 층간 절연막(425)과 같은 역할도 겸한다.The interfacial Cu barrier film 471 (Cu diffusion prevention film) is provided on the second SiO 2 layer 421, the second Cu wiring portion 422, and the second Cu barrier film 423, and further includes a second Cu barrier. It is provided to cover the side of the layer 427. Therefore, in this example, the interface Cu barrier film 471 not only prevents the diffusion of Cu from the Cu junction portion into the interlayer insulating film, but also the second Cu of the second semiconductor member 420 of the first embodiment. It also functions as the diffusion barrier 424 and the second interlayer insulating film 425.

또한, 계면 Cu 배리어막(471)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다.The interface Cu barrier film 471 can be formed of a material such as SiN, SiON, SiCN, or an organic resin, for example, similar to the interface Cu barrier film 428 of the first embodiment.

이 예의 제 2 반도체 부재(470)는, 예를 들면, 다음과 같이 하여 제작할 수 있다. 우선, 상기 도 16a에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 제 2 SiO2층(421)상에, 제 2 Cu 배리어막(423), 및, 제 2 Cu 배선부(422)를 이 순서로 형성한다. 뒤이어 제 2 SiO2층(421), 제 2 Cu 배선부(422) 및 제 2 Cu 배리어막(423)상에, 두께가 약 5 내지 500nm의 계면 Cu 배리어막(471)을 형성한다.The second semiconductor member 470 of this example can be produced, for example, as follows. First, in the same manner as in the fabrication process of the first semiconductor member 410 of the first embodiment described with reference to FIG. 16A, on the second SiO 2 layer 421, the second Cu barrier film 423 and the second The Cu wiring portion 422 is formed in this order. Subsequently, an interface Cu barrier film 471 having a thickness of about 5 to 500 nm is formed on the second SiO 2 layer 421, the second Cu wiring portion 422, and the second Cu barrier film 423.

뒤이어 도 24에 도시하는 바와 같이, 계면 Cu 배리어막(471)상에 레지스트막(459)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여, 레지스트막(459)에 대해 패터닝 처리를 시행하고, 제 2 Cu 접합부(426)의 형성 영역의 레지스트막(459)을 제거하여 개구부(459a)를 형성한다. 이에 의해, 레지스트막(459)의 개구부(459a)에 계면 Cu 배리어막(471)이 노출한다. 그 후는, 상기 도 16i 내지 도 16l에서 설명한 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 제작 공정과 마찬가지로 하여, 이 예의 제 2 반도체 부재(470)를 제작한다.Subsequently, as shown in FIG. 24, a resist film 459 is formed on the interface Cu barrier film 471. Thereafter, patterning processing is performed on the resist film 459 by using photolithography technology, and the opening film 459a is formed by removing the resist film 459 in the formation region of the second Cu junction portion 426. This exposes the interface Cu barrier film 471 to the opening 459a of the resist film 459. Thereafter, the second semiconductor member 470 of this example is produced in the same manner as in the manufacturing process of the second semiconductor member 420 of the first embodiment described with reference to FIGS. 16I to 16L.

이 예의 구성에서는, 제 1 Cu 접합부(416)의 접합 계면(Sj)측의 면 영역중 제 2 Cu 접합부(426)와 접합하지 않는 면 영역은, 계면 Cu 배리어막(471)과 접촉한 상태가 된다. 그 때문에, 이 예의 구성에서도, 각 Cu 접합부의 Cu가 외부의 산화막으로 확산하는 일이 없기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.In the structure of this example, the surface area which is not joined with the 2nd Cu bonding part 426 among the surface areas of the bonding interface Sj side of the 1st Cu bonding part 416 is in contact with the interface Cu barrier film 471. do. Therefore, even in the structure of this example, since Cu of each Cu junction part does not diffuse to an external oxide film, the effect similar to 1st Embodiment can be acquired.

[변형례 2][Modification example 2]

상기 제 2의 실시 형태에서는, 제 1 반도체 부재(430) 및 제 2 반도체 부재(440)의 어느 것에도, Cu시드층을 마련하는 예(도 17 참조)를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 적어도, Cu 접합부의 접합측의 표면 면적이 큰 편의 반도체 부재에 Cu시드층을 마련하면 좋다. 예를 들면, 도 17에 도시하는 반도체 장치(402)에서는, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 1 Cu 배리어층(417)과의 사이에만 Cu시드층을 마련하면 좋다.In the second embodiment, an example in which a Cu seed layer is provided in all of the first semiconductor member 430 and the second semiconductor member 440 has been described (see FIG. 17), but the present disclosure is limited thereto. It doesn't work. What is necessary is just to provide a Cu seed layer in the semiconductor member with the large surface area of the junction side of a Cu junction part at least. For example, in the semiconductor device 402 illustrated in FIG. 17, a Cu seed layer is provided only between the first Cu junction portion 416 of the first semiconductor member 430 and the first Cu barrier layer 417. Do it.

이 경우에도, 접합시의 어닐 처리에 의해, 제 1 반도체 부재(430)의 Cu시드층중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가, 접합 계면(Sj)을 끼우고 대향하는 제 2 반도체 부재(440)의 제 2 층간 절연막(425)중의 산소와 반응한다. 그 결과, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(430)의 제 1 Cu 접합부(416)와, 제 2 반도체 부재(440)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 계면 배리어막이 형성되고, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.Also in this case, by annealing at the time of bonding, metal materials, such as Mn, Mg, Ti, Al, etc. in the Cu seed layer of the 1st semiconductor member 430, oppose the junction interface Sj, and oppose. Reacts with oxygen in the second interlayer insulating film 425 of the second semiconductor member 440. As a result, also in this example, like the said 2nd Embodiment, the 1st Cu junction part 416 of the 1st semiconductor member 430 and the 2nd interlayer insulation film 425 of the 2nd semiconductor member 440 oppose. An interface barrier film is formed in the area | region of the junction interface Sj mentioned above, and the effect similar to 1st Embodiment can be acquired.

[변형례 3][Modification 3]

상기 제 3의 실시 형태에서는, 제 2 반도체 부재(460)에서, 제 2 Cu 배리어층(461)의 계면층부(461b)를 제 2 층간 절연막(425)의 접합측 표면에 매립하도록 형성하는 예를 설명하였지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 계면층부(461b)를, 제 2 층간 절연막(425)의 접합측 표면상에 마련하는 구성으로 하여도 좋다.In the third embodiment, an example in which the second semiconductor member 460 is formed so that the interface layer portion 461b of the second Cu barrier layer 461 is embedded on the bonding side surface of the second interlayer insulating film 425 is described. Although demonstrated, this invention is not limited to this. For example, the interface layer portion 461b may be provided on the bonding side surface of the second interlayer insulating film 425.

도 25에, 그 한 예(변형례 3)를 도시한다. 도 25은, 변형례 3의 반도체 장치(405)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 25에 도시하는 이 예의 반도체 장치(405)에서, 도 20에 도시하는 제 3의 실시 형태의 반도체 장치(403)와 같은 구성에는, 같은 부호를 붙여서 도시한다.25 shows one example (modification 3). 25 is a schematic sectional view of the vicinity of the bonding interface Sj of the semiconductor device 405 of the third modification. In addition, in the semiconductor device 405 of this example shown in FIG. 25, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 403 of 3rd Embodiment shown in FIG.

이 예의 반도체 장치(405)는, 도 25에 도시하는 바와 같이, 제 1 반도체 부재(410)와, 제 2 반도체 부재(480)를 구비한다. 또한, 본 변형례의 반도체 장치(405)에서의 제 1 반도체 부재(410)의 구성은, 상기 제 3의 실시 형태(도 20)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(410)의 설명은 생략한다.As shown in FIG. 25, the semiconductor device 405 of this example includes a first semiconductor member 410 and a second semiconductor member 480. In addition, since the structure of the 1st semiconductor member 410 in the semiconductor device 405 of this modification is the same structure as that of the said 3rd Embodiment (FIG. 20), it is the 1st semiconductor member 410 here. ) Will be omitted.

제 2 반도체 부재(480)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(481), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(461), 및, 계면 Cu 배리어막(482)을 갖는다.The second semiconductor member 480 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film ( 424, a second interlayer insulating film 481, a second Cu junction 426, a second Cu barrier layer 461, and an interfacial Cu barrier film 482.

또한, 이 예의 제 2 반도체 부재(480)에서, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 및, 제 2 Cu 확산 방지막(424)의 구성은, 상기 제 3의 실시 형태의 제 2 반도체 부재(460)의 대응하는 구성과 같은 구성이다. 또한, 이 예의 제 2 Cu 접합부(426), 및, 제 2 Cu 배리어층(461)의 구성은, 상기 제 3의 실시 형태의 제 2 반도체 부재(460)의 대응하는 구성과 같은 구성이다.In the second semiconductor member 480 of this example, a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and The configuration of the second Cu diffusion barrier film 424 is the same as that of the corresponding configuration of the second semiconductor member 460 of the third embodiment. In addition, the structure of the 2nd Cu junction part 426 of this example, and the 2nd Cu barrier layer 461 is the same structure as the corresponding structure of the 2nd semiconductor member 460 of the said 3rd Embodiment.

본 변형례에서는, 제 2 Cu 배리어층(461)의 계면층부(461b)는, 제 2 층간 절연막(481)의 접합측 표면상에 마련된다. 그 때문에, 제 2 층간 절연막(481)의 표면에는, 상기 제 3의 실시 형태와 같이 오목부(425b)는 형성되지 않는다.In this modification, the interface layer portion 461b of the second Cu barrier layer 461 is provided on the bonding side surface of the second interlayer insulating film 481. Therefore, the recessed part 425b is not formed in the surface of the 2nd interlayer insulation film 481 like the said 3rd Embodiment.

또한, 이 예에서는, 계면 Cu 배리어막(482)이, 제 2 층간 절연막(481)의 표면상에 형성되고, 또한, 제 2 Cu 배리어층(461)의 계면층부(461b)의 측부(또는 측면)를 덮도록 마련된다. 또한, 이때, 계면 Cu 배리어막(482)의 막두께와 계면층부(461b)의 막두께를 개략 같게 하여, 계면 Cu 배리어막(482)의 접합 계면(Sj)측의 표면과, 계면층부(461b)의 접합 계면(Sj)측의 표면이 개략 같은면이 되도록 한다. 또한, 계면 Cu 배리어막(482)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다.In this example, the interfacial Cu barrier film 482 is formed on the surface of the second interlayer insulating film 481, and the side portion (or the side surface) of the interfacial layer portion 461b of the second Cu barrier layer 461. ) Is provided to cover. At this time, the film thickness of the interfacial Cu barrier film 482 and the film thickness of the interfacial layer portion 461b are approximately the same, and the surface on the bonding interface Sj side of the interfacial Cu barrier film 482 and the interfacial layer portion 461b. The surface on the joining interface Sj side of) is approximately the same surface. The interface Cu barrier film 482 can be formed of a material such as SiN, SiON, SiCN, or an organic resin, for example, similar to the interface Cu barrier film 428 of the first embodiment.

이 예에서는, 접합 계면(Sj)에서, 제 1 Cu 접합부(416)와 제 2 Cu 접합부(426)와의 접합 영역 이외의 영역에서는, 제 1 Cu 접합부(416)는, 제 2 Cu 배리어층(461)의 계면층부(461b) 및/또는 계면 Cu 배리어막(482)과 접촉한 상태가 된다. 그 때문에, 이 예의 구성에서도, 각 Cu 접합부의 Cu가 층간 절연막으로 확산하는 것을 방지할 수 있기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.In this example, in the bonding interface Sj, in the region other than the bonding region between the first Cu bonding portion 416 and the second Cu bonding portion 426, the first Cu bonding portion 416 is the second Cu barrier layer 461. ) Is in contact with the interface layer portion 461b and / or the interface Cu barrier film 482. Therefore, even in the structure of this example, since the diffusion of Cu into each interlayer insulating film can be prevented, the same effect as in the first embodiment can be obtained.

또한, 이 예에서는, 계면 Cu 배리어막(482)을 마련하지 않는 구성으로 하여도 좋다. 이 경우, 제 2 Cu 배리어층(461)의 계면층부(461b)의 측부의 주위에는 공극이 형성되는데, 이 공극에 의해, 각 Cu 접합부의 Cu가 층간 절연막으로 확산하는 것을 방지할 수 있기 때문에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다. 단, 접합 계면(Sj)의 접합 강도의 관점에서는, 도 25에 도시하는 바와 같이, 계면층부(461b)의 측부를 덮도록 계면 Cu 배리어막(482)을 마련하는 것이 바람직하다.In this example, the configuration may be such that the interface Cu barrier film 482 is not provided. In this case, voids are formed around the side of the interfacial layer portion 461b of the second Cu barrier layer 461. Because of the voids, it is possible to prevent Cu from diffusing into the interlayer insulating film. The same effects as in the first embodiment can be obtained. However, from the viewpoint of the bonding strength of the bonding interface Sj, as shown in FIG. 25, it is preferable to provide the interface Cu barrier film 482 to cover the side portion of the interface layer portion 461b.

[변형례 4][Modification 4]

상기 각종 실시 형태 및 각종 변형례에서는, 각 접합부의 전극막을 Cu막으로 구성하는 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 접합부를, 예를 들면, Al, W, Ti, TiN, Ta, TaN, Ru 등으로 형성된 금속막, 또는, 이들의 적층막으로 구성하고 있어도 좋다.In the above various embodiments and various modification examples, an example in which the electrode film at each junction portion is formed of a Cu film has been described, but the present disclosure is not limited thereto. The junction part may be comprised by the metal film formed from Al, W, Ti, TiN, Ta, TaN, Ru, etc., or these laminated films, for example.

예를 들면, 상기 제 1의 실시 형태에서, 접합부의 전극 재료로서 Al(알루미늄)을 이용할 수 있다. 이 경우에는, 계면 Cu 배리어막(428)을, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, SiN, SiON, SiCN, 수지 등의 재료로 형성할 수 있다. 또한, 이 경우, Al 접합부를 피복하는 메탈 배리어층은, Al 접합부측부터 Ti막 및 TiN막을 이 순서로 적층한 다층막(Ti/TiN 적층막)으로 구성하는 것이 바람직하다.For example, in the first embodiment, Al (aluminum) can be used as the electrode material of the junction portion. In this case, the interface Cu barrier film 428 can be formed of a material such as SiN, SiON, SiCN, resin, or the like as in the first embodiment. In this case, the metal barrier layer covering the Al junction is preferably composed of a multilayer film (Ti / TiN laminated film) in which the Ti film and the TiN film are laminated in this order from the Al junction part side.

또한, 예를 들면, 상기 제 2의 실시 형태의 구성에서도, 접합부의 전극 재료로서 Al을 이용할 수 있다. 단, 이 경우에는, Al은 산소와 반응하기 쉬운 재료이기 때문에, 계면 배리어막을 생성하기 위한 시드층(Cu시드층)을 마련할 필요가 없다.For example, Al can also be used as an electrode material of a junction part also in the structure of the said 2nd Embodiment. In this case, however, since Al is a material that is likely to react with oxygen, it is not necessary to provide a seed layer (Cu seed layer) for generating an interface barrier film.

여기서, 도 26에, 상기 제 2의 실시 형태의 구성에서, 접합부를 Al로 형성한 경우의 반도체 장치의 접합 계면(Sj) 부근의 개략 구성 단면을 도시한다. 또한, 도 26에서는, 설명을 간략화하기 위해, Al 접합부 부근의 구성만을 도시하고, 배선부의 구성은 생략한다. 또한, 도 26에 도시하는 반도체 장치(406)에서, 도 17에 도시하는 제 2의 실시 형태의 반도체 장치(402)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Here, in FIG. 26, in the structure of the said 2nd Embodiment, the schematic structure cross section of the junction interface Sj vicinity of the semiconductor device at the time of forming a junction part by Al is shown. In addition, in FIG. 26, in order to simplify description, only the structure of Al junction part vicinity is shown, and the structure of a wiring part is abbreviate | omitted. In addition, in the semiconductor device 406 shown in FIG. 26, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 402 of 2nd Embodiment shown in FIG.

이 예의 반도체 장치(406)는, 도 26에 도시하는 바와 같이, 제 1 반도체 부재(491)와, 제 2 반도체 부재(492)와, 계면 배리어막(497)을 구비한다. 제 1 반도체 부재(491)는, 제 1층간 절연막(415)과, 그 접합측 표면에 매립하도록 하여 형성된 제 1 Al 접합부(493)와, 제 1층간 절연막(415) 및 제 1 Al 접합부(493) 사이에 마련된 제 1 배리어 메탈층(494)을 갖는다. 또한, 제 2 반도체 부재(492)는, 제 2 층간 절연막(425)과, 그 접합측 표면에 매립하도록 하여 형성된 제 2 Al 접합부(495)와, 제 2 층간 절연막(425) 및 제 2 Al 접합부(495) 사이에 마련된 제 2 배리어 메탈층(496)을 갖는다.As illustrated in FIG. 26, the semiconductor device 406 of this example includes a first semiconductor member 491, a second semiconductor member 492, and an interface barrier film 497. The first semiconductor member 491 includes a first interlayer insulating film 415, a first Al junction portion 493 formed so as to be buried in the bonding side surface, a first interlayer insulating film 415, and a first Al junction portion 493. ) And a first barrier metal layer 494 provided therebetween. In addition, the second semiconductor member 492 includes a second interlayer insulating film 425, a second Al junction portion 495 formed so as to be embedded in the bonding side surface, a second interlayer insulating film 425, and a second Al junction portion. The second barrier metal layer 496 is provided between the portions 495.

그리고, 도 26에 도시하는 변형예에서도, 제 1 반도체 부재(491)와 제 2 반도체 부재(492)와의 접합시에 행하는 어닐 처리에 의해, 제 1 Al 접합부(493) 내의 Al의 일부가, 접합 계면(Sj)을 끼우고 대향하는 제 2 반도체 부재(492)의 제 2 층간 절연막(425) 중의 산소와 반응한다. 그 결과, 제 1 Al 접합부(493)와, 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에는, 계면 배리어막(497)이 형성된다. 그 때문에, 이 구성례에서도, 제 1의 실시 형태와 마찬가지로, 제 1 반도체 부재(491) 및 제 2 반도체 부재(492) 사이의 접합 강도를 증대시킬 수 있고, 보다 신뢰성이 높은 접합 계면을 갖는 반도체 장치(406)를 얻을 수 있다.And also in the modification shown in FIG. 26, a part of Al in the 1st Al junction part 493 joins by the annealing process performed at the time of the bonding of the 1st semiconductor member 491 and the 2nd semiconductor member 492. It reacts with oxygen in the 2nd interlayer insulation film 425 of the 2nd semiconductor member 492 which opposes the interface Sj. As a result, the interface barrier film 497 is formed in the area | region of the bonding interface Sj which the 1st Al junction part 493 and the 2nd interlayer insulation film 425 oppose. Therefore, also in this configuration example, similarly to the first embodiment, the bonding strength between the first semiconductor member 491 and the second semiconductor member 492 can be increased, and the semiconductor has a more reliable bonding interface. Device 406 can be obtained.

또한, 예를 들면, 상기 제 1의 실시 형태에서, 접합부의 전극 재료로서 예를 들면 W(텅스텐)를 이용할 수 있다. 이 경우에는, 계면 Cu 배리어막(428)을, 상기 제 1의 실시 형태와 마찬가지로, 예를 들면, SiN, SiON, SiCN, 수지 등의 재료로 형성할 수 있다. 또한, 이 경우, W 접합부를 피복하는 메탈 배리어층은, W 접합부측부터 Ti막 및 TiN막을 이 순서로 적층한 다층막(Ti/TiN 적층막)으로 구성하는 것이 바람직하다. 또한, W는 산소와 반응하기 어려운(계면 배리어막을 자기 생성하기 어려운) 금속 재료이기 때문에, 상기 제 2의 실시 형태의 구성의 접합부에 W를 이용하는 것은 곤란하다.For example, in the said 1st Embodiment, W (tungsten) can be used as an electrode material of a junction part, for example. In this case, the interface Cu barrier film 428 can be formed of a material such as SiN, SiON, SiCN, resin, or the like as in the first embodiment. In this case, the metal barrier layer covering the W junction portion is preferably constituted by a multilayer film (Ti / TiN laminated film) in which a Ti film and a TiN film are laminated in this order from the W junction part side. In addition, since W is a metal material which hardly reacts with oxygen (it is difficult to self-generate an interface barrier film), it is difficult to use W in the junction portion of the configuration of the second embodiment.

[변형예 5][Modification 5]

상기 각종 실시 형태 및 각종 변형예에서는, 신호가 공급되는 금속막끼리를, 접합 계면(Sj)에서 접합하는 예를 설명 하였지만, 본 개시는 이것으로 한정되지 않는다. 신호가 공급되지 않는 금속막끼리를 접합 계면(Sj)에서 접합하는 경우도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다.In the above various embodiments and various modifications, examples in which the metal films to which signals are supplied are bonded at the bonding interface Sj have been described, but the present disclosure is not limited thereto. Also in the case where the metal films to which no signal is supplied are bonded at the bonding interface Sj, the Cu-Cu bonding technique described in the above various embodiments and various modification examples can be applied.

예를 들면, 더미 전극끼리를 접합하는 경우에도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다. 또한, 예를 들면, 고체 촬상 소자에서, 센서부와 로직 회로부와의 사이에서 금속막끼리를 접합하여, 차광막을 형성하는 경우에도, 상기 각종 실시 형태 및 각종 변형예에서 설명한 Cu-Cu 접합 기술을 적용할 수 있다.For example, even when joining dummy electrodes, the Cu-Cu bonding technique demonstrated by the said various embodiment and various modification examples can be applied. For example, in the case of forming a light shielding film by joining metal films between a sensor unit and a logic circuit unit in a solid-state imaging device, the Cu-Cu bonding technique described in the above-described various embodiments and various modification examples is used. Applicable

[참고예 1][Referential Example 1]

상기 제 2의 실시 형태에서는, 제 1 Cu 접합부(416)의 접합 계면(Sj)측 표면의 치수(표면 면적)와, 제 2 Cu 접합부(426)의 그것이 다른 예를 설명하였다. 그러나, 상기 제 2의 실시 형태에서 설명한 Cu-Cu 접합 기술은, 제 1 Cu 접합부의 접합 계면(Sj)측의 표면 형상 및 치수와, 제 2 Cu 접합부의 그들이 같은 반도체 장치에도 적용 가능하다.In the said 2nd Embodiment, the example of the dimension (surface area) of the surface of the bonding interface Sj side of the 1st Cu junction part 416 and the 2nd Cu junction part 426 was demonstrated. However, the Cu-Cu bonding technique described in the second embodiment is applicable to the same semiconductor device as that of the surface shape and dimensions of the bonding interface Sj side of the first Cu bonding portion and those of the second Cu bonding portion.

도 27에, 그 한 예, 즉 참고예 1을 도시한다. 또한, 도 27은, 이 예의 반도체 장치(500)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 27에 도시하는 참고예의 반도체 장치(500)에서, 도 17에 도시하는 제 2의 실시 형태의 반도체 장치(402)와 같은 구성에는, 같은 부호를 붙여서 도시한다.In Fig. 27, one example, that is, Reference Example 1 is shown. 27 is a schematic sectional view of the vicinity of the bonding interface Sj of the semiconductor device 500 of this example. In addition, in the semiconductor device 500 of the reference example shown in FIG. 27, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 402 of 2nd Embodiment shown in FIG.

이 참고예의 반도체 장치(500)는, 도 27에 도시하는 바와 같이, 제 1 반도체 부재(501)와, 제 2 반도체 부재(440)와, 계면 Cu 배리어막(505)을 구비한다. 또한, 이 예의 반도체 장치(500)에서의 제 2 반도체 부재(440)의 구성은, 도 17을 참조로 설명된 상기 제 2의 실시 형태의 그것과 같은 구성이기 때문에, 여기서는, 제 2 반도체 부재(440)의 설명은 생략한다.As shown in FIG. 27, the semiconductor device 500 of this reference example includes a first semiconductor member 501, a second semiconductor member 440, and an interface Cu barrier film 505. In addition, since the structure of the 2nd semiconductor member 440 in the semiconductor device 500 of this example is the same structure as that of the said 2nd embodiment demonstrated with reference to FIG. 17, here, the 2nd semiconductor member ( The description of 440 is omitted.

제 1 반도체 부재(501)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(502), 제 1 Cu 배리어층(503), 및, 제 1 Cu 시드층(504)을 갖는다.The first semiconductor member 501 includes a first semiconductor substrate (not shown), a first SiO 2 layer 411, a first Cu wiring portion 412, a first Cu barrier film 413, and a first Cu diffusion barrier film. 414, a first interlayer insulating film 415, a first Cu junction 502, a first Cu barrier layer 503, and a first Cu seed layer 504.

또한, 이 예에서는, 제 1 Cu 접합부(502)의 접합 계면(Sj)측의 표면 형상 및 치수를, 제 2 Cu 접합부(426)의 그것들과 같게 한다. 그 이외의 제 1 반도체 부재(501)의 구성은, 상기 제 2의 실시 형태의 제 1 반도체 부재(430)의 대응하는 구성과 같은 구성이다.In addition, in this example, the surface shape and dimension of the junction interface Sj side of the 1st Cu junction part 502 are made the same as those of the 2nd Cu junction part 426. FIG. The structure of the other 1st semiconductor member 501 is the same structure as the corresponding structure of the 1st semiconductor member 430 of the said 2nd Embodiment.

그리고, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(501)의 제 1 Cu 접합부(502)측의 표면과, 제 2 반도체 부재(440)의 제 2 Cu 접합부(426)측의 표면을 접합함에 의해, 반도체 장치(500)가 제작된다. 이 때, 양 Cu 접합부 사이에, 접합 얼라인먼트 어긋남이 발생하면, 접합시의 어닐 처리에 의해, 각 Cu시드층 중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가 접합 계면(Sj)을 끼우고 대향하는 층간 절연막의 산소와 선택적으로 반응한다. 이 결과, 도 27에 도시하는 바와 같이, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역에 각각, 계면 Cu 배리어막(505)이 형성된다.Also in this example, similarly to the second embodiment, the surface on the first Cu junction portion 502 side of the first semiconductor member 501 and the second Cu junction portion 426 of the second semiconductor member 440 are similar. The semiconductor device 500 is manufactured by joining the surface of the side. At this time, when a bonding alignment shift | offset | difference arises between both Cu junction parts, metal materials, such as Mn, Mg, Ti, Al, etc. in each Cu seed layer by the annealing process at the time of joining join the bonding interface Sj. It selectively reacts with the oxygen in the interlayer insulating film that is sandwiched and opposed. As a result, as shown in FIG. 27, the area | region of the bonding interface Sj which the 1st Cu junction part 502 and the 2nd interlayer insulation film 425 oppose, and between the 2nd Cu junction part 426 and the 1st layer are shown. The interfacial Cu barrier film 505 is formed in the area | region of the bonding interface Sj which the insulating film 415 opposes, respectively.

상술한 바와 같이, 이 예의 반도체 장치(500)에서도, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj)의 영역에는, 계면 Cu 배리어막(505)이 마련된다. 그 때문에, 이 예에서도, 제 2의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the semiconductor device 500 of this example, the interface Cu barrier film 505 is formed in the region of the bonding interface Sj where the Cu junction portion of one semiconductor member and the interlayer insulating film of the other semiconductor member face each other. Is provided. Therefore, also in this example, the same effects as in the second embodiment can be obtained.

[참고예 2][Reference Example 2]

상기 참고예 1에서는, 제 1 Cu 접합부의 접합 계면(Sj)측의 표면 형상 및 치수와, 제 2 Cu 접합부의 그들이 같은 반도체 장치에, 상기 제 2의 실시 형태에서 설명한 Cu-Cu 접합 기술을 적용하는 예를 설명하였다. 여기서는, 참고예 1의 반도체 장치(500)에 또한, 상기 제 1의 실시 형태에서 설명한 Cu-Cu 접합 기술을 조합한 구성례를 설명한다.In the said Reference Example 1, the Cu-Cu bonding technique demonstrated in the said 2nd Embodiment is applied to the semiconductor device with the surface shape and dimension of the junction interface Sj side of a 1st Cu junction part, and those of a 2nd Cu junction part. An example was described. Here, a structural example in which the semiconductor device 500 of Reference Example 1 is combined with the Cu-Cu bonding technique described in the first embodiment will be described.

도 28에, 그 한 예, 즉 참고예 2를 도시한다. 또한, 도 28은, 이 예의 반도체 장치(510)의 접합 계면(Sj) 부근의 개략 구성 단면도이다. 또한, 도 28에 도시하는 이 예의 반도체 장치(510)에서, 도 27에 도시하는 참고예 1의 반도체 장치(500)와 같은 구성에는, 같은 부호를 붙여서 도시한다.In Fig. 28, one example, that is, Reference Example 2 is shown. 28 is a schematic sectional view of the vicinity of the bonding interface Sj of the semiconductor device 510 of this example. In addition, in the semiconductor device 510 of this example shown in FIG. 28, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 500 of the reference example 1 shown in FIG.

이 예의 반도체 장치(510)는, 도 28에 도시하는 바와 같이, 제 1 반도체 부재(501)와, 제 2 반도체 부재(520)와, 제 1 계면 Cu 배리어막(521)을 구비한다. 또한, 이 예의 반도체 장치(510)에서의 제 1 반도체 부재(501)의 구성은, 상기 참고예 1(도 27)의 그것과 같은 구성이기 때문에, 여기서는, 제 1 반도체 부재(501)의 설명은 생략한다.As shown in FIG. 28, the semiconductor device 510 of this example includes a first semiconductor member 501, a second semiconductor member 520, and a first interface Cu barrier film 521. In addition, since the structure of the 1st semiconductor member 501 in the semiconductor device 510 of this example is the same structure as that of the said reference example 1 (FIG. 27), description of the 1st semiconductor member 501 is demonstrated here. Omit.

제 2 반도체 부재(520)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 제 2 Cu 접합부(426), 제 2 Cu 배리어층(427), 및, 제 2 Cu 시드층(441)을 갖는다. 또한, 제 2 반도체 부재(520)는, 제 2 계면 Cu 배리어막(522)을 갖는다.The second semiconductor member 520 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film. 424, a second interlayer insulating film 425, a second Cu junction 426, a second Cu barrier layer 427, and a second Cu seed layer 441. In addition, the second semiconductor member 520 has a second interfacial Cu barrier film 522.

도 28과 도 27의 비교로부터 분명한 바와 같이, 이 예의 제 2 반도체 부재(520)는, 상기 참고예 1의 제 2 반도체 부재(440)에서, 제 2 층간 절연막(425)상에 제 2 계면 Cu 배리어막(522)을 마련한 구성이다. 또한, 이 예에서는, 제 2 Cu 접합부(426)의 접합 계면(Sj)측의 표면과, 제 2 계면 Cu 배리어막(522)의 표면이 개략 같은 면이 되도록, 제 2 계면 Cu 배리어막(522)을 형성한다. 또한, 제 2 계면 Cu 배리어막(522) 이외의 제 2 반도체 부재(520)의 구성은, 상기 참고예 1의 제 2 반도체 부재(440)의 대응하는 구성과 같다.As is apparent from the comparison between FIG. 28 and FIG. 27, the second semiconductor member 520 of this example is the second interfacial Cu on the second interlayer insulating film 425 in the second semiconductor member 440 of Reference Example 1 above. The barrier film 522 is provided. In this example, the second interfacial Cu barrier film 522 is formed such that the surface on the junction interface Sj side of the second Cu junction part 426 and the surface of the second interfacial Cu barrier film 522 are roughly the same surface. ). In addition, the structure of the 2nd semiconductor member 520 other than the 2nd interface Cu barrier film 522 is the same as the corresponding structure of the 2nd semiconductor member 440 of the said Reference Example 1.

또한, 제 2 계면 Cu 배리어막(522)은, 상기 제 1의 실시 형태의 계면 Cu 배리어막(428)과 마찬가지로, 예를 들면, SiN, SiON, SiCN, 유기계 수지 등의 재료로 형성할 수 있다. 단, Cu막과의 밀착성이라는 관점에서는, 특히, 제 2 계면 Cu 배리어막(522)을 SiN으로 형성하는 것이 바람직하다.The second interfacial Cu barrier film 522 can be formed of a material such as SiN, SiON, SiCN, or an organic resin, for example, similar to the interfacial Cu barrier film 428 of the first embodiment. . However, it is preferable to form the 2nd interface Cu barrier film 522 by SiN especially from a viewpoint of adhesiveness with a Cu film.

그리고, 이 예에서도, 상기 제 2의 실시 형태와 마찬가지로, 제 1 반도체 부재(501)의 제 1 Cu 접합부(502)측의 표면과, 제 2 반도체 부재(520)의 제 2 Cu 접합부(426)측의 표면을 맞붙임에 의해, 반도체 장치(510)가 제작된다. 이 때, 양 Cu 접합부 사이에, 접합 얼라인먼트 어긋남이 발생하면, 접합시의 어닐 처리에 의해, 각 Cu시드층 중의 예를 들면 Mn, Mg, Ti, Al 등의 금속 재료가 접합 계면(Sj)을 끼우고 대향하는 층간 절연막의 산소와 선택적으로 반응한다. 이 결과, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj) 영역에, 제 1 계면 Cu 배리어막(521)이 형성된다.And also in this example, like the said 2nd Embodiment, the surface by the side of the 1st Cu junction part 502 of the 1st semiconductor member 501, and the 2nd Cu junction part 426 of the 2nd semiconductor member 520 is similar. The semiconductor device 510 is manufactured by sticking the surface of the side. At this time, when a bonding alignment shift | offset | difference arises between both Cu junction parts, metal materials, such as Mn, Mg, Ti, Al, etc. in each Cu seed layer by the annealing process at the time of joining join the bonding interface Sj. It selectively reacts with the oxygen in the interlayer insulating film that is sandwiched and opposed. As a result, the 1st interface Cu barrier film 521 is formed in the junction interface Sj area | region which the Cu junction part of one semiconductor member and the interlayer insulation film of the other semiconductor member oppose.

단, 이 예에서는, 상술한 바와 같이, 제 2 반도체 부재(520)의 접합 계면(Sj)의 표면에 제 2 계면 Cu 배리어막(522)을 마련한다. 그 때문에, 이 예에서는, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역의 한쪽에, 제 1 계면 Cu 배리어막(521)이 형성된다. 또한, 제 1 Cu 접합부(502)와 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역, 및, 제 2 Cu 접합부(426)와 제 1층간 절연막(415)이 대향하는 접합 계면(Sj)의 영역의 다른쪽에, 제 2 계면 Cu 배리어막(522)이 배치된다. 도 28에 도시하는 예에서는, 전자의 접합 계면(Sj)의 영역에, 제 2 계면 Cu 배리어막(522)이 마련되고, 후자의 접합 계면(Sj)의 영역에, 제 1 계면 Cu 배리어막(521)이 마련된다.However, in this example, as described above, the second interface Cu barrier film 522 is provided on the surface of the bonding interface Sj of the second semiconductor member 520. Therefore, in this example, the area | region of the bonding interface Sj which the 1st Cu junction part 502 and the 2nd interlayer insulation film 425 oppose, and the 2nd Cu junction part 426 and the 1st interlayer insulation film 415 The 1st interface Cu barrier film 521 is formed in one of the area | regions of this opposing bonding interface Sj. In addition, the region of the bonding interface Sj where the first Cu junction 502 and the second interlayer insulating film 425 face each other, and the bonding interface where the second Cu junction 426 and the first interlayer insulating film 415 face each other. The second interface Cu barrier film 522 is disposed on the other side of the region of (Sj). In the example shown in FIG. 28, the 2nd interface Cu barrier film 522 is provided in the area | region of the former bonding interface Sj, and the 1st interface Cu barrier film (in the area | region of the latter bonding interface Sj) is shown. 521 is provided.

상술한 바와 같이, 이 예의 반도체 장치(510)에서도, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막이 대향하는 접합 계면(Sj)의 영역에는, 제 1 계면 Cu 배리어막(521) 또는 제 2 계면 Cu 배리어막(522)이 마련된다. 그 때문에, 이 예에서도, 제 1 및 제 2의 실시 형태와 같은 효과를 얻을 수 있다.As described above, also in the semiconductor device 510 of this example, the first interface Cu barrier film (in the region of the bonding interface Sj where the Cu bonding portion of one semiconductor member and the interlayer insulating film of the other semiconductor member opposes) is formed. 521 or a second interfacial Cu barrier film 522 is provided. Therefore, also in this example, the same effects as in the first and second embodiments can be obtained.

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통상, Cu 접합부의 면적이 서로 다른 제 1 반도체 부재 및 제 2 반도체 부재를 맞붙여서 Cu-Cu 접합을 행하는 경우, 한쪽의 반도체 부재의 Cu 접합부와, 다른쪽의 반도체 부재의 층간 절연막과 접촉한다. 도 29에, 그 접합예에서의 접합 계면 부근의 개략 단면도를 도시한다. 또한, 도 29에 도시하는 반도체 장치(650)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.Usually, when Cu-Cu bonding is performed by bonding together the 1st semiconductor member and 2nd semiconductor member from which the Cu junction part differs, it contacts with the Cu junction part of one semiconductor member and the interlayer insulation film of the other semiconductor member. 29, the schematic sectional drawing of the junction interface vicinity in the bonding example is shown. In addition, in the semiconductor device 650 shown in FIG. 29, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st Embodiment shown in FIG.

이 경우, 도 29에 도시하는 바와 같이, 제 2 Cu 접합부(426)보다 면적이 큰 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(425)에 Cu가 확산하여(도 29 중의 점선 화살표), 접합 계면(Sj)에서의 전기 특성이 열화하여, Cu 접합부 및 반도체 장치(650)의 신뢰성이 손상된다. 그에 대해, 상기 각종 실시 형태에서는, 제 1 Cu 접합부(416)와 제 2 층간 절연막(425)과의 접합 계면에 계면 배리어막을 형성하여, 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지할 수 있고, 상기 문제를 해소할 수 있다.In this case, as shown in FIG. 29, Cu diffuses from the first Cu junction 416 having a larger area than the second Cu junction 426 to the second interlayer insulating film 425 (dashed line arrow in FIG. 29), Electrical characteristics at the bonding interface Sj deteriorate, and the reliability of the Cu junction portion and the semiconductor device 650 is impaired. In contrast, in the above-described various embodiments, an interface barrier film is formed at the bonding interface between the first Cu junction 416 and the second interlayer insulating film 425, and the second interlayer insulating film 425 is formed from the first Cu junction 416. The diffusion of Cu into can be prevented and the above problem can be solved.

또한, 상술한 접합 계면에서의 Cu의 확산을 방지하는 다른 수법으로서는, 제 1 반도체 부재 및 제 2 반도체 부재의 적어도 한쪽의 접합계면측의 층간 절연막의 표면을 Cu 접합부의 접합측 표면보다 후퇴시킨 상태로, 양자를 맞붙이는 수법도 생각된다. 즉, 제 1 반도체 부재 및 제 2 반도체 부재의 적어도 한쪽의 Cu 접합부를 접합계면측으로 돌출시킨 상태로, 양자를 맞붙이는 수법도 생각된다.In addition, as another method for preventing the diffusion of Cu at the bonding interface described above, the surface of the interlayer insulating film on the bonding interface side of at least one of the first semiconductor member and the second semiconductor member is recessed from the bonding side surface of the Cu bonding portion. As a result, a method of bringing them together is also considered. That is, the method of sticking both together in the state which protruded at least one Cu junction part of a 1st semiconductor member and a 2nd semiconductor member to the junction interface side is also considered.

도 30에, 제 1 반도체 부재 및 제 2 반도체 부재의 양쪽의 Cu 접합부를 접합계면측으로 돌출시킨 상태로 양자를 맞붙인 경우의, 접합 계면 부근의 개략 단면도를 도시한다. 또한, 도 30에 도시하는 반도체 장치(660)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.FIG. 30 is a schematic cross-sectional view of the vicinity of the bonding interface when the Cu bonding portions of both the first semiconductor member and the second semiconductor member are joined together in a state where they are protruded toward the bonding interface side. In addition, in the semiconductor device 660 shown in FIG. 30, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st Embodiment shown in FIG.

이 경우에는, 제 1 반도체 부재(661) 및 제 2 반도체 부재(662) 사이, 특히, 제 1층간 절연막(663)과 제 2 층간 절연막(664) 사이의 접합 계면(Sj)에 간극이 생긴다. 이에 의해, 제 2 층간 절연막(664)과 제 1 Cu 접합부(416)와의 사이에는 공극이 형성되어, 제 1 Cu 접합부(416)로부터 제 2 층간 절연막(664)으로의 Cu의 확산이 방지된다. 그러나, 이 경우에는, 속이 흰 화살표로 도시하는 바와 같이, 접합 계면(Sj)의 간극에 외기가 침입하여 제 1 Cu 접합부(416)의 표면을 오염하고, 이에 의해, 접합 계면(Sj)에서의 전기 특성이 열화하여, Cu 접합부 및 반도체 장치의 신뢰성이 손상된다.In this case, a gap is formed between the first semiconductor member 661 and the second semiconductor member 662, particularly, in the bonding interface Sj between the first interlayer insulating film 663 and the second interlayer insulating film 664. As a result, a gap is formed between the second interlayer insulating film 664 and the first Cu junction 416, and diffusion of Cu from the first Cu junction 416 to the second interlayer insulating film 664 is prevented. In this case, however, as shown by the solid white arrow, outside air penetrates into the gap between the bonding interface Sj and contaminates the surface of the first Cu bonding portion 416, whereby The electrical characteristics deteriorate, which impairs the reliability of the Cu junction portion and the semiconductor device.

그래서, 제 4의 실시 형태에서는, 제 2 층간 절연막과 제 1 Cu 접합부와의 사이에 공극을 형성한 구성을 갖는 반도체 장치에서, 상술한 외기의 영향를 방지할 수 있는 구성례를 설명한다.So, in 4th Embodiment, the structural example which can prevent the influence of external air mentioned above is demonstrated in the semiconductor device which has a structure in which the space | gap was formed between the 2nd interlayer insulation film and the 1st Cu junction part.

[반도체 장치의 구성][Configuration of Semiconductor Device]

도 31 및 도 32에, 제 4의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 31은, 제 4의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 32는, 각 Cu 접합부와 접합 계면에 구획되는 공극과의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 31 및 도 32에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 31에 도시하는 본 실시 형태의 반도체 장치(530)에서, 도 14에 도시하는 제 1의 실시 형태의 반도체 장치(401)와 같은 구성에는, 같은 부호를 붙여서 도시한다.31 and 32 show a schematic configuration of a semiconductor device according to the fourth embodiment. FIG. 31 is a schematic cross-sectional view of the vicinity of a bonding interface of a semiconductor device according to the fourth embodiment, and FIG. 32 is a schematic top view of the vicinity of the bonding interface showing an arrangement relationship between each Cu junction portion and a gap partitioned at the junction interface. to be. In addition, in FIG.31 and FIG.32, in order to simplify description, only the structure of one junction interface vicinity is shown. In addition, in the semiconductor device 530 of this embodiment shown in FIG. 31, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 401 of 1st embodiment shown in FIG.

반도체 장치(530)는, 도 31에 도시하는 바와 같이, 제 1 반도체 부재(531)(제 1 반도체부)와, 제 2 반도체 부재(532)(제 2 반도체부)를 구비한다.As shown in FIG. 31, the semiconductor device 530 includes a first semiconductor member 531 (first semiconductor portion) and a second semiconductor member 532 (second semiconductor portion).

제 1 반도체 부재(531)는, 제 1 반도체 기판(도시 생략), 제 1 SiO2층(411), 제 1 Cu 배선부(412), 제 1 Cu 배리어막(413), 제 1 Cu 확산 방지막(414), 제 1층간 절연막(415), 제 1 Cu 접합부(533), 및, 제 1 Cu 배리어층(417)을 갖는다.The first semiconductor member 531 includes a first semiconductor substrate (not shown), a first SiO 2 layer 411, a first Cu wiring portion 412, a first Cu barrier film 413, and a first Cu diffusion barrier film. 414, a first interlayer insulating film 415, a first Cu junction 533, and a first Cu barrier layer 417.

도 31과 도 14의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 1 반도체 부재(531)는, 제 1의 실시 형태의 제 1 반도체 부재(410)의 접합 계면(Sj)측의 표면 영역에서, 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(416)의 표면 영역에 오목부를 마련한 구성으로 된다. 그 이외의 제 1 반도체 부재(531)의 구성은, 상기 제 1의 실시 형태의 제 1 반도체 부재(410)의 대응하는 구성과 같다.As is apparent from the comparison between FIG. 31 and FIG. 14, the first semiconductor member 531 of the present embodiment has a surface area on the bonding interface Sj side of the first semiconductor member 410 of the first embodiment. The concave portion is formed in the surface region of the first Cu junction portion 416 facing the second interlayer insulating film 425. The structure of the other 1st semiconductor member 531 is the same as the corresponding structure of the 1st semiconductor member 410 of said 1st Embodiment.

제 2 반도체 부재(532)는, 제 2 반도체 기판(도시 생략), 제 2 SiO2층(421), 제 2 Cu 배선부(422), 제 2 Cu 배리어막(423), 제 2 Cu 확산 방지막(424), 제 2 층간 절연막(425), 및, 제 2 Cu 접합부(426)를 갖는다.The second semiconductor member 532 includes a second semiconductor substrate (not shown), a second SiO 2 layer 421, a second Cu wiring portion 422, a second Cu barrier film 423, and a second Cu diffusion barrier film. 424, a second interlayer insulating film 425, and a second Cu junction 426.

도 31과 도 14의 비교로부터 분명한 바와 같이, 본 실시 형태의 제 2 반도체 부재(532)는, 제 1의 실시 형태의 제 2 반도체 부재(420)에서, 계면 Cu 배리어막(428)을 생략한 구성으로 된다. 그 이외의 제 2 반도체 부재(532)의 구성은, 상기 제 1의 실시 형태의 제 2 반도체 부재(420)의 대응하는 구성과 같다.As apparent from the comparison between FIG. 31 and FIG. 14, in the second semiconductor member 532 of the present embodiment, the interface Cu barrier film 428 is omitted in the second semiconductor member 420 of the first embodiment. It becomes a configuration. The structure of the other 2nd semiconductor member 532 is the same as the corresponding structure of the 2nd semiconductor member 420 of said 1st Embodiment.

본 실시 형태의 반도체 장치(530)에서는, 도 31에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(532)의 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한다. 이에 의해, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)와, 제 2 반도체 부재(532)의 제 2 층간 절연막(425)이 대향하는 접합 계면(Sj)의 영역에 공극이 형성되고, 제 1 Cu 접합부(533)가, 제 2 층간 절연막(425)과 직접 접촉하지 않는 구조를 형성할 수 있다.In the semiconductor device 530 of this embodiment, as shown in FIG. 31, the second interlayer insulating film of the second semiconductor member 532 is in the surface region on the side of the bonding interface Sj of the first semiconductor member 531. The recessed part 534 is provided in the surface area | region of the 1st Cu junction part 533 which opposes 425. As a result, a gap is formed in the region of the bonding interface Sj where the first Cu junction portion 533 of the first semiconductor member 531 and the second interlayer insulating film 425 of the second semiconductor member 532 face each other. The first Cu junction portion 533 can form a structure in which the first Cu junction portion 533 does not directly contact the second interlayer insulating film 425.

즉, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533)의 오목부(534)와, 오목부(534)와 대향하는 제 2 반도체 부재(532)의 접합 계면(Sj)측의 표면 영역부(면 영역부)에 의해 계면 배리어부가 구성된다. 또한, 본 실시 형태에서는, 도 31에 도시하는 바와 같이, 제 1 Cu 접합부(533)의 오목부(534)와 제 2 층간 절연막(425)의 접합 계면(Sj)측의 표면에 의해 구획된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다.That is, in the semiconductor device 530 of this embodiment, the junction interface Sj side of the recessed part 534 of the 1st Cu junction part 533 and the 2nd semiconductor member 532 which opposes the recessed part 534 is shown. The surface barrier portion (surface region portion) constitutes an interface barrier portion. In addition, in this embodiment, as shown in FIG. 31, the space | part partitioned by the surface at the side of the junction interface Sj of the recessed part 534 of the 1st Cu junction part 533 and the 2nd interlayer insulation film 425 is shown. This is in a state sealed by various films around it.

[반도체 장치의 제조 수법][Method of Manufacturing Semiconductor Device]

다음에, 본 실시 형태의 반도체 장치(530)의 제조 수법을, 도 33a 내지 도 33d를 참조하면서 설명한다. 또한, 도 33a 및 도 33b에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 33c 및 도 33d에는, 제 1 반도체 부재(531)와 제 2 반도체 부재(532)와의 접합 처리의 양상을 도시한다.Next, the manufacturing method of the semiconductor device 530 of this embodiment is demonstrated, referring FIGS. 33A-33D. 33A and 33B show schematic cross-sections in the vicinity of the Cu junction portions of the semiconductor members produced in the respective steps, and FIGS. 33C and 33D show the first semiconductor member 531 and the second semiconductor member 532. The aspect of the bonding process is shown.

우선, 본 실시 형태에서는, 도 16a 내지 도 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 33a에 도시된 바와 같이 제 1 반도체 부재(531)를 제작한다.First, in this embodiment, similarly to the manufacturing process of the 1st semiconductor member 410 of 1st Embodiment demonstrated in FIGS. 16A-16F, the 1st semiconductor member 531 is produced as shown in FIG. 33A. do.

또한, 본 실시 형태에서는, 도 16a 내지 도 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 33b에 도시된 바와 같이 제 2 반도체 부재(532)를 제작한다. 단, 이 때, 제 2 층간 절연막(425)에, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427)의 형성 영역에 대응하는 개구부를 형성하는 공정(도 16c의 공정에 대응)에서는, 개구부의 개구지름을 약 1 내지 95㎛ 정도로 한다.In addition, in this embodiment, similarly to the manufacturing process of the 1st semiconductor member 410 of 1st Embodiment demonstrated in FIGS. 16A-16F, the 2nd semiconductor member 532 is produced as shown in FIG. 33B. do. However, at this time, in the step (corresponding to the process of FIG. 16C) in the second interlayer insulating film 425, the openings corresponding to the formation regions of the second Cu junction portion 426 and the second Cu barrier layer 427 are formed. The opening diameter of the opening is about 1 to 95 µm.

뒤이어 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면, 및, 제 2 반도체 부재(532)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하고, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이 때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Subsequently, a reduction treatment is performed on the surface of the first Cu junction portion 533 side of the first semiconductor member 531 and the surface of the second Cu junction portion 426 side of the second semiconductor member 532. The oxide film (oxide) on the surface of the junction is removed, and clean Cu is exposed on the surface of each Cu junction. At this time, as the reduction treatment, for example, a wet etching treatment using a chemical solution such as formic acid, or a dry etching treatment using plasma such as Ar, NH 3 , H 2, or the like is used.

뒤이어 도 33c에 도시하는 바와 같이, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면과, 제 2 반도체 부재(532)의 제 2 Cu 접합부(426)측의 표면을 접촉또는 맞붙인다.Subsequently, as shown in FIG. 33C, the surface on the first Cu junction portion 533 side of the first semiconductor member 531 and the surface on the side of the second Cu junction portion 426 of the second semiconductor member 532 are contacted or Work together

그리고, 제 1 반도체 부재(531)와 제 2 반도체 부재(532)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치(어닐 장치)를 이용하여 맞붙임 부재를 어닐하여, 도 33d에 도시된 바와 같이 제 1 Cu 접합부(533)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기 중, 또는, 진공 중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.Then, in the state where the first semiconductor member 531 and the second semiconductor member 532 are bonded together, for example, the bonding member is annealed by using a heating device (annealing device) such as a hot plate or an RTA device. As shown to 33d, the 1st Cu junction part 533 and the 2nd Cu junction part 426 are bonded. Specifically, for example, the joining member is heated at about 100 to 400 ° C. for about 5 minutes to 2 hours in an atmospheric N 2 atmosphere or in a vacuum.

본 실시 형태에서는, 도 33d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533)의 Cu막을 더욱 죄인다. 또한, 접합 계면(Sj)에서, 제 1 Cu 접합부(533)와 제 2 층간 절연막(425)과의 접촉 영역은, 다른 영역에 비하여 밀착력이 약한 영역이다. 그 때문에, 도 33d에 도시하는 어닐 처리에 의해, 이 접촉 영역에서는, 제 1 Cu 접합부(533)가 수축하여, 제 1 Cu 접합부(533)의 표면이 접합 계면(Sj)으로부터 멀어지는 방향으로 후퇴한다. 이 결과, 도 33d에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)가 형성된다.In this embodiment, the Cu film of the 1st Cu junction part 533 is further clamped by the annealing process shown in FIG. 33D. Moreover, in the bonding interface Sj, the contact area | region of the 1st Cu junction part 533 and the 2nd interlayer insulation film 425 is an area | region where adhesive force is weak compared with other area | region. Therefore, by the annealing process shown in FIG. 33D, in this contact region, the first Cu junction part 533 contracts, and the surface of the first Cu junction part 533 retreats in a direction away from the bonding interface Sj. . As a result, as shown in FIG. 33D, the surface region of the first Cu junction portion 533 opposing the second interlayer insulating film 425 in the surface region on the junction interface Sj side of the first semiconductor member 531. A recess 534 is formed in the recess.

즉, 도 33d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 공극이 형성됨과 함께, 그 공극이, 그 주변의 각종 막에 의해, 반도체 장치(530) 내에 밀봉된 구조가 형성된다. 또한, 도 33d에 도시하는 어닐 처리에 의해 오목부(534)를 형성하기 위해서는, 예를 들면, 각 반도체 부재의 제작시에 치밀한 막질의 Cu 접합부를 형성하기 위해 행한 어닐 처리의 어닐 온도 보다 높은 온도로 어닐하는 것이 바람직하다.That is, a gap is formed in the bonding interface Sj between the first Cu junction part 533 and the second interlayer insulating film 425 by the annealing process shown in FIG. 33D, and the gap is formed in various films around the gap. As a result, a structure sealed in the semiconductor device 530 is formed. In addition, in order to form the recessed part 534 by the annealing process shown in FIG. 33D, temperature higher than the annealing temperature of the annealing process performed, for example in order to form a dense film-like Cu junction part at the time of manufacture of each semiconductor member. Annealing is preferred.

본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(530)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, a Cu-Cu joining process is performed as mentioned above. In addition, the manufacturing process of the semiconductor device 530 other than the bonding process mentioned above can be performed similarly to the manufacturing method of semiconductor devices, such as a conventional solid-state imaging device (for example, refer Unexamined-Japanese-Patent No. 2007-234725). have.

상술한 바와 같이, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 공극을 형성하여, 양자가 직접 접촉하지 않는 구조를 형성한다. 그 때문에, 본 실시 형태에서도, 제 1의 실시 형태와 마찬가지로, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 방지할 수 있다. 또한, 접합 계면(Sj)에 형성되는 공극의 영역은 접합 계면(Sj)의 전 영역에 비하여 충분히 작기 때문에 본 실시 형태의 구성에서의 접합 계면(Sj)의 밀착 성능은, 상기 각종 실시 형태의 그것과 같은 정도가 된다.As described above, in the semiconductor device 530 of the present embodiment, a gap is formed in the bonding interface Sj between the first Cu bonding portion 533 and the second interlayer insulating film 425 so that the two do not directly contact each other. To form a structure. Therefore, also in this embodiment, it can prevent diffusion of Cu from the 1st Cu junction part 533 to the 2nd interlayer insulation film 425 similarly to 1st embodiment. In addition, since the area | region of the space | gap formed in the bonding interface Sj is sufficiently small compared with the whole area | region of the bonding interface Sj, the contact | adherence performance of the bonding interface Sj in the structure of this embodiment is the thing of the said various embodiment. It becomes like this.

또한, 본 실시 형태의 반도체 장치(530)에서는, 제 1 Cu 접합부(533) 및 제 2 층간 절연막(425) 사이의 접합 계면(Sj)에 형성된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다. 그 때문에, 본 실시 형태에서는, Cu 접합부에의 외기의 침입을 방지할 수 있고, 반도체 장치(530)의 신뢰성을 확보할 수 있다.In addition, in the semiconductor device 530 of this embodiment, the space | gap formed in the bonding interface Sj between the 1st Cu junction part 533 and the 2nd interlayer insulation film 425 is the state sealed by the various film | membrane of the periphery. Becomes Therefore, in this embodiment, invasion of outside air into a Cu junction part can be prevented and the reliability of the semiconductor device 530 can be ensured.

<6. 제 5의 실시 형태><6. Fifth Embodiment>

제 5의 실시 형태에서는, 제 1 반도체 부재의 제 1 Cu 접합부와, 제 2 반도체 부재의 제 2 층간 절연막과의 사이의 접합 계면에 공극을 마련한 반도체 장치의 다른 구성례를 설명한다.In 5th Embodiment, the other structural example of the semiconductor device which provided the space | gap in the bonding interface between the 1st Cu junction part of a 1st semiconductor member and the 2nd interlayer insulation film of a 2nd semiconductor member is demonstrated.

[반도체 장치의 구성][Configuration of Semiconductor Device]

도 34 및 도 35에, 제 5의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 34는, 제 5의 실시 형태에 관한 반도체 장치의 접합 계면 부근의 개략 단면도이고, 도 35는, 각 Cu 접합부 및 계면 Cu 배리어막과 접합 계면에 구획되는 공극과의 사이의 배치 관계를 도시하는 접합 계면 부근의 개략 상면도이다. 또한, 도 34 및 도 35에서는, 설명을 간략화하기 위해, 하나의 접합 계면 부근의 구성만을 도시한다. 또한, 도 34에 도시하는 본 실시 형태의 반도체 장치(540)에서, 도 31에 도시하는 제 4의 실시 형태의 반도체 장치(530)와 같은 구성에는, 같은 부호를 붙여서 도시한다.34 and 35 show a schematic configuration of a semiconductor device according to the fifth embodiment. FIG. 34 is a schematic cross-sectional view of the vicinity of a bonding interface of a semiconductor device according to the fifth embodiment, and FIG. 35 shows an arrangement relationship between each Cu junction portion and an interface Cu barrier film and a void partitioned at the junction interface. It is a schematic top view of the junction interface vicinity. 34 and 35, only the structure of one junction interface vicinity is shown in order to simplify description. In addition, in the semiconductor device 540 of this embodiment shown in FIG. 34, the same code | symbol is attached | subjected to the structure similar to the semiconductor device 530 of 4th embodiment shown in FIG.

반도체 장치(540)는, 도 34에 도시하는 바와 같이, 제 1 반도체 부재(531)(제 1 반도체부)와, 제 2 반도체 부재(420)(제 2 반도체부)를 구비한다.As shown in FIG. 34, the semiconductor device 540 includes a first semiconductor member 531 (first semiconductor portion) and a second semiconductor member 420 (second semiconductor portion).

제 1 반도체 부재(531)의 구성은, 제 4의 실시 형태(도 31)의 그것과 같은 구성이다. 즉, 제 1 반도체 부재(531)의 구성은, 제 1의 실시 형태(도 14)의 제 1 반도체 부재(410)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(420)의 제 2 층간 절연막(425)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한 구성으로 된다. 한편, 제 2 반도체 부재(420)의 구성은, 제 1의 실시 형태(도 14)의 그것과 같은 구성이고, 제 2 층간 절연막(425)의 접합 계면(Sj)측의 표면에, 계면 Cu 배리어막(428)이 마련된 구성으로 된다.The configuration of the first semiconductor member 531 is the same as that of the fourth embodiment (FIG. 31). That is, the structure of the 1st semiconductor member 531 is a thing of the 2nd semiconductor member 420 in the surface area of the bonding interface Sj side of the 1st semiconductor member 410 of 1st Embodiment (FIG. 14). The recessed part 534 is provided in the surface area | region of the 1st Cu junction part 533 which opposes the 2nd interlayer insulation film 425. As shown in FIG. On the other hand, the structure of the 2nd semiconductor member 420 is the same structure as that of 1st Embodiment (FIG. 14), and it is an interface Cu barrier on the surface of the bonding interface Sj side of the 2nd interlayer insulation film 425. The film 428 is provided.

본 실시 형태의 반도체 장치(540)에서는, 상술한 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 제 2 반도체 부재(420)의 계면 Cu 배리어막(428)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)를 마련한다. 이에 의해, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)와, 제 2 반도체 부재(420)의 계면 Cu 배리어막(428)이 대향하는 접합 계면(Sj)에 공극이 형성된다. 또한, 본 실시 형태에서는, 도 34에 도시하는 바와 같이, 제 1 Cu 접합부(533)의 오목부(534)와 계면 Cu 배리어막(428)의 접합 계면(Sj)측의 표면에 의해 구획된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다.In the semiconductor device 540 of the present embodiment, as described above, the interface Cu barrier film 428 of the second semiconductor member 420 in the surface region on the bonding interface Sj side of the first semiconductor member 531. The recessed part 534 is provided in the surface area | region of the 1st Cu junction part 533 which opposes. Thereby, a space | gap is formed in the bonding interface Sj which the 1st Cu junction part 533 of the 1st semiconductor member 531 and the interface Cu barrier film 428 of the 2nd semiconductor member 420 oppose. In addition, in this embodiment, as shown in FIG. 34, the space | part partitioned by the recessed part 534 of the 1st Cu junction part 533 and the surface of the junction interface Sj side of the interface Cu barrier film 428 is shown. This is in a state sealed by various films around it.

즉, 본 실시 형태에서도, 제 1 Cu 접합부(533)의 오목부(534)와, 오목부(534)와 대향하는 제 2 반도체 부재(420)의 접합 계면(Sj)측의 표면 영역부(면 영역부)에 의해 계면 배리어부가 구성된다. 그리고, 본 실시 형태에서는, 이 계면 배리어부에 구획되는 공극, 및, 계면 Cu 배리어막(428)에 의해, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산이 방지된다.That is, also in this embodiment, the surface area part (surface) of the recessed part 534 of the 1st Cu junction part 533 and the bonding interface Sj side of the 2nd semiconductor member 420 which opposes the recessed part 534. The area barrier portion constitutes the interface barrier portion. In this embodiment, diffusion of Cu from the first Cu junction portion 533 to the second interlayer insulating film 425 is prevented by the void partitioned by the interface barrier portion and the interface Cu barrier film 428. do.

[반도체 장치의 제조 수법][Method of Manufacturing Semiconductor Device]

다음에, 본 실시 형태의 반도체 장치(540)의 제조 수법을, 도 36a 내지 도 36d를 참조하면서 설명한다. 또한, 도 36a 및 도 36b에는, 각 공정에서 제작되는 반도체 부재의 Cu 접합부 부근의 개략 단면을 도시하고, 도 36c 및 도 36d에는, 제 1 반도체 부재(531)와 제 2 반도체 부재(420)와의 접합 처리의 양상을 도시한다.Next, the manufacturing method of the semiconductor device 540 of this embodiment is demonstrated, referring FIGS. 36A-36D. 36A and 36B show a schematic cross section near the Cu junction portion of the semiconductor member produced in each step, and FIGS. 36C and 36D show the first semiconductor member 531 and the second semiconductor member 420. The aspect of the bonding process is shown.

우선, 본 실시 형태에서는, 도 16a 내지 16f에서 설명한 제 1의 실시 형태의 제 1 반도체 부재(410)의 제작 공정과 마찬가지로 하여, 도 36a에 도시된 바와 같이 제 1 반도체 부재(531)를 제작한다.First, in this embodiment, similarly to the manufacturing process of the 1st semiconductor member 410 of 1st Embodiment demonstrated in FIGS. 16A-16F, the 1st semiconductor member 531 is produced as shown in FIG. 36A. .

또한, 본 실시 형태에서는, 도 16g 내지 16l에서 설명한 제 1의 실시 형태의 제 2 반도체 부재(420)의 제작 공정과 마찬가지로 하여, 도 36b에 도시된 바와 같이 제 2 반도체 부재(420)를 제작한다. 단, 본 실시 형태에서는, 계면 Cu 배리어막(428)(예를 들면 SiN 막, SiCN막 등)의 막두께는, 약 10 내지 100nm로 하고, CVD법 또는 스핀 코트법에 의해 계면 Cu 배리어막(428)을 형성한다. 또한, 본 실시 형태에서, 제 2 층간 절연막(425)에, 제 2 Cu 접합부(426) 및 제 2 Cu 배리어층(427)의 형성 영역에 대응하는 개구부를 형성하는 공정(도 16i의 공정에 대응)에서는, 개구부의 개구지름을 약 4 내지 100㎛ 정도로 한다.In addition, in the present embodiment, the second semiconductor member 420 is produced as shown in FIG. 36B in the same manner as in the manufacturing process of the second semiconductor member 420 of the first embodiment described with reference to FIGS. 16G to 16L. . In the present embodiment, however, the thickness of the interfacial Cu barrier film 428 (for example, the SiN film, the SiCN film, etc.) is about 10 to 100 nm, and the interfacial Cu barrier film (by the CVD method or the spin coating method) is used. 428). In addition, in this embodiment, the process of forming the opening part corresponding to the formation area of the 2nd Cu junction part 426 and the 2nd Cu barrier layer 427 in the 2nd interlayer insulation film 425 (it respond | corresponds to the process of FIG. 16I). ), The opening diameter of the opening is about 4 to 100 µm.

뒤이어 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면, 및, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면에 대해 환원 처리를 시행하여, 각 Cu 접합부의 표면의 산화막(산화물)을 제거하여, 각 Cu 접합부의 표면에 청정한 Cu를 노출시킨다. 또한, 이 때, 환원 처리로서는, 예를 들면 포름산 등의 약액를 이용한 웨트 에칭 처리, 또는, 예를 들면 Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리가 이용된다.Subsequently, a reduction treatment is performed on the surface of the first Cu junction portion 533 side of the first semiconductor member 531 and the surface of the second Cu junction portion 426 side of the second semiconductor member 420, thereby providing Cu. The oxide film (oxide) on the surface of the junction is removed, and clean Cu is exposed on the surface of each Cu junction. At this time, as the reduction treatment, for example, a wet etching treatment using a chemical solution such as formic acid, or a dry etching treatment using plasma such as Ar, NH 3 , H 2, or the like is used.

뒤이어 도 36c에 도시하는 바와 같이, 제 1 반도체 부재(531)의 제 1 Cu 접합부(533)측의 표면과, 제 2 반도체 부재(420)의 제 2 Cu 접합부(426)측의 표면을 접촉 또는 맞붙인다.Subsequently, as shown in FIG. 36C, the surface on the side of the first Cu junction 533 of the first semiconductor member 531 and the surface on the side of the second Cu junction 426 of the second semiconductor member 420 are in contact with each other. Work together

그리고, 제 1 반도체 부재(531)와 제 2 반도체 부재(420)를 맞붙인 상태에서, 예를 들면 핫 플레이트나 RTA 장치 등의 가열 장치(어닐 장치)를 이용하여 맞붙임 부재를 어닐하여, 도 36d에 도시된 바와 같이 제 1 Cu 접합부(533)와 제 2 Cu 접합부(426)를 접합한다. 구체적으로는, 예를 들면, 대기압의 N2 분위기 중, 또는, 진공 중에서 약 100 내지 400℃에서 5분 내지 2시간 정도, 맞붙임 부재를 가열한다.In the state where the first semiconductor member 531 and the second semiconductor member 420 are bonded together, for example, the bonding member is annealed by using a heating device (annealing device) such as a hot plate or an RTA device. As shown to 36d, the 1st Cu junction part 533 and the 2nd Cu junction part 426 are bonded. Specifically, for example, the joining member is heated at about 100 to 400 ° C. for about 5 minutes to 2 hours in an atmospheric N 2 atmosphere or in a vacuum.

본 실시 형태에서도, 도 36d에 도시하는 어닐 처리에 의해, 상기 제 4의 실시 형태와 마찬가지로, 제 1 Cu 접합부(533)의 Cu막을 더욱 죄인다. 이 때, 접합 계면(Sj)에서, 제 1 Cu 접합부(533)와 계면 Cu 배리어막(428)과의 접촉 영역에서는, 그 영역의 제 1 Cu 접합부(533)가 수축하여, 제 1 Cu 접합부(533)의 표면이 접합 계면(Sj)으로부터 멀어지는 방향으로 후퇴한다. 이 결과, 도 36d에 도시하는 바와 같이, 제 1 반도체 부재(531)의 접합 계면(Sj)측의 표면 영역에서, 계면 Cu 배리어막(428)과 대향하는 제 1 Cu 접합부(533)의 표면 영역에 오목부(534)가 형성된다.Also in this embodiment, by the annealing process shown in FIG. 36D, the Cu film of the 1st Cu junction part 533 is further clamped similarly to said 4th embodiment. At this time, in the contact region between the first Cu junction portion 533 and the interface Cu barrier film 428 at the junction interface Sj, the first Cu junction part 533 in the region contracts and the first Cu junction part ( The surface of 533 retreats in a direction away from the bonding interface Sj. As a result, as shown in FIG. 36D, in the surface region on the junction interface Sj side of the first semiconductor member 531, the surface region of the first Cu junction portion 533 opposing the interface Cu barrier film 428. A recess 534 is formed in the recess.

즉, 도 36d에 도시하는 어닐 처리에 의해, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)에 공극이 형성됨과 함께, 그 공극이, 그 주변의 각종 막에 의해, 반도체 장치(540) 내에 밀봉된 구조가 형성된다. 또한, 도 36d에 도시하는 어닐 처리에 의해 오목부(534)를 형성하기 위해서는, 예를 들면, 각 반도체 부재의 제작시에 치밀한 막질의 Cu 접합부를 형성하기 위해 행한 어닐 처리의 어닐 온도 보다 높은 온도로 어닐하는 것이 바람직하다.That is, by the annealing treatment shown in FIG. 36D, the voids are formed in the bonding interface Sj between the first Cu bonding portion 533 and the interfacial Cu barrier film 428, and the voids are formed in the various films around them. As a result, a structure sealed in the semiconductor device 540 is formed. In addition, in order to form the recessed part 534 by the annealing process shown in FIG. 36D, temperature higher than the annealing temperature of the annealing process performed, for example in order to form a dense film-like Cu junction part at the time of manufacture of each semiconductor member. Annealing is preferred.

본 실시 형태에서는, 상술한 바와 같이 하여, Cu-Cu 접합 처리를 행한다. 또한, 상술한 접합 공정 이외의 반도체 장치(540)의 제조 공정은, 종래의 예를 들면 고체 촬상 장치 등의 반도체 장치의 제조 수법(예를 들면 일본 특개2007-234725호 공보 참조)과 마찬가지로 할 수 있다.In this embodiment, a Cu-Cu joining process is performed as mentioned above. In addition, the manufacturing process of the semiconductor device 540 other than the bonding process mentioned above can be performed similarly to the conventional manufacturing method of semiconductor devices, such as a solid-state imaging device (for example, refer Unexamined-Japanese-Patent No. 2007-234725). have.

상술한 바와 같이, 본 실시 형태의 반도체 장치(540)에서는, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)의 영역에 공극을 형성하여, 양자가 직접 접촉하지 않는 구조를 형성한다. 또한, 본 실 시 형태에서는, 제 1 Cu 접합부(533)의 오목부(534)와 대향하는 영역에 계면 Cu 배리어막(428)이 형성된다. 그 때문에, 본 실시 형태에서는, 제 1 Cu 접합부(533)로부터 제 2 층간 절연막(425)으로의 Cu의 확산을 보다 확실하게 방지할 수 있다.As described above, in the semiconductor device 540 of the present embodiment, a gap is formed in the region of the bonding interface Sj between the first Cu bonding portion 533 and the interface Cu barrier film 428 so that the two are in direct contact. Does not form a structure. In addition, in this embodiment, the interface Cu barrier film 428 is formed in the area | region which opposes the recessed part 534 of the 1st Cu junction part 533. Therefore, in this embodiment, diffusion of Cu from the 1st Cu junction part 533 to the 2nd interlayer insulation film 425 can be prevented more reliably.

또한, 본 실시 형태의 반도체 장치(540)에서는, 제 1 Cu 접합부(533) 및 계면 Cu 배리어막(428) 사이의 접합 계면(Sj)에 형성된 공극이, 그 주변의 각종 막에 의해 밀봉된 상태가 된다. 그 때문에, 본 실시 형태에서는, 상기 제 4의 실시 형태와 마찬가지로, Cu 접합부에의 외기의 침입을 방지할 수 있고, 반도체 장치(540)의 신뢰성을 확보할 수 있다.In the semiconductor device 540 of the present embodiment, the voids formed in the bonding interface Sj between the first Cu bonding portion 533 and the interfacial Cu barrier film 428 are sealed by various films around them. Becomes Therefore, in this embodiment, intrusion of outside air into the Cu junction part can be prevented like the said 4th embodiment, and the reliability of the semiconductor device 540 can be ensured.

또한, 본 실시 형태에서는, 제 1의 실시 형태의 반도체 장치(401)(도 14)에, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술을 적용한 예를 설명하였지만, 본 개시는 이것으로 한정되지 않는다. 예를 들면, 제 2의 실시 형태의 반도체 장치(402)(도 17)나 제 3의 실시 형태의 반도체 장치(403)(도 20)에, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술을 적용하여도 좋다. 또한, 예를 들면, 상기 각종 변형예의 반도체 장치(도 23 내지 도 26 등)에, 상기 제 4의 실시 형태에서 설명한, 계면 배리어부의 형성 기술을 적용하여도 좋다.In addition, although this embodiment demonstrated the example which applied the formation technique of the interface barrier part demonstrated in the said 4th Embodiment to the semiconductor device 401 (FIG. 14) of 1st Embodiment, this indication is limited to this. It doesn't work. For example, in the semiconductor device 402 (FIG. 17) of the 2nd Embodiment or the semiconductor device 403 (FIG. 20) of 3rd Embodiment, the formation technique of the interface barrier part demonstrated by said 4th Embodiment May be applied. For example, the formation technique of the interface barrier part described in the fourth embodiment may be applied to the semiconductor devices (FIGS. 23 to 26 and the like) of the various modifications described above.

또한, 상기 제 4의 실시 형태에서 설명한 계면 배리어부의 형성 기술은 상기 각종 참고예의 반도체 장치(도 27 및 도 34)에도 적용 가능하다. 단, 이 경우에는, 접합 계면(Sj)에서, 제 2 층간 절연막과 대향하는, 제 1 Cu 접합부의 표면 영역 뿐만 아니라, 제 1층간 절연막과 대향하는, 제 2 Cu 접합부의 표면 영역에도 오목부가 형성된다.In addition, the formation technique of the interface barrier part demonstrated in the 4th embodiment is applicable also to the semiconductor device (FIGS. 27 and 34) of the said various reference examples. In this case, however, the concave portion is formed not only in the surface region of the first Cu junction portion facing the second interlayer insulating film at the bonding interface Sj but also in the surface region of the second Cu junction portion facing the first interlayer insulating film. do.

<7. 각종 응용례><7. Various Applications>

상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법(Cu-Cu 접합 수법)은, 제조시에 2장의 기판를 맞붙여서 Cu-Cu 접합 처리를 필요로 하는 각종 전자 기기에 적용 가능하다. 특히, 상술한 각종 실시 형태 및 상기 각종 변형예의 Cu-Cu 접합 수법은, 예를 들면, 고체 촬상 장치의 제조에 알맞다.The semiconductor device described in the above various embodiments and various modifications, and its manufacturing method (Cu-Cu bonding method) can be applied to various electronic devices that require two substrates to be bonded to each other during the manufacturing process and require a Cu-Cu bonding process. Do. In particular, the Cu-Cu bonding method of the above-described various embodiments and the above-described various modifications is suitable for producing a solid-state imaging device, for example.

[응용례 1][Application Example 1]

도 37에, 상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법이 적용 가능한 반도체 이미지 센서 모듈의 구성례를 도시한다. 도 37에 도시하는 반도체 이미지 센서 모듈(700)은, 제 1 반도체 칩(701)과, 제 2 반도체 칩(702)을 접합하여 구성된다.37 shows a configuration example of the semiconductor device described in the various embodiments and various modifications and the semiconductor image sensor module to which the manufacturing method is applicable. The semiconductor image sensor module 700 illustrated in FIG. 37 is configured by joining the first semiconductor chip 701 and the second semiconductor chip 702.

제 1 반도체 칩(701)은, 포토다이오드 형성 영역(703)과, 트랜지스터 형성 영역(704)과, 아날로그/디지털 변환기 어레이(705)를 내장한다. 그리고, 포토다이오드 형성 영역(703)상에, 트랜지스터 형성 영역(704), 및, 아날로그/디지털 변환기 어레이(705)는 이 순서로 적층된다.The first semiconductor chip 701 includes a photodiode formation region 703, a transistor formation region 704, and an analog / digital converter array 705. On the photodiode forming region 703, the transistor forming region 704 and the analog / digital converter array 705 are stacked in this order.

또한, 아날로그/디지털 변환기 어레이(705)에는, 관통 콘택트부(706)가 형성된다. 관통 콘택트부(706)는, 그 한쪽의 단부가, 아날로그/디지털 변환기 어레이(705)의 제 2 반도체 칩(702)측의 표면에 노출하도록 형성된다.In the analog-to-digital converter array 705, a through contact portion 706 is formed. The through contact portion 706 is formed such that one end thereof is exposed to the surface of the second semiconductor chip 702 side of the analog / digital converter array 705.

한편, 제 2 반도체 칩(702)은, 메모리 어레이로 구성되고, 그 내부에는, 콘택트부(707)가 형성된다. 콘택트부(707)는, 그 한쪽의 단부가, 제 2 반도체 칩(702)의 제 1 반도체 칩(701)측의 표면에 노출하도록 형성된다.On the other hand, the second semiconductor chip 702 is formed of a memory array, and a contact portion 707 is formed therein. The contact portion 707 is formed such that one end thereof is exposed to the surface of the first semiconductor chip 701 side of the second semiconductor chip 702.

그리고, 관통 콘택트부(706)와 콘택트부(707)를 맞댄 상태로, 가열 압착함에 의해, 제 1 반도체 칩(701)과 제 2 반도체 칩(702)이 접합되고, 반도체 이미지 센서 모듈(700)이 제작된다. 이와 같은 구성의 반도체 이미지 센서 모듈(700)에서는, 단위 면적당의 화소수를 늘릴 수 있음과 함께, 그 두께를 얇게 할 수 있다.Then, the first semiconductor chip 701 and the second semiconductor chip 702 are bonded to each other by heat-compression bonding with the through contact portion 706 and the contact portion 707, and the semiconductor image sensor module 700. This is produced. In the semiconductor image sensor module 700 having such a configuration, the number of pixels per unit area can be increased and the thickness thereof can be reduced.

이 예의 반도체 이미지 센서 모듈(700)에서는, 예를 들면 제 1 반도체 칩(701)과 제 2 반도체 칩(702)과의 접합 공정에서, 상기 각종 실시 형태 및 각종 변형예의 Cu-Cu 접합 수법을 적용할 수 있다. 이 경우에는, 제 1 반도체 칩(701) 및 제 2 반도체 칩(702) 사이의 접합 계면의 신뢰성을 보다 향상시킬 수 있다.In the semiconductor image sensor module 700 of this example, for example, in the bonding process between the first semiconductor chip 701 and the second semiconductor chip 702, the Cu-Cu bonding method of the various embodiments and various modifications is applied. can do. In this case, the reliability of the bonding interface between the first semiconductor chip 701 and the second semiconductor chip 702 can be further improved.

[응용례 2][Application Example 2]

도 38에, 상기 각종 실시 형태 및 각종 변형예에서 설명한 반도체 장치, 및, 그 제조 수법이 적용 가능한 이면 조사형의 고체 촬상 장치의 주요부의 개략 단면도를 도시한다.38 is a schematic cross-sectional view of principal parts of the semiconductor device described in the various embodiments and various modifications and the back-illumination solid-state imaging device to which the manufacturing method is applicable.

도 38에 도시하는 고체 촬상 장치(800)는, 반제품 상태의 화소 어레이를 구비한 제 1의 반도체 기판(810)과, 반제품 상태의 로직 회로를 구비한 제 2의 반도체 기판(820)을 접합하여 구성된다. 또한, 도 38에 도시하는 고체 촬상 장치(800)에서는, 제 1의 반도체 기판(810)의 제 2의 반도체 기판(820)측과는 반대측의 표면상에, 평탄화막(830), 온 칩 컬러 필터(831), 및, 온 칩 마이크로 렌즈(832)가 이 순서로 적층된다.The solid-state imaging device 800 shown in FIG. 38 joins the first semiconductor substrate 810 with the pixel array in the semi-finished state and the second semiconductor substrate 820 with the logic circuit in the semi-finished state. It is composed. In addition, in the solid-state imaging device 800 illustrated in FIG. 38, the planarization film 830 and the on-chip color are formed on the surface of the first semiconductor substrate 810 opposite to the second semiconductor substrate 820 side. The filter 831 and the on-chip microlens 832 are stacked in this order.

제 1의 반도체 기판(810)은, P형의 반도체 웰 영역(811), 및, 다층 배선층(812)을 가지며, 평탄화막(830)측에, 반도체 웰 영역(811)이 배치된다. 반도체 웰 영역(811) 내에는, 예를 들면 포토다이오드(PD), 플로팅 디퓨전(FD), 화소를 구성하는 MOS 트랜지스터(Tr1, Tr2), 및, 제어 회로를 구성하는 MOS 트랜지스터(Tr3, Tr4)가 형성된다. 또한, 다층 배선층(812) 내에는, 층간 절연막(813)을 통하여 형성된 복수의 메탈 배선(814), 및, 메탈 배선(814)과 대응하는 MOS 트랜지스터를 접속하기 위해 층간 절연막(813)에 형성된 접속 도체(815)가 형성된다.The first semiconductor substrate 810 has a P-type semiconductor well region 811 and a multilayer wiring layer 812, and a semiconductor well region 811 is disposed on the planarization film 830 side. In the semiconductor well region 811, for example, the photodiode PD, the floating diffusion FD, the MOS transistors Tr1 and Tr2 constituting the pixel, and the MOS transistors Tr3 and Tr4 constituting the control circuit. Is formed. In the multilayer wiring layer 812, a plurality of metal wirings 814 formed through the interlayer insulating film 813, and a connection formed in the interlayer insulating film 813 to connect the MOS transistors corresponding to the metal wiring 814. Conductor 815 is formed.

한편, 제 2의 반도체 기판(820)은, 예를 들면 실리콘 기판의 표면에 형성된 반도체 웰 영역(821)과, 반도체 웰 영역(821)의 제 1의 반도체 기판(810)측에 형성된 다층 배선층(822)을 갖는다. 반도체 웰 영역(821)에는, 로직 회로를 구성하는 MOS 트랜지스터(Tr6, Tr7, Tr8)가 형성된다. 또한, 다층 배선층(822) 내에는, 층간 절연막(823)을 통하여 형성된 복수의 메탈 배선(824), 및, 메탈 배선(824)과 대응하는 MOS 트랜지스터를 접속하기 위해 층간 절연막(823)에 형성된 접속 도체(825)가 형성된다.On the other hand, the second semiconductor substrate 820 is, for example, a semiconductor well region 821 formed on the surface of the silicon substrate and a multilayer wiring layer formed on the first semiconductor substrate 810 side of the semiconductor well region 821 ( 822). In the semiconductor well region 821, MOS transistors Tr6, Tr7, and Tr8 constituting a logic circuit are formed. In the multilayer wiring layer 822, a plurality of metal wirings 824 formed through the interlayer insulating film 823, and a connection formed in the interlayer insulating film 823 to connect the MOS transistors corresponding to the metal wiring 824. Conductor 825 is formed.

상술한 구성의 이면 조사형의 고체 촬상 장치(800)에도, 상술한 본 개시에 관한 각종 실시 형태 및 상기 각종 변형예의 Cu-Cu 접합 기술을 적용할 수 있다.The Cu-Cu bonding technique of the above-described various embodiments and the above-described various modifications can also be applied to the back-illumination solid-state imaging device 800 having the above-described configuration.

제 4의 실시예Fourth embodiment

<<1. 반도체 장치의 개요>><< 1. Overview of Semiconductor Devices >>

반도체 장치의 접합 전극의 구성의 개요에 관해 설명한다.The outline | summary of the structure of the junction electrode of a semiconductor device is demonstrated.

도 39에, 종래의 일반적인 접합 전극의 구성을 도시한다. 도 39는 접합 전극을 구비하는 접합부의 구성을 도시하는 단면도이다.39 shows the configuration of a conventional general junction electrode. It is sectional drawing which shows the structure of the junction part provided with a junction electrode.

제 1 접합부(910)는, 도시하지 않은 반도체 기체 상에 형성되어 있다. 그리고, 제 1 접합부(910)는, 제 1 배선층(912)과, 제 1 배선층(912)에 비어(913)를 통하여 접속하는 제 1 접합 전극(911)을 구비한다.The first bonding portion 910 is formed on a semiconductor substrate (not shown). And the 1st junction part 910 is equipped with the 1st wiring layer 912 and the 1st junction electrode 911 connected to the 1st wiring layer 912 through the via 913.

제 1 배선층(912)은, 층간 절연층(919) 내에 형성되어 있다. 그리고, 층간 절연층(919)상에 중간층(918)을 통하여, 층간 절연층(917)이 형성되어 있다. 또한, 층간 절연층(917)상에 중간층(916)을 통하여, 층간 절연층(915)을 구비한다.The first wiring layer 912 is formed in the interlayer insulating layer 919. The interlayer insulating layer 917 is formed on the interlayer insulating layer 919 via the intermediate layer 918. The interlayer insulating layer 915 is provided on the interlayer insulating layer 917 via the intermediate layer 916.

제 1 접합 전극(911)은, 층간 절연층(915) 내에 형성되고, 제 1 접합 전극(911)의 표면이, 층간 절연층(915)의 표면으로부터 노출되어 있다. 이 노출면은, 층간 절연층(915)의 표면과 동일면에 형성되어 있다.The first junction electrode 911 is formed in the interlayer insulating layer 915, and the surface of the first junction electrode 911 is exposed from the surface of the interlayer insulating layer 915. This exposed surface is formed on the same surface as the surface of the interlayer insulating layer 915.

또한, 중간층(916), 층간 절연층(917) 및 중간층(918)을 관통하는 비어(913)에 의해, 제 1 배선층(912)과 제 1 접합 전극(911)이 전기적으로 접속되어 있다.The first wiring layer 912 and the first bonding electrode 911 are electrically connected by the via 913 penetrating through the intermediate layer 916, the interlayer insulating layer 917, and the intermediate layer 918.

제 1 접합 전극(911), 비어(913)와 층간 절연층(915 및 917), 중간층(916)과의 사이에는, 전극 재료의 절연층으로의 확산을 막기 위한 배리어 메탈층(914)을 구비한다. 또한, 제 1 배선층(912)과 층간 절연층(919)과의 사이에 배리어 메탈층(931)을 구비한다.A barrier metal layer 914 is provided between the first junction electrode 911, the via 913, the interlayer insulating layers 915 and 917, and the intermediate layer 916 to prevent diffusion of the electrode material into the insulating layer. do. A barrier metal layer 931 is provided between the first wiring layer 912 and the interlayer insulating layer 919.

제 2 접합부(920)는, 상술한 제 1 접합부(910)와 마찬가지로, 도시하지 않은 반도체 기체 상에 형성되어 있다. 그리고, 제 2 접합부(920)는, 제 2 배선층(922)과, 제 2 배선층(922)에 비어(923)를 통하여 접속하는 제 2 접합 전극(921)을 구비한다.The 2nd junction part 920 is formed on the semiconductor base body not shown similarly to the 1st junction part 910 mentioned above. The second junction 920 includes a second wiring layer 922 and a second bonding electrode 921 connected to the second wiring layer 922 via a via 923.

제 2 배선층(922)은, 층간 절연층(929) 내에 형성되어 있다. 그리고, 층간 절연층(929)상에 중간층(928)을 통하여, 층간 절연층(927)이 형성되어 있다. 또한, 층간 절연층(927)상에 중간층(926)을 통하여, 층간 절연층(925)을 구비한다.The second wiring layer 922 is formed in the interlayer insulating layer 929. An interlayer insulating layer 927 is formed on the interlayer insulating layer 929 via an intermediate layer 928. In addition, an interlayer insulating layer 925 is provided on the interlayer insulating layer 927 through the intermediate layer 926.

제 2 접합 전극(921)은, 층간 절연층(925) 내에 형성되고, 제 2 접합 전극(921)의 표면이, 층간 절연층(925)의 표면으로부터 노출되어 있다. 이 노출면은, 층간 절연층(925)의 표면과 동일면에 형성되어 있다.The second junction electrode 921 is formed in the interlayer insulating layer 925, and the surface of the second junction electrode 921 is exposed from the surface of the interlayer insulating layer 925. This exposed surface is formed on the same surface as the surface of the interlayer insulating layer 925.

또한, 중간층(926), 층간 절연층(927) 및 중간층(928)을 관통하는 비어(923)에 의해, 제 2 배선층(922)과 제 2 접합 전극(921)이 전기적으로 접속되어 있다.The second wiring layer 922 and the second bonding electrode 921 are electrically connected by the via 923 penetrating through the intermediate layer 926, the interlayer insulating layer 927, and the intermediate layer 928.

제 2 접합 전극(921), 비어(923)와 층간 절연층(925, 927), 중간층(926)과의 사이에는, 전극 재료의 절연층으로의 확산을 막기 위한 배리어 메탈층(924)을 구비한다. 또한, 제 2 배선층(922)과 층간 절연층(929)과의 사이에 배리어 메탈층(932)을 구비한다.A barrier metal layer 924 is provided between the second junction electrode 921, the via 923, the interlayer insulating layers 925 and 927, and the intermediate layer 926 to prevent diffusion of the electrode material into the insulating layer. do. A barrier metal layer 932 is provided between the second wiring layer 922 and the interlayer insulating layer 929.

상술한 바와 같이, 제 1 접합 전극(911)과 제 2 접합 전극(921)이 접합된 상태에서, 제 1 접합부(910)와 제 2 접합부(920)가 맞붙여져 있다.As mentioned above, the 1st junction part 910 and the 2nd junction part 920 are joined together in the state which the 1st junction electrode 911 and the 2nd junction electrode 921 joined.

또한, 제 1 접합 전극(911)과 제 2 접합 전극(921)과의 접합에서는, 접합 신뢰성을 확보하기 위해, 한쪽의 전극의 면적을 크게 함에 의해, 접합 위치가 어긋난 경우에도, 접합 면적에 차가 발생하지 않도록 설계되어 있다. 도 39에 도시하는 구성에서는, 제 2 접합 전극(921)의 면적을 크게 함에 의해, 위치 어긋남에 대한 접속 신뢰성을 확보하고 있다.In addition, in joining between the 1st junction electrode 911 and the 2nd junction electrode 921, in order to ensure joining reliability, by making the area | region of one electrode large, even if a junction position shifts, the difference in junction area differs. It is designed not to occur. In the configuration shown in FIG. 39, the connection reliability against positional shift is secured by increasing the area of the second bonding electrode 921.

도 39에 도시하는 구성에서는, 상술한 바와 같이 제 1 접합 전극(911)과 제 2 접합 전극(921)에서 면적차를 갖는 구성을 위해, 면적이 큰 편의 제 2 접합 전극(921)은, 그 표면에 제 1 접합부(910)의 층간 절연층(915)과 직접 접촉하는 접촉부(933)를 갖는다.In the structure shown in FIG. 39, for the structure which has an area difference between the 1st junction electrode 911 and the 2nd junction electrode 921 as mentioned above, the 2nd junction electrode 921 with a large area is The contact portion 933 is in direct contact with the interlayer insulating layer 915 of the first junction 910.

이 접촉부(933)는, Cu 등의 금속층이 층간 절연층(915)과 직접 접촉하고 있는 구성으로 된다.This contact portion 933 is configured such that a metal layer such as Cu is in direct contact with the interlayer insulating layer 915.

또한, 일반적으로 층간 절연층(915) 등을 구성하는 SiO2는, 흡습하기 쉬운 성질을 갖기 때문에,층 내에 물(H2O)이 포함되기 쉽다. 또한, 근래의 고성능 디바이스에 사용되는 low-k(k<2.4) 재료는, 흡습성이 더욱 크다.Also, in general, SiO 2 constituting the insulating layer 915 or the like, because of its easy-to-hygroscopic properties, apt to contain the water (H 2 O) in the layer. In addition, low-k (k < 2.4) materials used in recent high-performance devices are more hygroscopic.

이 때문에, 제 2 접합 전극(921)과 층간 절연층(915)이 직접 접하는 접촉부(933)에서는, 층간 절연층(915) 등에 함유되는 물(930)과 제 2 접합 전극(921)이 접촉한다. 이 경우, 제 2 접합 전극(921)을 구성하는 Cu 등의 금속이 부식할 가능성이 있다.For this reason, in the contact part 933 which the 2nd junction electrode 921 and the interlayer insulation layer 915 directly contact, the water 930 contained in the interlayer insulation layer 915 etc. and the 2nd junction electrode 921 contact. . In this case, metal, such as Cu which comprises the 2nd junction electrode 921, may corrode.

상술한 바와 같이, 반도체 기체를 금속의 접합 전극끼리 접합하는 구성의 반도체 장치에서는, 층간 절연층에 포함되는 물에 의한 접합 전극의 부식이 발생한다. 접합 전극이 수분에 의해 부식되면, 전극 사이의 저항 상승, 도통 불량 등이 야기되고, 반도체 장치의 정상적인 기능를 방해하는 원인이 된다.As described above, in a semiconductor device having a structure in which a semiconductor base is bonded to metal junction electrodes, corrosion of the junction electrode due to water contained in the interlayer insulating layer occurs. When the junction electrode is corroded by moisture, an increase in resistance between the electrodes, poor conduction, and the like are caused, which causes a normal functioning of the semiconductor device.

이 때문에, 접합 전극에 의해 접합된 반도체 장치에서는, 층간 절연층에 포함되는 물에 의한 접합 전극의 부식을 막는 구성이 요구되고 있다.For this reason, in the semiconductor device joined by the junction electrode, the structure which prevents corrosion of the junction electrode by the water contained in an interlayer insulation layer is calculated | required.

<<2. 반도체 장치의 실시 형태>><< 2. Embodiment of Semiconductor Device >>

이하, 접합 전극을 구비하는 반도체 장치의 실시 형태에 관해 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of the semiconductor device provided with a junction electrode is described.

도 40a 및 도 40b에, 본 실시 형태의 접합 전극을 구비하는 반도체 장치의 개략 구성을 도시한다. 도 40a는, 본 실시 형태의 반도체 장치의 접합 전극 영역 부근의 단면도이다. 도 40b는, 도 40a에 도시하는 제 1 접합부(940)의 접합면(950)의 평면도이다. 또한, 도 40a 및 도 40b에서는, 접합 전극의 형성 영역 부근의 개략 구성만을 도시하고, 접합 전극이 형성되는 반도체 기체 및 접합 전극 주위에 마련되는 각 구성부의 도시를 생략한다.40A and 40B show a schematic configuration of a semiconductor device including the junction electrode of the present embodiment. 40A is a cross-sectional view near the junction electrode region of the semiconductor device of this embodiment. 40B is a plan view of the bonding surface 950 of the first bonding portion 940 illustrated in FIG. 40A. 40A and 40B, only the schematic configuration in the vicinity of the formation region of the junction electrode is shown, and the illustration of each component portion provided around the semiconductor substrate on which the junction electrode is formed and the junction electrode is omitted.

도 40a에 도시하는 바와 같이, 제 1 접합부(940)와 제 2 접합부(960)가 전극 형성면을 대향시켜서 접합된 반도체 장치가 형성되어 있다.As shown in FIG. 40A, a semiconductor device in which a first junction 940 and a second junction 960 face the electrode formation surface is joined.

제 1 접합부(940)는, 접합면(950)에 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)을 구비한다. 또한, 제 2 접합부(960)는, 접합면(950)에, 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)을 구비한다.The first bonding portion 940 includes a first bonding electrode 941, a second bonding electrode 942, and a third bonding electrode 943 on the bonding surface 950. In addition, the second bonding portion 960 includes a fourth bonding electrode 961, a fifth bonding electrode 962, and a sixth bonding electrode 963 on the bonding surface 950.

그리고, 제 1 접합부(940)의 제 1 접합 전극(941)과, 제 2 접합부(960)의 제 4 접합 전극(961)이 접합되어 있다. 또한, 제 2 접합 전극(942)과 제 5 접합 전극(962)이 접합되고, 제 3 접합 전극(943)과 제 6 접합 전극(963)이 접합되어 있다.And the 1st junction electrode 941 of the 1st junction part 940 and the 4th junction electrode 961 of the 2nd junction part 960 are joined. Moreover, the 2nd junction electrode 942 and the 5th junction electrode 962 are joined, and the 3rd junction electrode 943 and the 6th junction electrode 963 are joined.

[절연층][Insulating layer]

제 1 접합부(940) 및 제 2 접합부(960)는, 복수의 배선층과 절연층이 적층되어 구성되어 있다.The 1st junction part 940 and the 2nd junction part 960 are laminated | stacked and the several wiring layer and the insulating layer are comprised.

제 1 접합부(940)의 절연층은, 접합면(950)측부터 차례로, 제 1층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 제 2 중간층(954), 및, 제 3 층간 절연층(955)으로 구성되어 있다. 또한, 제 2 접합부(960)의 절연층은, 접합면(950)측부터 차례로, 제 4 층간 절연층(971), 제 3 중간층(972), 제 5 층간 절연층(973), 제 4 중간층(974), 및, 제 6 층간 절연층(975)으로 구성되어 있다.The insulating layer of the 1st junction part 940 is a 1st interlayer insulation layer 951, the 1st intermediate | middle layer 952, the 2nd interlayer insulation layer 953, and the 2nd intermediate | middle layer 954 in order from the junction surface 950 side. And the third interlayer insulating layer 955. In addition, the insulating layer of the second bonding portion 960 is, in turn, from the bonding surface 950 side to the fourth interlayer insulating layer 971, the third intermediate layer 972, the fifth interlayer insulating layer 973, and the fourth intermediate layer. 974 and the sixth interlayer insulating layer 975.

[도체층 : 제 1 접합부][Conductor Layer: First Junction]

제 1 접합부(940)의 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)은, 제 1층간 절연층(951)에 형성되어 있다. 그리고, 접합면(950)에, 제 1 접합 전극(941), 제 2 접합 전극(942), 및, 제 3 접합 전극(943)의 표면이 노출하고, 제 1층간 절연층(951)과 동일면에 형성되어 있다.The first junction electrode 941, the second junction electrode 942, and the third junction electrode 943 of the first junction portion 940 are formed in the first interlayer insulating layer 951. The surfaces of the first junction electrode 941, the second junction electrode 942, and the third junction electrode 943 are exposed on the junction surface 950, and are the same surface as the first interlayer insulating layer 951. It is formed in.

제 1 배선(946), 제 2 배선(947), 및, 제 3 배선(948)은, 제 3 층간 절연층(955) 내에 제 2 중간층(954)과 접하는 위치에 형성되어 있다.The first wiring 946, the second wiring 947, and the third wiring 948 are formed at positions in contact with the second intermediate layer 954 in the third interlayer insulating layer 955.

제 1 접합 전극(941)과 제 1 배선(946)은, 제 1 중간층(952), 제 2 층간 절연층(953) 및 제 2 중간층(954)을 관통하는 제 1 비어(956)에 의해 전기적으로 접속되어 있다. 마찬가지로, 제 2 접합 전극(942)과 제 2 배선(947)은, 제 2 비어(957)에 의해 전기적으로 접속되어 있다. 제 3 접합 전극(943)과 제 3 배선(948)은, 제 3 비어(958)에 의해 전기적으로 접속되어 있다.The first junction electrode 941 and the first wiring 946 are electrically connected to each other by the first via 956 penetrating the first intermediate layer 952, the second interlayer insulating layer 953, and the second intermediate layer 954. Is connected. Similarly, the second junction electrode 942 and the second wiring 947 are electrically connected by the second via 957. The third junction electrode 943 and the third wiring 948 are electrically connected by a third via 958.

또한, 제 1 접합 전극(941)과 제 1층간 절연층(951)과의 사이에는, 제 1 접합 전극(941)의 절연층으로의 확산을 막기 위한 배리어 메탈층(941A)이 마련되어 있다. 그리고, 제 2 접합 전극(942) 및 제 3 접합 전극(943)과 제 1층간 절연층(951)과의 사이에 배리어 메탈층(942A, 943A)이 마련되어 있다. 또한, 제 1 배선(946)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(946A), 제 2 배선(947)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(947A), 제 3 배선(948)과 제 3 층간 절연층(955)과의 사이에 배리어 메탈층(948A)이 마련되어 있다.A barrier metal layer 941A is provided between the first junction electrode 941 and the first interlayer insulating layer 951 to prevent diffusion of the first junction electrode 941 to the insulating layer. Barrier metal layers 942A and 943A are provided between the second junction electrode 942 and the third junction electrode 943 and the first interlayer insulating layer 951. In addition, a barrier metal layer is formed between the barrier metal layer 946A, the second wiring 947, and the third interlayer insulating layer 955 between the first wiring 946 and the third interlayer insulating layer 955. A barrier metal layer 948A is provided between the 947A, the third wiring 948, and the third interlayer insulating layer 955.

또한, 제 1 비어(956), 제 2 비어(957), 및, 제 3 비어(958)와 제 1 중간층(952), 제 5 층간 절연층(973), 및, 제 2 중간층(954)과의 사이에도, 각각 배리어 메탈층(956A), 배리어 메탈층(957A), 및, 배리어 메탈층(958A)이 마련되어 있다. 제 1 비어(956), 제 2 비어(957), 및, 제 3 비어(958)는, 각각 배리어 메탈층(956A), 배리어 메탈층(957A), 및, 배리어 메탈층(958A)을 통하여, 제 1 배선(946), 제 2 배선(947), 및, 제 3 배선(948)과 접속하고 있다.In addition, the first via 956, the second via 957, and the third via 958, the first intermediate layer 952, the fifth interlayer insulating layer 973, and the second intermediate layer 954 The barrier metal layer 956A, the barrier metal layer 957A, and the barrier metal layer 958A are provided in between. The first via 956, the second via 957, and the third via 958 are each through a barrier metal layer 956A, a barrier metal layer 957A, and a barrier metal layer 958A, respectively. The first wiring 946, the second wiring 947, and the third wiring 948 are connected to each other.

[도체층 : 제 2 접합부][Conductor Layer: Second Junction]

제 2 접합부(960)의 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)은, 제 4 층간 절연층(971)에 형성되어 있다. 그리고, 접합면(950)에 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)의 표면이 노출하고, 제 4 층간 절연층(971)과 동일면에 형성되어 있다.The fourth junction electrode 961, the fifth junction electrode 962, and the sixth junction electrode 963 of the second junction portion 960 are formed in the fourth interlayer insulating layer 971. The surfaces of the fourth junction electrode 961, the fifth junction electrode 962, and the sixth junction electrode 963 are exposed on the junction surface 950, and are flush with the fourth interlayer insulating layer 971. Formed.

제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)은, 제 6 층간 절연층(975) 내에 제 4 중간층(974)과 접하는 위치에 형성되어 있다.The fourth wiring 966, the fifth wiring 967, and the sixth wiring 968 are formed at positions in contact with the fourth intermediate layer 974 in the sixth interlayer insulating layer 975.

제 4 접합 전극(961)과 제 4 배선(966)은, 제 3 중간층(972), 제 5 층간 절연층(973) 및 제 4 중간층(974)을 관통하는 제 4 비어(976)에 의해 전기적으로 접속되어 있다. 마찬가지로, 제 5 접합 전극(962)과 제 5 배선(967)은, 제 5 비어(977)에 의해 전기적으로 접속되어 있다. 제 6 접합 전극(963)과 제 6 배선(968)은, 제 6 비어(978)에 의해 전기적으로 접속되어 있다.The fourth junction electrode 961 and the fourth wiring 966 are electrically connected to each other by the fourth via 976 penetrating through the third intermediate layer 972, the fifth interlayer insulating layer 973, and the fourth intermediate layer 974. Is connected. Similarly, the fifth junction electrode 962 and the fifth wiring 967 are electrically connected by the fifth via 997. The sixth junction electrode 963 and the sixth wiring 968 are electrically connected to each other by a sixth via 978.

또한, 제 4 접합 전극(961)과 제 4 층간 절연층(971)과의 사이에는, 제 4 접합 전극(961)의 절연층으로의 확산을 막기 위한 배리어 메탈층(961A)이 마련되어 있다. 그리고, 제 5 접합 전극(962) 및 제 6 접합 전극(963)과 제 4 층간 절연층(971)과의 사이에 배리어 메탈층(962A, 963A)이 마련되어 있다. 또한, 제 4 배선(966)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(966A), 제 5 배선(967)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(967A), 제 6 배선(968)과 제 6 층간 절연층(975)과의 사이에 배리어 메탈층(968A)을 구비한다.A barrier metal layer 961A is provided between the fourth junction electrode 961 and the fourth interlayer insulating layer 971 to prevent diffusion of the fourth junction electrode 961 to the insulating layer. Then, barrier metal layers 962A and 963A are provided between the fifth junction electrode 962 and the sixth junction electrode 963 and the fourth interlayer insulating layer 971. In addition, the barrier metal layer between the fourth wiring 966 and the sixth interlayer insulating layer 975 between the barrier metal layer 966A, the fifth wiring 967 and the sixth interlayer insulating layer 975. The barrier metal layer 968A is provided between the 967A, the sixth wiring 968 and the sixth interlayer insulating layer 975.

또한, 제 4 비어(976), 제 5 비어(977), 및, 제 6 비어(978)와 제 3 중간층(972), 제 5 층간 절연층(973), 및, 제 4 중간층(974)과의 사이에도, 각각 배리어 메탈층(976A), 배리어 메탈층(977A), 및, 배리어 메탈층(978A)이 마련되어 있다. 제 4 비어(976), 제 5 비어(977), 및, 제 6 비어(978)는, 각각 배리어 메탈층(976A), 배리어 메탈층(977A), 및, 배리어 메탈층(978A)을 통하여, 제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)과 접속하고 있다.In addition, the fourth via 976, the fifth via 997, and the sixth via 978, the third intermediate layer 972, the fifth interlayer insulating layer 973, and the fourth intermediate layer 974 The barrier metal layer 976A, the barrier metal layer 997A, and the barrier metal layer 978A are provided in between. The fourth via 976, the fifth via 997, and the sixth via 978 respectively pass through the barrier metal layer 976A, the barrier metal layer 997A, and the barrier metal layer 978A, respectively. The fourth wiring 966, the fifth wiring 967, and the sixth wiring 968 are connected to each other.

[재료][material]

상술한 제 1 배선(946), 제 2 배선(947), 제 3 배선(948), 제 4 배선(966), 제 5 배선(967), 및, 제 6 배선(968)은, 반도체 장치의 배선으로서 일반적으로 이용되는 재료, 예를 들면 Al, Cu 등으로 형성된다.The first wiring 946, the second wiring 947, the third wiring 948, the fourth wiring 966, the fifth wiring 967, and the sixth wiring 968 described above are used as semiconductor devices. It is formed of a material generally used as wiring, for example, Al, Cu, or the like.

또한, 제 1 접합 전극(941), 제 2 접합 전극(942), 제 3 접합 전극(943), 제 4 접합 전극(961), 제 5 접합 전극(962), 및, 제 6 접합 전극(963)은, 반도체 기체의 접합이 가능한 도전체, 예를 들면 Cu로 형성된다.The first junction electrode 941, the second junction electrode 942, the third junction electrode 943, the fourth junction electrode 961, the fifth junction electrode 962, and the sixth junction electrode 963. ) Is formed of a conductor capable of bonding a semiconductor substrate, for example, Cu.

각 배리어 메탈층은, 반도체 장치에 배리어 메탈층으로서 일반적으로 적용되는 재료, 예를 들면, Ta, Ti, Ru, TaN, TiN 등으로 형성된다.Each barrier metal layer is formed of a material generally applied as a barrier metal layer to a semiconductor device, for example, Ta, Ti, Ru, TaN, TiN, or the like.

제 1층간 절연층(951), 제 2 층간 절연층(953), 제 3 층간 절연층(955), 제 4 층간 절연층(971), 제 5 층간 절연층(973), 및, 제 6 층간 절연층(975)은, 예를 들면, SiO2, 및, 불소 함유 산화 실리콘(FSG), 폴리아릴에테르(PAE)로 대표되는 유기 실리콘계의 폴리머, 하이드로겐실세스퀴옥산(HSQ), 및, 메틸실세스퀴옥산(MSQ)으로 대표되는 무기계 재료 등, 비유전율 2.7 정도 또는 그 이하의 저유전율(Low-k) 재료에 의해 구성된다.1st interlayer insulation layer 951, 2nd interlayer insulation layer 953, 3rd interlayer insulation layer 955, 4th interlayer insulation layer 971, 5th interlayer insulation layer 973, and 6th interlayer The insulating layer 975 is, for example, SiO 2 , an organic silicon polymer represented by fluorine-containing silicon oxide (FSG), polyaryl ether (PAE), hydrogen silsesquioxane (HSQ), and methyl. It is comprised by the low dielectric constant (Low-k) material of about 2.7 or less relative dielectric constants, such as an inorganic material represented by silsesquioxane (MSQ).

도 40a에 도시하는 바와 같이, 상술한 제 1 내지 6 층간 절연층(951, 953, 955, 971, 973, 975)에는, 절연층의 흡습에 의해 물(H2O)(970)이 포함되기 쉽다.As shown in FIG. 40A, the above-described first to sixth interlayer insulating layers 951, 953, 955, 971, 973, and 975 contain water (H 2 O) 970 by moisture absorption of the insulating layer. easy.

제 1 중간층(952), 제 2 중간층(954), 제 3 중간층(972), 및, 제 4 중간층(974)은, 배선 등을 구성하는 금속 재료의 확산 방지층으로서, 반도체 장치에 일반적으로 사용 되는 재료에 의해 구성된다. 또한, 각 중간층은 층간 절연층에 함유되는 물(970)을 투과하기 어려운 고밀도 절연층이다. 이와 같은, 확산 방지층이 되는 고밀도 절연층 로서는, 예를 들면, 스핀 코트법이나 CVD법으로 성막된 비유전율 4 내지 7의 P-SiN이나, 이것에 C가 함유된 비유전율 4 이하의 SiCN 등으로 구성한다.The 1st intermediate | middle layer 952, the 2nd intermediate | middle layer 954, the 3rd intermediate | middle layer 972, and the 4th intermediate | middle layer 974 are diffusion diffusion layers of the metal material which comprises wiring etc., and are generally used for a semiconductor device. It is composed of materials. In addition, each intermediate layer is a high-density insulating layer that is difficult to permeate the water 970 contained in the interlayer insulating layer. As such a high-density insulating layer to be a diffusion barrier layer, for example, P-SiN having a dielectric constant of 4 to 7 formed by spin coating or CVD, SiCN having a dielectric constant of 4 or less containing C therein, or the like. Configure.

[접합부][copula]

상술한 바와 같이, 제 1 접합 전극(941), 제 2 접합 전극(942) 및 제 3 접합 전극(943)과, 제 4 접합 전극(961), 제 5 접합 전극(962) 및 제 6 접합 전극(963)이 접합된 상태에서, 반도체 기체끼리가 접합된 반도체 장치가 구성된다.As described above, the first junction electrode 941, the second junction electrode 942, and the third junction electrode 943, the fourth junction electrode 961, the fifth junction electrode 962, and the sixth junction electrode In a state in which 963 is bonded, a semiconductor device in which semiconductor substrates are bonded is configured.

또한, 도 40a에 도시하는 바와 같이, 제 1 접합부(940)의 접합 전극과, 제 2 접합부(960)의 접합 전극은, 접합 신뢰성을 확보하기 위해, 대향하는 접합 전극의 한쪽의 전극의 면적이 크게 형성되어 있다. 이 구성에 의해, 접합 위치가 어긋난 경우에도, 각 전극의 접합 면적이 변하지 않도록 설계되어 있다.In addition, as shown in FIG. 40A, the junction electrode of the first junction 940 and the junction electrode of the second junction 960 have an area of one electrode of the opposing junction electrode in order to ensure junction reliability. It is largely formed. By this structure, even when the junction position shifts, it is designed so that the junction area of each electrode may not change.

도 40a에 도시하는 구성에서는, 제 2 접합 전극(942), 제 4 접합 전극(961), 및, 제 6 접합 전극(963)이, 대향하는 접합 전극보다도 큰 면적으로 형성되어 있다. 이 때문에, 제 2 접합 전극(942)에는, 제 4 층간 절연층(971)과 직접 접촉하는 접촉부(949)가 형성된다. 또한, 제 4 접합 전극(961), 및, 제 6 접합 전극(963)의 표면에는, 제 1층간 절연층(951)과 직접 접촉하는 접촉부(969, 979)가 형성된다.In the structure shown in FIG. 40A, the 2nd junction electrode 942, the 4th junction electrode 961, and the 6th junction electrode 963 are formed with larger area than the opposing junction electrode. For this reason, the contact part 949 in direct contact with the fourth interlayer insulating layer 971 is formed in the second junction electrode 942. Further, contact portions 969 and 979 which are in direct contact with the first interlayer insulating layer 951 are formed on the surface of the fourth junction electrode 961 and the sixth junction electrode 963.

[보호층][Protective layer]

제 1 접합부(940)는, 제 1 접합 전극(941)의 주위에, 제 1 보호층(944)을 구비한다. 또한, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(945)을 구비한다.The 1st junction part 940 is equipped with the 1st protective layer 944 around the 1st junction electrode 941. In addition, a second protective layer 945 surrounding the second junction electrode 942 and the third junction electrode 943 is provided.

제 1 보호층(944) 및 제 2 보호층(945)은, 도 40b에 도시하는 바와 같이, 제 1 접합 전극(941)의 주위를 둘러싸는 일련의 층으로 형성된다. 그리고, 도 40a에 도시하는 바와 같이, 제 1 보호층(944)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1층간 절연층(951)을 관통하여, 제 1 중간층(952)에 달하는 깊이의 오목부 내에 형성되어 있다. 제 2 보호층(945)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1층간 절연층(951), 제 1 중간층(952), 및, 제 2 층간 절연층(953)을 관통하여, 제 2 중간층(954)에 달하는 깊이의 오목부 내에 형성되어 있다.As shown in FIG. 40B, the first protective layer 944 and the second protective layer 945 are formed of a series of layers surrounding the first junction electrode 941. And as shown in FIG. 40A, the 1st protective layer 944 penetrates through the 1st interlayer insulation layer 951 from the bonding surface 950 of the 1st junction part 940, and 1st intermediate | middle layer 952 It is formed in the recessed part of depth reaching (). The second protective layer 945 forms the first interlayer insulating layer 951, the first intermediate layer 952, and the second interlayer insulating layer 953 from the bonding surface 950 of the first bonding portion 940. It penetrates and is formed in the recessed part of depth reaching the 2nd intermediate | middle layer 954. As shown in FIG.

또한, 도 40a에 도시하는 바와 같이, 제 2 접합부(960)에도 상술한 제 1 보호층(944)과 대응하는 위치에, 제 3 보호층(964)을 구비한다. 그리고, 제 2 보호층(945)과 대응하는 위치에 제 4 보호층(965)을 구비한다.40A, the 2nd junction part 960 is also equipped with the 3rd protective layer 964 in the position corresponding to the 1st protective layer 944 mentioned above. The fourth protective layer 965 is provided at a position corresponding to the second protective layer 945.

제 3 보호층(964)은, 제 4 접합 전극(961)의 주위를 둘러싸고, 제 2 접합부(960)의 접합면(950)으로부터, 제 4 층간 절연층(971)을 관통하여, 제 3 중간층(972)에 달하는 깊이의 오목부 내에 형성되어 있다.The third protective layer 964 surrounds the periphery of the fourth bonding electrode 961 and penetrates through the fourth interlayer insulating layer 971 from the bonding surface 950 of the second bonding portion 960 to form a third intermediate layer. It is formed in the recess of depth reaching 972.

제 4 보호층(965)은, 제 5 접합 전극(962)과 제 6 접합 전극(963)의 주위를 둘러싸고, 제 2 접합부(960)의 접합면(950)으로부터, 제 4 층간 절연층(971)을 관통하여, 제 3 중간층(972)에 달하는 깊이의 오목부 내에 형성되어 있다.The fourth protective layer 965 surrounds the circumferences of the fifth junction electrode 962 and the sixth junction electrode 963, and from the junction surface 950 of the second junction portion 960, the fourth interlayer insulating layer 971. ), And is formed in a recess having a depth reaching the third intermediate layer 972.

그리고, 접합면(950)에서, 제 1 보호층(944)과 제 3 보호층(964)이, 각각 접촉하는 위치에 마련되어 있다. 이 구성에 의해, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부가, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해 둘러 싸여진다.And on the bonding surface 950, the 1st protective layer 944 and the 3rd protective layer 964 are provided in the position which contact | connects, respectively. By this structure, the junction part of the 1st junction electrode 941 and the 4th junction electrode 961 is the 1st protective layer 944, the 3rd protective layer 964, the 1st intermediate | middle layer 952, and the 1st It is surrounded by three intermediate layers 972.

또한, 접합면(950)에서, 제 2 보호층(945)과 제 4 보호층(965)이, 각각 접촉하는 위치에 마련되어 있다. 이 때문에, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부가 제 2 보호층(945), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 둘러 싸여진다.Moreover, on the bonding surface 950, the 2nd protective layer 945 and the 4th protective layer 965 are provided in the position which contacts, respectively. For this reason, the junction part of the 2nd junction electrode 942 and the 5th junction electrode 962, and the junction part of the 3rd junction electrode 943 and the 6th junction electrode 963 are the 2nd protective layer 945, It is surrounded by a fourth protective layer 965, a second intermediate layer 954, and a third intermediate layer 972.

제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)은, 상술한 각 배리어 메탈층과 같은 재료, 예를 들면, Ta, Ti, Ru, TaN, TiN 등으로 형성된다.The first passivation layer 944, the second passivation layer 945, the third passivation layer 964, and the fourth passivation layer 965 may be formed of the same material as each barrier metal layer described above, for example, Ta, It is formed of Ti, Ru, TaN, TiN and the like.

[보호층 : 작용][Protective Layer: Function]

상술한 바와 같이, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971) 등에 적용되는 SiO2나 low-k 재료 등은, 흡습하기 쉬운 성질을 갖는다. 특히, 층간 절연층끼리를 플라즈마 접합법을 이용하여 접합한 경우에는, 절연층의 표면 처리 및 열처리에 의해, 접합면에 물이 발생한다. 이 때문에, 절연층 재료의 흡습에 의해 물(H2O)(970)이, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971) 등에 포함되기 쉽다.As described above, SiO 2 , a low-k material, or the like applied to the first interlayer insulating layer 951, the fourth interlayer insulating layer 971, or the like has a property of easily absorbing moisture. In particular, in the case where the interlayer insulating layers are bonded to each other using a plasma bonding method, water is generated on the bonding surface by the surface treatment and heat treatment of the insulating layer. For this reason, water (H 2 O) 970 is easily included in the first interlayer insulating layer 951, the fourth interlayer insulating layer 971, or the like due to moisture absorption of the insulating layer material.

본 실시예의 반도체 장치의 구성에서는, 접합 전극의 주위에, 제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)을 구비한다. 각 보호층은, 배리어 메탈층과 같은 재료로 구성됨에 의해, 절연층 중에 함유되는 물(970)의 투과를 막을 수 있다. 또한, 제 1 중간층(952), 및 제 3 중간층(972)이, 물(970)을 투과하기 어려운 P-SiN 등의 고밀도 절연층에 의해 구성된다.In the structure of the semiconductor device of the present embodiment, the first protective layer 944, the second protective layer 945, the third protective layer 964, and the fourth protective layer 965 are provided around the junction electrode. . Each protective layer is comprised of the same material as a barrier metal layer, and can permeate | transmit the water 970 contained in an insulating layer. In addition, the 1st intermediate | middle layer 952 and the 3rd intermediate | middle layer 972 are comprised by the high density insulating layer, such as P-SiN, which is hard to permeate | transmit water 970. As shown in FIG.

이 때문에, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해, 제 1 층간 절연층(951)이나 제 4 층간 절연층(971)에 포함되어 있는 물(970)을 차단할 수 있다.For this reason, the first interlayer insulating layer 951 or the fourth interlayer insulating layer is formed of the first protective layer 944, the third protective layer 964, the first intermediate layer 952, and the third intermediate layer 972. The water 970 included in the 971 may be blocked.

또한, 제 2 보호층(945), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 제 1 층간 절연층(951)이나 제 4 층간 절연층(971)에 포함되어 있는 물(970)을 차단할 수 있다.Further, the first interlayer insulating layer 951 or the fourth interlayer insulating layer 971 by the second protective layer 945, the fourth protective layer 965, the second intermediate layer 954, and the third intermediate layer 972. It can block the water 970 contained in the).

상술한 구성에 의해, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부에서, 제 4 접합 전극(961)과 제 1 층간 절연층(951)과의 접촉부(969)에의 물(970)의 접촉을 억제할 수 있다. 마찬가지로, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부에서, 제 2 접합 전극(942)과 제 4 층간 절연층(971)과의 접촉부(949)에의 물(970)의 접촉을 억제할 수 있다. 그리고, 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부에서, 제 6 접합 전극(963)과 제 1 층간 절연층(951)과의 접촉부(979)에의 물(970)의 접촉을 억제할 수 있다.By the above-described configuration, water from the junction portion between the first junction electrode 941 and the fourth junction electrode 961 to the contact portion 969 between the fourth junction electrode 961 and the first interlayer insulating layer 951. The contact of 970 can be suppressed. Similarly, at the junction between the second junction electrode 942 and the fifth junction electrode 962, the water 970 of the contact portion 949 between the second junction electrode 942 and the fourth interlayer insulating layer 971. Contact can be suppressed. Then, at the junction between the third junction electrode 943 and the sixth junction electrode 963, the water 970 of the contact portion 979 between the sixth junction electrode 963 and the first interlayer insulating layer 951 is formed. Contact can be suppressed.

또한, 상술한 구성에서는, 제 4 접합 전극(961)의 접촉부(969)는, 제 1 보호층(944), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 둘러 싸여진 영역 내의 제 1 층간 절연층(951)에 함유되는 물(970)과 접촉한다. 이 때문에, 제 1 접합 전극(941)과 제 1 보호층(944)과의 거리, 및 제 4 접합 전극(961)과 제 3 보호층(964)과의 거리를, 가능한 한 가깝게 하는 구성으로 하는 것이 바람직하다. 예를 들면, 배선의 디자인 룰에서 가능한 최근접 거리로 함에 의해, 제 1 보호층(944) 및 제 3 보호층(964) 등에 둘러 싸여진 영역 내에서, 절연층이 존재 가능한 영역을 최소화한다. 접합 전극과 보호층은 최근접 거리로서는, 최소로 50nm 정도로할 수 있고, 일반적인 반도체 장치의 디자인 룰에서는 2㎛ 내지 4㎛ 정도로 할 수 있다.In the above-described configuration, the contact portion 969 of the fourth junction electrode 961 includes the first protective layer 944, the third protective layer 964, the first intermediate layer 952, and the third intermediate layer 972. Contact with water 970 contained in the first interlayer insulating layer 951 in the region enclosed by the &lt; RTI ID = 0.0 &gt; Therefore, the distance between the first junction electrode 941 and the first protective layer 944 and the distance between the fourth junction electrode 961 and the third protective layer 964 are set to be as close as possible. It is preferable. For example, by setting the closest distance possible in the design rule of the wiring, the area where the insulating layer can be present is minimized in the area surrounded by the first protective layer 944, the third protective layer 964, and the like. The junction electrode and the protective layer can be at least about 50 nm as the closest distance, and in the design rule of a general semiconductor device, they can be about 2 m to 4 m.

또한, 제 2 접합 전극(942)의 접촉부(949)나, 제 6 접합 전극(963)의 접촉부(979)에서도, 제 3 보호층(964) 및 제 4 보호층(965) 등의 영역 내의 제 1 층간 절연층(951) 및 제 4 층간 절연층(971)에 함유되는 물(970)과 접촉한다. 이 때문에, 배선의 디자인 룰로 가능한 한 제 2 보호층(945) 및 제 4 보호층(965)을, 제 2 접합 전극(942) 및 제 6 접합 전극(963)에 근접시키는 것이 바람직하다.Also, in the contact portion 949 of the second junction electrode 942 or the contact portion 979 of the sixth junction electrode 963, the first protective layer 964 and the fourth protective layer 965 may be formed in a region such as the third protective layer 964 and the fourth protective layer 965. In contact with the water 970 contained in the first interlayer insulating layer 951 and the fourth interlayer insulating layer 971. For this reason, it is preferable to make the 2nd protective layer 945 and the 4th protective layer 965 as close to the 2nd junction electrode 942 and the 6th junction electrode 963 as possible by the design rule of wiring.

또한, 접합 전극을 둘러싸는 보호층은, 적어도 흡습하기 쉬운 재료로 이루어지는 절연층을 차단하도록 형성될 필요가 있다. 이 때문에, 보호층은, 적어도 접합 전극이 마련되어 있는 층간 절연층의 표면으로부터, 즉, 접합면으로부터, 그 상층의 절연층, 즉, 중간층까지의 깊이까지 형성하는 것이 바람직하다.In addition, the protective layer surrounding the junction electrode needs to be formed to block at least an insulating layer made of a material that is easily absorbed. For this reason, it is preferable to form a protective layer at least from the surface of the interlayer insulation layer in which the junction electrode is provided, ie, from the junction surface to the depth from the upper insulation layer, ie, the intermediate | middle layer.

또한, 보호층은, 접합 전극이 형성되어 있는 층간 절연층 보다 더 깊은 위치까지 형성하여도 좋다. 예를 들면, 제 2 보호층(945)과 같이, 접합면(950)으로부터 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 관통하여 제 2 중간층(954)과 접하는 위치까지 형성하여도 좋다. 제 2 보호층(945)의 구성에 의하면, 제 2 층간 절연층(953) 내의 물을 차단할 수 있기 때문에, 제 2 층간 절연층(953)으로부터, 제 1 중간층(952)을 투과하는 물(970)을 막을 수 있다.In addition, the protective layer may be formed to a position deeper than the interlayer insulating layer in which the junction electrode is formed. For example, like the second protective layer 945, a second interlayer insulating layer 951, a first intermediate layer 952, and a second interlayer insulating layer 953 are formed from the bonding surface 950 through the second interlayer insulating layer 953. It may be formed to a position in contact with the intermediate layer 954. According to the configuration of the second protective layer 945, since water in the second interlayer insulating layer 953 can be blocked, water 970 passing through the first intermediate layer 952 from the second interlayer insulating layer 953. ) Can be prevented.

또한, 접합면(950)에서, 접촉하는 한쪽의 보호층의 폭을, 다른 쪽의 폭보다 더 크게 함에 의해, 반도체 기체의 접합 위치의 어긋남이 발생한 경우에도, 보호층끼리의 접속 신뢰성을 확보할 수 있다. 도 40a에 도시하는 본 실시예의 반도체 장치의 구성에서는, 제 3 보호층(964) 및 제 4 보호층(965)의 접합면에서의 폭을, 제 1 보호층(944) 및 제 2 보호층(945)보다 더 크게 구성하고 있다.In addition, in the bonding surface 950, by making the width of one protective layer in contact larger than the width of the other, it is possible to ensure connection reliability between the protective layers even when a shift in the bonding position of the semiconductor substrate occurs. Can be. In the configuration of the semiconductor device of the present embodiment shown in FIG. 40A, the widths at the bonding surfaces of the third protective layer 964 and the fourth protective layer 965 are defined by the first protective layer 944 and the second protective layer ( 945).

구체적으로는, 제 3 보호층(964)의 접합 전극측, 즉, 내측이, 제 1 보호층(944)보다 더 접합 전극에 가깝게 되도록, 또한, 제 3 보호층(964)의 접합 전극과 반대측, 즉, 외측이, 제 1 보호층(944)보다 더 접합 전극으로부터 멀게 되도록 구성한다. 이와 같이, 제 3 보호층(964)의 폭을 크게 함에 의해, 접합 위치에 어긋남이 발생한 경우에도, 제 3 보호층(964)의 폭 내에서 제 1 보호층(944)이 접촉한다.Specifically, the junction electrode side of the third protective layer 964, that is, the inner side is closer to the junction electrode than the first protective layer 944, and the side opposite to the junction electrode of the third protective layer 964. That is, the outer side is configured to be farther from the junction electrode than the first protective layer 944. Thus, by making the width | variety of the 3rd protective layer 964 large, even if the shift | offset | difference to a joining position arises, the 1st protective layer 944 contacts with the width | variety of the 3rd protective layer 964.

또한, 제 4 보호층(965)의 접합 전극측, 즉, 내측이, 제 2 보호층(945)보다더 접합 전극에 가깝게 되도록, 또한, 제 4 보호층(965)의 접합 전극과 반대측, 즉, 외측이, 제 2 보호층(945)보다도 접합 전극으로부터 멀게 되도록 구성한다. 이와 같이, 제 4 보호층(965)의 폭을 크게 함에 의해, 접합 위치에 어긋남이 발생한 경우에도, 제 4 보호층(965)의 폭 내에서 제 2 보호층(945)이 접촉한다.In addition, the junction electrode side of the fourth protective layer 965, that is, the inner side is closer to the junction electrode than the second protective layer 945, and on the opposite side to the junction electrode of the fourth protective layer 965, that is, The outer side is configured to be farther from the junction electrode than the second protective layer 945. Thus, by making the width | variety of the 4th protective layer 965 large, even if the shift | offset | difference in a joining position arises, the 2nd protective layer 945 contacts the width | variety of the 4th protective layer 965. As shown in FIG.

상술한 구성에 의해, 위치 어긋남에 대한 보호층의 접속 신뢰성을 확보할 수 있다.By the above-described configuration, the connection reliability of the protective layer against position shift can be ensured.

[보호층 : 효과][Protective layer: effect]

상술한 본 실시예의 반도체 장치의 구성에 의하면, 접합 전극을 둘러싸는 보호층을 형성함에 의해, 접합부의 부식의 요인이 되는 수분과 접합 전극의 접촉을 최소한으로 억제할 수 있다. 이 때문에, 접합 전극의 부식을 억제할 수 있고, 양호한 전기 특성과 신뢰성을 갖는 반도체 장치를 구성할 수 있다.According to the structure of the semiconductor device of the present embodiment described above, by forming a protective layer surrounding the junction electrode, contact between the junction electrode and water, which is a cause of corrosion of the junction portion, can be minimized. For this reason, corrosion of a junction electrode can be suppressed and the semiconductor device which has favorable electrical characteristics and reliability can be comprised.

따라서, 반도체 장치의 전기 특성, 및 신뢰성의 향상이 가능하게 된다. 또한, 부식에 의한 저항 치의 상승을 억제할 수 있고, 반도체 장치의 처리 속도의 향상이나, 소비 전력의 저하가 가능하게 된다.Therefore, the electrical characteristics and the reliability of the semiconductor device can be improved. In addition, the increase in the resistance value due to corrosion can be suppressed, and the processing speed of the semiconductor device can be improved and the power consumption can be reduced.

또한, 접합 전극을 보호층으로 둘러쌈에 의해, 전극 접합부를 흐르는 전기 신호에 대해 외부로부터의 혼신도 저감할 수 있다. 따라서, 반도체 장치의 노이즈 저감이 가능하게 된다.In addition, by enclosing the junction electrode in a protective layer, interference from the outside with respect to the electrical signal flowing through the electrode junction can also be reduced. Therefore, noise reduction of the semiconductor device can be achieved.

또한, 접합 전극이나 보호층의 형상은, 상술한 실시예에 기재된 구성으로 한정되지 않는다. 보호층은 접합 전극의 접합면에서, 접합 전극과 둘러싸는 일련의 형상이라면, 도 40b에 도시하는 원형으로 한정되지 않고, 기타의 형상로 하여도 좋다. 또한, 접합 전극의 형상도, 도 40b에 도시하는 원형에 한정되지 않고, 기타의 형상도 할 수 있다.In addition, the shape of a junction electrode or a protective layer is not limited to the structure described in the Example mentioned above. The protective layer is not limited to the circle shown in FIG. 40B as long as it is a series of shapes that surround the junction electrode on the junction surface of the junction electrode, and may be other shapes. In addition, the shape of a junction electrode is not limited to the circular shape shown in FIG. 40B, and other shapes can also be made.

<3. 반도체 장치의 제조 방법><3. Manufacturing Method of Semiconductor Device>

다음에, 실시예의 반도체 장치의 제조 방법의 한 예를 설명한다. 또한, 이하의 제조 방법의 설명에서는, 상술한 도 40a 및 도 40b에 도시하는 제 1 접합 전극(941)과, 제 4 접합 전극(961)과의 접합부 부근의 제조 방법만을 나타내고, 기타 구성의 제조 방법은 설명을 생략한다. 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부 등에 관해서는, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부 부근의 제조 방법과 같이 제조할 수 있다. 또한, 반도체 기체, 배선층, 다른 각종 트랜지스터, 각종 소자의 제작 방법에 관해서는 설명을 생략한다. 이들은 종래 공지의 방법에 의해 제작할 수 있다.Next, an example of the manufacturing method of the semiconductor device of the embodiment will be described. In addition, in the following description of the manufacturing method, only the manufacturing method in the vicinity of the junction part of the 1st junction electrode 941 and the 4th junction electrode 961 shown to FIG. 40A and 40B mentioned above is shown, and manufacture of other structures is shown. The method is omitted for explanation. As for the junction between the second junction electrode 942 and the fifth junction electrode 962, and the junction between the third junction electrode 943 and the sixth junction electrode 963, the first junction electrode 941 and the like. It can manufacture similarly to the manufacturing method of the junction part with 4th junction electrode 961. In addition, description is abbreviate | omitted about the manufacturing method of a semiconductor base body, a wiring layer, other various transistors, and various elements. These can be manufactured by a conventionally well-known method.

또한, 상술한 도 40a 및 도 40b에 도시하는 본 실시예의 반도체 장치의 구성과 같은 구성에는 같은 부호를 붙여서 각 구성의 상세한 설명은 생략한다.In addition, the same code | symbol is attached | subjected to the structure same as the structure of the semiconductor device of this embodiment shown to FIG. 40A and 40B mentioned above, and detailed description of each structure is abbreviate | omitted.

우선, 도 41a에 도시하는 바와 같이, 하지 디바이스에 접속된 배리어 메탈층(946A) 및 제 1 배선(946)을 포함하는 제 3 층간 절연층(955)을 형성한다. 이 제 1 배선(946)을 포함하는 제 3 층간 절연층(955)의 형성 방법은, 일반적인 반도체 장치의 제조 방법에 적용되는 다마신 프로세스(예를 들면 일본국 특개2004-63859호 공보 참조) 등을 이용하여 형성할 수 있다. 그리고, 제 1 배선(946) 및 제 3 층간 절연층(955)상에, 10 내지 100nm의 제 2 중간층(954)을 형성한다.First, as shown in FIG. 41A, a third interlayer insulating layer 955 including a barrier metal layer 946A and a first wiring 946 connected to the underlying device is formed. The method of forming the third interlayer insulating layer 955 including the first wiring 946 is, for example, a damascene process (for example, see Japanese Patent Application Laid-Open No. 2004-63859), which is applied to a general method of manufacturing a semiconductor device. It can be formed using. A second intermediate layer 954 of 10 to 100 nm is formed on the first wiring 946 and the third interlayer insulating layer 955.

다음에, 도 41b에 도시하는 바와 같이, 제 2 중간층(954)상에, 20 내지 200nm의 SiO2층 및 SiOC층 등에 의한 제 2 층간 절연층(953)을 형성한다. 그리고, 제 2 층간 절연층(953)상에 10 내지 100nm의 SiN층 및 SiCN층 등으로 이루어지는 제 1 중간층(952)을 형성한다. 제 1 중간층(952)상에, 20 내지 200nm의 SiO2층 및 SiOC층으로 이루어지는 제 1 층간 절연층(951)을 형성한다. Next, as shown in FIG. 41B, a second interlayer insulating layer 953 is formed on the second intermediate layer 954 by using a SiO 2 layer and a SiOC layer of 20 to 200 nm. Then, a first intermediate layer 952 made of a SiN layer of 10 to 100 nm, a SiCN layer, or the like is formed on the second interlayer insulating layer 953. On the first intermediate layer 952, a first interlayer insulating layer 951 made of a SiO 2 layer and a SiOC layer of 20 to 200 nm is formed.

상술한 제 1 층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 제 2 중간층(954), 및 제 3 층간 절연층(955)의 각 층은, 예를 들면 CVD법 또는 스핀 코트법을 이용하여 형성한다.Each layer of the above-described first interlayer insulating layer 951, first interlayer 952, second interlayer insulating layer 953, second interlayer 954, and third interlayer insulating layer 955 is an example. For example, it forms using CVD method or a spin coat method.

또한, 도 41b에 도시하는 바와 같이, 제 1 층간 절연층(951)상에 레지스트층(991)을 형성한다. 레지스트층(991)은, 제 1 배선(946) 등의 하층 배선 구조에 접속하는 제 1 비어(956) 등의 형성 위치를 개구하는 패턴으로 형성한다.41B, a resist layer 991 is formed on the first interlayer insulating layer 951. As shown in FIG. The resist layer 991 is formed in the pattern which opens the formation position of the 1st via 956 etc. which connect to the lower wiring structure, such as the 1st wiring 946, and the like.

다음에, 도 41c에 도시하는 바와 같이, 레지스트층(991)의 위로부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 에칭한다.Next, as shown in FIG. 41C, the first interlayer insulating layer 951, the first intermediate layer 952, and the dry etching method using a general magnetron etching apparatus from the resist layer 991, and The second interlayer insulating layer 953 is etched.

제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 에칭한 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행한다. 이 처리에 의해, 레지스트층(991) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다.After etching the first interlayer insulating layer 951, the first intermediate layer 952, and the second interlayer insulating layer 953, for example, an ashing treatment based on oxygen (O 2 ) plasma and an organic amine-based Carry out chemical treatment. By this process, the resist layer 991 and the residual deposit which arises at the time of an etching process are removed completely.

다음에, 도 41d에 도시하는 바와 같이, 50nm 내지 1㎛ 두께의 유기 수지를 스핀 코트법으로 도포하여 도포 장치 내에 있는 히터로 30 내지 200℃에서 소성하여 유기 재료층(992)을 형성한다. 그리고, 유기 재료층(992)상에, 20nm 내지 200nm의 SiO2층을, CVD법 또는 스핀 코트법으로 형성하여, 산화물층(993)을 형성한다.Next, as shown in FIG. 41D, an organic resin having a thickness of 50 nm to 1 µm is applied by spin coating to be baked at 30 to 200 ° C. with a heater in the coating apparatus to form an organic material layer 992. On the organic material layer 992, an SiO 2 layer of 20 nm to 200 nm is formed by CVD or spin coating to form an oxide layer 993.

다음에, 도 41e에 도시하는 바와 같이, 산화물층(993)상에, 레지스트층(994)을 형성한다. 레지스트층(994)은, 접합부의 제 1 접합 전극(941), 및 제 1 보호층(944)을 형성하는 위치를 개구한 패턴으로 형성한다.Next, as shown in FIG. 41E, a resist layer 994 is formed on the oxide layer 993. The resist layer 994 is formed in the pattern which opened the position which forms the 1st bonding electrode 941 and the 1st protective layer 944 of a junction part.

다음에, 상기 레지스트층(994)상부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 산화물층(993)을 에칭한다. 에칭된 산화물층(993)은 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해 유기 재료층(992)과 제 1 층간 절연층(951)을 에칭하는데 사용된다.Next, the oxide layer 993 is etched from the resist layer 994 by a dry etching method using a general magnetron etching apparatus. The etched oxide layer 993 is used to etch the organic material layer 992 and the first interlayer insulating layer 951 by a dry etching method using a general magnetron type etching apparatus.

그 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행함에 의해, 산화물층(993), 유기 재료층(992) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다. 또한, 이 처리에 의해, 제 1 배선(946) 상의 제 2 중간층(954)을 동시에 에칭하여, 제 1 배선(946)을 노출시켜서 도 41g에 도시하는 형상으로 한다.Thereafter, for example, an ashing treatment based on an oxygen (O 2 ) plasma and an organic amine-based chemical liquid treatment are carried out, so that residual deposits formed during the oxide layer 993, the organic material layer 992, and the etching treatment are performed. Remove it completely. In addition, by this process, the second intermediate layer 954 on the first wiring 946 is simultaneously etched to expose the first wiring 946 so as to have a shape shown in FIG. 41G.

다음에, 도 41h에 도시하는 바와 같이, 배리어 메탈층(956A), 및 제 1 보호층(944)을 형성하기 위한 배리어 재료층(995)을 형성한다. 배리어 재료층(995)은, RF 스퍼터링 처리에 의해, Ar/N2 분위기하에서, Ti, Ta 및 Ru 또는 그 질화물을 5 내지 50nm 형성한다.Next, as shown in FIG. 41H, a barrier material layer 995 for forming the barrier metal layer 956A and the first protective layer 944 is formed. The barrier material layer 995 forms 5 to 50 nm of Ti, Ta, and Ru or nitride thereof in an Ar / N 2 atmosphere by an RF sputtering process.

다음에, 도 41i에 도시하는 바와 같이, 전해 도금법 또는 스퍼터링법을 이용하여, 배리어 재료층(995)상에 Cu 등으로 이루어지는 전극 재료층(996)을 형성한다. 전극 재료층(996)은, 제 1 층간 절연층(951), 제 1 중간층(952), 제 2 층간 절연층(953), 및 제 2 중간층(954)에 형성되어 있는 개구부를 매입하여 형성한다. 그리고, 전극 재료층(996)의 형성 후, 핫 플레이트나 신터 어닐링 장치를 이용하여, 100℃ 내지 400℃에서 1분 내지 60분 정도 열처리를 행한다.Next, as shown in FIG. 41I, an electrode material layer 996 made of Cu or the like is formed on the barrier material layer 995 by using an electrolytic plating method or a sputtering method. The electrode material layer 996 is formed by embedding openings formed in the first interlayer insulating layer 951, the first intermediate layer 952, the second interlayer insulating layer 953, and the second intermediate layer 954. . After the formation of the electrode material layer 996, heat treatment is performed at 100 ° C. to 400 ° C. for about 1 to 60 minutes using a hot plate or a sinter annealing device.

다음에, 도 41j에 도시하는 바와 같이, 퇴적한 배리어 재료층(995), 및 전극 재료층(996) 중, 배선 패턴으로서 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이 공정에 의해, 제 1 비어(956)를 통하여 제 1 배선(946)과 접속하는 제 1 접합 전극(941)을 형성한다. 동시에 배리어 메탈층(941A) 및 배리어 메탈층(956A)을 형성한다.Next, as shown in FIG. 41J, portions unnecessary in the deposited barrier material layer 995 and the electrode material layer 996 as wiring patterns are removed by a chemical mechanical polishing (CMP) method. By this process, the 1st junction electrode 941 which connects with the 1st wiring 946 through the 1st via 956 is formed. At the same time, the barrier metal layer 941A and the barrier metal layer 956A are formed.

또한, 제 1 층간 절연층(951)의 개구부에 잔존하는 배리어 재료층(995)에 의해, 제 1 보호층(944)을 형성한다.In addition, the first protective layer 944 is formed by the barrier material layer 995 remaining in the opening of the first interlayer insulating layer 951.

이상의 공정에 의해 제 1 접합부(940)를 형성한다.The 1st junction part 940 is formed by the above process.

또한, 상술한 도 41a 내지 도 41j에서 기술한 방법과 같은 공정을 반복하여, 제 2 접합부(960)를 갖는 반도체 장치를 준비한다.In addition, the same process as the method described with reference to FIGS. 41A to 41J is repeated to prepare a semiconductor device having the second junction portion 960.

그리고, 상술한 방법에 의해 형성한 2장의 반도체 기체의 표면에, 즉, 제 1 접합부(940) 및 제 2 접합부(960)의 표면에, 예를 들면 포름산을 이용한 웨트 처리, 또는, Ar, NH3, H2 등의 플라즈마를 이용한 드라이 처리를 시행한다. 이 처리에 의해, 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 표면의 산화막을 제거하여, 청정한 금속면을 노출시킨다.The wet treatment using formic acid, for example, on the surfaces of the two semiconductor substrates formed by the above-described method, that is, on the surfaces of the first junction 940 and the second junction 960, or Ar, NH 3 , dry treatment using plasma such as H 2 is performed. By this process, the oxide film on the surface of the 1st junction electrode 941 and the 4th junction electrode 961 is removed, and a clean metal surface is exposed.

그리고, 도 41k에 도시하는 바와 같이, 2장의 반도체 기체의 표면끼리를 대향시킨 후, 양자를 접촉시킴에 의해, 제 1 접합부(940)와 제 2 접합부(960)의 접합을 행한다.As shown in FIG. 41K, after the surfaces of the two semiconductor substrates are opposed to each other, the first junction 940 and the second junction 960 are joined by bringing the two into contact.

그 때, 핫 플레이트나 RTA 등의 어닐링 장치로, 예를 들면 대기압에서 N2 분위기 또는 진 공중에서, 100℃ 내지 400℃에서 5분 내지 2시간 정도 열처리를 행한다.That performs a time, a hot plate or with an annealing apparatus of the RTA, such as, for example, in a N 2 atmosphere or a binary air at atmospheric pressure, at about 100 ℃ to 400 ℃ 5 minutes to 2 hours heat treatment.

또한, 상술한 제 1 접합부(940)와 제 2 접합부(960)의 접합에서는, 플라즈마 접합법을 이용하여, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)을 접합하여도 좋다. 예를 들면, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)의 표면에, 산소 플라즈마를 조사하여, 표면을 개질한다. 개질 후, 제 1 층간 절연층(951)과 제 4 층간 절연층(971)의 표면을 순수로 30초간 세정하여, 표면에 실란올기(Si-OH기)를 형성한다. 그리고, 실란올기를 형성한 면끼리를 마주 대하게 하여 일부를 꽉 눌러서, 반데르발스력에 의해 접합한다. 그 후, 접합 계면의 밀착력을 더욱 높이기 위해, 예를 들면 400℃/60min의 열처리를 가하여 실란올기끼리를 탈수축합 반응시킨다.In the above-described bonding of the first bonding portion 940 and the second bonding portion 960, the first interlayer insulating layer 951 and the fourth interlayer insulating layer 971 may be joined using a plasma bonding method. For example, oxygen plasma is irradiated to the surfaces of the first interlayer insulating layer 951 and the fourth interlayer insulating layer 971 to modify the surface. After modification, the surfaces of the first interlayer insulating layer 951 and the fourth interlayer insulating layer 971 are washed with pure water for 30 seconds to form silanol groups (Si-OH groups) on the surface. Then, parts of the silanol groups are formed to face each other, and a part thereof is pressed firmly to join by van der Waals forces. Then, in order to further improve the adhesive force of a joining interface, the heat processing of 400 degreeC / 60min is applied, for example, and silanol groups are dehydrated-condensation reaction.

이상의 공정에 의해, 도 41k에 도시하는 본 실시예의 반도체 장치를 제조할 수 있다.Through the above steps, the semiconductor device of the present embodiment shown in FIG. 41K can be manufactured.

상술한 제조 방법에서는, 배리어 메탈층(956A)과 제 1 보호층(944)을 동시에 형성할 수 있다. 또한, 제 1 보호층(944)을 형성하기 위한 제 1 층간 절연층(951)의 오목부를, 제 1 접합 전극(941)을 형성하기 위한 오목부와 동시에 형성할 수 있다.In the above-described manufacturing method, the barrier metal layer 956A and the first protective layer 944 can be formed simultaneously. In addition, the recessed part of the 1st interlayer insulation layer 951 for forming the 1st protective layer 944 can be formed simultaneously with the recessed part for forming the 1st junction electrode 941.

이 때문에, 종래의 반도체 장치의 제조 방법로부터, 보호층을 형성하기 위한 공정을 추가하는 일 없이, 본 실시예의 반도체 장치를 제조할 수 있다.For this reason, the semiconductor device of a present Example can be manufactured from the conventional manufacturing method of a semiconductor device, without adding the process for forming a protective layer.

도 41k에 도시하는 반도체 장치에서, 각 구성의 치수의 한 예를 나타낸다.In the semiconductor device shown in FIG. 41K, an example of the dimension of each configuration is shown.

제 1 배선(946) 또는 제 4 배선(966)과 접속하는 제 1 비어(956), 제 4 비어(976)의 개구 지름은 50nm 내지 200nm이다. 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 개구 지름은 200nm 내지 20㎛이다. 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 주위에 형성되고, 접합부를 둘러싸는 제 1 보호층(944) 및 제 3 보호층(964)의 개구 폭은 10nm 내지 20㎛이다.The opening diameters of the first via 956 and the fourth via 976 connected to the first wiring 946 or the fourth wiring 966 are 50 nm to 200 nm. The opening diameters of the first junction electrode 941 and the fourth junction electrode 961 are 200 nm to 20 μm. The opening widths of the first protective layer 944 and the third protective layer 964 formed around the first junction electrode 941 and the fourth junction electrode 961 and surrounding the junction are 10 nm to 20 μm. .

<4. 반도체 장치의 변형예 1><4. Modification Example 1 of Semiconductor Device>

다음에, 본 실시예의 반도체 장치의 변형예 1에 관해 설명한다. 도 42a 및 도 42b에 변형예 1의 반도체 장치의 구성을 도시한다. 또한, 도 42a 및 도 42b에 도시하는 반도체 장치에서, 상술한 실시 형태의 반도체 장치와 같은 구성에는, 같은 부호를 붙여서 상세한 설명을 생략한다. 또한, 도 42a 및 도 42b에 도시하는 변형예 1의 반도체 장치의 구성은, 보호층 이외의 구성이 상술한 실시 형태의 반도체 장치와 같다. 이 때문에, 보호층 이외의 구성의 설명은 생략한다.Next, Modified Example 1 of the semiconductor device of the present embodiment will be described. 42A and 42B show the configuration of the semiconductor device of Modification Example 1. FIG. In addition, in the semiconductor device shown in FIG. 42A and 42B, the same code | symbol is attached | subjected to the structure similar to the semiconductor device of embodiment mentioned above, and detailed description is abbreviate | omitted. In addition, the structure of the semiconductor device of the modification 1 shown to FIG. 42A and 42B is the same as that of the semiconductor device of embodiment mentioned above with the structure other than a protective layer. For this reason, description of the structure other than a protective layer is abbreviate | omitted.

[보호층][Protective layer]

도 42a에 도시하는 바와 같이, 제 1 접합부(940)는, 제 1 접합 전극(941)의 주위에, 제 1 보호층(981)을 구비한다. 그리고, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(982)을 구비한다.As shown in FIG. 42A, the first bonding portion 940 includes a first protective layer 981 around the first bonding electrode 941. And the 2nd protective layer 982 which surrounds the 2nd junction electrode 942 and the 3rd junction electrode 943 is provided.

또한, 제 1 보호층(981)은, 도 42b에 도시하는 바와 같이, 제 1 접합 전극(941)의 주위를 둘러싸는 일련의 층으로 형성되어 있다. 또한, 제 2 보호층(982)은, 제 2 접합 전극(942) 및 제 3 접합 전극(943)의 주위를 둘러싸는 일련의 층으로 형성되어 있다.In addition, as shown in FIG. 42B, the first protective layer 981 is formed of a series of layers surrounding the first junction electrode 941. The second protective layer 982 is formed of a series of layers surrounding the second junction electrode 942 and the third junction electrode 943.

제 1 보호층(981)은, 도 42a에 도시하는 바와 같이, 제 1 층간 절연층(951)에 형성된 오목부의 내면을 피복하는 배리어 메탈층(981B)과, 이 배리어 메탈층(981B) 내를 매입하여 형성된 도체층(981A)으로 이루어진다.As shown in FIG. 42A, the first protective layer 981 covers the barrier metal layer 981B covering the inner surface of the recess formed in the first interlayer insulating layer 951 and the inside of the barrier metal layer 981B. It consists of a conductor layer 981A formed by embedding.

그리고, 제 1 보호층(981)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1 층간 절연층(951)을 관통하여, 제 1 중간층(952)에 달하는 깊이로 형성되어 있다.The first protective layer 981 is formed to have a depth reaching the first intermediate layer 952 from the bonding surface 950 of the first bonding portion 940 through the first interlayer insulating layer 951. .

또한, 제 2 보호층(982)은, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)에 형성된 오목부의 내면을 피복하는 배리어 메탈층(982B)과, 이 배리어 메탈층(982B) 내를 매입하여 형성된 도체층(982A)으로 이루어진다. 그리고, 제 2 보호층(982)은, 제 1 접합부(940)의 접합면(950)으로부터, 제 1 층간 절연층(951), 제 1 중간층(952), 및 제 2 층간 절연층(953)을 관통하여, 제 2 중간층(954)에 달하는 깊이로 형성되어 있다.The second protective layer 982 includes a barrier metal layer 982B covering an inner surface of a recess formed in the first interlayer insulating layer 951, the first intermediate layer 952, and the second interlayer insulating layer 953. And the conductor layer 982A formed by embedding the inside of the barrier metal layer 982B. The second protective layer 982 has a first interlayer insulating layer 951, a first intermediate layer 952, and a second interlayer insulating layer 953 from the bonding surface 950 of the first bonding portion 940. It penetrates through it and is formed in the depth reaching the 2nd intermediate | middle layer 954. As shown in FIG.

또한, 도 42a에 도시하는 바와 같이, 제 2 접합부(960)에도 상술한 제 1 보호층(981)과 대응하는 위치에, 제 3 보호층(964)을 구비한다. 그리고, 제 2 보호층(982)과 대응하는 위치에 제 4 보호층(965)을 구비한다. 이들 제 3 보호층(964), 및 제 4 보호층(965)은, 상술한 도 40a 및 도 40b에 도시하는 실시 형태와 같은 구성이다.In addition, as shown to FIG. 42A, the 2nd junction part 960 is also equipped with the 3rd protective layer 964 in the position corresponding to the 1st protective layer 981 mentioned above. The fourth protective layer 965 is provided at a position corresponding to the second protective layer 982. These 3rd protective layer 964 and 4th protective layer 965 are the structures similar to embodiment shown to FIG. 40A and 40B mentioned above.

접합면(950)에서, 제 1 보호층(981)과 제 3 보호층(964)은, 각각 접촉하는 위치에 마련되어 있다. 또한, 접합면(950)에서, 제 2 보호층(982)과 제 4 보호층(965)은, 각각 접촉하는 위치에 마련되어 있다.In the bonding surface 950, the 1st protective layer 981 and the 3rd protective layer 964 are provided in the position which contacts, respectively. Moreover, on the bonding surface 950, the 2nd protective layer 982 and the 4th protective layer 965 are provided in the position which contacts, respectively.

그리고, 이 구성에 의해, 제 1 보호층(981), 제 3 보호층(964), 제 1 중간층(952), 및 제 3 중간층(972)에 의해 둘러 싸여진 영역 내에, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부가 형성된다. 또한, 제 2 보호층(982), 제 4 보호층(965), 제 2 중간층(954), 및 제 3 중간층(972)에 의해 둘러 싸여진 영역 내에, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부, 및 제 3 접합 전극(943)과 제 6 접합 전극(963)과의 접합부가 형성된다.By this configuration, the first junction electrode 941 is in the region surrounded by the first protective layer 981, the third protective layer 964, the first intermediate layer 952, and the third intermediate layer 972. ) And the fourth junction electrode 961 are formed. The second junction electrode 942 and the fifth junction in the region surrounded by the second protective layer 982, the fourth protective layer 965, the second intermediate layer 954, and the third intermediate layer 972. The junction part with the electrode 962 and the junction part with the 3rd junction electrode 943 and the 6th junction electrode 963 are formed.

제 1 보호층(981) 및 제 2 보호층(982)의 배리어 메탈층(981B, 982B)은, 상술한 각 배리어 메탈층과 같은 재료, 예를 들면, Ta, Ti, Ru, TaN, 또는 TiN 등으로 형성된다. 또한, 제 1 보호층(981) 및 제 2 보호층(982)의 도체층(981A, 982A)은, 상술한 접합 전극과 같은 재료, 예를 들면, Cu로 형성된다.The barrier metal layers 981B and 982B of the first protective layer 981 and the second protective layer 982 are made of the same material as each of the barrier metal layers described above, for example, Ta, Ti, Ru, TaN, or TiN. And the like. In addition, the conductor layers 981A and 982A of the 1st protective layer 981 and the 2nd protective layer 982 are formed of the same material as the above-mentioned junction electrode, for example, Cu.

[보호층 : 효과][Protective layer: effect]

도 42a에 도시하는 본 실시예의 반도체 장치의 구성에서는, 제 1 보호층(981) 및 제 2 보호층(982)의 접합면에서의 폭을, 제 3 보호층(964) 및 제 4 보호층(965)의 폭보다도 크게 함에 의해, 위치 어긋남에 대한 접속 신뢰성을 확보하고 있다.In the structure of the semiconductor device of the present embodiment shown in FIG. 42A, the width at the bonding surface of the first protective layer 981 and the second protective layer 982 is determined by the third protective layer 964 and the fourth protective layer ( By making it larger than the width | variety of 965, connection reliability with respect to position shift is ensured.

제 1 보호층(981) 및 제 2 보호층(982)의 구성은, 예를 들면, 보호층끼리의 접속 신뢰성을 확보하기 위해, 접합하는 한쪽의 보호층의 폭을 다른 쪽의 폭보다 더 크게 하는 경우에 알맞다. 예를 들면, 제 1 보호층(981)의 개구 지름 또는 폭을 30nm 정도 내지 20㎛ 정도로 한 경우에는, 배리어 메탈층(981B, 982B)에 의한 매입만으로는, 절연층에 형성한 개구부를 매입하기가 어렵다. 이 때문에, 개구부의 내면을 배리어 메탈층(981B, 982B)으로 피복한 후, 이 배리어 메탈층(981B, 982B) 내를 도체층(981A. 982A)으로 매입함에 의해, 접합면의 폭이 큰 제 1 보호층(981) 및 제 2 보호층(982)을 구성할 수 있다.In the configuration of the first protective layer 981 and the second protective layer 982, the width of one protective layer to be bonded is larger than the width of the other, for example, in order to secure connection reliability between the protective layers. It is suitable for the case. For example, when the opening diameter or width of the first protective layer 981 is set to about 30 nm to 20 μm, it is difficult to embed the opening formed in the insulating layer only by embedding by the barrier metal layers 981B and 982B. it's difficult. For this reason, after covering the inner surface of the opening part with the barrier metal layers 981B and 982B, the barrier metal layers 981B and 982B are embedded in the conductor layer 981A. The 1st protective layer 981 and the 2nd protective layer 982 can be comprised.

<5. 반도체 장치의 변형예 1의 제조 방법><5. Manufacturing Method of Modified Example 1 of Semiconductor Device>

다음에, 상술한 변형예 1의 반도체 장치의 제조 방법을 설명한다. 이하의 제조 방법의 설명에서는, 상술한 도 42a 및 도 42b에 도시하는 제 1 접합 전극(941)과, 제 4 접합 전극(961)과의 접합부 부근의 제조 방법만을 나타내고, 기타 구성의 제조 방법은 설명을 생략한다.Next, the manufacturing method of the semiconductor device of the modification 1 mentioned above is demonstrated. In the following description of the manufacturing method, only the manufacturing method in the vicinity of the junction between the first junction electrode 941 and the fourth junction electrode 961 shown in FIGS. 42A and 42B described above is shown. Omit the description.

우선, 상술한 도 41a 내지 도 41d와 같은 공정에 의해, 제 1 배선(946)이 형성된 제 3 층간 절연층(955)상에, 제 2 중간층(954), 제 2 층간 절연층(953), 제 1 중간층(952), 제 1 층간 절연층(951), 유기 재료층(992), 및 산화물층(993)을 형성한다. 제 2 층간 절연층(953), 제 1 중간층(952), 및 제 1 층간 절연층(951)에는, 제 1 비어(956)를 형성하기 위한 개구부가 형성되어 있다.First, the second intermediate layer 954, the second interlayer insulating layer 953, on the third interlayer insulating layer 955 on which the first wiring 946 is formed, by the same processes as in FIGS. 41A to 41D described above. The first intermediate layer 952, the first interlayer insulating layer 951, the organic material layer 992, and the oxide layer 993 are formed. Openings for forming the first vias 956 are formed in the second interlayer insulating layer 953, the first intermediate layer 952, and the first interlayer insulating layer 951.

다음에, 도 43a에 도시하는 바와 같이, 산화물층(993)상에, 레지스트층(997)을 형성한다. 레지스트층(997)은, 접합부의 제 1 접합 전극(941), 및 제 1 보호층(981)을 형성하는 위치를 개구하는 패턴으로 형성한다.Next, as shown in FIG. 43A, a resist layer 997 is formed on the oxide layer 993. The resist layer 997 is formed in the pattern which opens the position which forms the 1st bonding electrode 941 and the 1st protective layer 981 of a junction part.

다음에, 도 43b에 도시하는 바와 같이, 레지스트층(997)상으로부터 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해, 산화물층(993)을 에칭한다. 그리고, 에칭한 산화물층(993)을 마스크로 이용하여, 유기 재료층(992)과 제 1 층간 절연층(951)을, 일반적인 마그네트론 방식의 에칭 장치를 이용한 드라이 에칭법에 의해 에칭한다.Next, as shown in FIG. 43B, the oxide layer 993 is etched from the resist layer 997 by a dry etching method using a general magnetron etching apparatus. Then, using the etched oxide layer 993 as a mask, the organic material layer 992 and the first interlayer insulating layer 951 are etched by a dry etching method using a general magnetron etching apparatus.

그 후, 예를 들면 산소(O2) 플라즈마를 베이스로 하는 애싱 처리와 유기 아민계의 약액 처리를 시행함에 의해, 산화물층(993), 유기 재료층(992) 및 에칭 처리할 때에 생긴 잔류 부착물을 완전히 제거한다. 또한, 이 처리에 의해, 제 1 배선(946) 상의 제 2 중간층(954)을 동시에 에칭하여, 제 1 배선(946)을 노출시켜서 도 43c에 도시하는 형상으로 한다.Thereafter, for example, an ashing treatment based on an oxygen (O 2 ) plasma and an organic amine-based chemical liquid treatment are carried out, so that residual deposits formed during the oxide layer 993, the organic material layer 992, and the etching treatment are performed. Remove it completely. In addition, by this process, the second intermediate layer 954 on the first wiring 946 is simultaneously etched to expose the first wiring 946 to have a shape shown in FIG. 43C.

다음에, 도 43d에 도시하는 바와 같이, 배리어 메탈층(956A), 및 제 1 보호층(981)의 배리어 메탈층(981B)을 형성하기 위한 배리어 재료층(998)을 형성한다. 배리어 재료층(998)은, RF 스퍼터링 처리에 의해, Ar/N2 분위기하에서, Ti, Ta 및 Ru 또는 그 질화물을 5 내지 50nm 형성한다.Next, as shown in FIG. 43D, a barrier material layer 998 for forming the barrier metal layer 956A and the barrier metal layer 981B of the first protective layer 981 is formed. The barrier material layer 998 forms 5 to 50 nm of Ti, Ta, and Ru or nitride thereof in an Ar / N 2 atmosphere by an RF sputtering process.

다음에, 도 43e에 도시하는 바와 같이, 전해 도금법 또는 스퍼터링법을 이용하여, 배리어 재료층(998)상에 Cu 등으로 이루어지는 전극 재료층(999)을 형성한다. 전극 재료층(999)은, 제 1 접합 전극(941)이 되는 개구부, 및 제 1 보호층(981)이 되는 개구부를 매입하여 형성한다. 그리고, 전극 재료층(999)의 형성 후, 핫 플레이트나 신터 어닐링 장치를 이용하여, 100℃ 내지 400℃에서 1분 내지 60분 정도 열처리를 행한다.Next, as shown in Fig. 43E, an electrode material layer 999 made of Cu or the like is formed on the barrier material layer 998 by using an electroplating method or a sputtering method. The electrode material layer 999 is formed by embedding an opening serving as the first bonding electrode 941 and an opening serving as the first protective layer 981. After the formation of the electrode material layer 999, heat treatment is performed at 100 ° C. to 400 ° C. for about 1 to 60 minutes using a hot plate or a sinter annealing device.

다음에, 도 43f에 도시하는 바와 같이, 퇴적된 배리어 재료층(998), 및 전극 재료층(999) 중, 배선 패턴으로서 불필요한 부분를 화학 기계 연마(CMP)법에 의해 제거한다. 이 공정에 의해, 제 1 비어(956)를 통하여 제 1 배선(946)과 접속하는 제 1 접합 전극(941)을 형성한다. 동시에 배리어 메탈층(941A) 및 배리어 메탈층(956A)을 형성한다.Next, as shown in FIG. 43F, the unnecessary portion of the deposited barrier material layer 998 and the electrode material layer 999 as a wiring pattern is removed by a chemical mechanical polishing (CMP) method. By this process, the 1st junction electrode 941 which connects with the 1st wiring 946 through the 1st via 956 is formed. At the same time, the barrier metal layer 941A and the barrier metal layer 956A are formed.

또한, 제 1 층간 절연층(951)의 개구부에 잔존하는 배리어 재료층(998)과 전극 재료층(999)으로, 제 1 보호층(981)을 형성한다.The first protective layer 981 is formed of the barrier material layer 998 and the electrode material layer 999 remaining in the opening of the first interlayer insulating layer 951.

이상의 공정에 의해 제 1 접합부(940)을 형성한다.The 1st junction part 940 is formed by the above process.

또한, 상술한 도 41a 내지 도 41j에서 기술한 방법과 같은 공정을 반복하여, 제 2 접합부(960)를 갖는 반도체 장치를 준비한다.In addition, the same process as the method described with reference to FIGS. 41A to 41J is repeated to prepare a semiconductor device having the second junction portion 960.

그리고, 상술한 방법에 의해 형성한 2장의 반도체 기체의 표면에, 즉, 제 1 접합부(940) 및 제 2 접합부(960)의 표면에, 예를 들면 포름산을 이용한 웨트 에칭 처리, 또는, Ar, NH3, H2 등의 플라즈마를 이용한 드라이 에칭 처리를 시행한다. 이 처리에 의해, 제 1 접합 전극(941), 및 제 4 접합 전극(961)의 표면의 산화막을 제거하여, 청정한 금속층을 노출시킨다.Then, a wet etching treatment using formic acid, for example, on the surfaces of the two semiconductor substrates formed by the above-described method, that is, on the surfaces of the first junction 940 and the second junction 960, or Ar, Dry etching treatment using plasma such as NH 3 or H 2 is performed. By this process, the oxide film on the surface of the 1st junction electrode 941 and the 4th junction electrode 961 is removed, and a clean metal layer is exposed.

그리고, 도 43g에 도시하는 바와 같이, 2장의 반도체 기체의 표면끼리를 대향시킨 후, 양자를 접촉시킴에 의해, 제 1 접합부(940)와 제 2 접합부(960)의 접합을 행한다.As shown in FIG. 43G, after the surfaces of the two semiconductor substrates are opposed to each other, the first junction 940 and the second junction 960 are joined by bringing the two into contact.

그 때, 핫 플레이트나 RTA 등의 어닐링 장치로, 예를 들면 대기압에서 N2 분위기 또는 진공 중에서, 100℃ 내지 400℃에서 5분 내지 2시간 정도 열처리를 행한다.That performs a time, a hot plate or with an annealing apparatus of the RTA, such as, for example, in a N 2 atmosphere or a vacuum at atmospheric pressure, at about 100 ℃ to 400 ℃ 5 minutes to 2 hours heat treatment.

이상의 공정에 의해, 도 43g에 도시하는 본 실시예의 반도체 장치를 제조할 수 있다.Through the above steps, the semiconductor device of the present embodiment shown in FIG. 43G can be manufactured.

<6. 반도체 장치의 변형예 2><6. Modification Example 2 of Semiconductor Device>

다음에, 본 실시예의 반도체 장치의 변형예 2에 관해 설명한다. 도 44에 변형예 2의 반도체 장치의 구성을 도시한다. 또한, 도 44에 도시하는 반도체 장치에서, 상술한 실시 형태의 반도체 장치와 같은 구성에는, 같은 부호를 붙여서 상세한 설명을 생략한다. 또한, 도 44에 도시하는 변형예 2의 반도체 장치의 구성은, 층간 절연층 이외의 구성이 상술한 실시 형태의 반도체 장치와 같다. 이 때문에, 층간 절연층이 외의 구성의 설명은 생략한다.Next, Modified Example 2 of the semiconductor device of the present embodiment will be described. 44 shows the configuration of a semiconductor device of Modification Example 2. FIG. In addition, in the semiconductor device shown in FIG. 44, the same code | symbol is attached | subjected to the structure similar to the semiconductor device of embodiment mentioned above, and detailed description is abbreviate | omitted. In addition, the structure of the semiconductor device of the modification 2 shown in FIG. 44 is the same as that of the semiconductor device of embodiment mentioned above with the structure other than an interlayer insulation layer. For this reason, description of the structure other than an interlayer insulation layer is abbreviate | omitted.

[절연층][Insulating layer]

제 1 접합부(940) 및 제 2 접합부(960)는, 복수의 배선층과 절연층이 적층되어 구성되어 있다.The 1st junction part 940 and the 2nd junction part 960 are laminated | stacked and the several wiring layer and the insulating layer are comprised.

제 1 접합부(940)의 절연층은, 접합면(950)측으로부터 차례로, 제 1 층간 절연층(983), 및 제 2 층간 절연층(984)으로 구성된다. 또한, 제 2 접합부(960)의 절연층은, 접합면(950)측으로부터 차례로, 제 3 층간 절연층(985), 및 제 4 층간 절연층(986)으로 구성되어 있다.The insulating layer of the 1st junction part 940 is comprised by the 1st interlayer insulation layer 983 and the 2nd interlayer insulation layer 984 sequentially from the junction surface 950 side. Moreover, the insulating layer of the 2nd junction part 960 is comprised by the 3rd interlayer insulation layer 985 and the 4th interlayer insulation layer 986 sequentially from the junction surface 950 side.

제 1 접합부(940)에서는, 제 2 층간 절연층(984) 내에 제 1 배선(946), 제 2 배선(947), 및 제 3 배선(948)이 형성되어 있다. 그리고, 제 1 층간 절연층(983) 내에, 제 1 접합부(940)의 제 1 접합 전극(941), 제 2 접합 전극(942), 및 제 3 접합 전극(943)이 형성되어 있다. 그리고, 접합면(950)에, 제 1 접합 전극(941), 제 2 접합 전극(942), 및 제 3 접합 전극(943)의 표면이 노출되고, 제 1 층간 절연층(983)과 동일면에 형성되어 있다.In the first junction 940, a first wiring 946, a second wiring 947, and a third wiring 948 are formed in the second interlayer insulating layer 984. The first junction electrode 941, the second junction electrode 942, and the third junction electrode 943 of the first junction portion 940 are formed in the first interlayer insulating layer 983. The surfaces of the first junction electrode 941, the second junction electrode 942, and the third junction electrode 943 are exposed on the junction surface 950, and are flush with the first interlayer insulating layer 983. Formed.

또한, 제 1 층간 절연층(983) 내에, 제 1 비어(956), 제 2 비어(957), 및 제 3 비어(958)가 형성되어 있다.In addition, a first via 956, a second via 957, and a third via 958 are formed in the first interlayer insulating layer 983.

또한, 제 1 층간 절연층(983) 내에, 제 1 접합 전극(941)의 주위를 둘러싸는 제 1 보호층(944)과, 제 2 접합 전극(942)과 제 3 접합 전극(943)의 주위를 둘러싸는 제 2 보호층(945)을 구비한다.In the first interlayer insulating layer 983, the first protective layer 944 surrounding the periphery of the first junction electrode 941, the periphery of the second junction electrode 942 and the third junction electrode 943. And a second protective layer 945 surrounding.

제 2 접합부(960)에서는, 제 4 층간 절연층(986) 내에 제 4 배선(966), 제 5 배선(967), 및 제 6 배선(968)이 형성되어 있다. 그리고, 제 3 층간 절연층(985) 내에, 제 4 접합 전극(961), 제 5 접합 전극(962), 및 제 6 접합 전극(963)이 형성되어 있다. 그리고, 접합면(950)에 제 4 접합 전극(961), 제 5 접합 전극(962), 및 제 6 접합 전극(963)의 표면이 노출되고, 제 3 층간 절연층(985)과 동일면에 형성되어 있다.In the second bonding portion 960, the fourth wiring 966, the fifth wiring 967, and the sixth wiring 968 are formed in the fourth interlayer insulating layer 986. A fourth junction electrode 961, a fifth junction electrode 962, and a sixth junction electrode 963 are formed in the third interlayer insulating layer 985. The surfaces of the fourth junction electrode 961, the fifth junction electrode 962, and the sixth junction electrode 963 are exposed on the junction surface 950, and are formed on the same plane as the third interlayer insulating layer 985. It is.

또한, 제 3 층간 절연층(985) 내에, 제 4 비어(976), 제 5 비어(977), 및 제 6 비어(978)가 형성되어 있다.In addition, a fourth via 976, a fifth via 997, and a sixth via 978 are formed in the third interlayer insulating layer 985.

또한, 제 3 층간 절연층(985) 내에, 제 4 접합 전극(961)의 주위를 둘러싸는 제 3 보호층(964)과, 제 5 접합 전극(962)과 제 6 접합 전극(963)의 주위를 둘러싸는 제 4 보호층(965)을 구비한다.In addition, in the third interlayer insulating layer 985, the third protective layer 964 surrounding the periphery of the fourth junction electrode 961 and the periphery of the fifth junction electrode 962 and the sixth junction electrode 963. And a fourth protective layer 965 surrounding the portion.

제 1 층간 절연층(983), 및 제 3 층간 절연층(985)은, 상술한 실시 형태의 반도체 장치의 중간층과 같은 재료에 의해 구성한다. 예를 들면, 일반적으로 반도체 장치에 배선 등을 구성하는 금속 재료의 확산 방지층으로서 사용되는 재료에 의해 구성된다. 또한, 제 1 층간 절연층(983), 및 제 3 층간 절연층(985)은 층간 절연층에 함유되는 물(970)을 투과하기 어려운 고밀도 절연층이다. 이와 같은, 확산 방지층이 되는 고밀도 절연층으로서는, 예를 들면, 스핀 코트법이나 CVD법으로 성막된 비유전율 4 내지 7의 P-SiN이나, 이것에 C가 함유된 비유전율 4 이하의 SiCN 등으로 구성한다.The first interlayer insulating layer 983 and the third interlayer insulating layer 985 are made of the same material as the intermediate layer of the semiconductor device of the above-described embodiment. For example, it is generally comprised by the material used as a diffusion prevention layer of the metal material which comprises wiring etc. in a semiconductor device. The first interlayer insulating layer 983 and the third interlayer insulating layer 985 are high-density insulating layers that are hard to pass through the water 970 contained in the interlayer insulating layer. As the high-density insulating layer to be such a diffusion barrier layer, for example, P-SiN having a relative dielectric constant of 4 to 7 formed by spin coating or CVD, SiCN having a relative dielectric constant of 4 or less containing C, and the like. Configure.

또한, 제 2 층간 절연층(984), 및 제 4 층간 절연층(986)은, 상술한 실시 형태의 반도체 장치의 층간 절연층과 같은 재료에 의해 구성한다. 예를 들면, SiO2, 및 불소 함유 산화 실리콘(FSG), 폴리아릴에테르(PAE)로 대표되는 유기 실리콘계의 폴리머, 하이드로겐실세스퀴옥산(HSQ), 및 메틸실세스퀴옥산(MSQ)로 대표되는 무기계 재료 등, 비유전율 2.7 정도 또는 그 이하의 저유전율(low-k) 재료에 의해 구성한다.The second interlayer insulating layer 984 and the fourth interlayer insulating layer 986 are made of the same material as the interlayer insulating layer of the semiconductor device of the above-described embodiment. For example, it is represented by SiO 2 and an organosilicon polymer represented by fluorine-containing silicon oxide (FSG), polyaryl ether (PAE), hydrogensilsesquioxane (HSQ), and methylsilsesquioxane (MSQ). It consists of the low dielectric constant (low-k) material of about 2.7 or less relative dielectric constants, such as inorganic materials.

상술한 변형예 2의 반도체 장치의 구성에 의하면, 접합면(950)이 되는 제 1 층간 절연층(983), 및 제 3 층간 절연층(985)이 물을 투과하기 어려운 층이다. 이 때문에, 제 1 접합 전극(941)과 제 4 접합 전극(961)과의 접합부에서, 제 4 접합 전극(961)과 제 1 층간 절연층(983)과의 접촉부(969)에의 물(970)의 접촉을 억제할 수 있다. 마찬가지로, 제 2 접합 전극(942)과 제 5 접합 전극(962)과의 접합부에서, 제 2 접합 전극(942)과 제 4 층간 절연층(971)과의 접촉부(949)에의 물(970)의 접촉을 억제할 수 있다.According to the structure of the semiconductor device of the modification 2 mentioned above, the 1st interlayer insulation layer 983 and the 3rd interlayer insulation layer 985 which become the bonding surface 950 are layers which are hard to permeate water. For this reason, the water 970 at the junction of the first junction electrode 941 and the fourth junction electrode 961 to the contact portion 969 of the fourth junction electrode 961 and the first interlayer insulating layer 983. The contact of can be suppressed. Similarly, at the junction between the second junction electrode 942 and the fifth junction electrode 962, the water 970 of the contact portion 949 between the second junction electrode 942 and the fourth interlayer insulating layer 971. Contact can be suppressed.

또한, 제 1 보호층(944), 제 2 보호층(945), 제 3 보호층(964), 및 제 4 보호층(965)을 구비함에 의해, 플라즈마 접합할 때에 접합면에 발생하는 물이나 층간 절연층 내에 포함되는 물의 전극 접합부에의 이동를 억제할 수 있다. 이 때문에, 접합 전극의 부식을 억제할 수 있고, 양호한 전기 특성과 신뢰성을 갖는 반도체 장치를 구성할 수 있다.Further, by providing the first protective layer 944, the second protective layer 945, the third protective layer 964, and the fourth protective layer 965, water generated on the bonding surface during plasma bonding, The movement of the water contained in the interlayer insulating layer to the electrode bonding portion can be suppressed. For this reason, corrosion of a junction electrode can be suppressed and the semiconductor device which has favorable electrical characteristics and reliability can be comprised.

[제조 방법][Manufacturing method]

도 44에 도시하는 변형예 2의 반도체 장치는, 상술한 실시 형태의 반도체 장치의 제조 방법에서, 적층하는 층간 절연층의 재료와, 층간 절연층의 에칭 조건을 변경함에 의해 제조할 수 있다. 예를 들면, 상술한 도 41a 및 도 41b에 도시하는 층간 절연층과 중간층을 형성하는 공정에서, 단일층의 층간 절연층을 형성한다. 그리고, 에칭하는 공정에서, 에칭 시간을 제어함에 의해, 층간 절연층의 소망하는 깊이에 오목부를 형성한다. 이와 같이 제조 공정을 변경함에 의해, 상술한 실시 형태의 반도체 장치와 같은 방법로, 변형예 2의 반도체 장치를 제조할 수 있다.The semiconductor device of the modification 2 shown in FIG. 44 can be manufactured by changing the material of the interlayer insulation layer to laminate, and the etching conditions of an interlayer insulation layer in the manufacturing method of the semiconductor device of embodiment mentioned above. For example, in the step of forming the interlayer insulating layer and the intermediate layer shown in Figs. 41A and 41B described above, a single interlayer insulating layer is formed. In the etching step, the recess is formed at a desired depth of the interlayer insulating layer by controlling the etching time. By changing the manufacturing process in this manner, the semiconductor device of Modification Example 2 can be manufactured by the same method as the semiconductor device of the above-described embodiment.

<7. 전자 기기의 실시 형태><7. Embodiment of electronic device>

상술한 실시 형태의 반도체 장치는, 2개의 반도체 부재를 맞붙여서 배선 접합을 행하는 임의의 전자 기기, 예를 들면, 고체 촬상 장치, 반도체 메모리, 반도체 로직 디바이스(IC 등)에 적용 가능하다.The semiconductor device of the above-described embodiment is applicable to any electronic device that performs wiring bonding by bonding two semiconductor members together, for example, a solid-state imaging device, a semiconductor memory, and a semiconductor logic device (IC, etc.).

제 5의 실시예Fifth Embodiment

≪실시예의 반도체 장치를 이용한 전자 기기의 한 예≫`` Example of Electronic Device Using Semiconductor Device of Example ''

상술한 실시 형태에서 설명한 본 기술에 관한 고체 촬상 장치 등의 반도체 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템, 나아가서는 촬상 기능를 갖는 휴대전화, 또는 촬상 기능를 구비한 다른 기기 등의 전자 기기에 적용할 수 있다.A semiconductor device such as a solid-state imaging device according to the present technology described in the above-described embodiments is, for example, a camera system such as a digital camera or a video camera, or an electronic device such as a mobile phone having an imaging function or another device having an imaging function. Applicable to the device.

도 45는, 본 기술에 관한 전자 기기의 한 예로서, 고체 촬상 장치를 이용한 카메라의 구성도를 도시한다. 본 실시예예에 관한 카메라는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 이 카메라(90)는, 고체 촬상 장치(91)와, 고체 촬상 장치(91)의 수광 센서부에 입사광을 유도하는 광학계(93)와, 셔터 장치(94)와, 고체 촬상 장치(91)를 구동하는 구동 회로(95)와, 고체 촬상 장치(91)의 출력 신호를 처리하는 신호 처리 회로(96)를 갖는다.45 is a configuration diagram of a camera using a solid-state imaging device as an example of the electronic apparatus according to the present technology. The camera according to the present embodiment is an example of a video camera capable of capturing still images or moving images. The camera 90 includes a solid-state imaging device 91, an optical system 93 that guides incident light to a light receiving sensor portion of the solid-state imaging device 91, a shutter device 94, and a solid-state imaging device 91. A driving circuit 95 to drive and a signal processing circuit 96 for processing the output signal of the solid-state imaging device 91 are included.

고체 촬상 장치(91)는, 상술한 실시예 및 변형예에서 설명한 구성의 반도체 장치 중의 어느 것이라도 적용하여 구성된다. 광학 렌즈를 포함하는 광학계(93)는, 피사체로부터의 상광(image light), 즉, 입사광을 고체 촬상 장치(91)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 장치(91) 내에, 일정 기간 신호 전하가 축적된다. 이와 같은 광학계(93)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(94)는, 고체 촬상 장치(91)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(95)는, 고체 촬상 장치(91) 및 셔터 장치(94)에 구동 신호를 공급하고, 공급한 구동 신호 또는 타이밍 신호에 의해, 고체 촬상 장치(91)의 신호 처리 회로(96)에의 신호 출력 동작의 제어, 및 셔터 장치(94)의 셔터 동작을 제어한다. 즉, 구동 회로(95)는, 구동 신호 또는 타이밍 신호의 공급에 의해, 고체 촬상 장치(91)로부터 신호 처리 회로(96)에의 신호 전송 동작을 행한다. 신호 처리 회로(96)는, 고체 촬상 장치(91)로부터 전송된 신호에 대해, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나 또는 모니터에 출력된다.The solid-state imaging device 91 is configured by applying any of the semiconductor devices having the configurations described in the above-described embodiments and modifications. The optical system 93 including the optical lens forms image light from an object, that is, incident light, on the imaging surface of the solid-state imaging device 91. Thus, signal charges are accumulated in the solid-state imaging device 91 for a predetermined period of time. Such an optical system 93 may be an optical lens system composed of a plurality of optical lenses. The shutter device 94 controls the light irradiation period and the light shielding period for the solid-state imaging device 91. The drive circuit 95 supplies a drive signal to the solid-state imaging device 91 and the shutter device 94, and supplies the drive signal to the signal processing circuit 96 of the solid-state imaging device 91 by the supplied drive signal or timing signal. Control of the signal output operation and shutter operation of the shutter device 94 are controlled. That is, the drive circuit 95 performs a signal transfer operation from the solid-state imaging device 91 to the signal processing circuit 96 by supplying a drive signal or a timing signal. The signal processing circuit 96 performs various kinds of signal processing on the signal transmitted from the solid-state imaging device 91. [ The video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.

본 발명은 공개된 일본 특허청에 2011년 7월 5일, 2011년 8월 1일, 2011년 8월 4일, 2011년 9월 27일 및 2012년 1월 16일에 출원되어 우선권 주장된 일본 특허 출원 JP2011-148883, JP2011-168021, JP2011-170666, JP2011-210142 및 JP2012-006356과 관계된 주제를 포함하며, 이는 참조로서 전체 내용에 포함된다.The present invention has been filed with the published Japanese Patent Office on July 5, 2011, August 1, 2011, August 4, 2011, September 27, 2011, and January 16, 2012, and claimed priority. The subject matter relates to applications JP2011-148883, JP2011-168021, JP2011-170666, JP2011-210142 and JP2012-006356, which are incorporated by reference in their entirety.

다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.It should be understood that various modifications, combinations, subcombinations, and alterations may occur depending on the design requirements of the artisan in the relevant art and other factors within the scope of the appended claims and their equivalents.

Claims (43)

제 1 전극, 및 상기 제 1 전극에 대한 확산 방지 재료로 구성되고 상기 제 1 전극의 주위를 피복하는 제 1 절연막을 포함하고, 상기 제 1 전극과 상기 제 1 절연막으로 접합면을 구성하는 제 1 기판과,
상기 제 1 기판 상에 접합되어 설치되고, 상기 제 1 전극에 접합된 제 2 전극, 및 상기 제 2 전극에 대한 확산 방지 재료로 구성되고 상기 제 2 전극의 주위를 피복하는 제 2 절연막을 포함하고, 상기 제 2 전극과 상기 제 2 절연막으로 상기 제 1 기판에 대한 접합면을 구성하는 제 2 기판을 구비하는 것을 특징으로 하는 반도체 장치.A first electrode comprising a first electrode and a diffusion preventing material for the first electrode and covering the periphery of the first electrode, the first electrode constituting a bonding surface with the first electrode and the first insulating film Substrate,
A second insulating film bonded to the first substrate, the second electrode bonded to the first electrode, and a second insulating film made of a diffusion preventing material for the second electrode and covering the periphery of the second electrode; And a second substrate constituting a bonding surface to the first substrate by the second electrode and the second insulating film. 제 1항에 있어서,
상기 제 1 전극과 상기 제 2 전극 각각은 단일의 재료층으로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first electrode and the second electrode are each composed of a single layer of material. 제 1항에 있어서,
상기 제 1 기판의 접합면과 상기 제 2 기판의 접합면 각각은 평탄화면으로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the bonding surface of the first substrate and the bonding surface of the second substrate each comprise a flat screen. 제 1항에 있어서,
상기 제 1 전극은, 상기 제 1 절연막 상에 형성된 홈(groove) 패턴 내에 매입되고,
상기 제 2 전극은, 상기 제 2 절연막 상에 형성된 홈 패턴 내에 매입되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The first electrode is embedded in a groove pattern formed on the first insulating film,
And the second electrode is embedded in a groove pattern formed on the second insulating film. 제 1항에 있어서,
상기 제 1 기판의 접합면은, 상기 제 1 전극 및 상기 제 1 절연막만으로 구성되고,
상기 제 2 기판의 접합면은, 상기 제 2 전극 및 상기 제 2 절연막만으로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The bonding surface of the said 1st board | substrate is comprised only by the said 1st electrode and the said 1st insulating film,
The bonding surface of the said 2nd board | substrate is comprised only with the said 2nd electrode and the said 2nd insulating film, The semiconductor device characterized by the above-mentioned. 제 1항에 있어서,
상기 제 1 절연막은, 상기 제 1 전극과 함께 상기 제 2 전극을 구성하는 재료에 대한 확산 방지 재료로 구성되고,
상기 제 2 절연막은, 상기 제 2 전극과 함께 상기 제 1 전극을 구성하는 재료에 대한 확산 방지 재료로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The said 1st insulating film is comprised with the diffusion prevention material with respect to the material which comprises the said 2nd electrode with the said 1st electrode,
And the second insulating film is made of a diffusion preventing material with respect to a material forming the first electrode together with the second electrode. 제 1항에 있어서,
상기 제 1 전극과 상기 제 2 전극은 동일 재료로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first electrode and the second electrode are made of the same material. 제 1항에 있어서,
상기 제 1 절연막과 상기 제 2 절연막은 동일 재료로 구성되는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first insulating film and the second insulating film are made of the same material. 전극 재료에 대한 확산 방지 재료로 구성된 절연막을 2장의 기판 각각의 상부에 형성하고, 상기 절연막 상에 홈 패턴을 형성하고,
전극막이 상기 절연막 상에 형성된 홈 패턴을 매입하는 상태에서 상기 전극 재료에 의해 구성된 상기 전극막을 상기 기판 각각의 상기 절연막 상에 형성하고,
상기 절연막이 노출될 때까지 상기 기판 각각의 상기 전극막을 연마하여, 상기 홈 패턴 내에 상기 전극막이 매입되도록, 상기 전극의 패턴을 형성하고,
상기 전극이 상부에 각각 형성된 2장의 상기 기판을, 상기 전극이 함께 접합된 상태에서, 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.An insulating film made of a diffusion preventing material for the electrode material is formed on each of the two substrates, a groove pattern is formed on the insulating film,
The electrode film formed of the electrode material is formed on each of the insulating films of the substrate in a state where the electrode film embeds the groove pattern formed on the insulating film,
The electrode film of each of the substrates is polished until the insulating film is exposed to form a pattern of the electrode so that the electrode film is embedded in the groove pattern.
A method of manufacturing a semiconductor device, wherein the two substrates each having the electrodes formed thereon are joined in a state where the electrodes are bonded together. 제 9항에 있어서,
상기 전극의 패턴을 형성할 때, 상기 절연막을 스토퍼로서 사용한 화학적 기계 연마를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 9,
When forming the pattern of the electrode, a chemical mechanical polishing using the insulating film as a stopper is performed. 제 9항에 있어서,
상기 전극의 패턴을 형성할 때, 상기 전극막의 연마에 의해 상기 절연막이 주위에 노출된 상기 전극막 부분으로부터 순서대로, 연마가 자동적으로 정지되도록 화학적 기계 연마를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 9,
When the pattern of the electrode is formed, chemical mechanical polishing is performed so that polishing is automatically stopped in order from the portion of the electrode film where the insulating film is exposed to the surroundings by polishing of the electrode film. . 제 1 전극 및 제 1 절연막이 노출되는 접합면을 갖는 제 1 기판과,
상기 제 1 기판의 접합면을 피복하는 절연성 박막과,
제 2 전극 및 제 2 절연막이 노출되는 접합면을 갖고, 상기 제 2 기판의 상기 접합면과 상기 제 1 기판의 상기 접합면의 사이에 상기 절연성 박막이 끼워지고 상기 제 1 전극과 상기 제 2 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서, 상기 제 1 기판에 접합되는 제 2 기판을 구비한 반도체 장치.A first substrate having a bonding surface through which the first electrode and the first insulating film are exposed;
An insulating thin film covering the bonding surface of the first substrate;
A bonding surface on which a second electrode and a second insulating film are exposed, wherein the insulating thin film is sandwiched between the bonding surface of the second substrate and the bonding surface of the first substrate, and the first electrode and the second electrode A semiconductor device comprising a second substrate bonded to the first substrate while penetrating the insulating thin film and electrically connected to each other. 제 12항에 있어서,
상기 절연성 박막은 산화막인 것을 특징으로 하는 반도체 장치.13. The method of claim 12,
The insulating thin film is a semiconductor device, characterized in that the oxide film. 제 12항에 있어서,
상기 절연성 박막은 질화막인 것을 특징으로 하는 반도체 장치.13. The method of claim 12,
The insulating thin film is a semiconductor device, characterized in that the nitride film. 제 12항에 있어서,
상기 절연성 박막은 적층 구조인 것을 특징으로 하는 반도체 장치.13. The method of claim 12,
The insulating thin film is a semiconductor device, characterized in that the laminated structure. 제 12항에 있어서,
상기 절연성 박막은, 상기 접합면 각각의 전면(overall area)을 피복하는 상태에서, 마련되는 것을 특징으로 하는 반도체 장치.13. The method of claim 12,
The insulating thin film is provided in a state of covering an entire area of each of the bonding surfaces. 제 12항에 있어서,
상기 제 1 기판의 접합면, 및 상기 제 2 기판의 접합면은, 평탄화면인 것을 특징으로 하는 반도체 장치.13. The method of claim 12,
A bonding surface of the first substrate and a bonding surface of the second substrate are flat screens. 전극 및 절연막이 노출되는 접합면을 각각 갖는 2장의 기판을 준비하고,
절연성 박막이 상기 2장의 기판 중 적어도 하나의 접합면을 피복하는 상태에서, 상기 절연성 박막을 형성하고,
상기 절연성 박막을 가로질러 상기 2장의 기판의 접합면을 서로 대향 배치하고, 상기 전극이 상기 절연성 박막을 관통하여 전기적으로 서로 접속된 상태에서 상기 2장의 기판을 정렬하고, 상기 2장의 기판을 상기 정열된 상태에서 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.Two substrates each having a bonding surface to which an electrode and an insulating film are exposed are prepared,
The insulating thin film is formed while the insulating thin film covers at least one bonding surface of the two substrates;
The bonding surfaces of the two substrates are disposed to face each other across the insulating thin film, the two substrates are aligned while the electrodes are electrically connected to each other through the insulating thin film, and the two substrates are aligned. Bonding in a closed state, characterized in that the manufacturing method of a semiconductor device. 제 18항에 있어서,
상기 2장의 기판의 양쪽에, 상기 절연성 박막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.19. The method of claim 18,
The insulating thin film is formed on both of the two substrates. 제 18항에 있어서,
상기 2장의 기판의 양쪽에, 동일 재료의 상기 절연성 박막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.19. The method of claim 18,
The insulating thin film of the same material is formed on both of said two board | substrates, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 18항에 있어서,
상기 절연성 박막을 원자층 증착법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.19. The method of claim 18,
The insulating thin film is formed by an atomic layer deposition method. 제 18항에 있어서,
상기 2장의 기판의 접합면은, 평탄화 처리에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.19. The method of claim 18,
The joining surface of the said two board | substrates is formed by planarization process, The manufacturing method of the semiconductor device characterized by the above-mentioned. 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부와,
상기 접합 계면 상의 상기 제 1 금속막에 접합되고 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖고, 제 2 반도체부가 상기 접합 계면 상의 상기 제 1 반도체부에 접합되는 상태로 마련되는 상기 제 2 반도체부와,
상기 제 1 금속막이 상기 제 2 금속막에 대해 접합하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 마련된 계면 배리어부를 갖는 것을 특징으로 하는 반도체 장치.A first semiconductor portion having a first metal film formed on the surface on the bonding interface side,
A second metal film bonded to the first metal film on the bonding interface and having a surface area on the bonding interface side smaller than the surface area of the first metal film on the bonding interface side; The second semiconductor portion provided in a state of being joined to the first semiconductor portion,
A semiconductor device characterized by having an interface barrier portion provided in a part of the surface region of the first metal film on the bonding interface side including the surface region where the first metal film does not bond to the second metal film. 제 23항에 있어서,
상기 제 2 반도체부는, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접합하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 상기 일부에 마련된 계면 배리어 막을 갖는 것을 특징으로 하는 반도체 장치.24. The method of claim 23,
The second semiconductor portion has an interface barrier film provided in the part of the surface region of the first metal film on the bonding interface side including the surface region where the first metal film does not bond to the second metal film. Semiconductor device. 제 24항에 있어서,
상기 제 2 반도체부는, 상기 제 2 금속막의 측부를 피복하도록 마련된 절연막을 갖고,
상기 계면 배리어 막은, 상기 접합 계면측 상의 상기 절연막의 표면 상에 형성되는 것을 특징으로 하는 반도체 장치.25. The method of claim 24,
The second semiconductor portion has an insulating film provided to cover the side of the second metal film,
The interface barrier film is formed on the surface of the insulating film on the bonding interface side. 제 24항에 있어서,
상기 계면 배리어 막은, SiN, SiON, SiCN, 및 유기계 수지 재료 중의 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치.25. The method of claim 24,
The interface barrier film is formed of one of SiN, SiON, SiCN, and an organic resin material. 제 24항에 있어서,
상기 제 1 반도체부는,
상기 제 1 금속막의 측부를 피복하도록 마련된 제 1 산화막과,
상기 제 1 산화막과 상기 제 1 금속막 사이에 마련되며 소정의 금속 재료를 포함하는 시드 층을 갖고,
상기 제 2 반도체부는,
상기 제 2 금속막의 측부를 피복하도록 마련된 제 2 산화막을 갖고,
상기 계면 배리어 막은, 상기 소정의 금속 재료의 산화막으로 구성되는 것을 특징으로 하는 반도체 장치.25. The method of claim 24,
The first semiconductor unit,
A first oxide film provided to cover the side of the first metal film;
A seed layer provided between the first oxide film and the first metal film, the seed layer comprising a predetermined metal material,
The second semiconductor unit,
It has a 2nd oxide film provided so that the side part of a said 2nd metal film may be covered,
The interface barrier film is composed of an oxide film of the predetermined metal material. 제 27항에 있어서,
상기 소정의 금속 재료는, Mn, Mg, Ti, 및 Al 중의 하나인 것을 특징으로 하는 반도체 장치.28. The method of claim 27,
The predetermined metal material is one of Mn, Mg, Ti, and Al. 제 24항에 있어서,
상기 제 2 반도체부는,
상기 제 2 금속막의 측부 및 상기 접합 계면에 대한 반대측 상의 상기 제 2 금속막의 표면을 피복하도록 마련된 배리어 본체부, 및
상기 접합 계면측 상의 상기 배리어 본체부의 단부로부터 상기 접합 계면을 따라 연장되도록 형성된 계면층부를 포함하는 배리어 메탈층을 갖고,
상기 계면 배리어부는, 상기 배리어 메탈층의 상기 계면층부로 구성되는 것을 특징으로 하는 반도체 장치.25. The method of claim 24,
The second semiconductor unit,
A barrier body portion provided to cover the surface of the second metal film on the side of the second metal film and on the side opposite to the bonding interface, and
A barrier metal layer comprising an interface layer portion formed to extend along the bonding interface from an end of the barrier body portion on the bonding interface side,
The interface barrier portion is composed of the interface layer portion of the barrier metal layer. 제 29항에 있어서,
상기 배리어 메탈층은, Ti, Ta, Ru, TiN, TaN, 및 RuN 중의 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치.30. The method of claim 29,
The barrier metal layer is formed of one of Ti, Ta, Ru, TiN, TaN, and RuN. 제 23항에 있어서,
상기 제 1 금속막이 상기 제 2 금속막에 대해 접하지 않는 상기 접합 계면측 상의 상기 제 1 도체부의 상기 면 영역의 일부에 홈부가 마련되고,
상기 계면 배리어부는,
상기 제 1 금속막의 상기 홈부와,
상기 홈부에 대향하는 상기 제 2 반도체부의, 상기 접합 계면측 상의, 면 영역부에 의해 구성되고,
상기 계면 배리어부는 상기 홈부 및 상기 면 영역부에 의해 정의된 밀봉된 공극을 갖는 것을 특징으로 하는 반도체 장치.24. The method of claim 23,
Grooves are provided in a part of the surface region of the first conductor portion on the junction interface side where the first metal film does not contact the second metal film,
The interface barrier portion,
The groove portion of the first metal film;
It is comprised by the surface area part on the said bonding interface side facing the said groove part,
And the interface barrier portion has a sealed void defined by the groove portion and the surface region portion. 제 31항에 있어서,
상기 제 2 반도체부는, 상기 제 2 금속막의 측부를 피복하도록 마련된 절연막을 갖고,
상기 홈부에 대향하는 상기 제 2 반도체부의, 상기 접합 계면측 상의, 면 영역부가 상기 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.32. The method of claim 31,
The second semiconductor portion has an insulating film provided to cover the side of the second metal film,
And a surface region portion on the junction interface side facing the groove portion comprises the insulating film. 제 31항에 있어서,
상기 제 2 반도체부는, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 상기 면 영역의 일부에 마련된 계면 배리어 막을 갖고,
상기 홈부에 대향하는 상기 제 2 반도체부의, 상기 접합 계면측 상의, 면 영역부는 상기 계면 배리어 막으로 구성되는 것을 특징으로 하는 반도체 장치.32. The method of claim 31,
The second semiconductor portion has an interface barrier film provided in a part of the surface region of the first metal film on the bonding interface side including the surface region where the first metal film does not contact the second metal film,
And the surface region portion on the junction interface side facing the groove portion is constituted by the interface barrier film. 제 23항에 있어서,
상기 제 1 금속막 및 제 2 금속막 각각은 Cu 막인 것을 특징으로 하는 반도체 장치.24. The method of claim 23,
Each of the first metal film and the second metal film is a Cu film. 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부와,
상기 접합 계면 상에서 상기 제 1 금속막에 접합되며 상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖고, 상기 접합 계면 상의 상기 제 1 반도체부에 접합되는 상태로 마련되는 제 2 반도체부와,
상기 제 1 금속막이 상기 제 2 금속막에 대해 접합하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 마련된 계면 배리어부를 갖는 반도체 장치와,
상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 것을 특징으로 하는 전자 기기.A first semiconductor portion having a first metal film formed on the surface on the bonding interface side,
The first semiconductor portion on the bonding interface having a second metal film bonded to the first metal film on the bonding interface and having a surface area on the bonding interface side smaller than the surface area of the first metal film on the bonding interface side; A second semiconductor portion provided in a state of being bonded to the second semiconductor portion;
A semiconductor device having an interface barrier portion provided in a part of the surface region of the first metal film on the bonding interface side including the surface region where the first metal film does not bond to the second metal film;
And a signal processing circuit for processing an output signal of the semiconductor device. 접합 계면측 상의 표면 상에 형성된 제 1 금속막을 갖는 제 1 반도체부를 제작하고,
상기 접합 계면측 상의 표면 면적이 상기 접합 계면측 상의 상기 제 1 금속막의 표면 면적보다 더 작은 제 2 금속막을 갖는 제 2 반도체부를 제작하고,
상기 제 1 금속막측 상의 상기 제 1 반도체부의 표면과 상기 제 2 금속막측 상의 상기 제 2 반도체부의 표면을 서로 접합하고, 상기 제 1 금속막과 상기 제 2 금속막을 서로 접합하고, 상기 제 1 금속막이 상기 제 2 금속막에 대해 접하지 않는 면 영역을 포함하는 상기 접합 계면측 상의 상기 제 1 금속막의 면 영역의 일부에 계면 배리어부를 마련하는 것을 특징으로 하는 반도체 장치의 제조 방법.A first semiconductor portion having a first metal film formed on the surface on the bonding interface side,
A second semiconductor portion having a second metal film having a surface area on the junction interface side smaller than the surface area of the first metal film on the junction interface side;
The surface of the first semiconductor portion on the first metal film side and the surface of the second semiconductor portion on the second metal film side are bonded to each other, the first metal film and the second metal film are bonded to each other, and the first metal film is A method for manufacturing a semiconductor device, comprising providing an interface barrier portion in a part of the surface region of the first metal film on the bonding interface side including the surface region not in contact with the second metal film. 반도체 기판과,
상기 반도체 기판 상에 형성된 절연층과,
상기 절연층의 표면 상에 형성된 접합 전극과,
상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 것을 특징으로 하는 반도체 장치.A semiconductor substrate;
An insulating layer formed on the semiconductor substrate;
A junction electrode formed on the surface of the insulating layer,
And a protective layer formed on the surface of said insulating layer and surrounding said junction electrode by said insulating layer. 제 37항에 있어서,
상기 접합 전극이 상부에 형성되는 표면에 노출된 상기 보호층은, Ta, Ti, Ru, TaN, 및 TiN으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 37, wherein
And the protective layer exposed on the surface on which the junction electrode is formed includes at least one selected from Ta, Ti, Ru, TaN, and TiN. 제 37항에 있어서,
상기 보호층은,
Ta, Ti, Ru, TaN, 및 TiN으로부터 선택된 적어도 하나를 포함하고, 상기 절연층의 홈부의 내면을 피복하는 피복층과,
상기 피복층 상에 형성되고, 상기 접합 전극을 구성하는 재료로 이루어진 도체층을 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 37, wherein
The protective layer may be formed,
A coating layer comprising at least one selected from Ta, Ti, Ru, TaN, and TiN, and covering an inner surface of the groove portion of the insulating layer;
And a conductor layer formed on the coating layer and made of a material constituting the junction electrode. 제 37항에 있어서,
상기 보호층은 1개의 상기 접합 전극, 또는, 복수의 상기 접합 전극의 주위를 둘러싸는 것을 특징으로 하는 반도체 장치.The method of claim 37, wherein
The protective layer surrounds one of the junction electrodes or a plurality of the junction electrodes. 제 37항에 있어서,
상기 접합 전극, 및 상기 보호층이 상부에 형성된 상기 절연층은, SiN으로 이루어진 것을 특징으로 하는 반도체 장치.The method of claim 37, wherein
And the insulating layer having the junction electrode and the protective layer formed thereon is made of SiN. 반도체 기판 상에 절연층을 형성하고,
상기 절연층의 표면 상에 접합 전극을 형성하고,
상기 절연층에 의해 상기 접합 전극을 둘러싸는 상기 절연층의 상기 표면의 위치에 보호층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming an insulating layer on the semiconductor substrate,
Forming a junction electrode on the surface of the insulating layer,
A protective layer is formed at a position of the surface of the insulating layer surrounding the junction electrode by the insulating layer. 반도체 기판과,
상기 반도체 기판 상에 형성된 절연층과,
상기 절연층의 표면 상에 형성된 접합 전극과,
상기 절연층의 표면 상에 형성되고, 상기 절연층에 의해 상기 접합 전극을 둘러싸는 보호층을 갖는 반도체 장치와,
상기 반도체 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 것을 특징으로 하는 전자 기기.A semiconductor substrate;
An insulating layer formed on the semiconductor substrate;
A junction electrode formed on the surface of the insulating layer,
A semiconductor device formed on a surface of said insulating layer, said semiconductor device having a protective layer surrounding said junction electrode by said insulating layer;
And a signal processing circuit for processing an output signal of the semiconductor device.
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