KR20120132264A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서는 하나의 채널 영역이 두개의 서브 게이트에 의해 독립적으로 제어되어 누설 전류 발생을 최소화할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of forming the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 누설전류 발생을 최소화하는 동시에 온 커런트(On current)를 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판에 배치되는 게이트 전극; 상기 게이트 전극의 양 단에 각각 인접하도록 상기 기판에 배치되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역; 상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 포함하되, 상기 게이트 전극은 상기 제 1 불순물 주입 영역에 인접한 제 1 서브 게이트전극과 상기 제 2 불순물 주입 영역에 인접한 제 2 서브 게이트 전극을 포함하며, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 채널 영역 상에 배치된다.
본 발명의 일 예에 있어서, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 기판의 상부면 상에 나란히 배치될 수 있다. 이때, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 상을 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성할 수 있으며, 상기 제 1 서브 워드라인과 상기 제 2 서브 워드라인의 단부들의 폭들은 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극의 폭들보다 넓을 수 있다.
본 발명의 다른 예에 있어서, 상기 제 1 서브 게이트 전극은 상기 기판 속에 배치될 수 있으며, 상기 제 2 서브 게이트 전극은 상기 기판 속에서 상기 제 1 서브 게이트 전극 상에 배치될 수 있다.
상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역은 상기 기판의 표면으로부터 상기 기판 속으로 연장될 수 있다. 이때, 상기 제 1 불순물 주입 영역의 하부면은 상기 제 2 불순물 주입 영역의 하부면 보다 낮을 수 있으며, 상기 제 2 불순물 주입 영역의 하부면은 상기 제 2 서브 게이트 전극의 하부면 보다 높을 수 있다.
상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중의 적어도 하나의 폭은 5nm~20nm일 수 있다.
상기 반도체 장치는, 상기 기판 상에서 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역과 각각 접하는 제 1 도전 패드 및 제 2 도전 패드를 더 포함할 수 있으며, 상기 제 1 도전 패드와 상기 제 2 도전 패드는, 상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중에 적어도 하나의 폭 보다 넓은 폭을 가질 수 있다.
또는, 상기 제 2 불순물 주입 영역은 상기 기판의 표면에 인접하여 배치될 수 있으며, 상기 제 1 불순물 주입 영역은 상기 제 1 서브 게이트 전극 하부에 배치될 수 있다.
상기 반도체 장치는, 상기 기판 상에 배치되며 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및 상기 기판을 관통하여 상기 비트라인과 상기 제 1 불순물 주입 영역과 동시에 접하되, 상기 게이트 전극으로부터 절연되는 콘택을 더 포함할 수 있다.
상기 기판은 셀 어레이 영역과 주변회로 영역을 포함할 수 있으며, 이때, 상기 반도체 장치는, 상기 주변회로 영역에 배치되는 주변회로 게이트 전극을 더 포함할 수 있으며, 상기 주변회로 게이트 전극은 상기 비트라인과 동일한 물질을 포함할 수 있다.
상기 반도체 장치는, 상기 기판 내에서 상기 제 1 불순물 주입 영역과 접하는 비트라인을 더 포함할 수 있다.
상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 내부를 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성할 수 있으며, 상기 제 1 서브 워드라인의 단부의 측벽은 상기 제 2 서브 워드라인의 단부의 측벽과 수직적으로 중첩되지 않을 수 있다.
상기 제 1 서브 워드라인의 단부와 제 2 서브 워드라인의 단부는 'L'자 형태를 가지되, 상기 제 1 서브 워드라인의 단부의 상부면은 상기 제 2 서브 워드라인의 상부면과 공면을 이룰 수 있다.
또는, 상기 제 1 서브 워드라인과 제 2 서브 워드라인의 단부는 상기 기판 상으로 연장되어 서로 계단 형태를 이룰 수 있다.
상기 제 1 서브 게이트 전극과 제 2 서브 게이트 전극은 반원의 단면을 가질 수 있다.
상기 반도체 장치는, 상기 제 2 불순물 주입 영역 상에 배치되며 상기 제 2 불순물 주입 영역과 전기적으로 연결되는 데이터 저장 요소를 더 포함할 수 있다.
상기 데이터 저장 요소는 커패시터이며, 상기 반도체 장치는 디램이며, 상기 커패시터에 저장된 데이터를 유지하는(또는 stand-by) 동안, 상기 제 1 서브 게이트와 상기 제 2 서브 게이트에는 서로 다른 전압이 인가될 수 있다. 상기 제 1 서브 게이트에 인가되는 전압은 상기 제 2 서브 게이트에 인가되는 전압 보다 바람직하게는 낮다. 구체적으로, 상기 제 1 서브 게이트에 인가되는 전압은 0V 보다 작고, 상기 제 2 서브 게이트에 인가되는 전압은 0V 이상일 수 있다.
일 예에 있어서, 상기 반도체 장치는, 상기 제 1 서브 게이트 전극과 상기 기판 사이에 개재되는 제 1 게이트 절연막과 상기 제 2 서브 게이트 전극과 상기 기판 사이에 개재되는 제 2 게이트 절연막을 더 포함할 수 있으며, 이때 상기 제 2 게이트 절연막 또는 상기 제 1 게이트 절연막은 연장되어 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극 사이에 개재될 수 있다.
다른 예에 있어서, 상기 반도체 장치는, 상기 제 1 서브 게이트 전극과 상기 기판 사이에 개재되는 제 1 게이트 절연막을 더 포함할 수 있으며, 상기 제 1 게이트 절연막은 연장되어, 상기 제 2 서브 게이트 전극과 상기 기판 사이 그리고 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극 사이에 개재될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판에 서로 분리된 제 1 서브 게이트와 제 2 서브 게이트를 형성하는 단계, 상기 제 1 서브 게이트에 인접한 상기 기판에 제 1 불순물 주입 영역을 형성하는 단계, 및 상기 제 2 서브 게이트에 인접한 상기 기판에 제 2 불순물 주입 영역을 형성하는 단계를 포함한다.
본 발명의 일 예에 따른 반도체 장치에서는 게이트 전극이 제 1 서브 게이트 전극과 제 2 서브 게이트 전극을 포함함으로써, 채널 영역이 두개의 서브 게이트에 의해 독립적으로 제어될 수 있다. 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극에 서로 다른 전압을 인가함으로써, GIDL 현상에 따른 누설 전류 발생을 최소화하는 동시에 온 커런트를 증가시킬 수 있다.
또한 불순물 주입 영역의 폭을 줄여, 서브 게이트 패턴의 폭을 상대적으로 넓힐 수 있어 써브쓰레숄드 특성을 개선하고 산포를 줄일 수 있다. 또한 폭이 준 상기 불순물 주입 영역 상에 상대적으로 넓은 폭을 가지는 패드를 형성함으로써, 상기 패드에 의해 콘택 형성 공정을 용이하게 하고 콘택 저항을 줄일 수 있다.
도 1은 본 발명의 일 개념에 따른 반도체 장치의 회로도를 나타낸다.
도 2는 본 발명의 일 예에 따른 반도체 장치의 단면도를 나타낸다.
도 3a는 본 발명의 다른 예에 따른 반도체 장치의 단면도이다.
도 3b는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 평면도를 나타낸다.
도 5는 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다.
도 6a는 본 발명의 실시예 1의 단위 셀 기억 소자의 회로도를 나타낸다.
도 6b는 본 발명의 구조에서와 게이트 전극이 하나인 구조에서 발생되는 누설전류량을 나타내는 그래프들이다.
도 6c는 본 발명의 구조(a)에서와 게이트 전극이 하나인 구조(b)에서 발생되는 누설전류량을 시뮬레이션한 그림이다.
도 6d 내지 도 6f는 본 발명의 구조에서와 게이트 전극이 하나인 구조에서 발생되는 소오스-드레인 간 전류량을 나타내는 그래프들이다.
도 7 내지 24는 도 5의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 25는 본 발명의 실시예 2에 따라 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다.
도 26 내지 31은 도 25의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 32는 본 발명의 실시예 3에 따라 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다.
도 33 내지 38은 도 32의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 39는 본 발명의 실시예 4에 따른 반도체 장치의 평면도이다.
도 40은 도 39를 A-A'선으로 자른 단면도를 나타낸다.
도 41 내지 45는 도 40의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 46은 본 발명의 실시예 5에 따라 도 39를 A-A'선으로 자른 단면도를 나타낸다.
도 47 내지 도 50은 도 46의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 51은 본 발명의 실시예 6에 따른 반도체 장치의 평면도이다.
도 52는 도 51을 A-A'선으로 자른 단면도를 나타낸다.
도 53 내지 71은 도 52의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 72는 본 발명의 실시예 7에 따라 도 51을 A-A'선으로 자른 단면도를 나타낸다.
도 73 내지 도 78은 도 72의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 79는 본 발명의 실시예 8에 따라 도 51을 A-A'선으로 자른 단면도를 나타낸다.
도 80 내지 도 87은 도 79의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 88은 본 발명의 실시예 9에 따른 반도체 장치의 평면도이다.
도 89는 도 88을 D-D'선, E-E'선, F-F'선 및 G-G'선으로 자른 단면도들을 나타낸다.
도 90은 실시예 9에 따른 반도체 장치의 단위 셀 트랜지스터의 사시도를 나타낸다.
도 91 내지 94는 도 89의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 95는 본 발명의 실시예 10에 따라 도 88을 D-D'선, E-E'선, F-F'선 및 G-G'선으로 자른 단면도들을 나타낸다.
도 96은 본 발명의 실시예 11에 따른 반도체 장치의 평면도이다.
도 97은 본 발명의 실시예 11에 따라 도 96을 H-H'선, I-I'선, J-J'선 및 K-K'선으로 자른 단면도들을 나타낸다.
도 98은 실시예 11에 따른 반도체 장치의 단위 셀 트랜지스터의 사시도를 나타낸다.
도 99는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 100은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되어 지는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 개념에 따른 반도체 장치의 회로도를 나타낸다.
도 1을 참조하면, 본 발명의 일 개념에 따른 반도체 장치에 포함되는 하나의 트랜지스터에서는 제 1 소오스/드레인(SD1)과 제 2 소오스/드레인(SD2) 사이에 배치되는 채널 영역(C)을 조절하는 게이트(G)가 제 1 서브 게이트(SG1)와 제 2 서브 게이트(SG2)로 구성된다. 상기 채널 영역(C)은 상기 제 1 서브 게이트(SG1)에 인접한 제 1 채널 영역(C1)과 상기 제 2 서브 게이트(SG2)에 인접한 제 2 채널 영역(C2)을 포함한다. 상기 제 1 서브 게이트(SG1)는 상기 제 1 소오스/드레인(SD1)에 인접하고 상기 제 2 서브 게이트(SG2)는 상기 제 2 소오스/드레인(SD2)에 인접한다. 상기 제 1 채널 영역(C1)은 상기 제 1 서브 게이트(SG1)에 인가되는 전압에 의해 조절되고, 상기 제 2 채널 영역(C2)는 상기 제 2 서브 게이트(SG2)에 인가되는 전압에 의해 조절될 수 있다. 상기 제 1 소오스/드레인(SD1)과 상기 제 2 소오스/드레인(SD2) 간의 전하 이동은 상기 제 1 채널 영역(C1)으로부터 상기 제 2 채널 영역(C2)으로 진행되거나 반대로 상기 제 2 채널 영역(C2)로부터 상기 제 1 채널 영역(C1)으로 진행될 수 있다. 상기 제 1 서브 게이트(SG1)에 인가하는 전압과 상기 제 2 서브 게이트(SG2)에 인가하는 전압을 서로 독립적으로 조절함에 따라 상기 서브 게이트들(SG1, SG2)에 의해 상기 소오스/드레인들(SD1, SD2)에 발생될 수 있는 누설전류를 최소화할 수 있다. 또한 상기 트랜지스터의 서브쓰레숄드(subthreshold)특성을 개선할 수 있다. 또한 이러한 회로 구조를 가지는 트랜지스터의 문턱전압을 낮추도록 설계할 수 있고, 이로써, 온 커런트를 증가시킬 수 있다.
도 1의 회로 구조를 가지는 트랜지스터는 다양한 반도체 장치에 적용될 수 있다. 예를 들면, 디램이나 에스램의 셀 어레이 영역이나 주변회로 영역에 배치되는 모오스 트랜지스터로 응용될 수 있다. 또는 비휘발성 메모리 소자에서 선택 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터와 같은 선택 트랜지스터로 응용될 수 있다.
구체적인 일 예로써, 도 1의 회로 구조를 가지는 트랜지스터는 로직 회로에 있어서 'AND' 게이트처럼 동작할 수 있다. 표 1은 상기 서브 게이트들(SG1, SG2)을 포함하는 트랜지스터의 논리표이다.
논리값 SG1
온 오프
SG2 온 온 오프
오프 오프 오프
표 1을 참조하면, 상기 서브 게이트들(SG1, SG2) 모두가 온일 경우 상기 전체 게이트(G)는 온이 된다. 그러나 상기 서브 게이트들(SG1, SG2) 중에 적어도 하나가 오프일 때는 상기 전체 게이트(G)는 오프된다.
다음은 도 1의 회로 구조를 가지는 트랜지스터를 구현한 예들을 살펴보기로 한다.
도 2는 본 발명의 일 예에 따른 반도체 장치의 단면도를 나타낸다.
도 2를 참조하면, 기판(1) 상에 게이트(G)가 배치된다. 상기 기판(1)은 반도체 물질을 포함할 수 있다. 상기 기판(1)은 예를 들면 실리콘 단결정을 포함할 수 있다. 상기 게이트(G)의 양 옆의 상기 기판(1) 내에는 각각 제 1 불순물 주입 영역(10)과 제 2 불순물 주입 영역(20)이 배치된다. 상기 제 1 불순물 주입 영역(10)과 상기 제 2 불순물 주입 영역(20)은 각각 도 1의 제 1 소오스/드레인(SD1)과 제 2 소오스/드레인(SD2)에 대응될 수 있다. 상기 게이트(G)는 제 1 서브게이트 패턴(SG1)과 제 2 서브 게이트 패턴(SG2)을 포함할 수 있다. 상기 제 1 서브 게이트 패턴(SG1)은 상기 제 1 불순물 주입 영역(10)에 인접하도록 배치된다. 상기 제 2 서브 게이트 패턴(SG2)은 상기 제 2 불순물 주입 영역(20)에 인접하도록 배치된다. 상기 서브 게이트 패턴들(SG1, SG2)은 상기 불순물 주입 영역들(10,20) 사이의 채널 영역 상에 배치된다. 상기 제 1 게이트 불순물 주입 영역(10)은 상기 제 1 서브 게이트 패턴(SG1) 하부로 연장될 수 있으나, 상기 제 2 서브 게이트 패턴(SG2) 하부에까지 미치지는 않는다. 즉, 상기 제 1 게이트 불순물 주입 영역(10)은 상기 제 2 서브 게이트 패턴(SG2)과 수직적으로 중첩되지 않는다. 또한, 상기 제 2 게이트 불순물 주입 영역(20)은 상기 제 2 서브 게이트 패턴(SG2) 하부로 연장될 수 있으나, 상기 제 1 서브 게이트 패턴(SG1) 하부에까지 미치지는 않는다. 즉, 상기 제 2 게이트 불순물 주입 영역(20)은 상기 제 1 서브 게이트 패턴(SG1)과 수직적으로 중첩되지 않는다.
상기 서브 게이트 패턴들(SG1, SG2)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 제 1 서브 게이트 패턴(SG1)과 상기 기판(1) 사이에는 제 1 게이트 절연막(32)이 개재되고 상기 제 2 서브 게이트 패턴(SG2)과 상기 기판(1) 사이에는 제 2 게이트 절연막(42)이 개재된다. 상기 제 2 게이트 절연막(42)은 연장되어 상기 제 1 서브 게이트 패턴(SG1)과 상기 제 2 서브 게이트 패턴(SG2) 사이에 개재된다. 도 2에서는 상기 제 2 게이트 절연막(42)이 연장되어 상기 제 1 서브 게이트 패턴(SG1)과 상기 제 2 서브 게이트 패턴(SG2) 사이에 개재되었으나, 상기 제 2 게이트 절연막(42) 대신, 상기 제 1 게이트 절연막(32)이 연장되어 상기 제 1 서브 게이트 패턴(SG1)과 상기 제 2 서브 게이트 패턴(SG2) 사이에 개재되는 것도 가능하다. 상기 게이트 절연막들(32, 42)은 실리콘 산화막, 실리콘질화막 및 고유전물질을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 만약 상기 서브 게이트 패턴들(SG1, SG2) 중 적어도 하나가 금속함유막으로 형성된다면, 그 서브 게이트 패턴과 기판(1) 사이에 개재되는 게이트 절연막은 고유전막으로 형성될 수 있다.
상기 제 1 서브 게이트 패턴(SG1)과 상기 제 2 서브 게이트 패턴(SG2) 상에는 캐핑막 패턴(50)이 배치되고, 상기 제 1 서브 게이트 패턴(SG1)의 일측면과 상기 제 2 서브 게이트 패턴(SG2)의 다른 측면은 절연스페이서(52)로 덮인다. 상기 캐핑막 패턴(50)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 2에서는 도 1의 회로 구조를 가지는 트랜지스터가 기판(1) 상에 배치되는 구조를 살펴보았다. 다음은 도 1의 회로 구조를 가지는 트랜지스터가 기판(1) 속에 배치되는 구조에 대하여 살펴보기로 한다.
도 3a는 본 발명의 다른 예에 따른 반도체 장치의 단면도이다.
도 3a를 참조하면, 기판(1)에 소자분리막(3, STI)이 배치되어 활성 영역을 정의한다. 상기 기판(1) 속에 상기 소자분리막(3)과 이격되도록 제 1 서브 게이트 패턴(SG1)과 제 2 서브 게이트 패턴(SG2)이 배치된다. 상기 기판(1)은 예를 들면 P형 불순물로 도핑될 수 있다. 상기 제 1 서브 게이트 패턴(SG1)은 상기 제 2 서브 게이트 패턴(SG2) 하부에 배치된다. 상기 제 2 서브 게이트 패턴(SG2) 상에는 캐핑막 패턴(50)이 배치된다. 상기 캐핑막 패턴(50)은 상기 기판(1)의 상부면과 동일한 높이의 상부면을 가질 수 있다. 상기 제 1 서브 게이트 패턴(SG1)의 측면과 상기 기판(1) 사이 그리고 상기 제 1 서브 게이트 패턴(SG1)의 하부면과 상기 기판(1) 사이에는 제 1 게이트 절연막(32)이 개재된다. 상기 제 2 서브 게이트 패턴(SG2)의 측면과 상기 기판(1) 사이, 그리고 상기 제 1 서브 게이트 패턴(SG1)과 상기 제 2 서브 게이트 패턴(SG2) 사이에는 제 2 게이트 절연막(42)이 개재된다. 상기 제 1 서브 게이트 패턴(SG1)의 양측에 인접한 상기 기판(1)에는 제 1 불순물 주입 영역(10)과 제 2 불순물 주입 영역(20)이 배치된다. 상기 제 1 불순물 주입 영역(10)과 상기 제 2 불순물 주입 영역(20)은 예를 들면 N형 불순물로 도핑될 수 있다. 상기 제 1 불순물 주입 영역(10)과 상기 제 2 불순물 주입 영역(20) 중 적어도 하나의 폭은 5nm~20nm일 수 있다.
상기 제 1 불순물 주입 영역(10)의 깊이는 상기 제 2 불순물 주입 영역(20)과 다를 수 있다. 상기 제 1 불순물 주입 영역(10)은 상기 기판(1)의 표면으로부터 상기 제 1 서브 게이트 패턴(SG1)의 상부면의 깊이보다 깊게 연장될 수 있다. 상기 제 2 불순물 주입 영역(20)의 깊이(D2)는 상기 제 1 불순물 주입 영역(10)의 깊이(D1)보다 얕을 수 있다. 상기 제 2 불순물 주입 영역(20)의 하부면은 상기 제 2 서브 게이트 패턴(SG2)의 하부면 보다 높을 수 있다. 상기 제 1 불순물 주입 영역(10)과 상기 제 2 불순물 주입 영역(20) 사이의 채널 영역(C)은 U자 형태를 가질 수 있다.
상기 기판(1) 상에는 제 1 패드(61)와 제 2 패드(62)가 서로 이격되도록 배치된다. 상기 제 1 패드(61)는 상기 제 1 불순물 주입 영역(10)과 접하고 상기 제 2 패드(62)는 상기 제 2 불순물 주입 영역(20)과 접한다. 상기 제 1 패드(61)과 상기 제 2 패드(62)는 예를 들면 폴리실리콘막에 상기 제 1 및 제 2 불순물 주입 영역들(10, 20)과 동일한 N형 불순물이 도핑됨으로써 형성될 수 있다. 또는 상기 제 1 및 제 2 패드들(61, 62)은 도전막으로 형성될 수 있다. 상기 제 1 및 제 2 패드들(61, 62)의 폭(W1)은 상기 제 1 및 제 2 불순물 주입 영역들(10,20) 중 적어도 어느 하나의 폭(W2)보다 바람직하게는 넓다.
도 3a의 반도체 장치는 기판(1) 내에 매몰된(buried) 게이트 구조를 가진다. 도 3a의 반도체 장치에서는 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)에 서로 다른 전압을 인가함으로써, GIDL(Gate-induced drain leakge) 현상에 의한 누설전류를 방지할 수 있다. 또한, 상기 서브 게이트들(SG1, SG2)을 포함하는 트랜지스터의 문턱전압을 낮추도록 설계하여 동작시 온 커런트를 증가시킬 수 있다. 이를 이하에서 구체적으로 설명하기로 한다.
일반적인, RCAT(Recessed Channel Array Transistor)이나 BCAT(Buried Channel Array Transistor)에서는 하나의 게이트의 적어도 일부가 기판 속에 매몰된 구조를 가진다. 이는 도 3a에서 제 1 서브 게이트(SG1)과 상기 제 2 서브 게이트(SG2)가 사이에 개재된 게이트 절연막(42) 없이 하나로 연결된 형태와 유사할 수 있다. 이러한 구조에서 소오스와 드레인은 기판 표면에 배치될 수 있다. 이로써, 소오스/드레인과 상기 게이트는 상기 기판 속에서 수평적으로 중첩되게 된다. 소오스/드레인과 게이트가 수평적으로 겹치는 면적이 넓어질수록, GIDL 현상에 따른 누설전류가 발생할 확률이 커진다. GIDL 현상은 상기 소오스/드레인에 인접한 상기 게이트에 인가하는 전압과 상기 소오스/드레인에 인가하는 전압 사이의 차이가 클수록 발생되기 쉽다. 예를 들어 소오스/드레인에 제 1 전압(V1)이 인가되고 상기 게이트에 제 2 전압(V2)이 인가되면, 상기 소오스/드레인과 상기 게이트 사이의 전압차는 V2-V1이 된다.
그러나 도 3a에서와 같이, 본 발명에서는 게이트가 제 1 서브 게이트(SG1)과 제 2 서브 게이트(SG2)로 나뉜다. 예를 들어 상기 제 2 불순물 주입 영역(20)에 제 1 전압(V1)이 인가되고, 상기 제 1 서브 게이트(SG1)에 제 2 전압(V2)가 인가된다면, 상기 제 2 불순물 주입 영역(20)에 인접한 상기 제 2 서브 게이트(SG2)에는 상기 제 1 전압(V1)과 상기 제 2 전압(V2)의 사이의 전압이 인가될 수 있다. 만약 상기 제 2 서브 게이트(SG2)에 (V2+V1)/2의 전압이 인가된다면, 상기 제 2 서브 게이트(SG2)와 상기 제 2 불순물 주입 영역(20) 사이의 전압차는 (V2-V1)/2로 게이트 전극이 하나인 구조보다 작아지게 된다. 따라서, GIDL 현상의 발생을 최소화할 수 있다.
또한, BCAT(Buried Channel Array Transistor) 구조에서는 하나의 게이트 전극이 기판 속에 매몰된다. 만약 GIDL 현상 만을 최소화하기 위하여, 게이트 전극이 소오스/드레인과 떨어지도록 상기 기판 속에 매몰하게 되면, 게이트에 의한 전계 영향이 줄어듦으로써, 소오스/드레인 저항이 증가하는 문제점이 있다.
그러나 본 발명의 도 3a의 구조에서 상기 제 2 서브 게이트(SG2)가 상기 제 2 불순물 주입 영역(20)과 수평적으로 중첩되므로, 소오스/드레인 저항의 증가를 막을 수 있다.
한편, 본 발명의 도 3a의 구조는 문턱전압을 낮추도록 설계할 수 있다. 문턱 전압을 낮춤으로써 동작시, 온 커런트를 증가시킬 수 있다. 문턱전압을 낮출 경우, 누설전류가 발생할 확률이 커지게 된다. 그러나, 위와 같이 상기 서브 게이트들(SG1, SG2)에 서로 다른 전압을 인가함으로써, 누설전류 발생을 최소화할 수 있다. 따라서 누설전류의 발생을 최소화하는 동시에 문턱전압이 낮도록 설계하여 동작시 온커런트를 증가시킬 수 있다.
또한, 반도체 장치의 고집적화로 인해, 일반적인 BCAT 구조에서도 게이트 CD(Critical dimension)가 줄어듦에 따라 트랜지스터의 특성이 저하되고 문턱전압 산포가 증가하게 된다. 그러나, 본 발명에서는, 서브 게이트들의 폭을 넓히고, 불순물 주입 영역(10,20)의 폭을 5nm 수준까지 줄임으로써, 상대적으로 채널 길이가 길어져, 문턱전압 아래서의 기울기(또는 서브쓰레숄드(subthreshold)) 특성을 향상시킬 수 있으며 문턱전압 산포 또한 개선시킬 수 있다. 또한, 상기 불순물 주입 영역(10,20)의 폭을 5nm~20nm 수준까지 줄이는 대신, 위에 이보다 넓은 폭을 가지는 제 1 및 제 2 패드들(61,62)을 배치시킴으로써, 후속에 상기 패드들(61,62) 상에 콘택을 형성하는 공정을 용이하게 하며, 이렇게 형성된 콘택 저항을 감소시킬 수 있다.
도 3b는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다. 도 3b는 본 발명의 개념을 VCAT(Vertical Channel Array Transistor) 구조에 적용한 일 예를 나타낸다.
도 3b를 참조하면, 기판(1)의 표면에 제 2 불순물 주입 영역(20)이 배치되고, 상기 제 2 불순물 주입 영역(20) 하부의 상기 기판(1) 속에 제 1 불순물 주입 영역(10)이 배치된다. 상기 제 2 불순물 주입 영역(20)과 상기 제 1 불순물 주입 영역(1) 사이의 채널 영역(C)은 상기 기판(1) 속에서 수직한 방향으로 배치된다. 상기 채널 영역에 인접하도록 상기 기판(1) 속에 제 1 서브 게이트 패턴(SG1)과 제 2 서브 게이트 패턴(SG2)이 수직적으로 중첩되도록 배치된다. 상기 제 1 불순물 주입 영역(10)의 상부면은 상기 제 1 서브 게이트 패턴(SG1)의 상부면 보다 낮다. 상기 제 2 불순물 주입 영역(20)의 하부면은 상기 제 2 서브 게이트 패턴(SG2)의 하부면 보다 높다.
도 3b에서 소자분리막과 게이트 절연막에 대한 도시는 생략되었다. 상기 기판(1)은 상기 제 1 불순물 주입 영역(10) 하부로 그리고 상기 서브 게이트 패턴들(SG1, SG2) 양 측면 방향으로 연장된다. 상기 채널 영역(C)은 상기 기판(1) 하부로 연결될 수 있다. 상기 두개의 서브 게이트 패턴들(SG1, SG2)는 상기 채널 영역(C) 상에(옆에) 형성된다.
다음은 보다 구체적으로 본 발명의 개념을 적용한 실시예들을 살펴보기로 한다.
<실시예 1>
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 평면도를 나타낸다. 도 5는 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다. 도 6은 본 발명의 실시예 1의 단위 셀 트랜지스터의 회로도를 나타낸다. 본 실시예 1에 따른 반도체 장치는 기판 내에 매몰된 게이트와 U자형 채널 구조를 가지는 디램 장치일 수 있다.
구체적으로, 도 4 및 5를 참조하면, 기판(1)에 소자분리막(FOX, 3)이 배치되어 활성 영역(AR)을 정의한다. 상기 기판(1)은 셀 어레이 영역(CAR)과 주변회로 영역(PCR)을 포함한다. 상기 셀 어레이 영역(CAR)에서 기판(1) 상에는 평면적으로 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 비트라인들(BL, 80b)이 배치된다. 상기 기판(1) 속에는 평면적으로 상기 제 1 방향(X)과 직교하는 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)과 상기 비트라인들(BL)이 교차하는 지점에서 상기 활성 영역(AR)들이 배치된다. 상기 활성 영역(AR)들은 평면적으로 바(bar) 형태를 가지며, 상기 제 1 방향(X)과 제 2 방향(Y) 둘 다에 대하여 비수직한(non-perpendicular) 제 3 방향(S)으로 길쭉하도록 배치될 수 있다. 제 4 방향(Z)은 상기 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향에 해당된다. 도 5에서 A-A'선에 대한 단면은 Z-S 단면을 나타내며, B-B' 선에 대한 단면은 Z-Y 단면을, 그리고 C-C' 선에 대한 단면은 Z-X 단면을 나타낸다. 상기 워드라인들(WL) 각각은 수직으로 중첩된 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2)을 포함한다.
계속해서, 제 1 서브 게이트(SG1)는 상기 제 2 방향(Y)으로 연장되어 상기 제 1 서브 워드라인(SWL1)을 구성한다. 제 2 서브 게이트(SG2)는 상기 제 2 방향(Y)으로 연장되어 상기 제 2 서브 워드라인(SWL2)을 구성한다. 상기 제 1 서브 게이트(SG1)은 상기 제 2 서브 게이트(SG2) 하부에 배치된다. 상기 제 1 서브 게이트(SG1)와 상기 기판(1) 사이에는 제 1 게이트 절연막(32)이 개재된다. 상기 제 2 서브 게이트(SG2)와 상기 기판(1) 사이에는 제 2 게이트 절연막(42)이 개재된다. 상기 제 2 게이트 절연막(42)은 연장되어 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2) 사이에 개재된다.
상기 제 2 서브 게이트(SG2)의 양측면에 인접한 상기 기판(1)에는 각각 제 1 불순물 주입 영역(SD1, 10)과 제 2 불순물 주입 영역(SD2, 20)이 배치된다. 상기 제 1 불순물 주입 영역(SD1, 10)과 상기 제 2 불순물 주입 영역(SD2, 20)의 깊이는 같을 수도 있다. 그러나, 바람직하게는, 상기 제 1 불순물 주입 영역(SD1, 10)은 상기 기판(1)의 표면으로부터 속으로, 상기 제 2 불순물 주입 영역(SD2, 20) 보다, 깊이 연장된다. 즉, 상기 제 1 불순물 주입 영역(SD1, 10)의 하부면은 바람직하게는 상기 제 2 불순물 주입 영역(SD2, 20)의 하부면 보다 낮다. 상기 제 1 불순물 주입 영역(SD1, 10)의 하부면은 상기 제 1 서브 게이트(SG1)의 상부면 보다 낮다. 이로써 상기 제 1 불순물 주입 영역(SD1, 10)의 하부면은 상기 제 1 서브 게이트(SG1)의 측벽에 인접하도록 배치된다. 상기 제 2 불순물 주입 영역(SD2, 20)의 하부면은 제 2 서브 게이트(SG2)의 하부면 보다 높다. 상기 제 1 불순물 주입 영역(SD1, 10)과 상기 제 2 불순물 주입 영역(SD2, 20) 중에 적어도 하나의 폭은 바람직하게는 5nm~20nm일 수 있다. 상기 기판(1)에는 예를 들면 P형의 도펀트들이 도핑될 수 있다. 상기 제 1 및 제 2 불순물 주입 영역(10, 20)에는 예를 들면 N형의 도펀트들이 도핑될 수 있다. 본 발명에서는, 불순물 주입 영역(10,20)의 폭을 5nm 수준까지 줄임으로써, 상대적으로 서브 게이트들(SG1, SG2)의 폭을 넓힐 수 있어, 상대적으로 채널 길이가 길어져 문턱전압 아래서의 기울기(또는 서브쓰레숄드(subthreshold)) 특성을 향상시킬 수 있으며 산포 또한 개선시킬 수 있다.
상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)는 도전물질로 형성될 수 있다. 예컨대, 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)는 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 절연막들(32, 42)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 상기 제 2 서브 게이트(SG2) 상에는 제 1 캐핑막 패턴(50)이 배치된다. 상기 제 1 캐핑막 패턴(50)의 상부면은 상기 기판(1)의 상부면과 공면을 이룰 수 있다. 상기 제 1 캐핑막 패턴(50)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 같은 절연막을 포함할 수 있다.
본 실시예에서, 상기 제 1 캐핑막 패턴(50)의 하부면은 상기 제 2 게이트 절연막(42)의 상부면과 접하며, 상기 제 1 캐핑막 패턴(50)의 측면은 상기 기판(1) 및/또는 상기 소자분리막(3)과 접한다. 그러나 다른 예로써, 상기 제 2 게이트 절연막(42)이 연장되어 상기 제 1 캐핑막 패턴(50)과 상기 기판(1) 사이 그리고/또는 상기 제 1 캐핑막 패턴(50)과 상기 소자분리막(3) 사이에 개재될 수 있다. 특히 이경우에 바람직하게는, 상기 제 1 캐핑막 패턴(50)이 실리콘 질화막으로 형성되고, 상기 제 2 게이트 절연막(42)이 실리콘 산화막으로 형성된다. 이때 상기 제 1 캐핑막 패턴(50)과 상기 기판(1) 사이에 개재된 상기 제 2 게이트 절연막(42)은 실리콘 단결정인 기판(1)과 실리콘 질화막인 상기 제 1 캐핑막 패턴(50) 사이의 스트레스를 완화하는 버퍼막 역할을 할 수 있다.
도 5의 B-B' 단면을 참조하면, 상기 제 1 서브 워드라인(SWL1)의 제 2 방향(Y)으로의 길이는, 상기 제 2 서브 워드라인(SWL2)의 제 2 방향(Y)으로의 길이보다 길 수 있다. 상기 제 1 서브 워드라인(SWL1)의 단부의 측벽은 상기 제 2 서브 워드라인(SWL2)의 단부의 측벽과 정렬되지 않는다. 상기 제 2 서브 워드라인(SWL2)의 단부는 상기 제 1 서브 워드라인(SWL1)의 단부를 덮지 않고, 노출시킨다. 상기 캐핑막 패턴(50)은 상기 제 2 서브 워드라인(SWL2)의 단부의 측벽과 상기 제 1 서브 워드라인(SWL1)의 상부면을 덮을 수 있다.
다시 도 5의 A-A' 단면을 보면, 상기 기판(1) 상에 상기 제 1 불순물 주입 영역(SD1, 10)과 접하는 제 1 패드(61)가 배치되고, 상기 제 2 불순물 주입 영역(SD2, 20)과 접하는 제 2 패드(62)가 배치된다. 상기 제 1 패드(61)과 상기 제 2 패드(62)는 불순물이 도핑된 폴리실리콘이나, 또는 도전막으로 형성될 수 있다. 상기 제 1 패드(61)와 상기 제 2 패드(62)의 폭은 상기 제 1 및 제 2 불순물 주입 영역들(10, 20)의 폭보다 바람직하게는 크다. 따라서, 상기 불순물 주입 영역(10,20)의 폭을 5nm~20nm 수준까지 줄이는 대신, 위에 이보다 넓은 폭을 가지는 제 1 및 제 2 패드들(61,62)을 배치시킴으로써, 후속에 상기 패드들(61,62) 상에 콘택(하부 전극 콘택(65)과 비트라인 콘택(80e))을 형성하는 공정을 용이하게 하며, 이렇게 형성된 콘택 저항을 감소시킬 수 있다.
본 실시예에서, 상기 제 1 패드(61)과 상기 제 2 패드(62)는 상기 소자분리막(3) 위로 돌출되어있으나, 상기 제 1 패드(61)과 상기 제 2 패드(62)가 소자분리막(3) 보다 낮은 위치에 배치되어 상기 제 1 패드(61)과 상기 제 2 패드(62)가 상기 소자분리막(3)의 상부면과 동일/유사한 위치의 상부면을 가질 수도 있다.
상기 패드들(61, 62) 상에는 제 1 층간절연막(70)이 배치된다. 비트라인(BL, 80b)은 상기 제 1 층간절연막(70) 상에 배치된다. 상기 비트라인(BL, 80b)은 상기 제 1 층간절연막(70)을 관통하여 상기 제 1 패드(61)과 접하는 비트라인 콘택(80e)과 연결될 수 있다. 상기 비트라인(BL, 80b)과 상기 비트라인 콘택(80e)은 하나의 막으로 연결된 일체형이거나 또는 분리되어 서로 다른 막으로 구성될 수 있다. 상기 비트라인(BL, 80b)과 상기 비트라인 콘택(80e)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트라인(BL, 80b) 상에는 제 2 캐핑막 패턴(81b)이 배치될 수 있다. 상기 비트라인(BL, 80b)의 측벽은 제 1 절연 스페이서(82b)로 덮인다. 상기 제 1 층간절연막(70)은 상기 주변회로 영역(PCR)에서 주변회로 트랜지스터(PTR) 주변에는 배치되지 않을 수 있다.
한편, 상기 비트라인(BL, 80b)의 단부에 인접한 상기 주변회로 영역(PCR)에는 상기 비트라인(BL, 80b)으로 전압을 인가하기 위한 주변회로 트랜지스터(PTR)가 배치될 수 있다. 상기 주변회로 트랜지스터(PTR)은 주변 게이트 절연막(71)과 그 위에 배치되는 주변 게이트(PG)를 포함한다. 상기 주변 게이트(PG)는 제 1 주변 게이트막 패턴(72a)과 그 위에 배치되는 제 2 주변 게이트막 패턴(80a)을 포함할 수 있다. 상기 제 2 주변 게이트막 패턴(80a)은 상기 비트라인(BL, 80b)과 동일한 물질을 포함할 수 있다. 또한 상기 제 2 주변 게이트막 패턴(80a)과 상기 비트라인(BL)은 동일한 높이에서 동일한 두께로 배치될 수 있다.
상기 주변 게이트(PG) 상에는 제 3 캐핑막 패턴(81a)이 배치될 수 있다. 상기 제 3 캐핑막 패턴(81a)은 상기 제 2 캐핑막 패턴(81b)와 동일한 물질일 수 있다. 상기 주변 게이트(PG)의 측벽은 제 2 절연 스페이서(82a)로 덮인다. 상기 제 2 절연 스페이서(82a)와 상기 제 1 절연 스페이서(82b)은 동일한 물질을 포함할 수 있다. 상기 주변회로 영역(PCR)에서 상기 기판(1)에는 상기 주변 게이트(PG)에 인접하도록 제 1 주변 소오스/드레인 영역(83a)과 제 2 주변 소오스/드레인 영역(83b)이 배치된다. 상기 절연 스페이서들(82a, 82b) 측벽은 제 2 층간절연막(73)으로 덮인다. 상기 셀 어레이 영역(CAR)에서, 상기 제 2 층간절연막(73)은 상기 제 1 층간절연막(70)의 상부면을 덮는 동시에, 상기 주변회로 영역(PCR)에서는 상기 기판(1)의 상부면을 덮을 수 있다. 상기 제 1 층간절연막(70)과 상기 제 2 층간절연막(73)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 계열의 물질로 형성될 수 있다. 상기 제 2 층간절연막(73)의 상부면은 상기 제 2 및 제 3 캡핑막 패턴들(81a, 81b)의 상부면과 공면을 이룰 수 있다.
상기 셀 어레이 영역(CAR)에서 하부전극 콘택(65)은 상기 제 2 층간절연막(73)과 상기 제 1 층간절연막(70)을 관통하여 상기 제 2 패드(62)과 접하도록 배치된다. 상기 제 2 층간절연막(73) 상에는 상기 하부전극 콘택(65)과 접하는 데이터 저장 요소가 배치될 수 있다. 본 실시예에서, 상기 데이터 저장 요소로 커패시터(CA)를 예로 설명한다. 그러나 상기 데이터 저장 요소는 MRAM의 MTJ일 수도 있다. 상기 커패시터는 하부전극(93)과 상부전극(91) 및 그 사이에 개재되는 유전막(92)을 포함할 수 있다. 상기 하부전극(93)은 컵 형태를 가질 수 있다. 상기 상부전극(91)은 측면으로 연장되어 이웃하는 하부전극들(93)을 모두 덮는 공통 전극일 수 있다. 상기 상부전극(91)과 상기 제 2 층간절연막(73) 사이에는 지지막(74)이 배치될 수 있다. 상기 지지막(74)은 상기 하부전극(93)의 하부에 위치하여 상기 하부전극(93)의 쓰러짐을 방지하고 지지하는 역할을 할 수 있다. 상기 지지막(74)은 절연물질을 포함할 수 있다. 도 5에서 상기 지지막(74)은 상기 하부전극(93)의 하부에 배치되었으나, 상기 하부전극(93)의 중간 및/또는 상부에 추가로 또는 단독으로 배치될 수도 있다.
상기 유전막(92)은 측면으로 연장되어 상기 지지막(74)과 상기 상부전극(91) 사이에 개재될 수 있다. 상기 지지막(74)은 상기 주변회로 영역(PCR)에서 상기 제 2 층간절연막(73)을 덮을 수 있다.
제 1 서브 워드라인 단부 콘택(76)과 제 2 서브 워드라인 단부 콘택(75)은 상기 지지막(74), 상기 제 2 층간절연막(73), 상기 제 1 층간절연막(70) 및 상기 제 1 캐핑막 패턴(50)을 관통하여 각각 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부에 연결된다. 도시하지는 않았지만, 상기 제 1 서브 워드라인 콘택(76)과 상기 제 2 서브 워드라인 콘택(75)은, 각각 서로 분리되어 독립적으로 동작하는 주변회로 트랜지스터에 연결되어, 상기 제 1 서브 워드라인(SWL1)과 상기 제 2 서브 워드라인(SWL2)에 각각 서로 독립적으로 전압이 인가되는 통로로 사용될 수 있다.
비트라인 단부 콘택(77)은 상기 지지막(74)과 상기 제 2 캐핑막 패턴(81b)을 관통하여 상기 비트라인(BL, 80b)의 단부에 연결된다. 상기 주변회로 영역(PCR)에서, 상기 지지막(74) 상에 상기 비트라인 단부 콘택(77)과 연결되는 비트라인 전압 인가 배선(84)이 배치된다. 주변 콘택(78)은 상기 지지막(74) 및 상기 제 2 층간 절연막(73)을 관통하여 상기 제 1 주변 소오스/드레인 영역(83a)과 상기 비트라인 전압 인가 배선(84)을 연결한다. 상기 콘택들(75, 76, 77, 78)은 동시에 형성될 수도 있다.
도 4 및 도 5의 디램 장치에서는 두개의 이웃하는 단위 셀 기억 소자가 하나의 비트라인 콘택(80e)과 제 1 불순물 주입 영역(SD1, 10)을 공유하며 대칭적으로 배치된다. 본 실시예에 따른 디램 장치에서 하나의 단위 셀 기억 소자는 1개의 트랜지스터와 1개의 커패시터를 가질 수 있다.
도 6a는 본 발명의 실시예 1의 단위 셀 기억 소자의 회로도를 나타낸다.
도 6a에서, 상기 제 1 불순물 주입 영역(SD1)은 비트라인 노드에 대응될 수 있다. 상기 제 2 불순물 주입 영역(SD2)은 스토리지 노드에 대응될 수 있다.
도 5 및 6a를 참조하여, 본 발명에 따른 디램 장치에 있어서, 동작 방법을 설명하기로 한다. 먼저, 예시적으로, 읽기, 쓰기 '1', 쓰기 '0' 및 유지(stand-by 또는 프리차지) 상태에서 선택된 단위 셀 기억 소자의 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2) 및 비트라인(BL)에 인가되는 전압은 다음의 표 2와 같을 수 있다.
SWL1 SWL2 BL 기판
읽기 Vpp Vpp Vcc/2 Vbb1
쓰기 '0' Vpp Vpp 0V Vbb1
쓰기 '1' Vpp Vpp Vcc Vbb1
유지 부전압(Vbb2) >Vbb2 Vcc/2 Vbb1
표 2를 살펴보면, 읽기와 쓰기 단계에서 선택된 단위 셀 기억 소자에서 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2)에는 동일한 전압(고전압(Vpp))이 인가된다. 이때 상기 고전압(Vpp)는 예를 들면 약 3.0V일 수 있다. 데이터 '1' 쓰기 동작일 때, 상기 비트라인(BL)에는 전원전압(Vcc)이 인가되며, 예를 들면 약 2.0V가 인가될 수 있다. 이때 상기 커패시터(CA)에는 예를 들면, 전원전압(Vcc)이, 약 2.0V가 써질 수 있다. 기판(1)에는 항상 제 1 백바이어스 전압(Vbb1)(예를 들면, -0.4V)이 인가될 수 있다.
동작 전 유지(retention 또는 stand-by) 상태에서 제 1 서브 워드라인(SWL1)에는 제 2 백바이어스 전압(Vbb2)이, 예를 들면 부전압(negative voltage)으로, 더욱 구체적으로 예를 들면 -0.4V가 인가되고, 제 2 서브 워드라인(SWL2)에는 상기 제 2 백바이어스 전압 보다 높은 전압이, 예를 들면 0V가 인가될 수 있다. 이때, 예를 들면, 상기 커패시터에 써진 전원전압(Vcc)(예를 들면, 2V)이 상기 제 2 불순물 주입 영역(SD2, 20)(스토리지 노드에 해당함)에 인가될 수 있다. 이때, 상기 제 2 서브 워드라인(SWL2)와 상기 제 2 불순물 주입 영역(SD2) 사이의 전압차는 대략 상기 전원전압(Vcc)(예를 들면, 2V)이 될 수 있다.
한편, 상기 제 1 서브 워드라인(SWL1)과 상기 제 2 서브 워드라인(SWL2)이 붙어있어 하나의 워드라인으로 구성된 구조에서는, 상기 제 2 서브 워드라인에도 제 2 백바이어스 전압(예를 들면, -0.4V)이 인가되므로, 상기 제 2 서브 워드라인(SWL2)와 상기 제 2 불순물 주입 영역(SD2) 사이의 전압차는 전원전압(Vcc)+(제2 백바이어스 전압(Vbb2)의 절대값)(예를 들면, 약 2.4V)이 될 수 있다. 이는 본 발명의 구조의 전압차인 전원 전압(Vcc)(예를 들면, 2V) 보다 크므로 GIDL 현상이 발생할 위험이 커진다. 이와 같이 커패시터 하부에 위치하는 상기 제 2 불순물 주입 영역(SD2, 20)에 누설전류가 발생되면, 상기 커패시터에 저장된 전하들도 소실되어 데이터가 유실된다.
그러나 본 발명에서는 상기 제 2 서브 워드라인(SWL2)에 상기 제 2 백바이어스 전압(Vbb2) 보다 높은 전압이 인가되어, 상기 제 2 서브 워드라인(SWL2)과 상기 제 2 불순물 주입 영역(SD2, 20) 사이의 전압차가 작아지게 된다. 따라서 본 발명의 구조에서는 GIDL 현상에 의한 누설전류가 발생할 위험이 작아진다. 이로써, 커패시터의 데이터 저장 능력도 향상되어, 신뢰성을 향상시킬 수 있다.
이를 보다 구체적으로 설명하기로 한다. 아래 설명에서 본 발명에서 제 2 불순물 주입 영역(SD2, 20)이 스토리지 노드(S)에 대응될 수 있다. 제 1 불순물 주입 영역(SD1, 10)은 비트라인 노드(D)에 대응될 수 있다.
도 6b 및 도 6c는 본 발명의 구조에서와 게이트 전극이 하나인 구조에서 발생되는 누설전류량을 나타내는 그래프들이다.
도 6b를 참조하면, 가로축의 VGS는 게이트(G)와 스토리지 노드(S) 사이의 전압차이를 의미할 수 있다. 게이트 전극이 하나일 때는 위에서 설명한 바와 같이 VGS가 Vcc/+│Vbb2│이 되고, 본 발명에서는 VGS가 Vcc에 해당될 수 있다. 따라서 소오스 영역에서의 GIDL 현상에 따른 누설 전류량은 감소하고 데이터 유지(retention) 성능이 개선될 수 있다.
도 6c는 본 발명의 구조(a)에서와 게이트 전극이 하나인 구조(b)에서 발생되는 누설전류량을 시뮬레이션한 그림이다.
도 6c를 참조하면, 본 발명의 구조(a)에서 서브 게이트들(SG1,SG2) 선폭은 약 40nm이고, 불순물 주입 영역들(SD1,SD2)의 폭은 약 8nm이다. 제 1 서브 게이트(SG1)에는 약 -0.4V, 제 2 서브 게이트(SG2)에는 약 0.2V를 인가했고, 제 2 불순물 주입 영역(SD2)에는 약2.0V를 인가했을 때, 상기 제 2 불순물 주입 영역(SD2)의 'A' 부분에 미약하게 누설전류가 발생된다. 한편, 게이트가 하나인 구조(b)에서, 게이트(G)의 선폭은 약 20nm이고 불순물 주입 영역들(SD1, SD2)의 폭은 약 20nm이다. 상기 게이트(G)에 약 -0.4V를 인가하고, 상기 제 2 불순물 주입 영역(SD2)에 약 2.0V를 인가했을 때, 상기 제 2 불순물 주입 영역(SD2)의 'B' 부분에 상대적으로 많은 누설전류가 발생된다. 구체적으로, 이때의 누설 전류량과 최대 BB율(Maximum band-banding rate)은 표 3과 같다. 여기서 최대 BB율이란, 누설 전류 발생시 정공의 갯수를 말하며, 즉 누설전류시 정공이 발생되는 율(rate)을 말한다. 최대 BB율이 낮을 수록 누설전류량이 감소한다.
본 발명(a) 게이트 전극이 하나인 구조(b)
누설전류량[A/㎛] 1.26 x 10-20 1.99 x 10-15
최대 BB율[cm-3s-1] 7.2 x 1015 1.3 x 1021
표 3을 참조하면, 본 발명의 구조(a)에서 누설전류량이 게이트 전극이 하나인 구조(b)에서보다 훨씬 적게 나타남을 알 수 있다.
한편, 본 발명의 도 5의 구조에서는 읽기/쓰기와 같은 동작 상태에서 온 커런트를 증가시키기 위하여 문턱전압을 낮게 설계할 수 있다. 문턱전압을 낮출 경우, 유지상태에서 누설전류가 발생할 확률이 커지게 된다. 그러나, 위와 같이 상기 서브 게이트들(SG1, SG2)에 서로 다른 전압을 인가함으로써, 누설전류 발생을 최소화할 수 있다. 따라서 유지 상태에서 누설전류의 발생을 최소화하는 동시에, 문턱전압을 낮게 설계하여 동작 상태에서 온커런트를 증가시킬 수 있다.
이를 보다 구체적으로 설명하기로 한다.
도 6d 내지 도 6f는 본 발명의 구조에서와 게이트 전극이 하나인 구조에서 발생되는 비트라인노드-스토리지노드 간 전류량(IDS)을 나타내는 그래프들이다.
도 6d를 참조하면, 제 1 그래프(G1)는 게이트 전극이 하나이며 특정 문턱전압(Vth)을 가지는 구조에서의 VGS와 IDS 간의 관계를 나타내고, 제 2 그래프(G2)는 본 발명의 구조에서 문턱전압(Vth)을 △V 만큼 낮추었을 때의 VGS와 IDS 간의 관계를 나타낸다. 상기 제 2 그래프(G2)는 상기 제 1 그래프(G1)를 가로축으로 △V만큼 평행이동할 경우에 대응될 수 있다. 제 1 그래프(G1)와 제 2 그래프(G2)에서 데이터 '1' 쓰기 전압인 고전압(Vpp)을 인가할 때, 비트라인노드-스토리지노드 간 전류량(IDS)이 +△IDS 만큼 증가하게 된다. 이는 로그(log) 그래프에서보다 선형(linear) 그래프에서 보면 더욱 쉽게 알 수 있다. 이로써, 본 발명에서는 문턱전압을 낮게 설계함으로써, 쓰기 동작과 같은 동작 상태에서 온커런트(On-Current)를 증가시킬 수 있음을 알 수 있다.
도 6e는 도 6c의 본 발명의 구조(a)와 게이트 전극이 하나인 구조(b)에서 VGS와 IDS 간의 관계를 시뮬레이션하여 결과를 나타낸 그래프이다. 예를 들어, VGS가 약 1V일 때 본 발명의 구조에서는 비트라인노드-스토리지노드 간 전류량(IDS)이 게이트 전극이 하나일때 보다 +△IDS 만큼 증가할 수 있다.
도 6f는 도 6c의 본 발명의 구조(a)와 게이트 전극이 하나인 구조(b)에서 VDS와 IDS간의 관계를 시뮬레이션하여 결과를 나타낸 그래프이다. 예를 들어, VDS가 약 1V일 때 본 발명의 구조에서는 비트라인노드-스토리지노드 간 전류량(IDS)이 게이트 전극이 하나일 때 보다 +△IDS 만큼 증가할 수 있다.
도 6d 내지 6f를 통해 본 발명의 구조에서 게이트가 하나인 구조 보다 비트라인노드-스토리지노드 간 전류량(IDS), 즉 동작상태의 온전류(On-current)가 증가하게 됨을 알 수 있다.
한편, 도 6c의 본 발명의 구조(a)와 게이트 전극이 하나인 구조(b)에서 전기적 특성을 시뮬레이션하고 그 결과를 표 4에 나타내었다.
본 발명 게이트 전극이 하나인 구조
문턱전압[Vth] 1.6 1.8
문턱전압이하에서의 기울기
[mV/decade]		 134 159
IDSAT[mA/㎛ @ VGS=3.0V] 0.18 0.11
표 4를 참조하면, 문턱전압은 본 발명의 구조에서 게이트 전극이 하나인 구조보다 감소하였다. 또한, 문턱전압 이하에서의 기울기(Subthreshold swing)가 본 발명의 구조가 134로 게이트 전극이 하나인 구조에서의 값 159 보다 작았다. 문턱 전압 이하에서의 기울기는, 문턱 전압의 전류값에서 1/10로 전류가 감소하는데 필요한 전압량을 의미하며, 문턱 전압 이하에서의 기울기 값이 작을수록 트랜지스터 성능이 좋다. 따라서 본 발명의 구조에서 서브쓰레숄드 특성이 좋아짐을 알 수 있다. 또한 본 발명의 구조에서 VGS가 3.0V일 때의 포화전류값( IDSAT)이 게이트 전극이 하나인 구조보다 증가함을 알 수 있다.
도 7 내지 24는 도 5의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 7을 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 소자분리막(3)은 예를 들면 STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(3)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 등을 이용하여 형성될 수 있다. 이온주입 공정을 진행하여 상기 셀 어레이 영역(CAR)에서 상기 기판(1)의 상기 활성 영역(AR)의 전면에 제 2 불순물 주입 영역(20)을 형성한다. 상기 제 2 불순물 주입 영역(20)은 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 2 불순물 주입 영역(20)을 형성하기 전에, 도시하지는 않았지만, 상기 기판(1)에 복수의 웰 영역들을 형성할 수 있다.
도 8을 참조하면, 상기 기판(1) 상에 제 1 마스크 패턴(M1)를 형성한다. 상기 제 1 마스크 패턴(M1)은 서브 워드라인들(SWL1, SWL2)이 배치되는 영역을 정의하는 제 1 개구부(99)를 가지도록 형성된다. 상기 제 1 마스크 패턴(M1)는 실리콘 질화막 같은 하드마스크 패턴이거나 또는 포토레지스트 패턴일 수 있다. 상기 제 1 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 기판(1)과 소자분리막(3)을 식각하여 제 2 방향(Y)으로 연장되는 복수개의 라인 형태들의 그루브들(5)을 형성한다.
도 9를 참조하면, 상기 제 1 마스크 패턴(M1)을 제거한다. 상기 제 1 마스크 패턴(M1)이 포토레지스트 패턴일 경우 애싱 공정등으로 제거할 수 있다. 상기 제 1 마스크 패턴(M1)이 실리콘 질화막으로 형성될 경우, 인산등을 이용한 세정 공정으로 제거할 수 있다. 상기 그루브들(5)이 형성된 상기 기판(1) 상에 제 1 게이트 절연막(32)을 형성한다. 상기 제 1 게이트 절연막(32)은 열산화 공정, 원자박막증착(Atomic layer deposition) 또는 화학적 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있으며, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 게이트 절연막(32)이 형성된 상기 기판(1)의 전면 상에 제 1 서브 게이트막(30)을 콘포말하게 형성한다. 상기 제 1 서브 게이트막(30)은 적어도 후속에 형성될 제 1 서브 게이트(SG1)의 두께 이상의 두께를 가지도록 형성될 수 있다.
도 10을 참조하면, 상기 기판(1) 상에 제 1 희생막(7)을 형성하여 상기 그루브(5)를 채운다. 상기 제 1 희생막(7)은 상기 제 1 서브 게이트막(30)에 대하여 식각 선택비를 가지는 물질로 형성할 수 있다. 상기 제 1 희생막(7)은 예를 들면 산화물로 형성될 수 있다. 상기 제 1 희생막(7)에 대하여 평탄화식각 공정을 진행하여 상기 제 1 희생막(7)의 상부면을 상기 제 1 서브 게이트막(30)의 상부면과 같거나 낮은 높이로 만든다.
도 11을 참조하면, 상기 제 1 희생막(7)과 상기 제 1 서브 게이트막(30)을 거의 1:1로 식각할 수 있도록 식각 공정 레서피를 조절하여 상기 제 1 희생막(7)과 상기 제 1 서브 게이트막(30)을 전면적으로 동시에 식각한다. 상기 식각 공정 동안 상기 제 1 희생막(7)은 상기 그루브(5) 안에 위치하는 상기 제 1 서브 게이트막(30)이 식각되는 것을 방지하고 보호하는 역할을 한다. 상기 제 1 서브 게이트막(30)이 상기 그루브(5) 안에 원하는 두께로 남을 때까지 상기 식각 공정은 계속될 수 있다. 상기 그루브(5) 안에 남는 상기 제 1 서브 게이트막(30)의 상부면은 바람직하게는 상기 제 2 불순물 주입 영역(20)의 하부면 보다 낮다. 상기 식각 공정으로 상기 제 1 희생막(7)은 모두 제거되고, 상기 그루브(5) 안에 제 1 서브 게이트(SG1)(또는 제 1 서브 워드라인(SWL1))가 형성된다. 또한, 상기 제 1 서브 게이트(SG1)로 덮이지 않고 노출된 상기 제 1 게이트 절연막(32)은 식각 손상을 입었으므로 제거될 수 있다. 이로써, 상기 소자분리막(3) 및 상기 기판(1)의 상부면들이 노출될 수 있다.
도 12를 참조하면, 상기 기판(1)의 전면에 제 2 게이트 절연막(42)을 콘포말하게 형성한다. 상기 제 2 게이트 절연막(42)은 열산화 공정, 원자박막증착(Atomic layer deposition) 또는 화학적 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있으며, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 게이트 절연막(42)은 상기 제 1 게이트 절연막(32)과 동일/유사한 두께로 형성될 수 있다. 상기 제 2 게이트 절연막(42) 상에 제 2 서브 게이트막(40)을 콘포말하게 형성한다. 상기 제 2 서브 게이트막(40)은 적어도 후속에 형성될 제 2 서브 게이트(SG2)의 두께 이상의 두께를 가지도록 형성될 수 있다.
도 13을 참조하면, 상기 기판(1) 상에 제 2 희생막(9)을 형성하여 상기 그루브(5)를 채운다. 상기 제 2 희생막(9)은 상기 제 2 서브 게이트막(40)에 대하여 식각 선택비를 가지는 물질로 형성할 수 있다. 상기 제 2 희생막(9)은 예를 들면 산화물로 형성될 수 있다. 상기 제 2 희생막(9)에 대하여 평탄화식각 공정을 진행하여 상기 제 2 희생막(9)의 상부면을 상기 제 2 서브 게이트막(40)의 상부면과 같거나 낮은 높이로 만든다.
도 14를 참조하면, 상기 제 2 희생막(9)과 상기 제 2 서브 게이트막(40)을 거의 1:1로 식각할 수 있도록 식각 공정 레서피를 조절하여 상기 제 1 희생막(7)과 상기 제 2 서브 게이트막(40)을 전면적으로 동시에 식각한다. 상기 식각 공정 동안 상기 제 2 희생막(9)은 상기 그루브(5) 안에 위치하는 상기 제 2 서브 게이트막(40)이 식각되는 것을 방지하고 보호하는 역할을 한다. 상기 제 2 서브 게이트막(40)이 상기 그루브(5) 안에 원하는 두께로 남을 때까지 상기 식각 공정은 계속될 수 있다. 상기 식각 공정으로 상기 제 2 희생막(9)은 모두 제거되고, 상기 그루브(5) 안에 제 2 서브 게이트(SG2)(또는 제 2 서브 워드라인(SWL2)가 형성된다. 또한, 상기 제 2 서브 게이트(SG2)로 덮이지 않고 노출된 상기 제 2 게이트 절연막(42)은 식각 손상을 입었으므로 제거될 수 있다. 이로써, 상기 소자분리막(3) 및 상기 기판(1)의 상부면들이 노출될 수 있다.
도 15에서 B-B'단면을 참조하면, 상기 기판(1) 상에 제 2 마스크 패턴(M2)을 형성한다. 상기 제 2 마스크 패턴(M2)은 상기 제 2 서브 게이트(SG2) 단부(즉 제 2 서브 워드라인(SWL2)의 단부)를 노출시키는 제 2 개구부(98)를 가진다. 상기 제 2 마스크 패턴(M2)은 실리콘 질화막 같은 하드마스크 패턴이거나 또는 포토레지스트 패턴일 수 있다. 상기 제 2 마스크 패턴(M2)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 제 2 서브 워드라인(SWL2) 단부를 식각한다. 이때 상기 제 2 게이트 절연막(42)도 일부 제거되어 상기 제 1 서브 워드라인(SWL1)의 단부의 상부면이 노출될 수 있다.
도 16을 참조하면, 상기 제 2 마스크 패턴(M2)을 제거한다. 상기 제 2 마스크 패턴(M2)이 포토레지스트 패턴일 경우 애싱 공정등으로 제거할 수 있다. 상기 제 2 마스크 패턴(M2)이 실리콘 질화막으로 형성될 경우, 인산등을 이용한 세정 공정으로 제거할 수 있다. 그리고 상기 기판(1)의 전면 상에 제 1 캐핑막을 형성하고 평탄화 식각 공정등을 진행하여 상기 그루브 안에 제 1 캐핑막 패턴(50)을 형성한다. 상기 제 1 캐핑막 패턴(50)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
도 17을 참조하면, 상기 기판(1) 상에 제 3 마스크 패턴(M3)을 형성한다. 상기 제 3 마스크 패턴(M3)은 제 1 불순물 주입 영역(SD1, 10)이 형성될 위치에 제 3 개구부(97)를 가질 수 있다. 상기 제 3 마스크 패턴(M3)은 이온주입 공정의 마스크로 사용될 수 있다. 이온주입 공정을 진행하여 상기 제 3 개구부(97)를 통해 노출된 상기 기판(1)에 불순물을 주입하여 이웃하는 두개의 제 2 서브 워드라인들(SWL2) 사이에 제 1 불순물 주입 영역(10)을 형성한다. 상기 제 1 불순물 주입 영역(10)은 상기 제 2 불순물 주입 영역(20)과 동일한 N형의 불순물로 도핑될 수 있다. 이때, 상기 제 1 불순물 주입 영역(10)의 하부면은 상기 제 2 불순물 주입 영역(20)의 하부면보다 낮아지고, 더 나아가 상기 제 1 서브 게이트(SG1)의 상부면 보다 낮아질 수 있다.
도 18을 참조하면, 상기 제 3 마스크 패턴(M3)을 제거한다. 상기 기판(1) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제 1 패드(61)와 제 2 패드(62)를 형성한다. 상기 제 1 패드(61)는 상기 제 1 불순물 주입 영역(SD1, 10)과 접하도록 형성되고, 상기 제 2 패드(62)는 상기 제 2 불순물 주입 영역(SD2, 20)과 접하도록 형성된다. 상기 제 1 패드(61)와 상기 제 2 패드(62)가 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막으로 형성될 경우, 상기 제 1 패드(61)와 상기 제 2 패드(62)는 상기 제 1 및 제 2 불순물 주입 영역들(10, 20)과 동일한 타입의 불순물이 도핑될 수 있다.
도 19를 참조하면, 상기 기판(1)의 전면 상에 제 1 층간절연막(70)을 적층하고 패터닝하여 상기 주변회로 영역(PCR)의 상기 기판(1)의 표면을 노출시킨다. 상기 노출된 주변회로 영역(PCR)의 기판(1) 상에 주변 게이트 절연막(71)을 형성한다. 그리고 상기 주변 게이트 절연막(71) 상에 제 1 주변 게이트막(72)을 형성한다. 상기 제 1 주변 게이트막(72)은 불순물이 도핑된 폴리실리콘이나 금속함유막으로 형성될 수 있다.
도 20을 참조하면, 상기 제 1 주변 게이트막(72)에 대하여 식각 공정을 진행하여 상기 셀 어레이 영역(CAR)에서 상기 제 1 층간절연막(70)의 상부면을 노출시키는 동시에 상기 주변 회로 영역(PCR)에서 상기 제 1 주변 게이트막(72)을 남긴다. 상기 식각 공정은 예를 들면, 전면 에치백 공정 또는 화학적 기계적 연마 (Chemical Mechanical Polishing) 공정일 수 있다.
도 21을 참조하면, 상기 제 1 층간절연막(70)을 일부 패터닝하여 상기 제 1 패드(61)을 노출시키는 비트라인 콘택홀(70a)을 형성한다. 상기 비트라인 콘택홀(70a)을 형성할 때, 상기 제 1 패드(61)의 면적이 넓으므로, 오정렬이 발생할 위험이 줄어든다. 상기 기판(1)의 전면 상에 비트라인막(80)을 형성한다. 상기 비트라인막(80)은 바람직하게는 금속 함유막으로 형성될 수 있다. 상기 비트라인막(80)은 상기 비트라인 콘택홀(70a) 안을 채우도록 형성된다. 상기 비트라인막(80) 상에 제 2 캐핑막(81)을 형성한다.
도 22를 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 제 2 캐핑막(81) 및 상기 비트라인막(80)을 패터닝하여 비트라인(80b)과 그 위에 배치되는 제 2 캐핑막 패턴(81b)을 형성한다. 이때, 상기 비트라인 콘택홀(70a) 안에는 비트라인 콘택(80e)이 형성된다. 상기 주변 회로 영역(PCR)에서 상기 제 2 캐핑막(81), 상기 비트라인막(80), 상기 제 1 주변 게이트막(72)을 패터닝하여 차례로 적층된 제 1 주변 게이트막 패턴(72a), 제 2 주변 게이트막 패턴(80a) 및 제 3 캐핑막 패턴(81a)을 형성한다. 상기 제 3 캐핑막 패턴(81a)을 이온주입 마스크로 이용하여 상기 주변 회로 영역(PCR)에서 상기 기판(1)에 제 1 및 제 2 주변 불순물 주입 영역들(83a, 83b)을 형성한다. 상기 제 2 주변 게이트막 패턴(80a)과 상기 비트라인(80b)은 동일한 물질로 동시에 형성될 수 있다.
도 23을 참조하면, 상기 기판(1)의 전면 상에 절연 스페이서막을 콘포말하게 적층하고 이방성 식각하여 상기 비트라인(80b)의 측벽을 덮는 제 1 절연 스페이서(82b)와 상기 주변 게이트(PG)의 측벽을 덮는 제 2 절연 스페이서(82a)를 형성한다. 상기 제 1 및 제 2 절연 스페이서들(82b, 82a)은 예를 들면 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막 중에 하나로 형성될 수 있다.
도 24를 참조하면, 상기 기판(1) 상에 제 2 층간절연막(73)을 형성하고 평탄화식각하여 상기 제 2 및 제 3 캐핑막 패턴들(81b, 81a)의 상부면을 노출시킨다. 상기 셀 어레이 영역(CAR)에서 상기 제 2 층간절연막(73) 및 상기 제 1 층간절연막(70)을 관통하여 상기 제 2 패드(62)와 접하는 하부전극 콘택(65)을 형성한다. 상기 하부전극 콘택(65)을 형성할 때에도, 상기 제 2 패드(62)의 면적이 넓으므로, 오정렬이 발생할 위험이 줄어든다. 상기 제 2 층간절연막(73) 상에 지지막(74)을 형성한다. 상기 지지막(74)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 지지막(74)을 관통하여 상기 하부전극 콘택(65)과 접하는 하부전극(93)을 형성한다. 상기 하부전극(93)은 컵 모양으로 형성될 수 있다.
후속으로 도 5를 다시 참조하여, 상기 셀 어레이 영역(CAR)에 상기 하부전극(93)을 콘포말하게 덮는 유전막(92)과 상부전극(91)을 형성하여 커패시터(CA)를 완성한다. 상기 지지막(74), 상기 제 2 층간절연막(73), 상기 제 1 층간절연막(70) 및 상기 제 1 캐핑막 패턴(50)을 관통하여 제 1 서브 워드라인 단부 콘택(76)과 제 2 서브 워드라인 단부 콘택(75)이 형성되어 각각 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부에 연결된다. 비트라인 단부 콘택(77)은 상기 지지막(74)과 상기 제 2 캐핑막 패턴(81b)을 관통하여 형성되어 상기 비트라인(BL, 80b)의 단부에 연결된다. 상기 주변회로 영역(PCR)에서, 주변 콘택(78)은 상기 지지막(74) 및 상기 제 2 층간 절연막(73)을 관통하여 형성되어 상기 제 1 주변 소오스/드레인 영역(83a)과 접한다. 상기 지지막(74) 상에 상기 비트라인 단부 콘택(77)과 상기 주변 콘택(78)을 연결하는 비트라인 전압 인가 배선(84)을 형성한다. 이로써, 도 5의 반도체 장치를 완성할 수 있다.
<실시예 2>
도 25는 본 발명의 실시예 2에 따라 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다.
도 25의 B-B' 단면을 참조하면, 제 1 서브 워드라인(SWL1)의 단부와 제 2 서브 워드라인(SWL2)의 단부는 그루브(5) 밖의 상기 기판(1) 표면으로 연장될 수 있다. 그리고 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부는 계단형태를 이룰 수 있다. 제 1 캐핑막 패턴(50)은 상기 제 1 서브 워드라인(SWL1)의 단부의 상부면과 측면을 덮는 동시에 상기 제 2 서브 워드라인(SWL2)의 단부의 상부면과 측면을 덮는다. 상기 제 1 서브 워드라인(SWL1)의 단부에 인접한 상기 제 1 캐핑막 패턴(50)은 제 1 층간절연막(70)과 접하지 않고, 제 2 층간절연막(73)과 지지막(74)과 동시에 접할 수 있다. 제 1 서브 워드라인 단부 콘택(76)과 제 2 서브 워드라인 단부 콘택(75)은, 상기 지지막(74)과 상기 제 1 캐핑막 패턴(50)을 관통하여 각각 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부에 연결된다. 그 외의 구성 및 동작 방법은 실시예 1과 동일/유사할 수 있다.
도 26 내지 31은 도 25의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 26을 참조하면, 도 10의 상태처럼 제 1 희생막(7)을 형성하여 그루브(5)를 채우고 평탄화 식각한 후에, 상기 제 1 서브 워드라인(SWL1)의 단부를 형성하는 영역에 상기 제 1 서브 게이트막(30) 상에 제 4 마스크 패턴(M4)을 형성한다. 상기 제 4 마스크 패턴(M4)은 상기 그루브(5)의 가장자리의 상기 기판(1)과 소정 거리 중첩되도록 형성된다.
도 27을 참조하면, 상기 제 4 마스크 패턴(M4)을 식각 마스크로 이용하여 상기 제 1 서브 게이트막(30)과 상기 제 1 희생막(7)을 이방성 식각한다. 이때, 상기 제 1 희생막(7)과 상기 제 1 서브 게이트막(30)에 대해 식각 선택비가 없는 식각 공정 레서피를 사용할 수 있다. 이로써, 상기 그루브(5) 안에 제 1 서브 워드라인(SWL1, SG1)이 형성된다. 상기 제 1 서브 워드라인(SWL1, SG1)의 단부는 상기 제 4 마스크 패턴(M4) 아래에서 보호받아 식각되지 않으므로, 상기 기판(1) 상으로 돌출되도록 형성된다. 상기 제 4 마스크 패턴(M4)을 제거한다.
도 28을 참조하면, 상기 기판(1) 상에 제 2 절연막(42)과 제 2 서브 게이트막(40)을 콘포말하게 형성한다. 그리고 제 2 희생막(9)을 형성하여 상기 그루브(5)를 채운다. 상기 제 2 희생막(9)에 대하여 평탄화식각 공정을 진행하여 상기 제 2 서브 게이트막(40)의 상부면을 노출시킨다. 상기 제 1 서브 워드라인(SWL1)의 단부가 상기 기판(1) 표면 위로 돌출되므로, 이 부분 위에서 상기 제 2 서브 게이트막(40)의 높이가 가장 높아진다. 따라서, 상기 평탄화 식각 공정으로, 이 부분 위의 상기 제 2 서브 게이트막(40)의 상부면이 노출된다.
도 29를 참조하면, 상기 노출된 상기 제 2 서브 게이트막(40)의 상부면 상에 제 5 마스크 패턴(M5)을 형성한다. 상기 제 5 마스크 패턴(M5)는 상기 제 4 마스크 패턴(M4) 보다 좁은 폭을 가지도록 형성될 수 있다.
도 30을 참조하면, 상기 제 5 마스크 패턴(M5)을 식각 마스크로 이용하여 상기 제 2 서브 게이트막(40)과 상기 제 2 희생막(9)을 이방성 식각하여 상기 그루브(5) 안에 제 2 서브 워드라인(SWL2, SG2)을 형성한다. 상기 제 2 서브 워드라인(SWL2)의 단부는 상기 제 1 서브 워드라인(SWL1)의 단부를 노출시키도록 형성된다. 상기 제 5 마스크 패턴(M5)을 제거한다.
도 31을 참조하면, 상기 기판(1)의 전면 상에 제 1 캐핑막 패턴(50)을 형성한다. 상기 제 1 서브 워드라인(SWL1)과 상기 제 2 서브 워드라인(SWL2)의 단부를 덮는 제 6 마스크 패턴(M6)을 형성한다. 상기 제 6 마스크 패턴(M6)을 식각 마스크로 이용하여 전면 이방성 에치백 공정을 진행하여 상기 그루브(5) 안에 제 1 캐핑막 패턴(50)을 형성한다. 상기 제 1 캐핑막 패턴(50)은 상기 제 1 및 제 2 서브 워드라인들(SWL1, SWL2) 단부를 콘포말하게 덮도록 형성될 수 있다.
후속으로, 상기 제 6 마스크 패턴(M6)을 제거한다. 그리고 실시예 1과 동일/유사한 공정을 진행하여 도 25의 반도체 장치를 형성할 수 있다.
<실시예 3>
도 32는 본 발명의 실시예 3에 따라 도 4를 A-A', B-B' 및 C-C'선으로 자른 단면도들을 나타낸다.
도 32의 B-B' 단면을 참조하면, 제 1 서브 워드라인(SW1) 및 제 2 서브 워드라인(SWL2)의 단부들이 모두 그루브(5) 안에 위치하며 상기 기판(1)의 표면 위로 돌출되지 않는다. 상기 제 1 서브 워드라인(SWL1) 및 상기 제 2 서브 워드라인(SWL2)의 단부는 'L' 자형 단면을 가질 수 있다. 또한 상기 제 1 서브 워드라인(SWL1)의 단부의 상부면은 상기 제 2 서브 워드라인(SWL2)의 단부의 단부의 상부면과 공면을 이룰 수 있다. 상기 제 2 서브 워드라인(SWL2)의 단부는 제 1 캐핑막 패턴(50)으로 덮이지 않고 제 2 희생막(9)이 잔존할 수 있다. 제 1 서브 워드라인 단부 콘택(76)과 제 2 서브 워드라인 단부 콘택(75)은, 상기 지지막(74), 상기 제 2 층간절연막(73) 및 상기 제 1 층간절연막(70)을 관통하여 각각 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부에 연결된다. 그 외의 구성 및 동작 방법은 실시예 1과 동일/유사할 수 있다.
도 33 내지 38은 도 32의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 33을 참조하면, 도 10의 상태처럼 제 1 희생막(7)을 형성하여 그루브(5)를 채우고 평탄화 식각한 후에, 상기 제 1 희생막(7)과 제 1 서브 게이트막(30)에 대하여 평탄화 식각 공정을 진행하여 상기 기판(1)과 상기 소자분리막(3)의 상부면을 노출시키는 동시에 상기 그루브(5) 안에 상기 제 1 희생막(7)과 상기 제 1 ㅅ킨서브 게이트막(30)을 잔존시킨다. 이로써, 상기 제 1 서브 게이트막(30)의 단부 상부면은 상기 기판(1)의 상부면과 공면을 이룰 수 있다.
도 34를 참조하면, 상기 기판(1) 상에 제 7 마스크 패턴(M7)을 형성한다. 상기 제 7 마스크 패턴(M7)은 상기 주변회로 영역(PCR)과 상기 제 1 서브 게이트막(30) 단부를 덮도록 형성된다. 상기 제 7 마스크 패턴(M7)을 식각 마스크로 이용하여 상기 제 1 서브 게이트막(30)과 상기 제 1 희생막(7)을 이방성 식각하여 상기 그루브(5) 안에 제 1 서브 게이트(SG1, 또는 제 1 서브 워드라인(SWL1))를 형성한다.
도 35를 참조하면, 상기 제 7 마스크 패턴(M7)을 제거한다. 상기 기판(1) 상에 제 2 게이트 절연막(42)과 제 2 서브 게이트막(40)을 콘포말하게 형성한다. 그리고 제 2 희생막(9)을 형성하여 상기 그루브(5) 안을 채운다.
도 36을 참조하면, 상기 제 2 희생막(9)과 상기 제 2 서브 게이트막(40)에 대하여 평탄화식각 공정을 진행하여 상기 기판(1)과 상기 소자분리막(3)의 표면을 노출시키는 동시에 상기 그루브(5) 안에 상기 제 2 희생막(9)과 상기 제 2 서브 게이트막(40)을 잔존시킨다. 이로써, 상기 제 2 서브 게이트막(40)의 단부 상부면은 상기 기판(1)의 상부면과 공면을 이룰 수 있다.
도 37을 참조하면, 상기 기판(1) 상에 제 8 마스크 패턴(M8)을 형성한다. 상기 제 8 마스크 패턴(M8)은 상기 주변회로 영역(PCR)과 상기 제 2 서브 게이트막(40) 단부를 덮도록 형성된다. 상기 제 8 마스크 패턴(M8)을 식각 마스크로 이용하여 상기 제 2 서브 게이트막(40)과 상기 제 2 희생막(9)에 대하여 이방성 식각 공정을 진행하여 상기 그루브(5) 안에 제 2 서브 게이트(SG2, 또는 제 2 서브 워드라인(SWL2))를 형성한다.
도 38을 참조하면, 상기 제 8 마스크 패턴(M8)을 제거한다. 그리고 상기 기판(1) 상에 제 1 캐핑막을 적층하고 평탄화 식각 하여 상기 그루브(5) 안에 제 1 캐핑막 패턴(50)을 형성하는 동시에 상기 제 1 및 제 2 서브 워드라인들(SWL1, SWL2)의 상부면을 노출시킨다. 이때, 상기 제 8 마스크 패턴(M8) 하부에 있던 제 2 희생막(9)은 제거되지 않고 잔존할 수 있다.
그외의 형성 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 39는 본 발명의 실시예 4에 따른 반도체 장치의 평면도이다. 도 40은 도 39를 A-A'선으로 자른 단면도를 나타낸다. 본 실시예 4에 따른 반도체 장치는 수평 방향으로 채널이 형성되는 디램 장치일 수 있다.
도 39 및 도 40을 참조하면, 기판(1)에 소자분리막(FOX, 3)이 배치되어 활성 영역(AR)을 정의한다. 도 39 및 40에는 셀 어레이 영역만을 도시하였다. 본 실시예 4에서 주변회로 영역에 대한 부분은 실시예 1과 동일/유사하여 이에 대한 도시를 생략하였다. 상기 기판(1) 상에는 평면적으로 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 비트라인들(BL, 80b)이 배치된다. 상기 기판(1) 상에는 평면적으로 상기 제 1 방향(X)과 직교하는 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)과 상기 비트라인들(BL)이 교차하는 지점에서 상기 활성 영역(AR)들이 배치된다. 상기 활성 영역(AR)들은 평면적으로 바(bar) 형태를 가지며, 상기 제 1 방향(X)과 제 2 방향(Y) 둘 다에 대하여 비수직한(non-perpendicular) 제 3 방향(S)으로 길쭉하도록 배치될 수 있다. 제 4 방향(Z)은 상기 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향에 해당된다. 도 40에서 A-A'선에 대한 단면은 Z-S 단면을 나타낸다. 상기 워드라인들(WL) 각각은 측면으로 나란히 배열된 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2)을 포함한다.
계속해서, 제 1 서브 게이트(SG1)는 상기 제 2 방향(Y)으로 연장되어 상기 제 1 서브 워드라인(SWL1)을 구성한다. 제 2 서브 게이트(SG2)는 상기 제 2 방향(Y)으로 연장되어 상기 제 2 서브 워드라인(SWL2)을 구성한다. 상기 제 1 서브 게이트(SG1)는 상기 제 2 서브 게이트(SG2)의 일 측에 배치된다. 상기 제 1 서브 게이트(SG1)와 상기 기판(1) 사이에는 제 1 게이트 절연막(32)이 개재된다. 상기 제 2 서브 게이트(SG2)와 상기 기판(1) 사이에는 제 2 게이트 절연막(42)이 개재된다. 상기 제 2 게이트 절연막(42)은 연장되어 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2) 사이에 개재된다. 이웃하는 두개의 워드라인들(WL)은 서로 대칭된 구조를 가질 수 있다. 상기 제 1 서브 워드라인(SWL1)의 단부의 폭(W4)은 상기 제 1 서브 워드라인(SWL1)의 폭(W3) 보다 넓다. 상기 제 2 서브 워드라인(SWL2)의 단부의 폭은 상기 제 2 서브 워드라인(SWL2)의 폭 보다 넓다. 상기 제 1 서브 워드라인(SWL1)의 길이는 상기 제 2 서브 워드라인(SWL2)의 길이와 다를 수 있다. 예를 들면, 상기 제 1 서브 워드라인(SWL1)는 상기 제 2 서브 워드라인(SWL2) 보다 길 수 있다. 상기 제 1 서브 워드라인(SWL1)의 단부와 상기 제 2 서브 워드라인(SWL2)의 단부는 지그재그 배치될 수 있다. 상기 제 1 및 제 2 서브 워드라인들(SWL1, SWL2)의 단부의 폭과 배치는 후속에 상기 제 1 및 제 2 서브 워드라인들(SWL1, SWL2)에 전압을 인가하기 위한 콘택 형성시 공정을 보다 용이하게 하도록 한다.
계속해서, 이웃하는 두개의 제 1 서브 게이트들(SG1) 사이의 상기 기판(1) 내에는 제 1 불순물 주입 영역(SD1, 10)이 배치된다. 상기 제 2 서브 게이트(SG2)에 인접한 상기 기판(1) 내에는 제 2 불순물 주입 영역(SD2, 20)이 배치된다. 상기 워드라인들(WL) 상에는 제 1 캐핑막 패턴(50)이 배치되고 그 측벽은 제 1 절연 스페이서(52)로 덮인다. 이웃하는 워드라인들(WL) 사이의 상기 기판 상에는 제 1 패드(61)와 제 2 패드(62)가 배치된다. 상기 제 1 및 제 2 패드들(61, 62)은 상기 제 1 절연 스페이서(52)의 측벽을 덮는다. 그 외의 구조 및 동작 방법은 실시예 1과 동일/유사할 수 있다.
도 41 내지 45는 도 40의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 41을 참조하면, 기판(1) 상에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 기판(1) 상에 제 1 게이트 절연막(32)을 형성한다. 상기 제 1 게이트 절연막(32)은 열산화 공정으로 형성될 수 있다. 상기 제 1 게이트 절연막(32) 상에 제 1 서브 게이트막을 적층하고 패터닝하여 상기 기판(1)을 가로지르는 복수개의 서로 평행한 제 1 서브 워드라인(또는 제 1 서브 게이트)(SG1)을 형성한다. 상기 제 1 서브 워드라인(SG1)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나로 형성될 수 있다. 상기 패터닝 공정에서 상기 제 1 게이트 절연막(32)이 패터닝되어 상기 기판(1)과 상기 소자분리막(3) 상의 상부면들도 노출될 수 있다.
도 42를 참조하면, 상기 제 1 서브 워드라인들(SG1)이 형성된 상기 기판(1)의 전면 상에 제 2 게이트 절연막(42)과 제 2 서브 게이트막(40)을 콘포말하게 형성한다. 상기 제 2 게이트 절연막(42)은 원자박막증착 공정과 같은 증착 과정을 통해 형성될 수 있다. 상기 제 2 서브 게이트막(40)은 상기 제 1 서브 게이트막(30)과 동일/유사한 막으로 형성될 수 있다.
도 43을 참조하면, 상기 제 2 서브 게이트막(40)에 대하여 평탄화 식각 공정을 진행하여 상기 제 1 서브 워드라인(SG1)의 상부면을 노출시키는 동시에 상기 제 2 서브 게이트막(40)이 상기 제 1 서브 워드라인(SG1)의 상부면과 공면을 이루는 상면을 가지도록 형성한다.
도 44를 참조하면, 상기 제 1 서브 워드라인(SG1)과 상기 제 2 서브 게이트막(40) 상에 제 1 캐핑막 패턴(50)을 형성한다. 상기 제 1 캐핑막 패턴(50)을 식각마스크로 이용하여 상기 제 2 서브 게이트막(40)을 식각하여 제 2 서브 게이트(SG2)를 형성한다. 상기 식각 과정 동안 상기 제 2 게이트 절연막(42)도 식각될 수 있다. 상기 제 2 게이트 절연막(42)은 'L'자 형태를 가지며 상기 제 1 서브 게이트(SG1)와 제 2 서브 게이트(SG2) 사이에 개재될 수 있다.
도 45를 참조하면, 상기 제 1 캐핑막 패턴(50)을 이온주입 마스크로 이용하여 상기 기판(1) 내에 불순물을 도핑하여 제 1 불순물 주입 영역(10)과 제 2 불순물 주입 영역(20)을 동시에 형성한다. 그리고 상기 서브 게이트들(SG1, SG2) 측벽에 절연 스페이서(52)를 형성한다.
후속으로, 도 40을 참조하여, 상기 기판(1) 상에 도전막을 적층하고 평탄화 식각 및 패터닝 공정을 진행하여 상기 워드라인들(WL) 사이의 상기 활성 영역(AR)에 자기 정렬된 제 1 및 제 2 패드들(61, 62)을 형성한다. 후속으로 실시예 1과 같은 방법으로, 비트라인(BL) 과 커패시터(CA) 등을 형성할 수 있다.
<실시예 5>
도 46은 본 발명의 실시예 5에 따라 도 39를 A-A'선으로 자른 단면도를 나타낸다.
도 46을 참조하면, 본 실시예에 따른 반도체 장치에서는, 제 1 서브 게이트(SG1)와 상기 기판(1) 사이에 제 1 게이트 절연막(32)이 개재된다. 제 2 서브 게이트(SG2)와 상기 기판(1) 사이에는 제 2 게이트 절연막(42)이 개재된다. 상기 제 1 게이트 절연막(32)이 'L'자 단면을 가지며 제 1 서브 게이트(SG1)과 제 2 서브 게이트(SG2) 사이에 개재된다. 그 외의 구성 및 동작 방법은 실시예 4와 동일/유사할 수 있다.
도 47 내지 도 50은 도 46의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 47을 참조하면, 기판(1) 상에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 기판(1) 상에 제 2 게이트 절연막(42)을 형성한다. 상기 제 2 게이트 절연막(42)은 열산화 공정으로 형성될 수 있다. 상기 제 2 게이트 절연막(42) 상에 제 2 서브 게이트막을 적층하고 패터닝하여 상기 기판(1)을 가로지르는 복수개의 서로 평행한 제 2 서브 워드라인(또는 제 2 서브 게이트)(SG2)을 형성한다. 상기 패터닝 공정에서 상기 제 2 게이트 절연막(42)이 패터닝되어 상기 기판(1)과 상기 소자분리막(3) 상의 상부면들도 노출될 수 있다.
도 48을 참조하면, 상기 제 2 서브 워드라인들(SG2)이 형성된 상기 기판(1)의 전면 상에 제 1 게이트 절연막(32)과 제 1 서브 게이트막(30)을 콘포말하게 형성한다. 상기 제 1 게이트 절연막(32)은 원자박막 증착 공정과 같은 증착 공정으로 형성될 수 있다.
도 49를 참조하면, 상기 제 1 서브 게이트막(30)에 대하여 평탄화 식각 공정을 진행하여 상기 제 2 서브 워드라인(SG2)의 상부면을 노출시키는 동시에 상기 제 1 서브 게이트막(30)이 상기 제 2 서브 워드라인(SG2)의 상부면과 공면을 이루는 상면을 가지도록 형성한다.
도 50을 참조하면, 상기 제 2 서브 워드라인(SWL2)과 상기 제 1 서브 게이트막(30) 상에 제 1 캐핑막 패턴(50)을 형성한다. 상기 제 1 캐핑막 패턴(50)을 식각마스크로 이용하여 상기 제 1 서브 게이트막(30)을 식각하여 제 1 서브 게이트(SG1)를 형성한다. 상기 식각 과정 동안 상기 제 1 게이트 절연막(32)도 식각될 수 있다. 상기 제 1 게이트 절연막(32)은 'L'자 형태를 가지며 상기 제 1 서브 게이트(SG1)와 제 2 서브 게이트(SG2) 사이에 개재될 수 있다. 후속으로 실시예 4와 동일/유사한 공정을 진행하여 도 46의 단면을 가지는 반도체 장치를 형성할 수 있다.
<실시예 6>
도 51은 본 발명의 실시예 6에 따른 반도체 장치의 평면도이다. 도 52는 도 51을 A-A'선으로 자른 단면도를 나타낸다. 본 실시예에서는 수직으로 채널이 형성된 디램 장치를 예시적으로 설명한다.
도 51 및 도 52를 참조하면, 기판(1)에 소자분리막(FOX, 3)이 배치되어 활성 영역(AR)을 정의한다. 도 51 및 도 52에는 셀 어레이 영역만을 도시하였다. 본 실시예 6에서 주변회로 영역에 대한 부분은 실시예 1과 동일/유사하여 이에 대한 도시를 생략하였다. 상기 기판(1) 상에는 평면적으로 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 비트라인들(BL, 80b)이 배치된다. 상기 기판(1) 속에는 평면적으로 상기 제 1 방향(X)과 직교하는 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)과 상기 비트라인들(BL)이 교차하는 지점에서 상기 활성 영역(AR)들이 배치된다. 상기 활성 영역(AR)들은 평면적으로 바(bar) 형태를 가지며, 상기 제 1 방향(X)과 제 2 방향(Y) 둘 다에 대하여 비수직한(non-perpendicular) 제 3 방향(S)으로 길쭉하도록 배치될 수 있다. 제 4 방향(Z)은 상기 제 1 내지 제 3 방향들(X, Y, S) 모두에 대하여 수직한 방향에 해당된다. 도 52에서 A-A'선에 대한 단면은 Z-S 단면을 나타낸다. 상기 워드라인들(WL) 각각은 수직으로 중첩된 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2)을 포함한다.
계속해서, 제 1 서브 게이트(SG1)는 상기 제 2 방향(Y)으로 연장되어 상기 제 1 서브 워드라인(SWL1)을 구성한다. 제 2 서브 게이트(SG2)는 상기 제 2 방향(Y)으로 연장되어 상기 제 2 서브 워드라인(SWL2)을 구성한다. 상기 제 1 서브 게이트(SG1)은 상기 제 2 서브 게이트(SG2) 하부에 배치된다. 제 1 게이트 절연막(32)은 상기 제 1 서브 게이트(SG1)와 상기 기판(1) 사이, 상기 제 2 서브 게이트(SG2)와 상기 기판(1) 사이, 그리고 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2) 사이에 개재된다. 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)는 동일한 물질로 동시에 형성될 수 있다. 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)은 반원 형태의 단면을 가질 수 있다.
상기 제 2 서브 게이트(SG2)에 인접한 상기 기판(1)의 표면에는 제 2 불순물 주입 영역(SD2, 20)이 배치된다. 상기 제 1 서브 게이트(SG1) 하부의 상기 기판(1)에는 제 1 불순물 주입 영역(SD1, 10)이 배치된다. 상기 제 2 불순물 주입 영역(SD2, 20)의 하부면은 상기 제 2 서브 게이트 전극(SG2)의 하부면 보다 높다. 상기 제 1 불순물 주입 영역(SD1, 10)의 상부면은 상기 제 1 서브 게이트 전극(SG1)의 상부면 보다 낮다. 상기 소자 분리막(FOX, 3)의 하부면은 상기 제 1 불순물 주입 영역(SD1, 10)의 하부면 보다 낮다.
이웃하는 워드라인들(WL)은 서로 대칭된 구조를 가진다. 이웃하는 두개의 워드라인들 사이에는 비트라인 콘택(39a)이 배치된다. 상기 비트라인 콘택(39a)은 상기 기판(1)을 관통하여 상기 제 1 불순물 주입 영역(SD1, 10)과 접한다. 상기 비트라인 콘택(39a)과 상기 워드라인(WL) 사이에는 매립 절연 스페이서 패턴(37a)이 개재된다. 상기 기판(1) 상에는 제 4 캐핑막 패턴(41)이 배치된다. 상기 비트라인 콘택(39a)은 상기 기판(1) 상으로 돌출되며 상기 제 4 캐핑막 패턴(41)의 상부면과 동일한 높이의 상부면을 가질 수 있다. 상기 비트라인 콘택(39a) 상에는 비트라인(BL, 80b)이 배치된다. 상기 비트라인(BL, 80b) 상에는 제 2 캐핑막 패턴(81b)이 배치되고 그 측벽에는 제 1 절연 스페이서(82b)가 배치된다. 상기 제 4 캐핑막 패턴(41) 상에는 층간절연막(73)이 배치되며 상기 제 1 절연 스페이서(82b)의 측벽을 덮는다. 하부전극 콘택(65)은 상기 층간절연막(73)과 상기 제 4 캐핑막 패턴(41)을 관통하여 상기 제 2 불순물 주입 영역(20)과 접한다. 그 외의 구성 및 동작 방법은 실시예 1과 동일/유사할 수 있다.
도 53 내지 71은 도 52의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 53을 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 기판(1) 상에 제 9 마스크 패턴(M9)을 형성한다. 상기 제 9 마스크 패턴(M9)은 이웃하는 소자분리막들(3) 사이의 중심부분을 일부 노출하는 개구부(96)를 가진다. 상기 개구부(96)은 상기 제 2 방향(Y)으로 연장하는 라인 형태를 가질 수 있다.
도 54를 참조하면, 상기 제 9 마스크(M9)를 식각 마스크로 이용하여, 상기 개구부(96)를 통해 노출된 상기 기판(1)과 상기 소자분리막(3)을 일부 식각하여 라인 형태의 제 1 그루브(12)를 형성한다. 상기 제 1 그루브(12)는 제 5 깊이(D5)와 제 5 폭(W5)를 가지도록 형성된다. 상기 제 1 그루브(12)의 측벽을 덮되 상기 제 1 그루브(12)의 바닥을 노출시키는 제 1 식각 보호 스페이서(13)과 제 2 식각 보호 스페이서(14)를 형성한다. 상기 제 1 및 제 2 식각 보호 스페이서들(13, 14)은 증착과 이방성 식각 공정으로 형성될 수 있다. 상기 제 1 식각 보호 스페이서(13)은 상기 제 2 식각 보호 스페이서(14)와 식각 선택비를 가지는 물질로 형성한다.
도 55를 참조하면, 상기 식각 보호 스페이서들(13, 14)을 식각 마스크로 사용하여 상기 제 1 그부르(12)의 바닥면을 이방성 식각하여 상기 제 1 그루브(12) 아래에 제 6 깊이(D6) 및 제 6 폭(W6)을 가지는 제 2 그루브(15)를 형성한다. 상기 제 6 깊이(D6)은 상기 제 5 깊이(D5) 보다 깊고, 상기 제 6 폭(W6)은 상기 제 5 폭(W5) 보다 좁을 수 있다.
도 56을 참조하면, 상기 제 9 마스크 패턴(M9) 및 상기 식각 보호 스페이서들(13, 14)을 식각 마스크로 사용하여 상기 제 2 그루브(15)에 의해 노출된 상기 기판(1)에 대하여 등방성 식각 공정을 진행한다. 이로써, 상기 제 6 폭(W6) 보다 넓은 제 7 폭(W7)과 상기 제 6 깊이(D6) 보다 깊은 제 7 깊이(D7)를 가지는 제 3 그루브(16)가 형성된다. 상기 제 3 그루브(16)는 제 1 언더컷 영역(UC1)을 포함한다. 상기 제 3 그루브(16)의 내부와 바닥은 둥근 프로파일을 가지도록 형성되다. 상기 제 3 그루브(16)은 도시하지는 않았지만, 상기 제 2 방향(Y)을 따라 상기 소자분리막(3) 내에도 형성이 된다. 이때 상기 소자분리막(3)은 열산화막과 질화막 라이너를 포함할 수 있다. 따라서 상기 등방성 식각 공정을 진행할 때, 상기 열산화막과 상기 질화막도 일부 순차적으로 제거해야한다. 따라서 상기 등방성 식각 공정은 적어도 두차례 진행될 수 있다. 이러한 등방성 식각 공정에서 상기 식각 보호 스페이서들(13,14)에 의해 덮여있는 상기 제 1 그루브(12)의 측면이 식각되지 않고 보호되어야하므로, 상기 식각 보호 스페이서들(13,14)은 서로 다른 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제 1 식각 보호 스페이서(13)는 상기 열산화막에 대하여 식각 선택비를 가지는 물질로 형성하고, 제 2 식각 보호 스페이서(14)는 상기 질화막 라이너에 대하여 식각 선택비를 가지는 물질로 형성할 수 있다. 예를 들면, 상기 제 2 식각 보호 스페이서(14)는 산화막으로 형성하고, 상기 제 1 식각 보호 스페이서(13)은 질화물 및/또는 산화질화물로 형성할 수 있다.
도 57을 참조하면, 상기 식각 보호 스페이서들(13,14)을 순차적으로 제거한다. 이로써 상기 기판(1)에 수직적으로 중첩된 상기 제 3 그루브(16)와 상기 제 1 그루브(12)가 형성된다. 이와 같이 형성된 상기 제 1 그루브(12)와 상기 제 3 그루브(16)는 하부가 볼록하고 상부가 좁은 물병 형태의 단면 프로파일을 가질 수 있다.
도 58을 참조하면, 상기 제 1 그루브(12)와 상기 제 3 그루브(16)의 측벽을 덮는 제 3 식각 보호 스페이서(17)와 제 4 식각 보호 스페이서(18)를 포함한다. 상기 제 3 식각 보호 스페이서(17)는 상기 제 1 식각 보호 스페이서(13)와 같이 질화물 및/또는 산화질화물로 형성될 수 있다. 상기 제 4 식각 보호 스페이서(18)는 상기 제 2 식각 보호 스페이서(14)처럼 산화막으로 형성될 수 있다.
도 59를 참조하면, 상기 제 9 마스크 패턴(M9)과 상기 식각 보호 스페이서들(17,18)을 식각 마스크로 이용하여 상기 제 3 그루브(16)의 바닥면을 일부 식각하여 제 8 깊이(D8)과 제 8 폭(W8)을 가지는 제 4 그루브(19)를 형성한다. 상기 제 8 폭(W8)은 제 6 폭(W6)과 거의 동일할 수 있다. 상기 제 8 깊이(D8)은 상기 제 7 깊이(D7) 보다 깊다.
도 60을 참조하면, 상기 제 9 마스크 패턴(M9) 및 상기 식각 보호 스페이서들(17, 18)을 식각 마스크로 사용하여 상기 제 4 그루브(19)에 의해 노출된 상기 기판(1)에 대하여 등방성 식각 공정을 진행하여 제 5 그루브(21)를 형성한다. 상기 제 5 그루브(21)는 제 9 깊이(D9)와 제 9 폭(W9)을 가질 수 있다. 상기 제 9 깊이(D9)는 상기 제 8 깊이(D8) 보다 깊다. 상기 제 9 폭(W9)은 거의 상기 제 7 폭(W7)과 같을 수 있다. 상기 제 5 그루브(21)의 내부 측벽은 둥근 프로파일을 가질 수 있다.
도 61을 참조하면, 상기 식각 보호 스페이서들(17,18)을 차례로 제거한다. 이로써, 상기 기판(1)에 수직적으로 중첩된 제 5 그루브(21), 제 3 그루브(16) 및 상기 제 1 그루브(12)가 형성된다. 상기 제 5 그루브(21)는 측면으로 리세스된 제 2 언더컷 영역(UC2)을 포함한다.
도 62를 참조하면, 상기 기판(1)에 제 1 게이트 절연막(32)을 콘포말하게 형성한다. 또한 상기 제 1 게이트 절연막(32) 상에 서브 게이트막(35)을 콘포말하게 형성한다. 상기 서브 게이트막(35)은 적어도 상기 제 3 그루브(16)와 상기 제 5 그루브(21)의 언더컷 영역들(UC1, UC2)을 채울 정도의 두께로 형성된다.
도 63을 참조하면, 상기 서브 게이트막(35) 상에 제 1 희생막(36)을 형성하여 상기 그루브들(21, 16, 12)을 채운다. 그리고 상기 제 1 희생막(36)은 상기 제 9 마스크 패턴(M9)와 상기 서브 게이트막(35)에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 1 희생막(36)은 예를 들면 산화물로 형성될 수 있다. 상기 제 1 희생막(36)의 상부를 선택적으로 리세스시키어, 상기 제 1 희생막(36)의 상부면이 상기 제 3 그루브(16)의 입구 보다 높은 위치에 있도록 만든다.
도 64를 참조하면, 상기 제 1 희생막(36)의 상부면 보다 위에 위치한 상기 서브 게이트막(35)의 일부분을 제거한다. 이때, 상기 서브 게이트막(35)의 상기 언더컷 영역들(UC1, UC2)을 채우는 부분들 및 상기 제 1 희생막(36) 아래에 위치한 부분은 잔존된다. 상기 서브 게이트막(35)의 일부분은 등방성 식각 공정으로 제거될 수 있다.
도 65를 참조하면, 상기 제 1 희생막(36)을 제거한다. 상기 제 9 마스크 패턴(M9)을 식각 마스크로 이용하여 상기 서브 게이트막(35)에 대하여 이방성 식각 공정을 진행하여 상기 언더컷 영역들(UC1, UC2) 내에 위치한 상기 서브 게이트막(35)을 잔존시키는 동시에 상기 제 5 그루브(21)의 바닥을 노출시킨다. 이로써 상기 제 1 언더컷 영역(UC1)에 제 2 서브 게이트(SG2)가 형성되고 상기 제 2 언더컷 영역(UC2)에 제 1 서브 게이트(SG1)가 형성된다.
도 66을 참조하면, 상기 기판(1) 상에 매립 절연 스페이서막(37)을 콘포말하게 형성한다. 상기 매립 절연 스페이서막(37) 상에 제 2 희생막(38)을 적층하여, 상기 그루브들(21, 16, 12)을 채운다. 상기 제 2 희생막(38)에 대하여 평탄화식각 공정을 진행하여 상기 매립 절연 스페이서막(37)의 상부면을 노출시키는 동시에 상기 그루브들(21, 16, 12) 안에 상기 제 2 희생막(38)을 잔존시킨다. 상기 매립 절연 스페이서막(37) 상에 제 10 마스크 패턴(M10)을 형성한다. 상기 제 10 마스크 패턴(M10)은 상기 활성 영역(AR)의 상기 기판(1)에 위치하는 상기 제 2 희생막(38)은 노출시키되 상기 소자분리막(3)내에 위치하는 상기 제 2 희생막(38)은 덮도록 형성된다.
도 67을 참조하면, 상기 제 10 마스크 패턴(M10)을 식각 마스크로 이용하여 상기 제 2 희생막(38) 및 상기 매립 절연 스페이서막(37)을 이방성 식각한다. 이로써, 상기 서브 게이트들(SG1, SG2)의 내측벽을 덮는 매립 절연 스페이서 패턴(37a)이 형성되는 동시에, 상기 활성 영역(AR)의 상기 기판(1)을 노출시키는 비트라인 콘택홀(95)이 형성된다. 상기 비트라인 콘택홀(95) 하부에 노출된 상기 기판(1)에 불순물을 주입하여 제 1 불순물 주입 영역(10)을 형성한다.
도 68을 참조하면, 상기 기판(1)의 전면 상에 비트라인 콘택 막(39)을 적층하여 상기 비트라인 콘택홀(95)을 채운다. 상기 비트라인 콘택 막(39)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨 등), 금속(ex, 텅스텐, 티타늄, 탄탈륨 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나로 선택할 수 있다.
도 69를 참조하면, 평탄화 식각 공정을 진행하여 상기 제 9 마스크 패턴(M9) 상의 상기 매립 절연 스페이서막(37), 상기 제 10 마스크 패턴(M10) 및 상기 비트라인 콘택막(39)을 제거하고, 상기 비트라인 콘택홀(95) 안에 비트라인 콘택(39a)을 형성한다.
도 70을 참조하면, 상기 제 9 마스크 패턴(M9)을 제거하여 상기 기판(1)의 상부면을 노출시킨다. 이때, 상기 매립 절연 스페이서 패턴(37a)과 상기 비트라인 콘택(39a)의 상부면은 상기 기판(1) 상으로 돌출된다. 상기 노출된 상기 기판(1)의 표면에 불순물을 도핑하여 제 2 불순물 주입 영역(20)을 형성한다.
도 71을 참조하면, 상기 기판(1) 상에 제 4 캐핑막을 형성하고 평탄화 식각 공정을 진행하여 상기 비트라인 콘택(39a)의 양측에 제 4 캐핑막 패턴(41)을 형성하고, 상기 비트라인 콘택(39a)의 상부면을 노출시킨다.
후속으로 도 52를 참조하여, 상기 제 4 캐핑막 패턴(41) 상에 상기 비트라인 콘택(39a)과 접하도록 비트라인(BL, 80b)을 실시예 1과 동일/유사한 방법으로 형성한다. 그리고 실시예 1과 동일/유사한 방법으로 커패시터(CA)를 형성하여 도 52의 반도체 장치를 완성할 수 있다.
그 외의 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 7>
도 72는 본 발명의 실시예 7에 따라 도 51을 A-A'선으로 자른 단면도를 나타낸다.
도 72를 참조하면, 본 실시예에 따른 반도체 장치에 있어서, 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)의 이격거리(D4)는 도 52에서의 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2)의 이격거리(D3) 보다 멀다. 제 1 게이트 절연막(32)은 매립 절연 스페이서 패턴(37a)의 평평한 외측벽을 덮는 부분이 도 52에 비하여 많다. 그 외의 구성은 실시예 6과 동일/유사하다.
도 73 내지 도 78은 도 72의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 73을 참조하면, 도 58의 단계 후에, 제 9 마스크 패턴(M9)과 식각 보호 스페이서들(17,18)을 식각 마스크로 이용하여 상기 제 3 그루브(16)의 바닥면을 일부 식각하여 제 8 깊이(D8)과 제 8 폭(W8)을 가지는 제 4 그루브(19a)를 형성한다. 이때, 상기 제 8 깊이(D8)는 도 59의 제 8 깊이(D8) 보다 매우 얕다.
도 74를 참조하면, 상기 식각 보호 스페이서들(17, 18)을 차례로 제거하여 제 1 그루브(12) 및 제 3 그루브(16)의 측벽 및 제 4 그루브(19a)의 측벽과 바닥을 노출시킨다.
도 75를 참조하면, 제 1 그루브(12), 제 3 그루브(16) 및 제 4 그루브(19a)의 측벽을 덮는 제 5 식각 보호 스페이서(22) 및 제 6 식각 보호 스페이서(23)를 형성한다. 상기 제 5 식각 보호 스페이서(22) 및 제 6 식각 보호 스페이서(23)는 각각 제 3 식각 보호 스페이서(17) 및 제 4 식각 보호 스페이서(18)과 동일한 물질로 형성될 수 있다.
도 76을 참조하면, 상기 제 9 마스크 패턴(M9)과 식각 보호 스페이서들(22,23)을 식각 마스크로 이용하여 상기 제 4 그루브(19a)의 바닥면을 일부 식각하여 제 9 깊이(D9)과 제 9 폭(W9)을 가지는 제 5 그루브(24)를 형성한다. 상기 제 9폭(W9)은 도 73의 제 8 폭(W8) 보다 좁을 수 있다. 상기 제 9 깊이(D9)는 상기 제 8 깊이(D8) 보다 깊다.
도 77을 참조하면, 상기 제 9 마스크 패턴(M9) 및 상기 식각 보호 스페이서들(22, 23)을 식각 마스크로 사용하여 상기 제 5 그루브(24)에 의해 노출된 상기 기판(1)에 대하여 등방성 식각 공정을 진행하여 제 6 그루브(25)를 형성한다. 상기 제 6 그루브(25)는 제 10 깊이(D10)와 제 10 폭(W10)을 가질 수 있다. 상기 제 10 깊이(D10)은 상기 제 9 깊이(D9) 보다 깊다. 상기 제 10폭(W10)은 도 56의 상기 제 7폭(W7)과 거의 동일/유사할 수 있다.
도 78을 참조하면, 상기 제 5 및 6 식각 보호 스페이서들(22,23)을 제거한다. 그리고 실시예 6에서 설명한 방법과 동일/유사하게 서브 게이트들(SG1, SG2), 비트라인(BL, 85b) 및 커패시터(CA)를 형성하여 도 72의 반도체 장치를 완성할 수 있다.
그 외의 제조 방법은 실시예 6과 동일/유사할 수 있다.
<실시예 8>
도 79는 본 발명의 실시예 8에 따라 도 51을 A-A'선으로 자른 단면도를 나타낸다.
도 79를 참조하면, 본 실시예 8에 따른 반도체 장치에서는 제 1 서브 게이트(SG1)와 제 2 서브 게이트(SG2)가 서로 다른 과정을 통해 형성된다. 또한 제 1 게이트 절연막(32)과 제 2 게이트 절연막(42)이 서로 다른 과정을 통해 형성된다. 상기 제 1 게이트 절연막(32)은 상기 제 1 서브 게이트(SG1)와 상기 기판(1) 사이에 개재되고, 상기 제 2 게이트 절연막(42)은 상기 제 2 서브 게이트(SG2)와 상기 기판(1) 사이, 그리고 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2) 사이에 개재된다. 그 외의 구성 및 동작 방법은 실시예 6과 동일/유사할 수 있다.
도 80 내지 도 87은 도 79의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 80을 참조하면, 도 54의 상태에서, 제 1 및 제 2 식각 보호 스페이서들(13, 14)과 제 9 마스크 패턴(M9)을 식각 마스크로 사용하여 제 1 그루브(12)의 바닥면을 이방성 식각하여 상기 제 1 그루브(12) 아래에 제 6 깊이(D6) 및 제 6 폭(W6)을 가지는 제 2 그루브(15a)를 형성한다. 상기 제 6 깊이(D6)은 도 55의 제 6 깊이(D6)보다 상대적으로 매우 깊을 수 있다. 도 80에서 상기 제 6 깊이(D6)은, 두개의 서브 워드라인들이 차지할 공간을 감안하여 조절될 수 있다.
도 81을 참조하면, 상기 제 9 마스크 패턴(M9) 및 상기 식각 보호 스페이서들(13,14)을 식각 마스크로 사용하여 상기 제 2 그루브(15a)에 의해 노출된 상기 기판(1)에 대하여 등방성 식각 공정을 진행하여 제 3 그루브(16a)를 형성한다. 상기 제 3 그루브(16a)는 제 7 깊이(D7)와 제 7 폭(W7)을 가질 수 있다. 상기 제 7 깊이(D7)는 상기 제 6 깊이(D6) 보다 깊다. 상기 제 7 폭(W7)은 상기 제 6 폭(W6)보다 넓다. 상기 제 3 그루브(16a)는 측면으로 리세스된 제 1 언더컷 영역(UC1)을 포함한다.
도 82를 참조하면, 상기 제 1 및 제 2 식각 보호 스페이서들(13,14)을 제거하여 제 1 그루브(12)의 측벽을 노출시킨다.
도 83을 참조하면, 상기 기판(1) 상에 제 1 게이트 절연막(32)과 제 1 서브 게이트막(30)을 콘포말하게 형성한다. 상기 제 1 게이트 절연막(32)은 열산화 공정으로 형성될 수 있다. 상기 제 1 서브 게이트막(30)은 상기 제 1 언더컷 영역(UC1)을 채울 정도의 두께로 형성될 수 있다.
도 84를 참조하면, 상기 제 1 서브 게이트막(30) 상에 제 1 희생막(7)을 적층하여 상기 제 3 그루브(16a)을 채운다. 상기 제 1 희생막(7)을 선택적으로 리세스시키어 상기 제 3 그루브(16a) 안에 일부 잔존시키어 상기 제 1 서브 게이트막(30)의 하부를 보호한다.
도 85를 참조하면, 상기 제 1 서브 게이트막(30)에 대하여 전면 이방성 식각 공정을 진행하여 상기 제 1 그루브(12)의 측벽과 상기 제 3 그루브(16a)의 상부 측벽을 노출시키는 동시에 상기 제 3 그루브(16a) 하부에 상기 제 1 서브 게이트막(30)을 잔존시킨다.
도 86을 참조하면, 상기 제 1 희생막(7)을 선택적으로 제거한다. 그리고, 상기 기판(1) 상에 제 2 게이트 절연막(42)과 제 2 서브 게이트막(40)을 콘포말하게 형성한다.
도 87을 참조하면, 제 2 희생막(미도시)을 형성하여 상기 그루브들(12, 16a)을 채운다. 그리고 평탄화 식각 공정을 진행하여 상기 제 1 마스크 패턴(M9) 상의 상기 제 2 서브 게이트막(40)을 제거하는 동시에 상기 제 1 마스크 패턴(M9)의 상부면을 노출시킨다. 상기 제 1 마스크 패턴(M9)을 식각 마스크로 이용하여 상기 제 2 서브 게이트막(40), 상기 제 2 게이트 절연막(42), 상기 제 1 서브 게이트막(30) 및 상기 제 1 게이트 절연막(32)을 이방성 식각하여 상기 제 3 그루브(16a)의 제 1 언더컷 영역(UC1)에 제 1 서브 게이트(SG1)와 제 2 서브 게이트(SG2)를 형성하는 동시에 상기 기판(1)을 노출시키는 제 4 그루브(43)을 형성한다.
후속으로 실시예 6과 동일/유사한 공정을 진행하여 상기 제 4 그루브(43) 안에 비트라인 콘택(39a)과 매립 절연 스페이서 패턴(37a)을 형성한다. 그리고 비트라인(BL)과 커패시터(CA)등을 형성하여 도 79의 반도체 장치를 형성할 수 있다.
그 외의 제조 방법은 실시예 7과 동일/유사할 수 있다.
<실시예 9>
도 88은 본 발명의 실시예 9에 따른 반도체 장치의 평면도이다. 도 89는 도 88을 D-D'선, E-E'선, F-F'선 및 G-G'선으로 자른 단면도들을 나타낸다. 도 90은 실시예 9에 따른 반도체 장치의 단위 셀 트랜지스터의 사시도를 나타낸다. 본 실시예에서는 수직으로 채널이 형성되며, 비트라인이 기판 내부에 매몰된 구조의 디램 장치를 예시적으로 설명한다.
도 88 내지 90을 참조하여, 기판(1)에 제 1 소자분리막(FOX1, 3), 제 2 소자분리막(FOX2, 4) 및 제 3 소자분리막(FOX3, 37b)이 배치되어 수직 활성 채널 영역(VC)을 정의한다. 도 88 내지 90에는 셀 어레이 영역만을 도시하였다. 본 실시예 9에서 주변회로 영역에 대한 부분은 실시예 1과 동일/유사하여 이에 대한 도시를 생략하였다. 상기 기판(1) 속에는 평면적으로 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 비트라인들(BL, 2)이 배치된다. 상기 기판(1) 속에는 평면적으로 상기 제 1 방향(X)과 직교하는 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)과 상기 비트라인들(BL)이 교차하는 지점에서 상기 수직 활성 채널 영역(VC)들이 배치된다. 상기 수직 활성 채널 영역(VC)들은 돌출된 필라 형태를 가질 수 있다. 제 3 방향(Z)은 상기 제 1 및 제 2 방향들(X, Y) 모두에 대하여 수직한 방향에 해당된다. 도 89에서 D-D'선과 F-F'선에 대한 단면들은 Z-X 단면들을 나타낸다. 도 89에서 E-E'선과 G-G'선에 대한 단면들은 Z-Y 단면들을 나타낸다. 상기 워드라인들(WL) 각각은 수직으로 중첩된 제 1 서브 워드라인(SWL1)과 제 2 서브 워드라인(SWL2)을 포함한다.
계속해서, 제 1 서브 게이트(SG1)는 상기 제 2 방향(Y)으로 연장되어 상기 제 1 서브 워드라인(SWL1)을 구성한다. 제 2 서브 게이트(SG2)는 상기 제 2 방향(Y)으로 연장되어 상기 제 2 서브 워드라인(SWL2)을 구성한다. 상기 제 1 서브 게이트(SG1)은 상기 제 2 서브 게이트(SG2) 하부에 배치된다. 제 1 게이트 절연막(32)은 상기 제 1 서브 게이트(SG1)와 상기 기판(1) 사이에 배치된다. 상기 제 2 게이트 절연막(42)은 상기 제 2 서브 게이트(SG2)와 상기 기판(1) 사이, 그리고 상기 제 1 서브 게이트(SG1)와 상기 제 2 서브 게이트(SG2) 사이에 개재된다.
상기 제 2 서브 게이트(SG2)에 인접한 상기 기판(1)의 표면에는 제 2 불순물 주입 영역(SD2, 20)이 배치된다. 상기 제 1 서브 게이트(SG1) 하부의 상기 기판(1)에는 제 1 불순물 주입 영역(SD1, 10)이 배치된다. 상기 제 1 불순물 주입 영역(SD1, 10) 하부에 매몰된 비트라인(BL, 2)이 배치된다. 상기 매몰된 비트라인(BL, 2)은 상기 기판(1)에 불순물로 도핑 층(또는 영역)일 수 있다. 상기 제 1 소자분리막(FOX1, 3)의 하부면의 깊이는 상기 비트라인(BL,2)의 하부면의 깊이보다 깊을 수 있다. 상기 제 2 소자분리막(FOX2, 4)의 하부면의 깊이는 상기 비트라인(BL, 2)의 상부면의 깊이와 동일/유사할 수 있다. 상기 제 3 소자분리막(FOX3, 37b)의 하부면은 상기 비트라인(BL, 2)의 상부면과 같은 높이에 있거나 보다 높을 수 있다.
이웃하는 워드라인들(WL)은 서로 대칭된 구조를 가질 수 있다. 상기 기판(1) 상에는 층간절연막(73)이 배치된다. 하부전극 콘택(65)은 상기 층간절연막(73)을 관통하여 상기 제 2 불순물 주입 영역(20)과 접한다.
도시하지는 않았지만, 상기 수직 활성 채널 영역(VC) 측면에 정공(electron hole)을 배출하기 위한 통로를 위하여, 상기 기판(1)의 하부에 연결되는 바디 콘택(body contact)을 추가로 배치할 수 있다. 상기 바디 콘택으로 인해 상기 수직 활성 채널 영역(VC)의 바디 플로팅 현상을 해결할 수 있다.
그 외의 구성 및 동작 방법은 실시예 1과 동일/유사할 수 있다.
도 91 내지 94는 도 89의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 91을 참조하면, 이온주입 공정을 진행하여 기판(1) 속의 소정 깊이에 비트라인층(2)을 형성한다. 상기 이온 주입 공정은 상기 기판의 상기 셀 어레이 영역의 전면에 대하여 진행될 수 있다. 상기 비트라인 층(2)은 예를 들면 N형의 도펀트들을 도핑함으로써 형성될 수 있다. 상기 비트라인 층(2)은 상기 기판(1) 상에 형성된 금속 함유막과 같은 도전막일 수도 있다. 상기 비트라인 층(2)을 형성한 후에, 다시 이온 주입 공정을 진행하여 상기 기판(1) 속의 소정 깊이에 제 1 불순물 주입 영역(10)을 형성한다. 상기 제 1 불순물 주입 영역(10)의 하부면은 상기 비트라인 층(2)의 하부면 보다 높을 수 있다.
도 92를 참조하면, 상기 기판(1) 상에 제 11 마스크 패턴(11)을 형성한다. 상기 제 11 마스크 패턴(11)은 제 1 소자분리막(FOX1, 3)을 정의하는 개구부를 포함한다. 상기 제 11 마스크 패턴(11)을 식각 마스크로 이용하여 상기 기판(1)을 패터닝하여 상기 기판(1)에 제 1 트렌치(T1)를 형성한다. 상기 제 1 트렌치(T1)는 상기 제 1 방향(X)으로 연장되는 복수개의 라인 형태의 그루브일 수 있다. 상기 제 1 트렌치(T1)의 깊이는 상기 비트라인 층(2)의 하부면의 깊이보다 깊게 형성된다. 상기 제 1 트렌치(T1)의 형성으로 상기 비트라인층(2)은 상기 제 1 방향(X)으로 연장되는 복수개의 서로 평행한 비트라인들(2a)로 분리된다.
도 93을 참조하면, 상기 제 1 트렌치(T1)을 절연막으로 채워 제 1 소자분리막들(3)을 형성한다. 상기 제 1 소자분리막들(3)은 상기 비트라인들(2a) 사이에서 제 1 방향(X)으로 연장되는 라인 형태를 가질 수 있다.
도 94를 참조하면, 상기 기판(1)과 상기 제 1 소자분리막(3)을 제 2 방향(Y)으로 연장되는 라인 형태로 패터닝하여 제 2 트렌치(T2)를 형성한다. 상기 제 2 트렌치(T2)는 상기 비트라인(2a)의 상부면을 노출시키도록 형성될 수 있다. 상기 제 2 트렌치(T2)을 절연막으로 채워 제 2 소자분리막(4)을 형성한다. 상기 제 2 소자 분리막(4)은 상기 제 2 방향(Y)으로 연장되는 복수개의 서로 평행한 라인 형태를 가지도록 형성된다.
후속으로, 도 89를 참조하여, 실시예 8과 동일/유사한 방법으로 서브 게이트들(SG1, SG2)을 형성한다. 단지 도 87의 단계에서 제 4 그루브(43) 안에 비트라인 콘택(39a)을 형성하지 않고, 상기 제 4 그루브(43)를 제 3 소자 분리막(37b)으로 채운다. 그리고 커패시터(CA)등을 형성하여 도 89의 반도체 장치를 형성할 수 있다.
그 외의 제조 방법은 실시예 8과 동일/유사할 수 있다.
<실시예 10>
도 95는 본 발명의 실시예 10에 따라 도 88을 D-D'선, E-E'선, F-F'선 및 G-G'선으로 자른 단면도들을 나타낸다.
도 95를 참조하면, 본 실시예 10에서, 실시예 9의 제 3 소자분리막(37b) 위치에 제 2 소자분리막(4)이 배치된다. 제 1 게이트 절연막(32)은 제 1 서브 게이트(SG1)와 기판(1) 사이에 그리고 상기 제 1 서브 게이트(SG1)과 상기 제 2 소자분리막(4) 사이에 개재된다. 제 2 게이트 절연막(42)은 제 2 서브 게이트(SG2)와 기판(1) 사이, 상기 제 2 서브 게이트(SG2)와 제 1 서브 게이트(SG1) 사이, 그리고 상기 제 2 서브 게이트(SG2)와 상기 제 2 소자분리막(4) 사이에 개재된다. 상기 제 2 서브 게이트(SG2) 상에는 제 1 캐핑막 패턴(50)이 배치된다. 그 외의 구성 및 동작 방법은 실시예 9와 동일/유사할 수 있다.
도 95의 반도체 장치의 형성 과정은 실시예 9와 실시예 1을 응용하여 형성될 수 있다. 즉, 실시예 9와 유사하게 제 1 소자 분리막(3)과 제 2 소자분리막(4)을 형성하여 수직 활성 채널 영역(VC)을 정의하고, 실시예 1과 유사하게 서브 게이트들(SG1, SG2)을 형성한다.
그 외의 형성 과정은 실시예 1 및 9와 동일/유사할 수 있다.
<실시예 11>
도 96은 본 발명의 실시예 11에 따른 반도체 장치의 평면도이다. 도 97은 본 발명의 실시예 11에 따라 도 96을 H-H'선, I-I'선, J-J'선 및 K-K'선으로 자른 단면도들을 나타낸다. 도 98은 실시예 11에 따른 반도체 장치의 단위 셀 트랜지스터의 사시도를 나타낸다.
도 96 내지 98을 참조하면, 수직 활성 채널 영역(VC)의 하단부가 기판(1)의 하단부와 연결된다. 이로써, 바디 플로팅 현상을 해결할 수 있고 정공 배출에 유리하다. 비트라인(BL)은 제 1 불순물 주입 영역(SD1)의 측면과 접하면서 제 1 방향(X)으로 달릴 수 있다. 상기 제 1 불순물 주입 영역(SD1)의 하부면은 상기 기판(1)과 접한다. 그외의 구성 및 동작 방법은 실시예 9와 동일/유사할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 99는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 99를 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 100은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
도 100을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
AR: 활성 영역 VC: 수직 활성 채널 영역
WL: 워드라인 BL, 2, 80b: 비트라인
SG1: 제 1 서브 게이트 SG2: 제 2 서브 게이트
SWL1: 제 1 서브 워드라인 SWL2: 제 2 서브 워드라인
32: 제 1 게이트 절연막 42: 제 2 게이트 절연막
SD1, 10: 제 1 불순물 주입 영역 SD2, 20: 제 2 불순물 주입 영역
CA: 커패시터 FOX, FOX1, FOX2, FOX3, 3, 4, 37b: 소자 분리막
61: 제 1 패드 62: 제 2 패드
80e, 39a: 비트라인 콘택 65: 하부전극 콘택

Claims (45)

  1. 기판에 배치되는 게이트 전극;
    상기 게이트 전극의 양 단에 각각 인접하도록 상기 기판에 배치되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역;
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 포함하되,
    상기 게이트 전극은 상기 제 1 불순물 주입 영역에 인접한 제 1 서브 게이트전극과 상기 제 2 불순물 주입 영역에 인접한 제 2 서브 게이트 전극을 포함하며,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 채널 영역 상에 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 기판 상부면 상에 나란히 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 상을 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성하되,
    상기 제 1 서브 워드라인과 상기 제 2 서브 워드라인의 단부들의 폭들은 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극의 폭들보다 넓은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기판은 셀 어레이 영역과 주변회로 영역을 포함하며,
    상기 반도체 장치는,
    상기 셀 어레이 영역에서 상기 기판 상에 배치되며 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및
    상기 주변회로 영역에 배치되는 주변회로 게이트 전극을 더 포함하되,
    상기 주변회로 게이트 전극은 상기 비트라인과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 서브 게이트 전극은 상기 기판 속에 배치되며,
    상기 제 2 서브 게이트 전극은 상기 기판 속에서 상기 제 1 서브 게이트 전극 상에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역은 상기 기판의 표면으로부터 상기 기판 속으로 연장되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 불순물 주입 영역의 하부면은 상기 제 2 서브 게이트 전극의 하부면 보다 높고,
    상기 제 1 불순물 주입 영역의 하부면은 상기 제 1 서브 게이트 전극의 상부면 보다 낮은 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중의 적어도 하나의 폭은 5nm ~20nm인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 기판 상에서 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역과 각각 접하는 제 1 도전 패드 및 제 2 도전 패드를 더 포함하되,
    상기 제 1 도전 패드와 상기 제 2 도전 패드는. 상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중에 적어도 하나의 폭 보다 넓은 폭을 가지는 것을 특징으로 하는 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 2 불순물 주입 영역은 상기 기판의 표면에 인접하여 배치되며,
    상기 제 1 불순물 주입 영역은 상기 제 1 서브 게이트 전극의 상부면 보다 낮은 위치에 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 기판 상에 배치되며 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및
    상기 기판을 관통하여 상기 비트라인과 상기 제 1 불순물 주입 영역과 동시에 접하되, 상기 게이트 전극으로부터 절연되는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 기판 내에서 상기 제 1 불순물 주입 영역과 접하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 5 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 내부를 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성하되,
    상기 제 1 서브 워드라인의 단부의 측벽은 상기 제 2 서브 워드라인의 단부의 측벽과 수직적으로 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 기판 속에서 상기 제 2 서브 워드라인의 단부는 상기 제 1 서브 워드라인 단부를 노출시키는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 1 서브 워드라인과 제 2 서브 워드라인의 단부는 상기 기판 상으로 연장되어 서로 계단 형태를 이루는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 1 서브 워드라인의 단부와 제 2 서브 워드라인의 단부는 'L'자 형태를 가지되, 상기 제 1 서브 워드라인의 단부의 상부면은 상기 제 2 서브 워드라인의 상부면과 공면을 이루는 것을 특징으로 하는 반도체 장치.
  17. 제 5 항에 있어서,
    상기 제 1 서브 게이트 전극과 제 2 서브 게이트 전극은 반원의 단면을 가지는 것을 특징으로 하는 반도체 장치.
  18. 제 1 항에 있어서,
    상기 제 2 불순물 주입 영역 상에 배치되며 상기 제 2 불순물 주입 영역과 전기적으로 연결되는 데이터 저장 요소를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 데이터 저장 요소는 커패시터이며,
    상기 반도체 장치는 디램이며,
    상기 커패시터에 저장된 데이터를 유지하는(또는 stand-by) 동안, 상기 제 1 서브 게이트와 상기 제 2 서브 게이트에는 서로 다른 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 서브 게이트에 인가되는 전압은 상기 제 2 서브 게이트에 인가되는 전압 보다 낮은 것을 특징으로 하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 서브 게이트에 인가되는 전압은 0V 보다 작고, 상기 제 2 서브 게이트에 인가되는 전압은 0V 이상인 것을 특징으로 하는 반도체 장치.
  22. 제 1 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 기판 사이에 개재되는 제 1 게이트 절연막과 상기 제 2 서브 게이트 전극과 상기 기판 사이에 개재되는 제 2 게이트 절연막을 더 포함하되,
    상기 제 2 게이트 절연막 또는 상기 제 1 게이트 절연막은 연장되어 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극 사이에 개재되는 것을 특징으로 하는 반도체 장치.
  23. 제 1 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 기판 사이에 개재되는 제 1 게이트 절연막을 더 포함하되,
    상기 제 1 게이트 절연막은 연장되어, 상기 제 2 서브 게이트 전극과 상기 기판 사이 그리고 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극 사이에 개재되는 것을 특징으로 하는 반도체 장치.
  24. 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
    상기 셀 어레이 영역에서 상기 기판 속에 배치되는 게이트 전극;
    상기 게이트 전극의 양단에 각각 인접하며, 상기 기판의 표면으로부터 상기 기판속으로 연장되는 제 1 불순물 주입 영역과 제 2 불순물 주입 영역;
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 포함하되,
    상기 게이트 전극은 제 1 서브 게이트 전극과, 상기 기판 속에서 상기 제 1 서브 게이트 전극 위에 배치되는 제 2 서브 게이트 전극을 포함하며,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 채널 영역 상에 배치되는 것을 특징으로 하는 디램 장치.
  25. 제 24 항에 있어서,
    상기 셀 어레이 영역에서 상기 기판 상에 배치되며, 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및
    상기 주변회로 영역에 배치되는 주변회로 게이트 전극을 더 포함하되,
    상기 주변회로 게이트 전극은 상기 비트라인과 동일한 물질을 포함하는 것을 특징으로 하는 디램 장치.
  26. 제 24 항에 있어서,
    상기 제 2 불순물 주입 영역의 하부면은 상기 제 2 서브 게이트 전극의 하부면 보다 높고,
    상기 제 1 불순물 주입 영역의 하부면은 상기 제 1 서브 게이트 전극의 상부면 보다 낮은 것을 특징으로 하는 디램 장치.
  27. 제 24 항에 있어서,
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중의 적어도 하나의 폭은 5nm ~20nm인 것을 특징으로 하는 디램 장치.
  28. 제 27 항에 있어서,
    상기 기판 상에서 상기 제 1 불순물 주입 영역 및 상기 제 2 불순물 주입 영역과 각각 접하는 제 1 도전 패드 및 제 2 도전 패드를 더 포함하되,
    상기 제 1 도전 패드와 상기 제 2 도전 패드는, 상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 중에 적어도 하나의 폭 보다 넓은 폭을 가지는 것을 특징으로 하는 디램 장치.
  29. 제 24 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 내부를 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성하되,
    상기 제 1 서브 워드라인의 단부의 측벽은 상기 제 2 서브 워드라인의 단부의 측벽과 수직적으로 중첩되지 않는 것을 특징으로 하는 디램 장치.
  30. 제 29 항에 있어서,
    상기 기판 속에서 상기 제 2 서브 워드라인의 단부는 상기 제 1 서브 워드라인 단부를 노출시키는 것을 특징으로 하는 디램 장치.
  31. 제 29 항에 있어서,
    상기 제 1 서브 워드라인과 제 2 서브 워드라인의 단부는 상기 기판 상으로 연장되어 서로 계단 형태를 이루는 것을 특징으로 하는 디램 장치.
  32. 제 29 항에 있어서,
    상기 제 1 서브 워드라인의 단부와 제 2 서브 워드라인의 단부는 'L'자 형태를 가지되, 상기 제 1 서브 워드라인의 단부의 상부면은 상기 제 2 서브 워드라인의 상부면과 공면을 이루는 것을 특징으로 하는 디램 장치.
  33. 기판의 상부면 상에 배치되는 게이트 전극;
    상기 게이트 전극의 양단에 각각 인접하도록 상기 기판에 배치되는 제 1 불순물 주입 영역과 제 2 불순물 주입 영역;
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 포함하되,
    상기 게이트 전극은 제 1 서브 게이트 전극과, 상기 제 1 서브 게이트 전극 옆에 배치되는 제 2 서브 게이트 전극을 포함하며,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 채널 영역 상에 배치되는 것을 특징으로 하는 디램 장치.
  34. 제 33 항에 있어서,
    상기 제 1 불순물 주입 영역은 상기 제 2 서브 게이트 전극과 수직적으로 중첩되지 않으며, 상기 제 2 불순물 주입 영역은 상기 제 1 서브 게이트 전극과 수직적으로 중첩되지 않는 것을 특징으로 하는 디램 장치.
  35. 제 33 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 각각 상기 기판 상을 가로지르도록 연장되어 제 1 서브 워드라인과 제 2 서브 워드라인을 구성하되,
    상기 제 1 서브 워드라인과 상기 제 2 서브 워드라인의 단부들의 폭들은 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극의 폭들보다 넓은 것을 특징으로 하는 디램 장치.
  36. 기판 속에 배치되는 제 1 서브 게이트 전극;
    상기 기판 속에서 상기 제 1 서브 게이트 전극 상에 배치되며 상기 제 1 서브 게이트 전극과 절연된 제 2 서브 게이트 전극;
    상기 제 2 서브 게이트에 인접하며, 상기 제 2 서브 게이트 전극의 하부면 보다 높은 하부면을 가지는 제 2 불순물 주입 영역; 및
    상기 제 1 서브 게이트에 인접하며, 상기 제 1 서브 게이트 전극의 상부면 보다 낮은 상부면을 가지는 제 1 불순물 주입 영역을 포함하는 디램 장치.
  37. 제 36 항에 있어서,
    상기 기판 상에 배치되며 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 및
    상기 기판을 관통하여 상기 비트라인과 상기 제 1 불순물 주입 영역과 동시에 접하되, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극으로부터 절연되는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 디램 장치.
  38. 제 36 항에 있어서,
    상기 기판 내에서 상기 제 1 불순물 주입 영역과 접하는 비트라인을 더 포함하는 것을 특징으로 하는 디램 장치.
  39. 제 36 항에 있어서,
    상기 제 1 서브 게이트 전극과 제 2 서브 게이트 전극은 반원의 단면을 가지는 것을 특징으로 하는 디램 장치.
  40. 제 36 항에 있어서,
    상기 제 1 서브 게이트 전극과 상기 기판 사이에 개재되는 제 1 게이트 절연막을 더 포함하되,
    상기 제 1 게이트 절연막은 연장되어, 상기 제 2 서브 게이트 전극과 상기 기판 사이 그리고 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극 사이에 개재되는 것을 특징으로 하는 디램 장치.
  41. 제 36 항에 있어서,
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 더 포함하며,
    상기 채널 영역은 상기 기판의 하부와 연결되는 것을 특징으로 하는 디램 장치.
  42. 스토리지 노드와 비트라인 노드 사이에 배치되는 제 1 서브 게이트 전극과 제 2 서브 게이트 전극을 포함하는 디램 장치의 동작 방법에 있어서,
    데이터 유지 동작시, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극에 서로 다른 전압을 인가하는 것을 특징으로 하는 디램 장치의 동작 방법.
  43. 제 42 항에 있어서,
    상기 제 1 서브 게이트에 인가되는 전압은 상기 제 2 서브 게이트에 인가되는 전압보다 낮은 것을 특징으로 하는 디램 장치의 동작 방법.
  44. 제 42 항에 있어서,
    읽기와 쓰기 동작시, 상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극에 동일한 전압이 인가되는 것을 특징으로 하는 디램 장치의 동작 방법.
  45. 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
    상기 셀 어레이 영역과 상기 주변회로 영역에서 각각 상기 기판에 배치되는 셀 게이트 전극과 주변회로 게이트 전극;
    상기 셀 게이트 전극의 양 단에 각각 인접하도록 상기 기판에 배치되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역;
    상기 제 1 불순물 주입 영역과 상기 제 2 불순물 주입 영역 사이에 배치되는 채널 영역을 포함하되,
    상기 셀 게이트 전극은 상기 제 1 불순물 주입 영역에 인접한 제 1 서브 게이트 전극과, 상기 제 1 서브 게이트 전극과 절연되며 상기 제 2 불순물 주입 영역에 인접한 제 2 서브 게이트 전극을 포함하며,
    상기 제 1 서브 게이트 전극과 상기 제 2 서브 게이트 전극은 상기 채널 영역 상에 배치되며,
    상기 주변회로 게이트 전극은 단일 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014440A (ko) * 2017-08-02 2019-02-12 윈본드 일렉트로닉스 코포레이션 다이내믹 랜덤 액세스 메모리 및 그 제조 방법
CN112951825A (zh) * 2019-12-10 2021-06-11 长鑫存储技术有限公司 一种半导体器件及其制作方法
US11482277B2 (en) 2020-11-04 2022-10-25 Samsung Electronics Co., Ltd. Integrated circuit device including a word line driving circuit
EP3971975A4 (en) * 2019-12-10 2023-01-11 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203969A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203969A (ja) * 2000-12-28 2002-07-19 Toshiba Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014440A (ko) * 2017-08-02 2019-02-12 윈본드 일렉트로닉스 코포레이션 다이내믹 랜덤 액세스 메모리 및 그 제조 방법
US10636796B2 (en) 2017-08-02 2020-04-28 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
CN112951825A (zh) * 2019-12-10 2021-06-11 长鑫存储技术有限公司 一种半导体器件及其制作方法
EP3971975A4 (en) * 2019-12-10 2023-01-11 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
US11482277B2 (en) 2020-11-04 2022-10-25 Samsung Electronics Co., Ltd. Integrated circuit device including a word line driving circuit
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