KR20120112566A - 보장된 과도 데드라인을 가진 중앙 처리 장치 전력을 제어하는 시스템 및 방법 - Google Patents

보장된 과도 데드라인을 가진 중앙 처리 장치 전력을 제어하는 시스템 및 방법 Download PDF

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Abstract

중앙 처리 장치에서의 전력을 제어하는 방법이 개시된다. 이 방법은, 과도 성능 데드라인이 만료한 후 더 높은 CPU 주파수로 이동하는 단계, 아이들 상태에 진입하는 단계, 및 과도 성능 데드라인을 효과적인 과도 버짓에 기초하여 리셋하는 단계를 포함할 수도 있다.

Description

보장된 과도 데드라인을 가진 중앙 처리 장치 전력을 제어하는 시스템 및 방법{SYSTEM AND METHOD FOR CONTROLLING CENTRAL PROCESSING UNIT POWER WITH GUARANTEED TRANSIENT DEADLINES}
관련 출원들
본 출원은 2009년 12월 16일자로 출원된 발명의 명칭이 SYSTEM AND METHOD OF DYNAMICALLY CONTROLLING POWER IN A CENTRAL PROCESSING UNIT 인 미국 가특허출원번호 제61/286,991호를 우선권 주장하며, 그 내용은 참조로 완전히 통합된다.
본 발명은 보장된 과도 데드라인을 가진 중앙 처리 장치 전력을 제어하는 시스템 및 방법에 관한 것이다.
휴대용 컴퓨팅 디바이스 (PD) 들은 어디에서나 아주 흔히 볼 수 있다. 이들 디바이스들은 셀룰러 전화기들, 휴대용 정보 단말기 (PDA) 들, 휴대용 게임 콘솔들, 팜탑 컴퓨터들, 및 다른 휴대용 전자 디바이스들을 포함할 수도 있다. 이들 디바이스들은 1 차 기능 (primary function) 외에도, 주변 (peripheral) 기능들을 많이 포함한다. 예를 들어, 셀룰러 전화기는 셀룰러 전화 통화하는 1 차 기능과, 스틸 카메라, 비디오 카메라, 글로벌 포지셔닝 시스템 (GPS) 내비게이션, 웹 브라우징, 이메일의 전송 및 수신, 텍스트 메시지의 전송 및 수신, 푸시-투-토크 (push-to-talk) 기능들 등의 주변 기능들을 포함할 수도 있다. 이러한 디바이스의 기능성이 증가함에 따라, 이러한 기능성을 지원하는데 필요한 컴퓨팅 또는 프로세싱 전력이 또한 증가한다. 게다가, 컴퓨팅 전력이 증가함에 따라, 컴퓨팅 전력을 제공하는 프로세서, 또는 프로세서들을 효과적으로 관리하기 위한 더 큰 필요성이 존재하고 있다.
따라서, 멀티코어 CPU 내의 전력을 제어하는 개선된 방법이 필요하다.
도면들에 있어서, 동일한 참조 부호들은, 다르게 나타내고 있지 않다면, 여러 도면들 전반에 걸쳐 동일한 부분들을 지칭한다.
도 1 은 닫힌 상태 (closed position) 의 제 1 양태의 휴대용 컴퓨팅 디바이스 (PCD) 의 정면 평면도이다.
도 2 는 열린 상태 (open position) 의 제 1 양태의 PCD 의 정면 평면도이다.
도 3 은 제 2 양태의 PCD 의 블록도이다.
도 4 는 프로세싱 시스템의 블록도이다.
도 5 는 CPU 내의 전력을 동적으로 제어하는 제 1 양태의 방법을 예시한 흐름도이다.
도 6 은 CPU 내의 전력을 동적으로 제어하는 제 2 양태의 방법의 제 1 부분을 예시한 흐름도이다.
도 7 은 멀티코어 CPU 내의 전력을 동적으로 제어하는 제 2 양태의 방법의 제 2 부분을 예시한 흐름도이다.
도 8 은 시간에 대해 플롯팅된 동적 클록 및 전압 스케일링 (DCVS) 제어된 CPU 주파수를 도시한 예시적인 그래프이다.
도 9 는 다양한 성능 레벨들에 대한 효과적인 과도 응답 시간들을 도시한 예시적인 그래프이다.
단어 "예시적인" 은 여기서 "예, 경우, 또는 예시로서 기능하는 것" 을 의미하는데 사용된다. 여기에 "예시적인" 것으로 설명된 임의의 양태가 반드시 다른 양태들에 비해 바람직하거나 유리한 것처럼 해석될 필요는 없다.
본 설명에서, 용어 "애플리케이션" 은 또한 목적 코드, 스크립트들, 바이트 코드, 마크업 언어 파일들 및 패치들과 같이, 실행가능한 컨텐트를 갖는 파일들을 포함할 수도 있다. 또한, 여기에 지칭된 "애플리케이션" 은, 공개될 필요가 있을 수도 있는 문서들 또는 액세스될 필요가 있는 다른 데이터 파일들과 같이, 사실상 실행가능하지 않은 파일들도 포함할 수도 있다.
용어 "컨텐트" 는 또한, 목적 코드, 스크립트들, 바이트 코드, 마크업 언어 파일들 및 패치들과 같이, 실행가능한 컨텐트를 갖는 파일들을 포함할 수도 있다. 또한, 여기에 지칭된 "컨텐트" 는, 개방될 필요가 있을 수도 있는 문서들 또는 액세스될 필요가 있는 다른 데이터 파일들과 같이, 사실상 실행가능하지 않은 파일들도 포함할 수도 있다.
본 설명에서 사용한 바와 같이, 용어들 "컴포넌트", "데이터베이스", "모듈", "시스템" 등은 컴퓨터 관련 엔티티, 즉, 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행중인 소프트웨어 (software in execution) 중 어느 하나를 지칭하는 것으로 의도된다. 예를 들어, 컴포넌트는 프로세서 상에서 실행중인 프로세스, 프로세서, 객체, 실행가능한 것, 실행 스레드, 프로그램 및/또는 컴퓨터일 수도 있지만, 이들로 제한되지는 않는다. 예시로, 컴퓨팅 디바이스 상에서 실행중인 애플리케이션과 컴퓨팅 디바이스 양자는 컴포넌트일 수도 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터 상에 국부배치될 수도 있고, 및/또는 2 개 이상의 컴퓨터들 간에 분산배치될 수도 있다. 또한, 이들 컴포넌트들은 각종 데이터 구조들이 저장되어 있는 각종 컴퓨터 판독가능 매체로부터 실행할 수도 있다. 컴포넌트들은, 로컬 및/또는 원격 프로세스들을 통하여, 이를 테면 (예를 들어, 로컬 시스템, 분산 시스템 내의 다른 컴포넌트와 상호작용하고, 및/또는 신호를 통하여 다른 시스템들과 인터넷과 같은 네트워크를 통해 상호작용하는 하나의 컴포넌트로부터의 데이터와 같은) 하나 이상의 데이터 패킷들을 갖는 신호에 따라 통신할 수도 있다.
처음에 도 1 및 도 2 를 참조하면, 일 예시적인 휴대용 컴퓨팅 디바이스 (PCD) 가 도시되고, 일반적으로 100 으로 표시된다. 도시한 바와 같이, PCD (100) 는 하우징 (102) 을 포함할 수도 있다. 하우징 (102) 은 상부 하우징부 (104) 및 하부 하우징부 (106) 를 포함할 수도 있다. 도 1 은, 상부 하우징부 (104) 가 디스플레이 (108) 를 포함할 수도 있다는 것을 도시한다. 특정 양태에서, 디스플레이 (108) 는 터치 스크린 디스플레이일 수도 있다. 상부 하우징부 (104) 는 또한 트랙볼 입력 디바이스 (110) 를 포함할 수도 있다. 게다가, 도 1 에 도시한 바와 같이, 상부 하우징부 (104) 는 파워 온 버튼 (112) 및 파워 오프 버튼 (114) 을 포함할 수도 있다. 도 1 에 도시한 바와 같이, PCD (100) 의 상부 하우징부 (104) 는 복수의 표시등들 (indicator lights) (116) 및 스피커 (118) 를 포함할 수도 있다. 각 표시등 (116) 은 발광 다이오드 (LED) 일 수도 있다.
특정 양태에서, 도 2 에 나타낸 바와 같이, 상부 하우징부 (104) 는 하부 하우징부 (106) 에 대하여 이동가능하다. 구체적으로, 상부 하우징부 (104) 는 하부 하우징부 (106) 에 대하여 슬라이드가능할 수도 있다. 도 2 에 도시한 바와 같이, 하부 하우징부 (106) 는 멀티-버튼 키보드 (120) 를 포함할 수도 있다. 특정 양태에서, 멀티-버튼 키보드 (120) 는 표준 쿼티 (QWERTY) 키보드일 수도 있다. 멀티-버튼 키보드 (120) 는, 상부 하우징부 (104) 가 하부 하우징부 (106) 에 대하여 이동될 때 보여질 수도 있다. 도 2 는 또한, PCD (100) 가 하부 하우징부 (106) 상에 리셋 버튼 (122) 을 포함할 수도 있다는 것을 예시한다.
도 3 을 참조하면, 제한이 아닌 일 예시적인 양태의 휴대용 컴퓨팅 디바이스 (PCD) 가 도시되고, 일반적으로 320 으로 표시된다. 도시한 바와 같이, PCD (320) 는, 멀티코어 CPU (324) 를 포함하는 온-칩 시스템 (322) 을 포함한다. 멀티코어 CPU (324) 는 제 0 코어 (325), 제 1 코어 (326), 및 제 N 코어 (327) 를 포함할 수도 있다.
도 3 에 예시한 바와 같이, 멀티코어 CPU (324) 에는 디스플레이 제어기 (328) 및 터치 스크린 제어기 (330) 가 커플링된다. 차례로, 디스플레이 제어기 (328) 및 터치 스크린 제어기 (330) 에는 온-칩 시스템 (322) 외부의 터치 스크린 디스플레이 (332) 가 커플링된다.
도 3 은 또한, 비디오 인코더 (334), 예를 들어, PAL (phase alternating line) 인코더, SECAM (sequential couleur a memoire) 인코더, 또는 NTSC (national television system(s) committee) 인코더가 멀티코어 CPU (324) 에 커플링된다는 것을 나타낸다. 게다가, 비디오 인코더 (334) 및 터치 스크린 디스플레이 (332) 에는 비디오 증폭기 (336) 가 커플링된다. 또한, 비디오 증폭기 (336) 에는 비디오 포트 (338) 가 커플링된다. 도 3 에 나타낸 바와 같이, 멀티코어 CPU (324) 에는 유니버설 시리얼 버스 (USB; universal serial bus) 제어기 (340) 가 커플링된다. 또한, USB 제어기 (340) 에는 USB 포트 (342) 가 커플링된다. 멀티코어 CPU (324) 에는 메모리 (344) 및 가입자 식별 모듈 (SIM; subscriber identity module) 카드 (346) 가 또한 커플링될 수도 있다. 게다가, 도 3 에 도시한 바와 같이, 멀티코어 CPU (324) 에는 디지털 카메라 (348) 가 커플링될 수도 있다. 일 예시적인 양태에서, 디지털 카메라 (348) 는 CCD (charge-coupled device) 카메라 또는 CMOS (complementary metal-oxide semiconductor) 카메라이다.
도 3 에 추가 예시한 바와 같이, 멀티코어 CPU (324) 에는 스테레오 오디오 CODEC (350) 이 커플링될 수도 있다. 더욱이, 스테레오 오디오 CODEC (350) 에는 오디오 증폭기 (352) 가 커플링될 수도 있다. 일 예시적인 양태에서, 오디오 증폭기 (352) 에는 제 1 스테레오 스피커 (354) 및 제 2 스테레오 스피커 (356) 가 커플링된다. 도 3 은, 스테레오 오디오 CODEC (350) 에 마이크로폰 증폭기 (358) 가 또한 커플링될 수도 있다는 것을 도시한다. 추가적으로, 마이크로폰 증폭기 (358) 에는 마이크로폰 (360) 이 커플링될 수도 있다. 특정 양태에서, 스테레오 오디오 CODEC (350) 에는 주파수 변조 (FM) 라디오 튜너 (362) 가 커플링될 수도 있다. 또한, FM 라디오 튜너 (362) 에는 FM 안테나 (364) 가 커플링된다. 게다가, 스테레오 오디오 CODEC (350) 에는 스테레오 헤드폰 (366) 이 커플링될 수도 있다.
도 3 은 또한, 멀티코어 CPU (324) 에 무선 주파수 (RF) 트랜시버 (368) 가 커플링될 수도 있다는 것을 나타낸다. RF 트랜시버 (368) 및 RF 안테나 (372) 에는 RF 스위치 (370) 가 커플링될 수도 있다. 도 3 에 도시한 바와 같이, 멀티코어 CPU (324) 에는 키패드 (374) 가 커플링될 수도 있다. 또한, 멀티코어 CPU (324) 에는 마이크로폰을 가진 모노 헤드셋 (376) 이 커플링될 수도 있다. 게다가, 멀티코어 CPU (324) 에는 바이브레이터 디바이스 (378) 가 커플링될 수도 있다. 도 3 은 또한, 온-칩 시스템 (322) 에 전력 공급장치 (380) 가 커플링될 수도 있다는 것을 도시한다. 특정 양태에서, 전력 공급장치 (380) 는, 전력을 요구하는 PCD (320) 의 각종 컴포넌트들에 전력을 제공하는 직류 (DC) 전력 공급장치이다. 게다가, 특정 양태에서, 전력 공급장치는, AC 전력원에 접속되는 교류 (AC)-DC 트랜스포머로부터 유도되는 재충전가능한 DC 배터리 또는 DC 전력 공급장치이다.
도 3 은 또한, PCD (320) 가 데이터 네트워크, 예를 들어, 근거리 네트워크, 개인 영역 네트워크, 또는 임의의 다른 네트워크에 액세스하는데 이용될 수도 있는 네트워크 카드 (388) 를 포함할 수도 있다는 것을 나타낸다. 네트워크 카드 (388) 는 블루투스 네트워크 카드, WiFi 네트워크 카드, 개인 영역 네트워크 (PAN) 카드, 개인 영역 네트워크 초절전 기술 (personal area network ultra-low-power technology; PeANUT) 네트워크 카드, 또는 당업계에 널리 공지되어 있는 임의의 다른 네트워크 카드일 수도 있다. 게다가, 네트워크 카드 (388) 는, 칩에 통합될 수도 있고, 즉, 네트워크 카드 (388) 는 칩에서의 풀 솔루션 (full solution) 일 수도 있고, 별개의 네트워크 카드 (388) 가 아닐 수도 있다.
도 3 에 나타낸 바와 같이, 터치 스크린 디스플레이 (332), 비디오 포트 (338), USB 포트 (342), 카메라 (348), 제 1 스테레오 스피커 (354), 제 2 스테레오 스피커 (356), 마이크로폰 (360), FM 안테나 (364), 스테레오 헤드폰 (366), RF 스위치 (370), RF 안테나 (372), 키패드 (374), 모노 헤드셋 (376), 바이브레이터 (378), 및 전력 공급장치 (380) 는 온-칩 시스템 (322) 의 외부에 있다.
특정 양태에서, 여기에 설명된 방법 단계들 중 하나 이상은 메모리 (344) 에 컴퓨터 프로그램 명령들로서 저장될 수도 있다. 이들 명령들은 여기에 설명된 방법들을 수행하기 위하여 멀티코어 CPU (324) 에 의해 실행될 수도 있다. 게다가, 멀티코어 CPU (324), 메모리 (344), 또는 이들의 조합은 멀티코어 CPU (324) 내의, 각 CPU, 또는 코어의 전력을 동적으로 제어하기 위하여 여기에 설명된 방법 단계들 중 하나 이상을 실행하는 수단으로서 기능할 수도 있다.
도 4 를 참조하면, 프로세싱 시스템이 도시되고, 일반적으로 500 으로 표시된다. 특정 양태에서, 프로세싱 시스템 (500) 은 도 3 과 함께 상기 설명된 PCD (320) 에 통합될 수도 있다. 도시한 바와 같이, 프로세싱 시스템 (500) 은 멀티코어 중앙 처리 장치 (CPU) (402), 및 그 멀티코어 CPU (402) 에 접속된 메모리 (404) 를 포함할 수도 있다. 멀티코어 CPU (402) 는 제 0 코어 (410), 제 1 코어 (412) 및 제 N 코어 (414) 를 포함할 수도 있다. 제 0 코어 (410) 는, 그 제 0 코어 (410) 상에서 실행되는 제 0 동적 클록 및 전압 스케일링 (dynamic clock and voltage scaling; DCVS) 알고리즘 (416) 을 포함할 수도 있다. 제 1 코어 (412) 는, 그 제 1 코어 (412) 상에서 실행되는 제 1 DCVS 알고리즘 (417) 을 포함할 수도 있다. 게다가, 제 N 코어 (414) 는, 그 제 N 코어 (414) 상에서 실행되는 제 N DCVS 알고리즘 (418) 을 포함할 수도 있다. 특정 양태에서, 각 DCVS 알고리즘 (416, 417, 418) 은 각각의 코어 (412, 414, 416) 상에서 독립적으로 실행될 수도 있다.
더욱이, 예시한 바와 같이, 메모리 (404) 는, 그 메모리 (404) 상에 저장된 운영 시스템 (420) 을 포함할 수도 있다. 운영 시스템 (420) 은 스케줄러 (422) 를 포함할 수도 있고, 스케줄러 (422) 는 제 1 실행 큐 (424), 제 2 실행 큐 (426), 및 제 N 실행 큐 (428) 를 포함할 수도 있다. 메모리 (404) 는 또한, 그 메모리 (404) 상에 저장된 제 1 애플리케이션 (430), 제 2 애플리케이션 (432), 및 제 N 애플리케이션 (434) 을 포함할 수도 있다.
특정 양태에서, 애플리케이션들 (430, 432, 434) 은 멀티코어 CPU (402) 내의 코어들 (410, 412, 414) 에서 프로세싱되도록 하나 이상의 태스크들 (436) 을 운영 시스템 (420) 에 전송할 수도 있다. 태스크들 (436) 은 단일 태스크들, 스레드들, 또는 이들의 조합으로서 프로세싱, 또는 실행될 수도 있다. 게다가, 스케줄러 (422) 는, 멀티코어 CPU (402) 내에서의 실행을 위해, 태스크들, 스레드들, 또는 이들의 조합을 스케줄링할 수도 있다. 추가적으로, 스케줄러 (422) 는, 실행 큐들 (424, 426, 428) 에, 태스크들, 스레드들, 또는 이들의 조합을 배치할 수도 있다. 코어들 (410, 412, 414) 은 태스크들, 스레드들, 또는 이들의 조합을, 예를 들어, 코어들 (410, 412, 414) 에서의 그 태스크 및 스레드들의 프로세싱, 또는 실행에 대해 운영 시스템 (420) 이 지시한 대로 실행 큐들 (424, 426, 428) 로부터 취출할 수도 있다.
도 4 는 또한, 메모리 (404) 가, 그 메모리 (404) 상에 저장된 병렬성 모니터 (parallelism monitor) (440) 를 포함할 수도 있다는 것을 도시한다. 병렬성 모니터 (440) 는 운영 시스템 (420) 및 멀티코어 CPU (402) 에 접속될 수도 있다. 구체적으로, 병렬성 모니터 (440) 는 운영 시스템 (420) 내의 스케줄러 (422) 에 접속될 수도 있다.
도 5 를 참조하면, 중앙 처리 장치의 전력을 동적으로 제어하는 제 1 양태의 방법이 도시되며, 일반적으로 500 으로 표시된다. 이 방법 500 은 블록 502 에서 실행 루프 (do loop) 로 시작될 수도 있으며, 여기서 디바이스가 파워 온될 때, 다음의 단계들이 수행될 수도 있다.
블록 504 에서, 전력 제어기, 예를 들어, 동적 클록 및 전압 스케일링 (DCVS) 알고리즘이 하나 이상의 CPU들을 모니터링할 수도 있다. 판단 506 에서, 전력 제어기는, CPU 에 대한 과도 성능 데드라인 (transient performance deadline) 이 만료했는지 여부를 결정할 수도 있다. CPU 에 대한 과도 성능 데드라인이 만료하지 않았다면, 방법 500 은 종료할 수도 있다. 그렇지 않고, 과도 성능 데드라인이 만료했다면, 방법 500 은 블록 508 로 나아갈 수도 있고, 전력 제어기는 CPU 를 더 높은 성능 레벨, 즉 다음의 더 높은 동작 주파수로 이동할 수도 있다. 일 양태에서, 전력 제어기는 CPU 를 최대 성능 레벨, 즉 최대 CPU 주파수로 이동할 수도 있다. 그러나, 다른 양태에서는, CPU 가 최대 성능 레벨로 점프하지 않을 수도 있다. CPU 는 중간 레벨로 점프한 후, 다시 최대 레벨이나 다른 더 높은 성능 레벨 중 어느 하나로 점프할 수도 있다. 중간 점프들의 수 및 점프들 간의 시간량이 점프의 주파수 값을 결정하는데 이용될 수도 있다.
블록 510 에서, CPU 는 아이들 조건에 진입할 수도 있다. 게다가, 블록 512 에서, 과도 성능 데드라인은 리셋될 수도 있다. 블록 514 에서, CPU 는 아이들 조건을 빠져나올 수도 있다. 판단 516 으로 이동하여, 전력 제어기는, 업커밍 (upcoming) CPU 주파수가 최대 CPU 주파수에 있는지 여부를 결정할 수도 있다. CPU 주파수가 최대 CPU 주파수에 있다면, 방법 500 은 종료할 수도 있다. 그렇지 않고, CPU 주파수가 최대 CPU 주파수에 있지 않다면, 방법은 블록 518 로 나아갈 수도 있고, 타이머가 재스케줄링될 수도 있다. 그리고 나서, 방법 500 은 종료할 수도 있다.
도 6 을 참조하면, 중앙 처리 장치의 전력을 동적으로 제어하는 제 2 양태의 방법이 도시되며, 일반적으로 600 으로 표시된다. 블록 602 에서 시작하여, 중앙 처리 장치 (CPU) 가 아이들 상태에 진입할 수도 있다. 블록 604 에서, 전력 제어기, 예를 들어, 동적 클록 및 전압 스케일링 (DCVS) 알고리즘이 개시 아이들 시간 (StartIdleTime) 을 현재 시간 (CurrentTime) 과 같게 설정할 수도 있다. 게다가, 블록 606 에서, 전력 제어기는 종료 아이들 시간 (EndIdleTime) 에서 개시 아이들 시간 (StartIdleTime) 을 뺌으로써 비지 시간 (BusyTime) 을 결정할 수도 있다.
블록 608 에서, CPU 는 SWFI (software wait for interrupt) 조건에 진입할 수도 있다. 블록 610 에서, CPU 는 SWFI 조건을 빠져나올 수도 있다. 블록 612 로 이동하여, 전력 제어기는 종료 아이들 시간 (EndIdleTime) 을 현재 시간 (CurrentTime) 과 같게 설정할 수도 있다. 게다가, 블록 614 에서, 전력 제어기는, 종료 아이들 시간 (EndIdleTime) 에서 개시 아이들 시간 (StartIdleTime) 을 뺌으로써 아이들 시간 (IdleTime) 을 결정할 수도 있다. 블록 616 에서, 전력 제어기는 업데이트된 정상 상태 필터 (UpdateSteadyStateFilter), 비지 시간 (BusyTime) 및 아이들 시간 (IdleTime) 으로부터 업커밍 CPU 주파수 (CPUFreq) 를 결정할 수도 있다. 그 후, 방법 600 은 도 7 의 블록 702 로 진행될 수도 있다.
블록 702 에서, 전력 제어기는, 다음의 공식을 이용하여 효과적인 과도 버짓 (EffectiveTransientBudget) 을 결정할 수도 있다 :
Figure pct00001
여기서,
TransientResponseDeadline = 과도 응답 데드라인, 즉 슬랙 버짓 (slack budget),
NextCPUFreq = 업커밍 CPU 주파수보다 하나의 주파수 스텝 더 높은 다음의 CPU 주파수, 및
CPUFreq = 업커밍 CPU 주파수 (CPUFreq).
특정 양태에서, EffectiveTransientBudget 에는 클록 스케줄링 오버헤드 (ClockSchedulingOverhead) 및 클록 스위치 오버헤드 (ClockSwitchOverhead) 가 부가될 수도 있다. 게다가, EffectiveTransientBudget 에는 전압 변화 오버헤드 (VoltageChangeOverhead) 가 부가될 수도 있다. 블록 704 로 이동하여, 전력 제어기는, 더 높은 주파수로 점프하기 위한 데드라인 (SetJumpToFrequency) 을 종료 아이들 시간 (EndIdleTime) 플러스 효과적인 과도 버짓 (EffectiveTransientBudget) 과 같게 설정할 수도 있다. 다른 양태에서는, 점프하기 위한 데드라인은 현재 시간 플러스 효과적인 과도 버짓일 수도 있다. 그 후, 방법 600 은 종료할 수도 있다.
특정 양태에서, 도 6 및 도 7 과 함께 설명된 방법 600 은, CPU 가 여전히 과도 데드라인이 소진 (exhaust) 되기 전에 DCVS 에 의해 결정된 주파수에 있을 수도 있는 시간량을 계산하고 더 높은 CPU 주파수로의 점프를 장차 그 시간량에 의해 스케줄링하는데 이용될 수도 있다. 더 높은 주파수로의 점프 이전에 아이들에 재진입된다면, 스케줄링된 점프는 취소될 수도 있다. 방법 600 은 더 높은 주파수로의 점프를 EffectiveTransientBudget 으로서 결정된 시간량만큼 지연시킬 수도 있다.
여기에 설명된 방법 단계들이 반드시 상기 설명한 바와 같은 순서로 수행될 필요가 있는 것은 아니라는 것이 이해될 것이다. 게다가, "그 후 (thereafter)", "그리고 나서 (then)", "다음에 (next)" 등과 같은 단어들은 그 방법 단계들의 순서를 제한하는 것으로 의도되지 않는다. 이들 단어들은 단순히 독자에게 방법 단계들의 설명을 안내하는데 이용된다. 더욱이, 여기에 설명된 방법들은 휴대용 컴퓨팅 디바이스 (PCD) 상에서 실행가능한 것처럼 설명된다. PCD 는 모바일 전화 디바이스, 휴대용 정보 단말기 디바이스, 스마트북 컴퓨팅 디바이스, 넷북 컴퓨팅 디바이스, 랩탑 컴퓨팅 디바이스, 데스크탑 컴퓨팅 디바이스, 또는 이들의 조합일 수도 있다.
특정 양태에서, DCVS 알고리즘은, CPU 로드/아이들 시간을 측정하고 CPU 클록 주파수를 동적으로 조정하여 충분한 시스템 성능을 여전히 제공하면서 전력 소비를 저감시키는 노력으로 워크로드를 추적하는 메커니즘이다. 워크로드가 변화함에 따라, CPU 스루풋의 변화가 추적되지만, 또한 부득이 워크로드의 변화를 지체시킬 수도 있다. 유감스럽게도, 이것은, 워크로드가 서비스 품질 (Quality of Service; QoS) 요건들을 갖는 경우에는, DCVS 알고리즘이 워크로드를 충분히 신속하게 추적하지 못할 수도 있기 때문에 문제를 도입할 수도 있다. 게다가, 태스크들이 실패일 수도 있다.
많은 DCVS 기법들은, CPU 의 정상 상태 성능 요건들을 측정하는 것 및 CPU 주파수 및 전압을 정상 상태 CPU 사용률을 충족할 수도 있는 가장 낮은 레벨로 설정하는 것을 수반한다. 이것은 통상 소정 기간에 걸쳐 (over a period of time) CPU 사용률 (percentage busy) 을 측정하고 CPU 성능 레벨을 1 (CPU 성능 레벨 1 에서는, 평균 CPU 사용률이 높고 낮은 임계값 사이에 속한다) 로 설정함으로써 행해진다. 평균화 주기는, 합당한 응답성을 유지하면서, 클록 주파수의 변화의 빈도를 최소화하기 위해 최적화된다. 과도 워크로드들 및/또는 새로운 워크로드들의 개시에 응답하기 위해서는, 비정상적인 입력들 (panic inputs) 이 CPU 주파수를 신속하게 끌어올리는데 (bring up) 이용되었을 수도 있다.
DCVS 가 워크로드를 뒤처지게 하고 태스크 실패의 원인이 되는 문제를 회피하기 위하여, 여기에 개시된 시스템 및 방법들은 과도 성능 보장을 제공한다. 과도 성능 보장은, 더 높은 성능 레벨에서의 실행과 비교하여, 연속적인 비지 펄스가 지연될 수도 있는 최대 시간량으로서 정의될 수도 있다. 이것은, CPU 가 아이들에 있다면, 정의상 오버서브스크라이브 상태 (oversubscribed state) 에 있지 않기 때문에, 아이들이 될 때마다 과도 성능 데드라인이 데드라인을 만료 및 리셋하기 전에 더 높은 성능 레벨에 이르게 함으로써 달성될 수도 있다. 여기에 개시한 바와 같이, 타이머는, 시스템이 아이들에서 나오고 시스템 CPU 가 최대 주파수에서 실행중이지 않을 때마다 QoS 보장을 보존하기 위해 재스케줄링될 수도 있다.
과도 성능 보장의 파워 임팩트 (power impact) 를 최소화하기 위하여, 본 시스템 및 방법들은, 인입 펄스가 데드라인을 충족하기 위하여 주파수 증가를 요구할 수도 있을 가능성을 최소화시킨다. 이것은, 효과적인 과도 버짓이 소진될 때까지 주파수, 즉 성능 레벨 변화를 지연시킨 후, 바로 더 높은 성능 레벨로 점프하여 도 8 에 도시한 바와 같이 펄스가 완료될 때까지 그 성능 레벨에 머무르게 함으로써 달성될 수도 있다.
특정 양태에서, 효과적인 과도 버짓은, 현재 성능 레벨로 스케일링된 과도 응답 데드라인으로서 계산된다. 예를 들어, CPU 가 최대 클록 레이트의 75% 를 실행중이고 과도 응답 데드라인이 16ms 이라면, 효과적인 과도 버짓은 64ms, 즉 16ms/(1-0.75) 이다. 효과적인 과도 버짓은, 그 버짓을 소진하기 이전에 CPU 가 얼마나 오랫동안 현재 성능 레벨에서 실행할 수도 있는지를 나타낸다. CPU 가 아이들이라면, 효과적인 과도 버짓은 과도 응답 데드라인과 동일할 수도 있다. 최대 성능 레벨에 있다면, 효과적인 과도 버짓은 도 9 에 도시한 바와 같이 무한대이다.
여기에 설명된 방법들을 이용하면, 시스템은, 태스크가 최대 레벨과는 다른 일부 레벨에서 실행될 수도 있는 최대 시간량에 대한 엄격한 한계를 제공할 수도 있고, 따라서 동적 CPU 클록 스케일링을 여전히 허용하면서 QoS 보장을 요구하는 태스크들의 완료에 대한 계산가능한 한계를 명시적으로 제공할 수도 있다. 그 한계는, 어떤 태스크들이 현재 실행중인지, 글로벌 시스템 특성, DCVS 알고리즘 설계 또는 다른 특성들에 기초하여 설정될 수도 있고, 시스템이 QoS 요건들을 갖는 임의의 태스크들을 실행중이지 않다면, 또는 CPU 가 최대 클록에서 실행중이라면 완전히 디스에이블될 수도 있다.
특정 양태에서, 본 방법들은, 데드라인이 만료했을 때 최대 주파수로 점프하는 대신에, 더 짧은 내부의 효과적인 데드라인을 설정하고, 하나 이상의 중간 주파수들로 점프하는 동시에, CPU 가 최대 QoS 지연이 소진되기 전 최대 주파수에 있다는 것을 여전히 보증함으로써 확대될 수도 있다. 게다가, 본 방법들은 잘 정의된 과도 QoS 가 유지된다는 것을 실질적으로 보증하는 동시에 전체 CPU 전력을 저감시킬 수도 있다.
여기에 설명된 시스템 및 방법들은 기회적 샘플링 (opportunistic sampling) 을 이용할 수도 있다. 즉, 시스템 및 방법들은 주기적으로 타이머 만료에 대해 체크할 수도 있다. 즉, 시스템 및 방법들은 기회적 샘플링을 이용하지 않을 수도 있다.
하나 이상의 예시적인 양태들에서, 상기 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에 구현될 수도 있다. 소프트웨어에 구현된다면, 그 기능들은 머신 판독가능 매체, 즉 컴퓨터 판독가능 매체와 같은 컴퓨터 프로그램 제품 상에 하나 이상의 명령들 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 타 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체와 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수도 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수도 있고 컴퓨터에 의해 액세스될 수도 있는 임의의 다른 매체를 포함할 수도 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체라 적절히 불리게 된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 기술들이 포함된다. 디스크 (disk) 및 디스크 (disc) 는 여기에 사용한 바와 같이, 콤팩트 디스크 (compact disc; CD), 레이저 디스크 (laser disc), 광 디스크 (optical disc), 디지털 다기능 디스크 (digital versatile disc; DVD), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (blu-ray disc) 를 포함하며, 여기서 디스크 (disk) 는 보통 데이터를 자기적으로 재생시키는 한편, 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생시킨다. 상기의 조합이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
선택된 양태들이 상세하게 예시 및 설명되었지만, 다음의 특허청구항에 의해 정의한 바와 같이, 다양한 대체 및 변경이 본 발명의 사상 및 범위로부터 벗어남 없이 여기에 행해질 수도 있다는 것이 이해될 것이다.

Claims (40)

  1. 중앙 처리 장치 (CPU) 에서의 전력을 제어하는 방법으로서,
    과도 성능 데드라인 (transient performance deadline) 이 만료한 후 더 높은 CPU 주파수로 이동하는 단계;
    아이들 상태에 진입하는 단계; 및
    상기 과도 성능 데드라인을 효과적인 과도 버짓 (effective transient budget) 에 기초하여 리셋하는 단계를 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  2. 제 1 항에 있어서,
    상기 아이들 상태를 빠져나오는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  3. 제 2 항에 있어서,
    CPU 주파수가 과도 데드라인을 충족하기 위해 증가했는지 여부를 결정하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  4. 제 3 항에 있어서,
    상기 CPU 가 과도 데드라인을 충족하기 위해 증가하지 않은 경우 타이머를 재스케줄링하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  5. 제 1 항에 있어서,
    업커밍 비지 사이클 (upcoming busy cycle) 에 대한 업커밍 CPU 주파수를 결정하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  6. 제 5 항에 있어서,
    상기 효과적인 과도 버짓은, 상기 과도 응답 데드라인에 다음의 더 높은 CPU 주파수를 곱하고 결과를 상기 다음의 더 높은 CPU 주파수 스텝과 상기 업커밍 주파수 간의 차로 나눔으로써 결정되며,
    상기 다음의 더 높은 CPU 주파수는 상기 업커밍 주파수보다 하나의 스텝 더 높은, 중앙 처리 장치에서의 전력의 제어 방법.
  7. 제 6 항에 있어서,
    상기 효과적인 과도 버짓에 오버헤드를 부가하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  8. 제 7 항에 있어서,
    상기 오버헤드는, 클록 스위치 오버헤드, 클록 스케줄링 오버헤드, 전압 변화 오버헤드, 또는 이들의 조합을 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  9. 제 8 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 종료 아이들 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  10. 제 8 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 현재 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하는 단계를 더 포함하는, 중앙 처리 장치에서의 전력의 제어 방법.
  11. 과도 성능 데드라인 (transient performance deadline) 이 만료한 후 더 높은 중앙 처리 장치 (CPU) 주파수로 이동하는 수단;
    아이들 상태에 진입하는 수단; 및
    상기 과도 성능 데드라인을 효과적인 과도 버짓 (effective transient budget) 에 기초하여 리셋하는 수단을 포함하는, 디바이스.
  12. 제 11 항에 있어서,
    상기 아이들 상태를 빠져나오는 수단을 더 포함하는, 디바이스.
  13. 제 12 항에 있어서,
    CPU 주파수가 과도 데드라인을 충족하기 위해 증가했는지 여부를 결정하는 수단을 더 포함하는, 디바이스.
  14. 제 13 항에 있어서,
    상기 CPU 가 과도 데드라인을 충족하기 위해 증가하지 않은 경우 타이머를 재스케줄링하는 수단을 더 포함하는, 디바이스.
  15. 제 11 항에 있어서,
    업커밍 비지 사이클 (upcoming busy cycle) 에 대한 업커밍 CPU 주파수를 결정하는 수단을 더 포함하는, 디바이스.
  16. 제 15 항에 있어서,
    상기 효과적인 과도 버짓은, 상기 과도 응답 데드라인에 다음의 더 높은 CPU 주파수를 곱하고 결과를 상기 다음의 더 높은 CPU 주파수 스텝과 상기 업커밍 주파수 간의 차로 나눔으로써 결정되며,
    상기 다음의 더 높은 CPU 주파수는 상기 업커밍 주파수보다 하나의 스텝 더 높은, 디바이스.
  17. 제 16 항에 있어서,
    상기 효과적인 과도 버짓에 오버헤드를 부가하는 수단을 더 포함하는, 디바이스.
  18. 제 17 항에 있어서,
    상기 오버헤드는, 클록 스위치 오버헤드, 클록 스케줄링 오버헤드, 전압 변화 오버헤드, 또는 이들의 조합을 포함하는, 디바이스.
  19. 제 18 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 종료 아이들 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하는 수단을 더 포함하는, 디바이스.
  20. 제 18 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 현재 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하는 수단을 더 포함하는, 디바이스.
  21. 프로세서를 포함하며,
    상기 프로세서는 :
    과도 성능 데드라인 (transient performance deadline) 이 만료한 후 더 높은 중앙 처리 장치 (CPU) 주파수로 이동하고;
    아이들 상태에 진입하며;
    상기 과도 성능 데드라인을 효과적인 과도 버짓 (effective transient budget) 에 기초하여 리셋하도록 동작가능한, 디바이스.
  22. 제 21 항에 있어서,
    상기 프로세서는 또한 :
    상기 아이들 상태를 빠져나오도록 동작가능한, 디바이스.
  23. 제 22 항에 있어서,
    상기 프로세서는 또한 :
    CPU 주파수가 과도 데드라인을 충족하기 위해 증가했는지 여부를 결정하도록 동작가능한, 디바이스.
  24. 제 23 항에 있어서,
    상기 프로세서는 또한 :
    상기 CPU 가 과도 데드라인을 충족하기 위해 증가하지 않은 경우 타이머를 재스케줄링하도록 동작가능한, 디바이스.
  25. 제 21 항에 있어서,
    상기 프로세서는 또한 :
    업커밍 비지 사이클 (upcoming busy cycle) 에 대한 업커밍 CPU 주파수를 결정하도록 동작가능한, 디바이스.
  26. 제 25 항에 있어서,
    상기 효과적인 과도 버짓은, 상기 과도 응답 데드라인에 다음의 더 높은 CPU 주파수를 곱하고 결과를 상기 다음의 더 높은 CPU 주파수 스텝과 상기 업커밍 주파수 간의 차로 나눔으로써 결정되며,
    상기 다음의 더 높은 CPU 주파수는 상기 업커밍 주파수보다 하나의 스텝 더 높은, 디바이스.
  27. 제 26 항에 있어서,
    상기 프로세서는 또한 :
    상기 효과적인 과도 버짓에 오버헤드를 부가하도록 동작가능한, 디바이스.
  28. 제 27 항에 있어서,
    상기 오버헤드는, 클록 스위치 오버헤드, 클록 스케줄링 오버헤드, 전압 변화 오버헤드, 또는 이들의 조합을 포함하는, 디바이스.
  29. 제 28 항에 있어서,
    상기 프로세서는 또한 :
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 종료 아이들 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하도록 동작가능한, 디바이스.
  30. 제 28 항에 있어서,
    상기 프로세서는 또한 :
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 현재 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하도록 동작가능한, 디바이스.
  31. 과도 성능 데드라인 (transient performance deadline) 이 만료한 후 더 높은 중앙 처리 장치 (CPU) 주파수로 이동하기 위한 적어도 하나의 명령;
    아이들 상태에 진입하기 위한 적어도 하나의 명령; 및
    상기 과도 성능 데드라인을 효과적인 과도 버짓 (effective transient budget) 에 기초하여 리셋하기 위한 적어도 하나의 명령을 포함하는, 메모리 매체.
  32. 제 31 항에 있어서,
    상기 아이들 상태를 빠져나오기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  33. 제 32 항에 있어서,
    CPU 주파수가 과도 데드라인을 충족하기 위해 증가했는지 여부를 결정하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  34. 제 33 항에 있어서,
    상기 CPU 가 과도 데드라인을 충족하기 위해 증가하지 않은 경우 타이머를 재스케줄링하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  35. 제 31 항에 있어서,
    업커밍 비지 사이클 (upcoming busy cycle) 에 대한 업커밍 CPU 주파수를 결정하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  36. 제 35 항에 있어서,
    상기 효과적인 과도 버짓은, 상기 과도 응답 데드라인에 다음의 더 높은 CPU 주파수를 곱하고 결과를 상기 다음의 더 높은 CPU 주파수 스텝과 상기 업커밍 주파수 간의 차로 나눔으로써 결정되며,
    상기 다음의 더 높은 CPU 주파수는 상기 업커밍 주파수보다 하나의 스텝 더 높은, 메모리 매체.
  37. 제 36 항에 있어서,
    상기 효과적인 과도 버짓에 오버헤드를 부가하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  38. 제 37 항에 있어서,
    상기 오버헤드는, 클록 스위치 오버헤드, 클록 스케줄링 오버헤드, 전압 변화 오버헤드, 또는 이들의 조합을 포함하는, 메모리 매체.
  39. 제 38 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 종료 아이들 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
  40. 제 38 항에 있어서,
    더 높은 CPU 주파수로 점프하기 위한 데드라인을 현재 시간 플러스 상기 효과적인 과도 버짓 및 상기 오버헤드와 같게 설정하기 위한 적어도 하나의 명령을 더 포함하는, 메모리 매체.
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KR1020137031242A KR101618939B1 (ko) 2009-12-16 2010-12-08 보장된 과도 데드라인을 가진 중앙 처리 장치 전력을 제어하는 시스템 및 방법

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Country Link
US (1) US8909962B2 (ko)
EP (1) EP2513746B1 (ko)
JP (1) JP5660643B2 (ko)
KR (3) KR20150023918A (ko)
CN (1) CN102934045B (ko)
WO (1) WO2011084330A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150083883A (ko) * 2012-11-05 2015-07-20 퀄컴 인코포레이티드 보장된 과도 데드라인들로 중앙 프로세싱 유닛 전력을 제어하기 위한 시스템 및 방법

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563250B2 (en) 2009-12-16 2017-02-07 Qualcomm Incorporated System and method for controlling central processing unit power based on inferred workload parallelism
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9128705B2 (en) * 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
US20110145559A1 (en) * 2009-12-16 2011-06-16 Thomson Steven S System and method for controlling central processing unit power with guaranteed steady state deadlines
US8689037B2 (en) 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8650426B2 (en) * 2009-12-16 2014-02-11 Qualcomm Incorporated System and method for controlling central processing unit power in a virtualized system
US8370665B2 (en) * 2010-01-11 2013-02-05 Qualcomm Incorporated System and method of sampling data within a central processing unit
KR101881019B1 (ko) * 2011-10-26 2018-07-24 삼성전자 주식회사 휴대 단말기의 전원절약 장치 및 방법
DE112012006164B4 (de) * 2012-03-31 2020-03-19 Intel Corporation Steuern von Power-Management in Mikroservern
US9218045B2 (en) * 2012-06-30 2015-12-22 Intel Corporation Operating processor element based on maximum sustainable dynamic capacitance associated with the processor
US9164931B2 (en) 2012-09-29 2015-10-20 Intel Corporation Clamping of dynamic capacitance for graphics
WO2014123587A1 (en) * 2013-02-05 2014-08-14 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9430014B2 (en) * 2013-07-18 2016-08-30 Qualcomm Incorporated System and method for idle state optimization in a multi-processor system on a chip
US9250910B2 (en) 2013-09-27 2016-02-02 Intel Corporation Current change mitigation policy for limiting voltage droop in graphics logic
EP3074840A4 (en) * 2013-11-29 2017-06-28 Intel Corporation Power management in computing devices
US9514715B2 (en) 2013-12-23 2016-12-06 Intel Corporation Graphics voltage reduction for load line optimization
CN104951026A (zh) * 2014-03-25 2015-09-30 联芯科技有限公司 基于嵌入式温度传感器的芯片过温自动控制方法及系统
US10114448B2 (en) * 2014-07-02 2018-10-30 Intel Corporation Autonomous C-state algorithm and computational engine alignment for improved processor power efficiency
US9652022B2 (en) 2014-08-28 2017-05-16 Qualcomm Incorporated System and method for providing dynamic quality of service levels based on coprocessor operation
EP3062142B1 (en) 2015-02-26 2018-10-03 Nokia Technologies OY Apparatus for a near-eye display
US9817431B2 (en) 2016-02-03 2017-11-14 Qualcomm Incorporated Frame based clock rate adjustment for processing unit
US10650552B2 (en) 2016-12-29 2020-05-12 Magic Leap, Inc. Systems and methods for augmented reality
EP4300160A2 (en) 2016-12-30 2024-01-03 Magic Leap, Inc. Polychromatic light out-coupling apparatus, near-eye displays comprising the same, and method of out-coupling polychromatic light
CN106844160B (zh) * 2017-02-17 2020-05-26 联想(北京)有限公司 一种功率控制方法、装置和电子设备
US10578870B2 (en) 2017-07-26 2020-03-03 Magic Leap, Inc. Exit pupil expander
US10565079B2 (en) 2017-09-28 2020-02-18 Intel Corporation Determination of idle power state
CA3084811A1 (en) 2017-12-10 2019-06-13 Magic Leap, Inc. Anti-reflective coatings on optical waveguides
CA3086206A1 (en) 2017-12-20 2019-06-27 Magic Leap, Inc. Insert for augmented reality viewing device
WO2019178567A1 (en) 2018-03-15 2019-09-19 Magic Leap, Inc. Image correction due to deformation of components of a viewing device
EP3803488A4 (en) 2018-05-30 2021-07-28 Magic Leap, Inc. COMPACT VARIABLE FOCUS CONFIGURATIONS
US11885871B2 (en) 2018-05-31 2024-01-30 Magic Leap, Inc. Radar head pose localization
JP7369147B2 (ja) 2018-06-05 2023-10-25 マジック リープ， インコーポレイテッド 視認システムのホモグラフィ変換行列ベースの温度較正
US11092812B2 (en) 2018-06-08 2021-08-17 Magic Leap, Inc. Augmented reality viewer with automated surface selection placement and content orientation placement
WO2020010097A1 (en) 2018-07-02 2020-01-09 Magic Leap, Inc. Pixel intensity modulation using modifying gain values
US11856479B2 (en) 2018-07-03 2023-12-26 Magic Leap, Inc. Systems and methods for virtual and augmented reality along a route with markers
US11510027B2 (en) 2018-07-03 2022-11-22 Magic Leap, Inc. Systems and methods for virtual and augmented reality
WO2020023545A1 (en) 2018-07-24 2020-01-30 Magic Leap, Inc. Temperature dependent calibration of movement detection devices
US11624929B2 (en) 2018-07-24 2023-04-11 Magic Leap, Inc. Viewing device with dust seal integration
EP3831058A4 (en) 2018-08-02 2022-04-20 Magic Leap, Inc. VIEWING SYSTEM WITH PUPILE DISTANCE COMPENSATION BASED ON HEAD MOVEMENT
EP3830631A4 (en) 2018-08-03 2021-10-27 Magic Leap, Inc. NON-FUSED POSE DRIFT CORRECTION OF A FUSED TOTEM IN A USER INTERACTION SYSTEM
EP3881279A4 (en) 2018-11-16 2022-08-17 Magic Leap, Inc. IMAGE SIZE-TRIGGERED CLARIFICATION TO MAINTAIN IMAGE SHARPNESS
US11425189B2 (en) * 2019-02-06 2022-08-23 Magic Leap, Inc. Target intent-based clock speed determination and adjustment to limit total heat generated by multiple processors
WO2020185405A1 (en) 2019-03-12 2020-09-17 Magic Leap, Inc. Registration of local content between first and second augmented reality viewers
US11445232B2 (en) 2019-05-01 2022-09-13 Magic Leap, Inc. Content provisioning system and method
CN112015260A (zh) * 2019-05-31 2020-12-01 中兴通讯股份有限公司 处理器的性能状态的调节方法、装置、uefi及存储介质
US11514673B2 (en) 2019-07-26 2022-11-29 Magic Leap, Inc. Systems and methods for augmented reality
US11737832B2 (en) 2019-11-15 2023-08-29 Magic Leap, Inc. Viewing system for use in a surgical environment

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS593651A (ja) 1982-06-30 1984-01-10 Fujitsu Ltd フア−ムウエアによる性能測定システム
JPH0351902A (ja) 1989-07-20 1991-03-06 Tokyo Electric Co Ltd データ処理装置
US5644769A (en) 1993-06-14 1997-07-01 Matsushita Electric Industrial Co., Ltd. System for optimizing program by virtually executing the instruction prior to actual execution of the program to invalidate unnecessary instructions
JPH086681A (ja) 1994-04-18 1996-01-12 Hitachi Ltd 省電力制御システム
JP2770760B2 (ja) 1995-01-04 1998-07-02 日本電気株式会社 電力分散マルチプロセッサ
JPH10268963A (ja) 1997-03-28 1998-10-09 Mitsubishi Electric Corp 情報処理装置
JPH11184554A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp クロック制御タイプ情報処理装置
US6230183B1 (en) 1998-03-11 2001-05-08 International Business Machines Corporation Method and apparatus for controlling the number of servers in a multisystem cluster
KR100613201B1 (ko) 2000-08-28 2006-08-18 마이크로코넥트 엘엘씨 씨피유 사용량 측정 방법
TW521177B (en) 2000-08-31 2003-02-21 Primarion Inc Apparatus and system for providing transient suppression power regulation
US6718474B1 (en) 2000-09-21 2004-04-06 Stratus Technologies Bermuda Ltd. Methods and apparatus for clock management based on environmental conditions
JP2002099433A (ja) 2000-09-22 2002-04-05 Sony Corp 演算処理システム及び演算処理制御方法、タスク管理システム及びタスク管理方法、並びに記憶媒体
US6829713B2 (en) 2000-12-30 2004-12-07 Intel Corporation CPU power management based on utilization with lowest performance mode at the mid-utilization range
US7596709B2 (en) 2000-12-30 2009-09-29 Intel Corporation CPU power management based on utilization with lowest performance mode at the mid-utilization range
US7017060B2 (en) 2001-03-19 2006-03-21 Intel Corporation Power management system that changes processor level if processor utilization crosses threshold over a period that is different for switching up or down
US6901522B2 (en) 2001-06-07 2005-05-31 Intel Corporation System and method for reducing power consumption in multiprocessor system
US7058824B2 (en) 2001-06-15 2006-06-06 Microsoft Corporation Method and system for using idle threads to adaptively throttle a computer
US6804632B2 (en) 2001-12-06 2004-10-12 Intel Corporation Distribution of processing activity across processing hardware based on power consumption considerations
US7318164B2 (en) 2001-12-13 2008-01-08 International Business Machines Corporation Conserving energy in a data processing system by selectively powering down processors
US6978389B2 (en) 2001-12-20 2005-12-20 Texas Instruments Incorporated Variable clocking in an embedded symmetric multiprocessor system
JP2003271401A (ja) 2002-03-18 2003-09-26 Fujitsu Ltd 負荷監視機能を有するマイクロプロセッサ
US7634668B2 (en) * 2002-08-22 2009-12-15 Nvidia Corporation Method and apparatus for adaptive power consumption
US6908227B2 (en) 2002-08-23 2005-06-21 Intel Corporation Apparatus for thermal management of multiple core microprocessors
US7194385B2 (en) 2002-11-12 2007-03-20 Arm Limited Performance level setting of a data processing system
US7240223B2 (en) 2003-05-07 2007-07-03 Apple Inc. Method and apparatus for dynamic power management in a processor system
GB2403823B (en) 2003-07-08 2005-09-21 Toshiba Res Europ Ltd Controller for processing apparatus
US7134031B2 (en) 2003-08-04 2006-11-07 Arm Limited Performance control within a multi-processor system
JP4549652B2 (ja) 2003-10-27 2010-09-22 パナソニック株式会社 プロセッサシステム
US7107187B1 (en) * 2003-11-12 2006-09-12 Sprint Communications Company L.P. Method for modeling system performance
US7133806B2 (en) 2004-05-13 2006-11-07 Ittiam Systems (P) Ltd Method and apparatus for measurement of processor-utilization
US7401240B2 (en) 2004-06-03 2008-07-15 International Business Machines Corporation Method for dynamically managing power in microprocessor chips according to present processing demands
US7219245B1 (en) 2004-06-03 2007-05-15 Advanced Micro Devices, Inc. Adaptive CPU clock management
KR100716730B1 (ko) 2004-06-11 2007-05-14 삼성전자주식회사 중앙 처리 장치의 아이들 상태에서의 시스템 전력 소모절감을 위한 방법 및 그 방법을 적용한 모바일 장치
JP3805344B2 (ja) 2004-06-22 2006-08-02 株式会社ソニー・コンピュータエンタテインメント プロセッサ、情報処理装置およびプロセッサの制御方法
US7739527B2 (en) 2004-08-11 2010-06-15 Intel Corporation System and method to enable processor management policy in a multi-processor environment
US7761874B2 (en) 2004-08-13 2010-07-20 Intel Corporation Managing processing system power and performance based on utilization trends
US7711966B2 (en) 2004-08-31 2010-05-04 Qualcomm Incorporated Dynamic clock frequency adjustment based on processor load
US7437581B2 (en) 2004-09-28 2008-10-14 Intel Corporation Method and apparatus for varying energy per instruction according to the amount of available parallelism
US7543161B2 (en) 2004-09-30 2009-06-02 International Business Machines Corporation Method and apparatus for tracking variable speed microprocessor performance caused by power management in a logically partitioned data processing system
US7370189B2 (en) 2004-09-30 2008-05-06 Intel Corporation Method and apparatus for establishing safe processor operating points in connection with a secure boot
US7814485B2 (en) 2004-12-07 2010-10-12 Intel Corporation System and method for adaptive power management based on processor utilization and cache misses
US7346787B2 (en) 2004-12-07 2008-03-18 Intel Corporation System and method for adaptive power management
DE102004059996B4 (de) 2004-12-13 2006-10-05 Infineon Technologies Ag Verfahren und Vorrichtung zum Einstellen der Taktfrequenz eines Prozessors
US7228446B2 (en) 2004-12-21 2007-06-05 Packet Digital Method and apparatus for on-demand power management
US7369967B1 (en) * 2004-12-27 2008-05-06 Sprint Communications Company L.P. System and method for monitoring and modeling system performance
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
US7467291B1 (en) * 2005-02-28 2008-12-16 Sun Microsystems, Inc. System and method for calibrating headroom margin
JP4082706B2 (ja) 2005-04-12 2008-04-30 学校法人早稲田大学 マルチプロセッサシステム及びマルチグレイン並列化コンパイラ
ATE535856T1 (de) 2005-07-14 2011-12-15 Nxp Bv Verwendung von vorgeschichtlichen lastprofilen zur dynamischen justierung der betriebsfrequenz und verfügbaren leistung für einen prozessorkern eines in der hand gehaltenen multimedia-geräts
US7490254B2 (en) 2005-08-02 2009-02-10 Advanced Micro Devices, Inc. Increasing workload performance of one or more cores on multiple core processors
US7548859B2 (en) 2005-08-03 2009-06-16 Motorola, Inc. Method and system for assisting users in interacting with multi-modal dialog systems
US7689838B2 (en) 2005-12-22 2010-03-30 Intel Corporation Method and apparatus for providing for detecting processor state transitions
US7233188B1 (en) 2005-12-22 2007-06-19 Sony Computer Entertainment Inc. Methods and apparatus for reducing power consumption in a processor using clock signal control
US7263457B2 (en) 2006-01-03 2007-08-28 Advanced Micro Devices, Inc. System and method for operating components of an integrated circuit at independent frequencies and/or voltages
US7650527B2 (en) 2006-02-07 2010-01-19 Broadcom Corporation MIPS recovery technique
US7574613B2 (en) * 2006-03-14 2009-08-11 Microsoft Corporation Scaling idle detection metric for power management on computing device
US20070260898A1 (en) 2006-05-03 2007-11-08 Edward Burton Voltage regulator with suspend mode
US20080005591A1 (en) 2006-06-28 2008-01-03 Trautman Mark A Method, system, and apparatus for dynamic thermal management
US7584369B2 (en) 2006-07-26 2009-09-01 International Business Machines Corporation Method and apparatus for monitoring and controlling heat generation in a multi-core processor
JP4808108B2 (ja) 2006-08-29 2011-11-02 パナソニック株式会社 プロセッサシステム
US20100325481A1 (en) 2006-10-20 2010-12-23 Freescale Semiconductor, Inc. Device having redundant core and a method for providing core redundancy
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
JP2008129846A (ja) 2006-11-21 2008-06-05 Nippon Telegr & Teleph Corp <Ntt> データ処理装置、データ処理方法およびプログラム
GB2445167A (en) 2006-12-29 2008-07-02 Advanced Risc Mach Ltd Managing performance of a processor
US7793125B2 (en) 2007-01-10 2010-09-07 International Business Machines Corporation Method and apparatus for power throttling a processor in an information handling system
CN101241390B (zh) 2007-02-07 2011-04-13 华硕电脑股份有限公司 多核心处理器的效能调整方法
US7783906B2 (en) 2007-02-15 2010-08-24 International Business Machines Corporation Maximum power usage setting for computing device
US7730340B2 (en) 2007-02-16 2010-06-01 Intel Corporation Method and apparatus for dynamic voltage and frequency scaling
US7849349B2 (en) 2007-03-28 2010-12-07 Qimonda Ag Reduced-delay clocked logic
JP4739271B2 (ja) 2007-04-19 2011-08-03 株式会社富士通アドバンストエンジニアリング 電源制御装置、仮想サーバ管理システム、電源制御方法および電源制御プログラム
US7865751B2 (en) 2007-06-18 2011-01-04 Intel Corporation Microarchitecture controller for thin-film thermoelectric cooling
US7902800B2 (en) 2007-07-13 2011-03-08 Chil Semiconductor Corporation Adaptive power supply and related circuitry
JP4834625B2 (ja) 2007-07-31 2011-12-14 株式会社東芝 電源管理装置及び電源管理方法
US8356306B2 (en) * 2007-07-31 2013-01-15 Hewlett-Packard Development Company, L.P. Workload management controller using dynamic statistical control
US20090049314A1 (en) * 2007-08-13 2009-02-19 Ali Taha Method and System for Dynamic Voltage and Frequency Scaling (DVFS)
CN101414268A (zh) 2007-10-15 2009-04-22 南京大学 一种在ARM MPCore处理器上管理处理器热插拔的方法
US7945804B2 (en) 2007-10-17 2011-05-17 International Business Machines Corporation Methods and systems for digitally controlled multi-frequency clocking of multi-core processors
JP5433837B2 (ja) 2007-12-05 2014-03-05 株式会社日立製作所 仮想計算機システム、仮想計算機の制御方法及びプログラム
US8024590B2 (en) 2007-12-10 2011-09-20 Intel Corporation Predicting future power level states for processor cores
US20090150696A1 (en) 2007-12-10 2009-06-11 Justin Song Transitioning a processor package to a low power state
JP4488072B2 (ja) 2008-01-18 2010-06-23 日本電気株式会社 サーバシステム、及びサーバシステムの電力削減方法
US8245236B2 (en) 2008-02-27 2012-08-14 International Business Machines Corporation Lock based moving of threads in a shared processor partitioning environment
JP4996519B2 (ja) 2008-03-27 2012-08-08 パナソニック株式会社 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法
US20090271646A1 (en) 2008-04-24 2009-10-29 Vanish Talwar Power Management Using Clustering In A Multicore System
US8170845B2 (en) * 2008-09-24 2012-05-01 International Business Machines Corporation Method and apparatus for automatic performance modeling with load dependent service times and overheads
US8195962B2 (en) 2008-11-11 2012-06-05 Globalfoundries Inc. Method and apparatus for regulating power consumption
CN101436098A (zh) 2008-12-24 2009-05-20 华为技术有限公司 降低多核对称多处理系统的功耗的方法及装置
US8924975B2 (en) 2009-07-23 2014-12-30 Empire Technology Development Llc Core selection for applications running on multiprocessor systems based on core and application characteristics
US9128705B2 (en) 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
US8689037B2 (en) 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US20110145559A1 (en) 2009-12-16 2011-06-16 Thomson Steven S System and method for controlling central processing unit power with guaranteed steady state deadlines
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
US9563250B2 (en) 2009-12-16 2017-02-07 Qualcomm Incorporated System and method for controlling central processing unit power based on inferred workload parallelism
US8650426B2 (en) 2009-12-16 2014-02-11 Qualcomm Incorporated System and method for controlling central processing unit power in a virtualized system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150083883A (ko) * 2012-11-05 2015-07-20 퀄컴 인코포레이티드 보장된 과도 데드라인들로 중앙 프로세싱 유닛 전력을 제어하기 위한 시스템 및 방법

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