JP4996519B2 - 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法 - Google Patents

仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法 Download PDF

Info

Publication number
JP4996519B2
JP4996519B2 JP2008084819A JP2008084819A JP4996519B2 JP 4996519 B2 JP4996519 B2 JP 4996519B2 JP 2008084819 A JP2008084819 A JP 2008084819A JP 2008084819 A JP2008084819 A JP 2008084819A JP 4996519 B2 JP4996519 B2 JP 4996519B2
Authority
JP
Japan
Prior art keywords
program
mode
programs
processor
processors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008084819A
Other languages
English (en)
Other versions
JP2009238024A (ja
Inventor
正憲 逸見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008084819A priority Critical patent/JP4996519B2/ja
Priority to US12/411,563 priority patent/US20090249347A1/en
Publication of JP2009238024A publication Critical patent/JP2009238024A/ja
Application granted granted Critical
Publication of JP4996519B2 publication Critical patent/JP4996519B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/329—Power saving characterised by the action undertaken by task scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G06F9/45533—Hypervisors; Virtual machine monitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Description

本発明は、仮想マルチプロセッサ、システムＬＳＩ、携帯電話機器、及び仮想マルチプロセッサの制御方法に関し、特に、複数のプログラムを切り替えながら実行する仮想マルチプロセッサに関する。
近年、携帯電話機器などの移動体通信機器の需要が急速に高まっている。これにより、移動体通信機器用のＬＳＩの需要もますます高まっている。移動体通信機器は、主にバッテリーから電力が供給されるので、移動体通信機器用のＬＳＩでは、消費電力を削減することが重要である。
一方、プロセッサ開発の分野において、近年、特に仮想化技術が注目されている。プロセッサの仮想化を実現する手段は数多く開発されている。中でもＩｎｔｅｌ社により開発されたＣＰＵの仮想化支援機能であるＩｎｔｅｌ Ｖｉｒｔｕａｌｉｚａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙがよく知られている。また、本発明に関連する技術としては、特許文献１記載の技術が知られている。特許文献１には、スレッドを作成及び破棄する際のオーバーヘッドを低減する技術が記載されている。
特表２００７−５０４５４１号公報
しかしながら、上記の従来の技術には下記の問題点がある。
仮想マルチプロセッサ上で複数のプログラムを並列に実行する場合、通常、個々のプログラムを複数個実装されている物理プロセッサの中のどのプロセッサで実行させるかはハードウェアで構成されるスケジューラによって決定される。また、プログラムの実行の並列度を高めるという観点から、プログラムをどの物理プロセッサで実行するかは通常は指定しない。
ところで、例えば仮想マルチプロセッサ上で携帯電話用アプリケーションプログラムを実行する場合、当該アプリケーションプログラムは、ホスト処理プログラムとメディア処理プログラムとに分類される。
ホスト処理プログラムとは、主にシステム制御を行うプログラムであり、メディア処理プログラムとは、主に音声通話処理及び画像処理を行うプログラムである。
仮想マルチプロセッサは、メディア処理プログラムを休止する期間が発生した場合、ホスト処理プログラムだけを実行し続け、メディア処理プログラムを実行しない制御を行う。このメディア処理プログラムを休止する期間においては、仮想マルチプロセッサの処理量が少なくなるため、複数の物理プロセッサのうち一部の物理プロセッサの動作を停止する。具体的には、動作を停止する物理プロセッサへのクロックの供給が停止される。これによって、ＬＳＩの消費電力が削減される。
しかしながら、ホスト処理プログラム及びメディア処理プログラムが実行される物理プロセッサがハードウェアで構成されるスケジューラにより決定されるので、クロックの供給を停止する制御を低粒度で行うことが困難である。また、スケジューラは所定の時間毎にスケジューリングを行うので、一部の物理プロセッサの動作を停止する低電力モードに移行する際に、直ちにスケジューリングを行うことができない。つまり、従来の仮想マルチプロセッサでは、低電力モードに移行する際のオーバーヘッドが大きいという問題がある。
そこで、本発明は、低電力モードに移行する際のオーバーヘッドを削減できる仮想マルチプロセッサを提供することを目的とする。
上記目的を達成するために、本発明に係る仮想マルチプロセッサは、複数のプログラムを割り当て時間ごとに切り替えながら実行する１以上のプロセッサと、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定するスケジューリング部と、前記複数のプログラムのそれぞれに対する、前記割り当て時間を保持する割り当て時間レジスタと、第１モード又は第２モードが設定されるモードレジスタとを備え、前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記１以上のプロセッサにより実行されているプログラムの前記割り当て時間に依存するタイミングで、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、前記モードレジスタに前記第２モードが設定されている場合、前記割り当て時間に依存しないタイミングで、前記１以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定する。
この構成によれば、本発明に係る仮想マルチプロセッサが備えるスケジューリング部は第２モード（低電力モード）時には、プロセッサの一部にプログラムを実行させない。これにより、プログラムを実行していないプロセッサに対してクロックの供給を停止することで、消費電力を削減できる。例えば、本発明に係る仮想マルチプロセッサ上で携帯電話用アプリケーションプログラムを実行する場合、第２モードにおいては、スケジューリング部は、ホスト処理プログラムのみをプロセッサに実行させ、メディア処理を休止させることができる。
さらに、本発明に係る仮想マルチプロセッサは、第２モードへの移行時には、プログラムの割り当て時間に依存しないタイミングで、スケジューリングを行う。これにより、本発明に係る仮想マルチプロセッサは、第２モードへの移行時に直ちにスケジューリングを行えるので、第２モードに移行する際のオーバーヘッドを削減できる。
また、前記仮想マルチプロセッサは、さらに、前記モードレジスタに前記第２モードが設定されている場合、前記１以上のプロセッサのうち、プログラムを実行していないプロセッサへのクロックの供給を停止するクロック停止部を備えてもよい。
この構成によれば、本発明に係る仮想マルチプロセッサは、動作していないプロセッサに対してクロックの供給を停止することで、消費電力を削減できる。
また、前記１以上のプロセッサは、複数のプロセッサであり、前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記複数のプロセッサの一部のみがプログラムを実行するように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定してもよい。
また、前記スケジューリング部は、前記モードレジスタの設定が変更されたことを検知し、前記第１モードから前記第２モードに変更を検知した際に、前記割り当て時間に依存しないタイミングで、前記１以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定してもよい。
また、前記スケジューリング部は、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、前記複数のプロセッサに実行されているプログラムのうち一部のプログラムの実行を一時中断し、前記モードレジスタの設定が再度前記第１モードに変更された後に、一時中断した前記プログラムを優先して前記プロセッサに実行させてもよい。
この構成によれば、本発明に係る仮想マルチプロセッサは、第１モードから第２モードに遷移した後に、再び第１モードに遷移した場合に、元の第１モードで実行されていたプログラムを引き続き実行できる。
また、前記複数のプログラムは、１以上の第１プログラム及び１以上の第２プログラムを含み、前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記１以上のプロセッサのそれぞれに、前記第１プログラム又は前記第２プログラムを実行させるように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、前記複数のプロセッサのうち前記第１プログラムを実行しているプロセッサに当該第１プログラムの実行を継続させ、前記複数のプロセッサのうち前記第２プログラムを実行しているプロセッサに当該第２プログラムの実行を一時中断させてもよい。
この構成によれば、第２モードが設定されている場合、スケジューリング部は、ホスト処理プログラム（第１プログラム）のみをプロセッサに実行させ、メディア処理プログラム（第２プログラム）を休止させることができる。
また、前記モードレジスタの設定は、前記複数のプロセッサにより実行される前記第１プログラムにより変更され、前記スケジューリング部は、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、当該変更を行った第１プログラムを実行しているプロセッサに当該第１プログラムの実行を継続させ、当該第１プログラム以外のプログラムを実行しているプロセッサに当該プログラムの実行を一時中断させてもよい。
この構成によれば、本発明に係る仮想マルチプロセッサは、第２モードにおいて、ホスト処理プログラムのみを実行できる。
また、前記仮想マルチプロセッサは、さらに、複数の前記第１プログラムのそれぞれに対し第１の値又は第２の値が設定されるプログラム設定レジスタを備え、前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記複数のプロセッサの一部のみに、前記複数の第１プログラムのうち前記第１の値が設定されている前記プログラム設定レジスタに対応する複数の第１プログラムを切り替えながら実行させてもよい。
この構成によれば、本発明に係る仮想マルチプロセッサは、第２モードにおいて、複数のホスト処理プログラムを実行できる。
また、前記仮想マルチプロセッサは、さらに、複数の前記第１プログラムのそれぞれに対し第１の値又は第２の値が設定されるプログラム設定レジスタと、前記複数のプロセッサのうち前記第２モード時にプログラムを実行するプロセッサの数が設定されるプロセッサ数レジスタとを備え、前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記プロセッサ数レジスタに設定された前記数のプロセッサに、前記複数の第１プログラムのうち前記第１の値が設定されている前記プログラム設定レジスタに対応する前記複数の第１プログラムを実行させてもよい。
この構成によれば、本発明に係る仮想マルチプロセッサは、第２モードにおいて、複数のホスト処理プログラムを並列に複数のプロセッサで実行できる。
また、前記１以上のプロセッサは、１個のプロセッサであり、前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記１個のプロセッサにプログラムを実行させなくてもよい。
また、本発明に係るシステムＬＳＩは、前記仮想マルチプロセッサを備える。
また、本発明に係る携帯電話機器は、前記システムＬＳＩを備える。
また、本発明に係る仮想マルチプロセッサの制御方法は、複数のプログラムを割り当て時間ごとに切り替えながら実行する１以上のプロセッサと、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定するスケジューリング部と、前記複数のプログラムのそれぞれに対する、前記割り当て時間を保持する割り当て時間レジスタと、第１モード又は第２モードが設定されるモードレジスタとを備える仮想マルチプロセッサの制御方法であって、前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記１以上のプロセッサにより実行されているプログラムの前記割り当て時間に依存するタイミングで、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記割り当て時間に依存しないタイミングで、前記１以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定する。
なお、本発明は、このような仮想マルチプロセッサとして実現できるだけでなく、仮想マルチプロセッサに含まれる特徴的な手段をステップとする仮想マルチプロセッサの制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
以上より、本発明は、低電力モードに移行する際のオーバーヘッドを削減できる仮想マルチプロセッサ、システムＬＳＩ、携帯電話機器、及び仮想マルチプロセッサの制御方法を提供できる。
以下、本発明に係る仮想マルチプロセッサの実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１に係る仮想マルチプロセッサでは、通常モード時には、スケジューラが複数のプロセッサの全てに、ホスト処理プログラム又はメディア処理プログラムを実行させ、低電力モード時には、スケジューラが複数のプロセッサの一部にホスト処理プログラムのみを実行させる。
これにより、本発明の実施の形態１に係る仮想マルチプロセッサは、低粒度でクロック制御を行えるので、低電力モードに移行する際のオーバーヘッドを削減できる。
まず、本発明の実施の形態１に係る仮想マルチプロセッサの構成を説明する。
図１は、本発明の実施の形態１に係る仮想マルチプロセッサの構成を示す機能ブロック図である。
図１に示す仮想マルチプロセッサ１００は、複数のプログラムを並列に実行可能である。仮想マルチプロセッサ１００は、例えば、携帯電話用アプリケーションプログラムを実行する。また、仮想マルチプロセッサ１００は、消費電力を抑制した低電力モードであるスリープモードと、通常の消費電力で動作を行う通常モードとを有する。
仮想マルチプロセッサ１００は、複数の物理プロセッサ１１０と、仮想マルチプロセッサコントローラ（以下、ＶＭＰＣ）２００と、クロック停止部１２０とを備える。
複数の物理プロセッサ１１０（以下、ＰＰとも記す。また、仮想マルチプロセッサ１００が備える３つのＰＰをそれぞれＰＰ０〜ＰＰ２と記す。）は、複数のプログラムを並列に実行する。また、複数の物理プロセッサ１１０は、複数のプログラムを一定時間ごとに切り替えながら実行する。
このとき、各プログラムからはそれぞれが仮想的に１つの独立したプロセッサで実行されるように見える。この仮想的なプロセッサを論理プロセッサ（以下、ＬＰ）という。１つのプログラムは１つのＬＰ上で実行される。１つのプログラムがＰＰ上で実行されるとき、当該プログラムに対応するＬＰがＰＰにアサインされるという。
ＬＰは、実行状態（ｒｕｎｎｉｎｇ状態）と、実行可能状態（ｒｅａｄｙ状態）と、イベント待ち状態（ｗａｉｔｉｎｇ状態）と、実行可能な中断状態（ｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態）と、イベント待ちかつ中断状態（ｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態）との５つの動作状態をもつ。
ｒｕｎｎｉｎｇ状態は、プログラムがＰＰ上で実行されている状態である。ｒｅａｄｙ状態は、プログラムを実行可能であるが、当該プログラムを実行するＰＰが存在しないために待機している状態である。ｗａｉｔｉｎｇ状態は、なんらかの外部イベント（ＤＭＡ転送の完了など）を待つ状態である。ｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態は、プログラムの実行が外部イベントにより一時的に中断されている状態である。ｓｕｓｐｅｎｄｅｄ ｗａｉｔｉｎｇ状態はプログラムの実行が外部イベントにより一時的に中断され、かつ外部イベントを待つ状態である。
ＶＭＰＣ２００は、物理プロセッサ１１０によるプログラムの実行を制御する。ＶＭＰＣ２００は、制御レジスタ２１０と、論理プロセッサ状態レジスタ２２０と、スケジューラ２３０と、コンテキスト転送制御部２４０と、コンテキストメモリ２５０とを備える。
論理プロセッサ状態レジスタ２２０は、ＬＰの状態を管理するためのレジスタである。図２は、論理プロセッサ状態レジスタ２２０の構成を示す図である。
論理プロセッサ状態レジスタ２２０は、３２個のレジスタＬＰ０ＳＲ、ＬＰ１ＳＲ、・・・、ＬＰ３１ＳＲを含む。それぞれのレジスタＬＰｎＳＲ（ｎ＝０−３１。またｎをＬＰのＩＤという）は、ＬＰがアサインされたＰＰを特定する情報と、当該ＬＰの動作状態とを保持する。
レジスタＬＰｎＳＲの第０から第２ビットは、ＬＰの動作状態を示す。レジスタＬＰｎＳＲの第３ビットから第４ビットは、対応するＬＰがどのＰＰにアサインされているかを示す。また、ＬＰのＩＤにより優先度が管理される。例えば、ＩＤが小さいＬＰほど優先度が高く、かつ実行が完了したプログラムに対応するＬＰの優先度は最低に設定される。
論理プロセッサ状態レジスタ２２０は、スケジューラ２３０により更新される。
制御レジスタ２１０は、スケジューラ２３０を制御するためのレジスタである。制御レジスタ２１０は、クォンタムレジスタ２１２と、スリープモードレジスタ２１３とを備える。
クォンタムレジスタ２１２は、３２個のレジスタＬＰｎＱＴＭＲ（ｎ＝０−３１）を含む。
図３は、クォンタムレジスタ２１２の構成を示す図である。各レジスタＬＰｎＱＴＭＲは、対応するＬＰのクォンタム時間を保持する。クォンタム時間は、ユーザが各プログラムに付与した固有の時間であり、各ＬＰに対応するプログラムがＰＰで実行される時間である。言い換えると、クォンタム時間は、ＰＰにＬＰが割り当てられる時間である。また、クォンタムレジスタ２１２により保持されるクォンタム時間は、ＰＰで実行されるプログラムにより設定される。
スケジューラ２３０は、ＬＰに対応するプログラムの実行時間が、当該ＬＰに対応するクォンタム時間に等しくなったときに、予めスケジューリングした他のＬＰをＰＰにアサインすることにより、実行するプログラムを切り替える。具体的には、スケジューラ２３０は、プログラムの実行時間をカウントし、カウント値がクォンタム時間に等しくなったときにＬＰを切り替える。
スリープモードレジスタ２１３は、スリープモード及び通常モードのうちいずれかが設定されるレジスタである。スリープモードレジスタ２１３は、ＰＰで実行されるプログラムにより更新される。つまり、スリープモードレジスタ２１３は、ＰＰで実行されるプログラムが、通常モードからスリープモードに遷移することを要求するためのレジスタである。
図４は、スリープモードレジスタ２１３の構成を示す図である。例えば、スリープモードレジスタ２１３の第０ビットに１が保持されているとスリープモードであることを示し、０が保持されていると通常モードであることを示す。スリープモードレジスタ２１３の第０ビットに１が書き込まれると、スケジューラ２３０はスリープモードに遷移するためのスケジューリングを行う。
スケジューラ２３０は、複数のプログラムの優先度に従い、複数のプログラムの実行順序、及びプログラムを実行するＰＰを決定するスケジューリングを行う。
通常モード時には、スケジューラ２３０は、複数のＰＰにより実行されているプログラムのうちいずれかのクォンタム時間に依存するタイミングで、スケジューリングを行う。具体的には、スケジューラ２３０は、プログラムの実行時間がクォンタム時間に等しくなる時刻から所定の時間前のタイミングで、スケジューリングを行い、当該プログラムの実行時間がクォンタム時間に等しくなった後に、ＰＰにより実行されるプログラムを切り替える。スケジューラ２３０は、動作状態が実行可能状態であるＬＰのうち優先度が高いＬＰを、プログラムの実行時間がクォンタム時間に等しくなったＰＰに実行させるように、スケジューリングを行う。
通常モード時には、スケジューラ２３０は、ＰＰのそれぞれに、プログラムを実行させる。つまり、スケジューラ２３０は、ＰＰにアサインされた全てのＬＰの動作状態を実行状態に設定する。
スリープモード時には、スケジューラ２３０は、複数のＰＰの一部のみにホスト処理プログラムを実行させる。また、スケジューラ２３０は、ＰＰにメディア処理プログラムを実行させない。つまり、スケジューラ２３０は、複数のＰＰのうち少なくとも１つのＰＰがプログラムを実行しないようにスケジューリングを行う。
スケジューラ２３０は、ＰＰにアサインされているホスト処理プログラムを実行するＬＰの動作状態を実行状態に設定し、ＰＰにアサインされているメディア処理プログラムに対応するＬＰの動作状態をｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態に設定する。ここで、スケジューラ２３０は、メディア処理プログラムを実行するＬＰのうちでｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態又はｒｅａｄｙ状態であるものが存在し、かつ、ＬＰがアサインされていないＰＰが存在する場合でも、メディア処理プログラムを実行するＬＰをＰＰにアサインしない。
また、スケジューラ２３０は、動作モードが通常モードからスリープモードに変更された際に、クォンタム時間に依存しないタイミングで、スケジューリングを行う。言い換えると、スケジューラ２３０は、スリープモードレジスタ２１３の設定が変更されたタイミングに依存するタイミングで、スケジューリングを行う。
コンテキストメモリ２５０は、ＬＰで用いられるコンテキストを記憶する。コンテキストとは、プログラムを実行するために必要な制御情報及びデータ情報等である。
コンテキスト転送制御部２４０は、実行が完了したプログラムのコンテキストをコンテキストメモリ２５０に書き込む。また、コンテキスト転送制御部２４０は、実行されるプログラムのコンテキストをコンテキストメモリ２５０から読み出し、読み出したコンテキストを当該プログラムに対応するＬＰがアサインされたＰＰに転送する。
クロック停止部１２０は、スリープモードにおいて、複数のＰＰのうちＬＰがアサインされていないＰＰへのクロックの供給を停止する。
図５は、ＬＰの状態遷移を示す図である。当該状態遷移はスケジューラ２３０により行われる。
次に、本発明の実施の形態１に係る仮想マルチプロセッサ１００の動作を説明する。
まず、通常モード時の仮想マルチプロセッサ１００の動作を説明する。
図６Ａは、通常モード時の各ＰＰにアサインされるＬＰの一例を示す図である。図６Ｂは、ＬＰの状態の一例を示す図である。
時刻Ｔ１より前において、ＰＰ０、ＰＰ１及びＰＰ２にはそれぞれＬＰ０、ＬＰ１及びＬＰ２がアサインされている。なお、ＬＰ０〜ＬＰ２で実行されるプログラムは、ホスト処理プログラムであっても、メディア処理プログラムであってもよい。
時刻Ｔ１においてＬＰ０で実行されていたプログラムの実行が終了する。スケジューラ２３０は、時刻Ｔ１より所定の時間前の時刻Ｔ０において、スケジューリングを開始する。
この実施例ではスケジューリングの優先度は、ラウンドロビン方式を用いて決定されるものとする。つまり、ＩＤが小さいＬＰほど優先度が高く、かつ実行が完了したプログラムに対応するＬＰの優先度は最低に設定される。
したがって、ＬＰ０の割り当て時間が終了したのち、ｒｅａｄｙ状態のＬＰの中で次に最も優先度が高いＬＰはＬＰ３である。よって、スケジューラ２３０は、ＬＰ０の次にＰＰ０にアサインするＬＰをＬＰ３と決定する。また、スケジューラ２３０は、次にＰＰ０にアサインするＬＰがＬＰ３であることをコンテキスト転送制御部２４０に通知する。
コンテキスト転送制御部２４０は、コンテキストメモリ２５０からＬＰ３のコンテキストを読み出し、読み出したコンテキストをＰＰ０に転送する。
ここで、ＰＰ０〜ＰＰ２は、それぞれ２つのコンテキストを保持可能である。これにより、コンテキスト切り替えの際のオーバーヘッドが低減される。
また、時刻Ｔ１で、ＶＭＰＣ２００は、ＰＰ０にＬＰ０の実行時間が割り当て時間に等しくなったことを通知する。ＰＰ０は、コンテキスト転送制御部２４０により転送されたＬＰ３のコンテキストを用いてＬＰ３に対応するプログラムの実行を開始する。
次に、通常モードからスリープモードに遷移するときの仮想マルチプロセッサ１００の動作を説明する。
図７Ａは、通常モード及びスリープモードの遷移時において、各ＰＰにアサインされるＬＰを示す図である。図７Ｂは、スリープモードに遷移するときの各ＬＰの状態を示す図である。ここでは、ＬＰ０上で実行されるプログラムはホスト処理プログラムであり、ＬＰ１及びＬＰ２上で実行されるプログラムはメディア処理プログラムであるとする。
ホスト処理プログラム上でスリープモードに遷移することが決定されたとき、ＬＰ０で実行中のプログラムの特権レベルは、ユーザレベルからシステムレベルに遷移する。
ＰＰ０上のシステムレベルのプログラムにより、時刻Ｔ２において、スリープモードレジスタ２１３の第０ビットに１が書き込まれる。スケジューラ２３０は、スリープモードレジスタ２１３の設定が変更されたことを検出し、スケジューリングを開始する。また、このとき、スケジューラ２３０はスリープモードレジスタ２１３にアクセスしたＰＰを検出し（この例ではＰＰ０）、ＰＰ０以外のＰＰにアサインされているＬＰすなわちＬＰ１とＬＰ２とをｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態にする。また、スケジューラ２３０は、ＰＰ０にＬＰ０をアサインし、実行を続けさせる。
スケジューリング開始時刻に到達したとき（時刻Ｔ３及び時刻Ｔ４）、スケジューラ２３０は、ＰＰ０にＬＰ０を再度アサインし、ＰＰ１及びＰＰ２にはｒｅａｄｙ状態及びｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態のＬＰが存在するにもかかわらず、アサインしない。
時刻Ｔ５で、ＰＰ０によりスリープモードレジスタ２１３の第０ビットに０が書き込まれ、スケジューラ２３０が起動する。スケジューラ２３０は、ＰＰ１及びＰＰ２に、直前にアサインされていたＬＰ１とＬＰ２とをそれぞれアサインし、ＰＰ０〜ＰＰ２にプログラムの実行を開始させる。つまり、スケジューラ２３０は、スリープモードレジスタ２１３の設定が再度通常モードに変更された後に、スリープモードの移行時に一時中断したＬＰを優先してＰＰに実行させる。
一方、時刻Ｔ２から時刻Ｔ５において、クロック停止部１２０は、ＰＰ１及びＰＰ２へのクロック供給を停止する。
図８は、通常モード時及びスリープモード時のスケジューリング動作の流れを示すフローチャートである。
まず、スケジューラ２３０が起動される（Ｓ１０１）。具体的には、ＰＰで実行されているプログラムの実行時間がクォンタム時間に一致する時刻より所定の時間前の時刻、及びスリープモードレジスタ２１３に保持される値が変更された際に、スケジューラ２３０が起動される。
次に、スケジューラ２３０は、スリープモードレジスタ２１３に保持される値が１であるか０であるかを判定する（Ｓ１０２）。スリープモードレジスタ２１３に保持される値が０の場合（Ｓ１０２でＮｏ）、つまり通常モード時には、ｒｅａｄｙ状態、及びｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態のＬＰのうち優先度の高いＬＰを、割り当て時間が終了するプログラムを実行していたＰＰにアサインする（Ｓ１０３）。
次に、スケジューラ２３０が停止される（Ｓ１０４）。
一方、スリープモードレジスタ２１３に保持される値が１の場合（Ｓ１０２でＹｅｓ）、つまり通常モードからスリープモードに変更された際には、スケジューラ２３０は、当該変更を行ったプログラム以外のプログラムの実行を一時中断する。つまり、スケジューラ２３０は、ＰＰに実行されているプログラムのうちメディア処理プログラムの実行を一時中断する。
具体的には、まず、スケジューラ２３０は、スリープモードレジスタ２１３に１を書き込んだＬＰのＩＤ及びＰＰのＩＤを取得し、保持する（Ｓ１０５）。つまり、スケジューラ２３０は、ホスト処理プログラムを実行しているＬＰのＩＤ及び当該ＬＰがアサインされているＰＰのＩＤを取得し、保持する。
次に、スケジューラ２３０は、ステップＳ１０５で取得したＩＤのＬＰ以外のｒｕｎｎｉｎｇ状態のＬＰの動作状態をｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態にする（Ｓ１０６）。このとき、ステップＳ１０５で取得したＩＤのＬＰ以外のｒｕｎｎｉｎｇ状態のＬＰが仮想マルチプロセッサ１００の外部にアクセス中の場合は、スケジューラ２３０は、アクセスが完了するまで待ち、アクセス完了後に、当該ＬＰの動作状態をｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態に変更する。
また、スケジューラ２３０は、ステップＳ１０５で取得したＰＰのＩＤのＰＰに、同じく取得したＬＰのＩＤのＬＰをアサインし、実行を続けさせる（Ｓ１０７）。
次に、スケジューラ２３０が停止される（Ｓ１０４）。
以上より、本発明の実施の形態１に係る仮想マルチプロセッサ１００では、スリープモード時には、スケジューラ２３０は、複数のＰＰのうち一部のＰＰにホスト処理プログラムを実行させ、他のＰＰにはメディア処理プログラムの実行を一時中断させる。これにより、プログラムを実行していないＰＰに対してクロックの供給を停止することで、消費電力を削減できる。
また、仮想マルチプロセッサ１００では、通常モードからスリープモードへの移行時には、クォンタム時間に依存しないタイミングで、スリープモード時のスケジューリングを行う。これにより、仮想マルチプロセッサ１００は、スリープモードへの移行時に直ちにスケジューリングを行えるので、スリープモードに移行する際のオーバーヘッドを削減できる。また、仮想マルチプロセッサ１００は、物理プロセッサ１１０へのクロックの供給又は停止の制御を低粒度で行えるので、極めて高い消費電力削減効果を実現できる。
以上、本発明の実施の形態１に係る仮想マルチプロセッサ１００について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記説明において、スリープモード時には、ホスト処理プログラムを実行する１つのＬＰのみが１つのＰＰにアサインされ、実行される例を示したが、ホスト処理プログラムを実行する２以上のＬＰが切り替えられながら１つのＰＰにアサインされてもよい。
この場合、ＶＭＰＣ２００は、図１に示す構成に加えて、さらに、ＬＰ制御レジスタ２６０を備えればよい。図９は、ＬＰ制御レジスタ２６０の構成を示す図である。
ＬＰ制御レジスタ２６０は、スリープモード時に実行される複数のホスト処理プログラムが設定されるレジスタである。ＬＰ制御レジスタ２６０は、３２個のレジスタＬＰｎＣＴＬＲ（ｎ＝０−３１）を含む。各レジスタＬＰｎＣＴＬＲの第０ビットには、グループＩＤが設定される。グループＩＤは、当該ＬＰをスリープモード時に実行するか否かを示す情報である。具体的には、ホスト処理プログラムを実行するＬＰに対応するレジスタＬＰｎＣＴＬＲにはグループＩＤ＝０が設定される。一方、メディア処理プログラムを行うＬＰに対応するレジスタＬＰｎＣＴＬＲにはグループＩＤ＝１が設定される。
スリープモード時には、スケジューラ２３０は、グループＩＤ＝０が設定された複数のＬＰに対応するプログラムを、１つのＰＰに切り替えながら実行させる。また、スケジューラ２３０は、グループＩＤ＝１が設定されたＬＰをｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態にし、当該ＬＰに対するプログラムをＰＰに実行させない。
また、複数のＰＰがホスト処理プログラムを並列に実行しているときにスリープモードレジスタ２１３に１が書き込こまれた場合、スケジューラ２３０は、当該ホスト処理プログラムの処理を完了させたのちに、グループＩＤ＝０が設定された複数のＬＰに対応するプログラムを、１つのＰＰに切り替えながら実行させる。
これにより、ホスト処理プログラムが複数のＬＰ上で実行される場合においても同様の効果を得られる。
また、上記説明では、スリープモード時には、１つのＰＰのみがプログラムを実行するとしたが、２以上のＰＰがプログラムを実行してもよい。つまり、仮想マルチプロセッサ１００が備える複数のＰＰのうち一部のみがプログラムを実行すればよい。
この場合、ＶＭＰＣ２００は、さらに、ＰＰ制御レジスタ２７０を備えればよい。図１０は、ＰＰ制御レジスタ２７０の構成を示す図である。
ＰＰ制御レジスタ２７０は、スリープモード時に動作させるＰＰの数が設定されるレジスタである。
スリープモード時には、スケジューラ２３０は、ＰＰ制御レジスタ２７０に設定されたＰＰの数分のＰＰにそれぞれＬＰをマッピングする。
これにより、スリープモード時に、複数のホスト処理プログラムを並列に複数のＰＰ上で実行できる。
また、上記説明において、スリープモード時に実行するプログラムは携帯電話用アプリケーションプログラムに含まれるホスト処理プログラムとしたが、本発明はこれに限定されるものでない。
また、上記説明において、仮想マルチプロセッサ１００は、３つのＰＰを備えるとしたが、１以上のＰＰを備えればよい。また、仮想マルチプロセッサ１００が１つのＰＰのみを備える場合には、スリープモードにおいては、スケジューラ２３０は、当該１つのＰＰのＬＰをｓｕｓｐｅｎｄｅｄ ｒｅａｄｙ状態にし、プログラムを実行させない。また、クロック停止部１２０は、当該１つのＰＰへのクロックの供給を停止する。
（実施の形態２）
本発明の実施の形態２では、上述した実施の形態１に係る仮想マルチプロセッサ１００を備える携帯電話機器について説明する。
まず、本発明の実施の形態２に係る携帯電話機器５００の構成を説明する。
図１１は、本発明の実施の形態２に係る携帯電話機器５００の構成を示す機能ブロック図である。携帯電話機器５００は、音楽再生機能付き携帯電話機器である。
図１１に示す携帯電話機器５００は、システムＬＳＩ５１０と、アンテナ５２１と、高周波信号送受信部５２２と、外部メモリ５２３と、入出力部５２４と、ＳＤＲＡＭ５２５とを備える。
高周波信号送受信部５２２は、アンテナ５２１を介して、通話データ等を送受信する。
外部メモリ５２３は、音楽データを蓄積する。
入出力部５２４は、スピーカを内蔵した受話器である。
ＳＤＲＡＭ５２５は、再生を行う音楽データ及び再生処理後の音楽データ等を一時格納する。
システムＬＳＩ５１０は、例えば、１チップの半導体集積回路である。システムＬＳＩ５１０は、仮想マルチプロセッサ１００と、バス制御部５３０と、メモリＩ／Ｆ５１１と、Ｉ／Ｏ制御部５１２とを備える。なお、仮想マルチプロセッサ１００のみを１チップの半導体集積回路として形成してもよいし、仮想マルチプロセッサ１００と、仮想マルチプロセッサ１００、バス制御部５３０、及びメモリＩ／Ｆ５１１のうちいずれか１以上とを１チップの半導体集積回路として形成してもよい。
仮想マルチプロセッサ１００は、実施の形態１で述べた仮想マルチプロセッサ１００である。
メモリＩ／Ｆ５１１は、ＳＤＲＡＭ５２５へのデータ書き込み及び読み出しを行う。
Ｉ／Ｏ制御部５１２は、高周波信号送受信部５２２、外部メモリ５２３及び入出力部５２４とのデータの入出力を制御する。
バス制御部５３０は、仮想マルチプロセッサ１００、メモリＩ／Ｆ５１１及びＩ／Ｏ制御部５１２の間を接続するバスを制御する。
次に、携帯電話機器５００において、外部メモリ５２３に蓄積される音楽データを再生する動作を説明する。
まず、Ｉ／Ｏ制御部５１２は、外部メモリ５２３に蓄積される音楽データを読み出す。Ｉ／Ｏ制御部５１２は、メモリＩ／Ｆ５１１を介して、読み出した音楽データをＳＤＲＡＭ５２５に格納する。
仮想マルチプロセッサ１００は、メモリＩ／Ｆ５１１及びバス制御部５３０を介して、ＳＤＲＡＭ５２５から音楽データを読み出す。仮想マルチプロセッサ１００は、読み出した音楽データに再生処理を行う。仮想マルチプロセッサ１００は、再生処理後のデータをＳＤＲＡＭ５２５に格納する。
Ｉ／Ｏ制御部５１２は、ＳＤＲＡＭ５２５に格納された再生処理後のデータを、メモリＩ／Ｆ５１１を介して読み出す。Ｉ／Ｏ制御部５１２は、読み出した再生処理後のデータを入出力部５２４に送る。
入出力部５２４は、Ｉ／Ｏ制御部５１２から送られた再生処理後のデータをスピーカから出音する。
ここで、音楽データの再生処理を行っている間、仮想マルチプロセッサ１００は常に全てのＰＰを用いて処理を実行しているわけではなく、一部のプログラム（実施の形態１で説明したホスト処理プログラム）以外のプログラムを実行する必要がない期間がある。この期間、仮想マルチプロセッサ１００は稼動するＰＰを１個にし、当該ＰＰ上でホスト処理プログラムのみを実行させる。これにより、携帯電話機器５００の消費電力を削減できる。
本発明は、仮想マルチプロセッサ、システムＬＳＩ、携帯電話機器、及び仮想マルチプロセッサの制御方法に適用でき、特に仮想マルチプロセッサを備える携帯電話機器等の移動体通信機器に適用できる。
本発明の実施の形態１に係る仮想マルチプロセッサの構成を示すブロック図である。 本発明の実施の形態１に係る論理プロセッサ状態レジスタの構成を示す図である。 本発明の実施の形態１に係るクォンタムレジスタの構成を示す図である。 本発明の実施の形態１に係るスリープモードレジスタの構成を示す図である。 本発明の実施の形態１に係る論理プロセッサの状態遷移を示す図である。 通常モード時に、本発明の実施の形態１に係る物理プロセッサにアサインされる論理プロセッサの一例を示す図である。 通常モード時に、本発明の実施の形態１に係る論理プロセッサの状態の一例を示す図である。 スリープモード時に、本発明の実施の形態１に係る物理プロセッサにアサインされる論理プロセッサの一例を示す図である。 スリープモード時に、本発明の実施の形態１に係る論理プロセッサの状態の一例を示す図である。 本発明の実施の形態１に係る仮想マルチプロセッサの動作の流れを示すフローチャートである。 本発明の実施の形態１に係るＬＰ制御レジスタの構成を示す図である。 本発明の実施の形態１に係るＰＰ制御レジスタの構成を示す図である。 本発明の実施の形態２に係る携帯電話機器の構成を示すブロック図である。
符号の説明
１００ 仮想マルチプロセッサ
１１０ 物理プロセッサ
１２０ クロック停止部
２００ ＶＭＰＣ
２１０ 制御レジスタ
２１２ クォンタムレジスタ
２１３ スリープモードレジスタ
２２０ 論理プロセッサ状態レジスタ
２３０ スケジューラ
２４０ コンテキスト転送制御部
２５０ コンテキストメモリ
２６０ ＬＰ制御レジスタ
２７０ ＰＰ制御レジスタ
５００ 携帯電話機器
５１１ メモリＩ／Ｆ
５１２ Ｉ／Ｏ制御部
５２１ アンテナ
５２２ 高周波信号送受信部
５２３ 外部メモリ
５２４ 入出力部
５２５ ＳＤＲＡＭ
５３０ バス制御部

Claims (13)

  1. 複数のプログラムを割り当て時間ごとに切り替えながら実行する２以上のプロセッサと、
    前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定するスケジューリング部と、
    前記複数のプログラムのそれぞれに対する、前記割り当て時間を保持する割り当て時間レジスタと、
    第１モード又は第２モードが設定されるモードレジスタとを備え、
    前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記２以上のプロセッサにより実行されているプログラムの前記割り当て時間に依存するタイミングで、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、前記モードレジスタに前記第２モードが設定されている場合、前記割り当て時間に依存しないタイミングで、前記２以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムのうち前記少なくとも１つのプロセッサで実行しない前記プログラムを除いた１以上のプログラムの実行順序、及びプログラムを実行するプロセッサを決定する
    前記仮想マルチプロセッサは、さらに、
    前記モードレジスタに前記第２モードが設定されている場合、前記２以上のプロセッサのうち、プログラムを実行していないプロセッサへのクロックの供給を停止するクロック停止部を備える
    ことを特徴とする仮想マルチプロセッサ。
  2. 前記スケジューリング部は、前記モードレジスタの設定が変更されたことを検知し、前記第１モードから前記第２モードに変更を検知した際に、前記割り当て時間に依存しないタイミングで、前記２以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムのうち前記少なくとも１つのプロセッサで実行しない前記プログラムを除いた１以上のプログラムの実行順序、及びプログラムを実行するプロセッサを決定する
    ことを特徴とする請求項１に記載の仮想マルチプロセッサ。
  3. 前記スケジューリング部は、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、前記２以上のプロセッサに実行されているプログラムのうち一部のプログラムの実行を一時中断し、前記モードレジスタの設定が再度前記第１モードに変更された後に、一時中断した前記プログラムを優先して前記プロセッサに実行させる
    ことを特徴とする請求項２に記載の仮想マルチプロセッサ。
  4. 前記複数のプログラムは、１以上の第１プログラム及び１以上の第２プログラムを含み、
    前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記２以上のプロセッサのそれぞれに、前記第１プログラム又は前記第２プログラムを実行させるように、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、前記２以上のプロセッサのうち前記第１プログラムを実行しているプロセッサに当該第１プログラムの実行を継続させ、前記２以上のプロセッサのうち前記第２プログラムを実行しているプロセッサに当該第２プログラムの実行を一時中断させる
    ことを特徴とする請求項２又は３に記載の仮想マルチプロセッサ。
  5. 前記モードレジスタの設定は、前記２以上のプロセッサにより実行される前記第１プログラムにより変更され、
    前記スケジューリング部は、前記モードレジスタの設定が前記第１モードから前記第２モードに変更された際、当該変更を行った第１プログラムを実行しているプロセッサに当該第１プログラムの実行を継続させ、当該第１プログラム以外のプログラムを実行しているプロセッサに当該プログラムの実行を一時中断させる
    ことを特徴とする請求項４に記載の仮想マルチプロセッサ。
  6. 前記仮想マルチプロセッサは、さらに、
    複数の前記第１プログラムのそれぞれに対し第１の値又は第２の値が設定されるプログラム設定レジスタを備え、
    前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記２以上のプロセッサの一部のみに、前記複数の第１プログラムのうち前記第１の値が設定されている前記プログラム設定レジスタに対応する複数の第１プログラムを切り替えながら実行させる
    ことを特徴とする請求項４に記載の仮想マルチプロセッサ。
  7. 前記仮想マルチプロセッサは、さらに、
    複数の前記第１プログラムのそれぞれに対し第１の値又は第２の値が設定されるプログラム設定レジスタと、
    前記２以上のプロセッサのうち前記第２モード時にプログラムを実行するプロセッサの数が設定されるプロセッサ数レジスタとを備え、
    前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記プロセッサ数レジスタに設定された前記数のプロセッサに、前記複数の第１プログラムのうち前記第１の値が設定されている前記プログラム設定レジスタに対応する複数の第１プログラムを実行させる
    ことを特徴とする請求項４に記載の仮想マルチプロセッサ。
  8. 請求項１〜７のいずれか１項に記載の仮想マルチプロセッサを備える
    ことを特徴とするシステムＬＳＩ。
  9. 請求項８記載のシステムＬＳＩを備える
    ことを特徴とする携帯電話機器。
  10. 複数のプログラムを割り当て時間ごとに切り替えながら実行する２以上のプロセッサと、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定するスケジューリング部と、前記複数のプログラムのそれぞれに対する、前記割り当て時間を保持する割り当て時間レジスタと、第１モード又は第２モードが設定されるモードレジスタと、前記２以上のプロセッサへのクロックの供給を停止するクロック停止部を備える仮想マルチプロセッサの制御方法であって、
    前記スケジューリング部は、前記モードレジスタに前記第１モードが設定されている場合、前記２以上のプロセッサにより実行されているプログラムの前記割り当て時間に依存するタイミングで、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、
    前記スケジューリング部は、前記モードレジスタに前記第２モードが設定されている場合、前記割り当て時間に依存しないタイミングで、前記２以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムのうち前記少なくとも１つのプロセッサで実行しない前記プログラムを除いた１以上のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、
    前記クロック停止部は、前記モードレジスタに前記第２モードが設定されている場合、前記２以上のプロセッサのうち、プログラムを実行していないプロセッサへのクロックの供給を停止する
    ことを特徴とする仮想マルチプロセッサの制御方法。
  11. 少なくとも第１モード及び第２モードに設定可能な仮想マルチプロセッサであって、
    複数のプログラムを割り当て時間ごとに切り替えながら実行する２以上のプロセッサと、
    前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定するスケジューリング部と、
    前記２以上のプロセッサのうち、少なくとも１つのプロセッサへのクロックの供給を停止するクロック停止部とを備え、
    前記スケジューリング部は、
    前記第１モードが設定されている場合、前記２以上のプロセッサにより実行されているプログラムの前記割り当て時間に依存するタイミングで、前記複数のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、
    前記第２モードが設定されている場合、前記割り当て時間に依存しないタイミングで、前記２以上のプロセッサのうち少なくとも１つのプロセッサがプログラムを実行しないように、前記複数のプログラムのうち前記少なくとも１つのプロセッサで実行しない前記プログラムを除いた１以上のプログラムの実行順序、及びプログラムを実行するプロセッサを決定し、
    前記クロック停止部は、前記第２モードが設定されている場合、前記２以上のプロセッサのうち、プログラムを実行していないプロセッサへのクロックの供給を停止する
    ことを特徴とする仮想マルチプロセッサ。
  12. 前記仮想マルチプロセッサのモード設定は、前記２以上のプロセッサのいずれかに実行されるプログラムにより変更され、
    前記スケジューリング部は、前記仮想マルチプロセッサのモード設定が前記第１モードから前記第２モードに変更された後、
    当該変更を行ったプログラムを実行しているプロセッサに当該プログラムの実行を継続させ、
    当該プログラム以外のプログラムを実行しているプロセッサに実行中のプログラムを一時的に中断させる
    ことを特徴とする請求項１１に記載の仮想マルチプロセッサ。
  13. 前記スケジューリング部は、前記仮想マルチプロセッサモード設定が、前記第１モードから前記第２モードに変更され、再度前記第１モードに変更された後に、一時中断した前記プログラムを優先して前記プロセッサに実行させる
    ことを特徴とする請求項１２に記載の仮想マルチプロセッサ。
JP2008084819A 2008-03-27 2008-03-27 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法 Expired - Fee Related JP4996519B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008084819A JP4996519B2 (ja) 2008-03-27 2008-03-27 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法
US12/411,563 US20090249347A1 (en) 2008-03-27 2009-03-26 Virtual multiprocessor, system lsi, mobile phone, and control method for virtual multiprocessor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008084819A JP4996519B2 (ja) 2008-03-27 2008-03-27 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法

Publications (2)

Publication Number Publication Date
JP2009238024A JP2009238024A (ja) 2009-10-15
JP4996519B2 true JP4996519B2 (ja) 2012-08-08

Family

ID=41119126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008084819A Expired - Fee Related JP4996519B2 (ja) 2008-03-27 2008-03-27 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法

Country Status (2)

Country Link
US (1) US20090249347A1 (ja)
JP (1) JP4996519B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009251802A (ja) * 2008-04-03 2009-10-29 Panasonic Corp マルチプロセッサシステムおよびマルチプロセッサシステムの割込み制御方法
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8650426B2 (en) * 2009-12-16 2014-02-11 Qualcomm Incorporated System and method for controlling central processing unit power in a virtualized system
US20110145559A1 (en) * 2009-12-16 2011-06-16 Thomson Steven S System and method for controlling central processing unit power with guaranteed steady state deadlines
US8689037B2 (en) 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8909962B2 (en) * 2009-12-16 2014-12-09 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9128705B2 (en) * 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
US9563250B2 (en) 2009-12-16 2017-02-07 Qualcomm Incorporated System and method for controlling central processing unit power based on inferred workload parallelism
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
JP5681527B2 (ja) * 2011-02-28 2015-03-11 パナソニックＩｐマネジメント株式会社 電力制御装置及び電力制御方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325526A (en) * 1992-05-12 1994-06-28 Intel Corporation Task scheduling in a multicomputer system
JPH0954699A (ja) * 1995-08-11 1997-02-25 Fujitsu Ltd 計算機のプロセススケジューラ
US5987492A (en) * 1997-10-31 1999-11-16 Sun Microsystems, Inc. Method and apparatus for processor sharing
JPH11215043A (ja) * 1998-01-21 1999-08-06 Toshiba Corp 通信端末装置
JP4278884B2 (ja) * 2001-03-29 2009-06-17 株式会社リコー 通信機能を有する画像形成装置およびその制御方法
JP3813930B2 (ja) * 2002-01-09 2006-08-23 松下電器産業株式会社 プロセッサ及びプログラム実行方法
JP2003319390A (ja) * 2002-04-25 2003-11-07 Hitachi Ltd 画像再生端末装置
US7376954B2 (en) * 2003-08-28 2008-05-20 Mips Technologies, Inc. Mechanisms for assuring quality of service for programs executing on a multithreaded processor
DE602004017879D1 (de) * 2003-08-28 2009-01-02 Mips Tech Inc Integrierter mechanismus zum suspendieren und endznem prozessor
JP4082706B2 (ja) * 2005-04-12 2008-04-30 学校法人早稲田大学 マルチプロセッサシステム及びマルチグレイン並列化コンパイラ
US7971205B2 (en) * 2005-12-01 2011-06-28 International Business Machines Corporation Handling of user mode thread using no context switch attribute to designate near interrupt disabled priority status
US8032889B2 (en) * 2006-04-05 2011-10-04 Maxwell Technologies, Inc. Methods and apparatus for managing and controlling power consumption and heat generation in computer systems
US8001549B2 (en) * 2006-04-27 2011-08-16 Panasonic Corporation Multithreaded computer system and multithread execution control method
JP2007317171A (ja) * 2006-04-27 2007-12-06 Matsushita Electric Ind Co Ltd マルチスレッド計算機システム、マルチスレッド実行制御方法

Also Published As

Publication number Publication date
US20090249347A1 (en) 2009-10-01
JP2009238024A (ja) 2009-10-15

Similar Documents

Publication Publication Date Title
JP4996519B2 (ja) 仮想マルチプロセッサ、システムｌｓｉ、携帯電話機器、及び仮想マルチプロセッサの制御方法
JP5323828B2 (ja) 仮想計算機制御装置、仮想計算機制御プログラム及び仮想計算機制御回路
JP6199477B2 (ja) ゲストオペレーティングシステムおよび仮想プロセッサとともにハイパーバイザを使用するシステムおよび方法
JP4119945B2 (ja) タスク処理装置
JP5243711B2 (ja) プロセッサ
JP4127848B2 (ja) タスク処理装置
JPWO2009022371A1 (ja) タスク処理装置
JP2006318139A (ja) データ転送装置、データ転送方法およびプログラム
KR20050075722A (ko) 프로세서 시스템, ｄｍａ 제어 회로, ｄｍａ 제어 방법,ｄｍａ 제어기의 제어 방법, 화상 처리 방법, 및 화상처리 회로
WO2007033615A1 (fr) Procede destine a realiser une application multitache dans un dispositif de lecture multimedia
JP2007317171A (ja) マルチスレッド計算機システム、マルチスレッド実行制御方法
US8190924B2 (en) Computer system, processor device, and method for controlling computer system
JP2013222321A (ja) メモリ制御装置、メモリ制御方法、情報処理装置、およびプログラム
JP2013125549A (ja) ソフトリアルタイムオペレーティングシステムの実時間性を確保する方法及び装置
US7822952B2 (en) Context switching device
JP2008009817A (ja) 半導体装置及びデータ転送方法
WO2013035246A1 (ja) 仮想計算機制御装置、仮想計算機制御方法、仮想計算機制御プログラム、及び集積回路
JPWO2007110906A1 (ja) データ処理装置
JP5096923B2 (ja) 動的再構成論理回路を有するマルチスレッドプロセッサ
TW201437814A (zh) 記憶體存取方法、記憶體存取控制方法、ｓｐｉ快閃記憶體裝置以及ｓｐｉ控制器
JP2012116138A (ja) 制御装置、制御プログラム、画像形成装置
JP5204740B2 (ja) タスク処理装置
JP5017784B2 (ja) プロセッサ及びこのプロセッサ適用される割込み処理制御方法
JP2008269597A (ja) タスク処理装置
JP2004118300A (ja) Ｄｍａコントローラ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120511

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4996519

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees