JP5017784B2 - プロセッサ及びこのプロセッサ適用される割込み処理制御方法 - Google Patents
プロセッサ及びこのプロセッサ適用される割込み処理制御方法 Download PDFInfo
- Publication number
- JP5017784B2 JP5017784B2 JP2005074469A JP2005074469A JP5017784B2 JP 5017784 B2 JP5017784 B2 JP 5017784B2 JP 2005074469 A JP2005074469 A JP 2005074469A JP 2005074469 A JP2005074469 A JP 2005074469A JP 5017784 B2 JP5017784 B2 JP 5017784B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor
- processing
- priority
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 135
- 230000008569 process Effects 0.000 claims description 121
- 230000006870 function Effects 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Bus Control (AREA)
Description
ところで、小型のプロセッサを用いる組込みシステムでは、プロセッサでタスクやスレッド(本実施形態では以降タスクに統一する)が処理されているとき、このタスクをいったん停止して代わりに非タスク処理の実行を要求する割込み要求が比較的頻繁に発生する。マルチプロセッサにおいて割込み要求されたタスクの処理を効率化する従来技術としては、例えば、特許文献1、特許文献2が掲げられる。
また、上記した従来技術の他、複数あるプロセッサのうちの1つだけを割込み処理が可能なプロセッサとし、割込みコントローラを1つ設ける従来技術もある。しかし、このような従来技術は、頻繁な割込み要求が発生した場合には充分な動作速度が得られないという欠点がある。さらに、1つのプロセッサだけを割込み処理が可能なプロセッサとした場合、先に処理すべき割込み処理、後で処理してもよい割込み処理のいずれもが1つのプロセッサ上で競合し、プロセッサの実質的な処理効率を低下させるおそれがある。
また、本発明のプロセッサは、割込み処理が終了した場合、割込み要求によって処理が中断しているタスクあるいはスレッドを、タスクあるいはスレッドの処理優先度にしたがって割込み処理が終了した前記プロセッサ部に実行させる処理復帰手段をさらに備えることを特徴とする。
また、本発明の割込み処理制御方法は、タスクあるいはスレッドの処理中に該処理をいったん停止して他の処理を実行する割込み処理が可能なプロセッサ部を複数含み、前記プロセッサ部に割込み処理を要求する割込み要求を受け付け、該割込み要求によって要求された割込み処理を複数の前記プロセッサ部のうちのいずれかに実行させる割込み制御手段を備えたプロセッサに適用される割込み処理制御方法であって、前記プロセッサ部の各々において処理されているタスクあるいはスレッドの処理の優先度である処理優先度を判定する処理優先度判定ステップと、割込み処理が可能なすべての前記プロセッサ部がタスクあるいはスレッドの処理中であって、かつ、割込み要求が発生した場合、前記プロセッサ部のうち、前記処理優先度判定ステップにおいて判定された処理優先度が最も低いタスクあるいはスレッドを処理しているプロセッサ部を選択するプロセッサ部選択ステップと、前記プロセッサ部選択ステップにおいて選択された前記プロセッサ部に割込み要求をする割込み要求ステップと、を含むことを特徴とする。
携帯電話は、プロセッサ1に無線部50、IrDA部60、Audio部70、Timer80、USBI/F部90、キー操作部100、LCD110、Camera部120がプロセッサ1に接続されてなる。このような構成にあっては、プロセッサ1に接続された無線部50、IrDA部60等はプロセッサ1の周辺装置となり、必要に応じてプロセッサ1に割込み信号を出力して割込み要求する。
オーディオ部70は、携帯電話において入出力される音声信号を処理するものであり、通話におけるマイク及びスピーカを用いた音声の入出力、あるいは、音楽等の再生といった処理を行う。
USBインターフェース部90は、USBによる通信を行うためのインターフェースであり、USBケーブルが接続された場合やUSBケーブルから信号を受信した場合等に、プロセッサ1に対して割込み信号を出力する。
LCD110は、プロセッサ1によって入力された文字あるいは画像等の描画命令に従って、所定画面を表示する表示装置である。
カメラ部120は、CCD(Charge Coupled Devices)あるいはCMOS(Complementary Metal Oxide Semiconductor)センサ等の撮像素子を備え、画像を撮影した場合に、プロセッサ1に対して割込み信号を出力する。
フラッシュROM20は、携帯電話において実行されるオペレーティングシステムプログラム、及び、各種アプリケーションプログラムを記憶している。
メモリ30は、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)あるいはSDRAM(Synchronous DRAM)といった半導体メモリによって構成され、プロセッサ1が処理を実行する際にワークエリアを形成すると共に、その処理結果を記憶する。
図2は、図1に示したプロセッサ1の内部構成を示すブロック図である。図示したプロセッサ1は、タスクあるいはスレッド(タスクに統一)を処理し、処理中のタスクをいったん停止して他の処理を実行する割込み処理が可能なプロセッサ部を複数含むプロセッサである。
また、メモリ30には、組込みシステムとして構成された携帯電話に最適化されたOS(Operating System)が記憶されている。このOSは、プロセッサユニット202a〜202dのタスク状態を検出する制御管理部212として機能する。つまり、制御管理部212は、通常OSの機能に含まれ、OSを記憶したメモリ30に存在することになる。そして、制御管理部212(OS)は、メモリ30から読み出され、プロセッサユニット202a〜d上で動作する。
次に、プロセッサユニット202a〜202dの構成について説明する。なお、プロセッサユニット202a〜202dは、いずれも同様の構成を有している。このため、本実施形態では、プロセッサユニット202aについてのみ記し、他のプロセッサユニット202b〜202dの説明に代えるものとする。
割込み処理用ステータスレジスタEPSR211は、単位プロセッサにおいて割込み処理が実行される場合に、割込み処理プログラムを起動する直前のステータスレジスタの状態を退避(複製)するレジスタである。割込み処理プログラムにおいて、必要に応じて割込み処理用ステータスレジスタEPSR211をスタック領域に退避することも可能である。
ALU305は、デコード部303によって入力されたデコード結果に応じて、所定の演算を行い、演算結果をバンク分けされたレジスタであるレジスタバンク307に書き込む、あるいは分岐命令等の演算結果であるブランチ先のアドレスをプログラム制御部105に出力する。
フェッチ部301とレジスタバンク307はプロセッサユニットごと独立に用いられているが、デコード部303、ALU305は、プロセッサユニット共通に使用する。デコード部303、ALU305を共有することにより、回路規模を削減できる。
この動作を、図4を用いて説明する。図4では、プロセッサユニット202aがタスクaを処理し、プロセッサユニット202bがタスクbを処理している。また、プロセッサユニット202cがタスクcを、プロセッサユニット202dがタスクdを処理している。なお、タスクaないしタスクdの処理の優先順位は、以下のとおりである。
図4に示した例では、プロセッサユニット202a〜202dのうちのプロセッサユニット202aが、最も優先度の低いタスクaを処理している。このため、割込処理プロセッサ選択部205にはプロセッサユニット202aに係る情報が書き込まれている。制御管理部212は、この情報を参照してプロセッサユニット202aで処理されているタスクaをいったん停止し、処理中であったタスクaの状況や内容(コンテキスト)をメモリ30に退避させる。
すなわち、図4に示した例では、図中に示すタイミングt1で割込み処理Bが終了する。タイミングt1は、割込み処理Aが終了する以前であって、プロセッサユニット202bは、タイミングt1から割込み処理Aが終了するタイミングt2までHalt状態にある唯一のプロセッサユニットとなる。このような場合、本実施形態では、制御管理部212が、メモリ30のスタック領域から処理優先度が最も高いタスクeのコンテキストを復帰させ、プロセッサユニット202bにタスクeを処理させる。
また、以上述べた動作によれば、割込み処理後、単に割込みが発生する以前に処理されていたタスクをプロセッサユニットに再開させるのではなく、より優先度の高いタスクを優先してプロセッサユニットに復帰させている。このため、割込み処理によるタスク処理の効率低下緩和の効果をより高めることができる。
多重割込みの場合、本実施形態では、制御管理部212が、プロセッサユニット202a〜202dにおいて最も低く、かつ、発生した割込み要求の割込優先度よりも低い割込優先度を持つ割込み処理を実行しているプロセッサユニットを選択する。
図5は、多重割込み時のプロセッサユニット202a〜202dの動作を説明するための図である。
また、プロセッサユニット202bはタスクbの処理の実行中に割込み処理Bを実行し(図5(b))、プロセッサユニット202cはタスクcの実行中に割込み処理Cを実行し(図5(c))、プロセッサユニット202dは、タスクdの実行中に割込み処理Dを実行されている。このような動作において、各割込み処理の割込優先度は、以下のように設定している(図5(d))。
また、タスクの処理優先度は、以下のように設定されている。
タスクe>タスクd>タスクc>タスクb>タスクa
また、図中に示したα、β、γの文字は、後に述べるフローチャートの説明に利用されるものである。
また、割込み処理の終了後、図7に示した多重割込み処理にあっても、図6に示した割込み処理と同様に処理優先度が高いタスクからHalt状態になったプロセッサユニットで実行される。
タスクの切替え要求がなされると、制御管理部212は、切替えの後Halt状態のプロセッサユニットがあるか否か判断する(ステップS601)。Halt中のプロセッサがあった場合(ステップS601:Yes)、制御管理部212は、Halt中のプロセッサを次の割込み発生時に割込み処理に充てられるプロセッサユニットに決定する(ステップS603)。そして、このプロセッサユニットを特定する情報を割込処理プロセッサ選択部205に書き込んで割込み処理プロセッサ選択部205を書換える(ステップS604)。
図7は、割込み要求によって要求された割込み処理を説明するためのフローチャートである。
制御管理部212は、今回発生した割込みがHalt状態から遷移したか否か判定する(ステップS701)。判定の結果、プロセッサユニットがHalt状態からの遷移でない場合(ステップS701:No)、割込み処理を実行する(ステップS702)。
なお、割込み処理の実行にあたっては、割込ベクタに書き込まれているプログラムの格納先アドレスが参照される。
図8(a)に示すフローチャートは、割込み信号が周辺装置207a〜207dのいずれによって出力されたとき開始する。全体割込許可制御部203は、外部割込み制御部201に対する割込みが許可されているか否かを判断する(ステップS801)。そして、割込み許可されていない場合(ステップS801:No)、許可がなされるまで待機する。
タスクを処理しているプロセッサユニットのうちの処理優先度が最も低いタスクを処理しているプロセッサユニットを検索し(ステップS812)、検出されたプロセッサユニットが割込み処理を実行するプロセッサユニットに決定される(ステップS806)。
図9(a)に示すフローチャートは、図7のフローチャートに示した割込み処理の後に開始される。制御管理部212は、(全体割込許可制御部203に対し)先ず、割込み終了の処理のため、新たな割込みを禁止する割込み禁止フラグをオンにする(ステップS901)。制御管理部212は、終了処理の対象となっている割込み処理が多重割込みの処理であるか否か判断する(ステップS902)。この結果、この割込み処理が多重割込みでない場合(ステップS902:No)、割込みによって待機しているReady状態のタスクがあるか否か判断する(ステップS903)。
図9(b)は、ステップS910の処理を説明するためのフローチャートである。ステップS910では、制御管理部212が、Halt状態にあるプロセッサがあるか否か判断する(ステップS920)。Halt状態にあるプロセッサユニットがある場合(ステップS920:Yes)、ステップS910に示した処理は終了する。ステップS921では、Halt状態にあるプロセッサが次の割込み処理を実行するプロセッサユニットであるとして割込処理プロセッサ選択部205が書換えられる(ステップS806)。
また、ステップS903において、Ready状態のタスクがあると判断された場合(ステップS907:Yes)、図9(b)に示した処理によって割込処理プロセッサ選択部205を書換える処理が実行される(ステップS907)。割込処理プロセッサ選択部205の書換え後、制御管理部212は、ステップS901でオンされた割込み禁止フラグをオフにする(ステップS908)。割込み処理を終了したプロセッサユニットは、Ready状態にあるタスクのうち、処理優先度が最も高いタスクの処理を実行する((ステップS909)図5(a)にβで示す)。
また、本実施形態は、割込み処理が可能なすべてのプロセッサユニットがタスクの割込み処理中であるとき、さらに割込み要求が発生した場合、複数のプロセッサユニット中最も低く、かつ、発生した割込み要求よりも低い割込優先度を持つ割込み処理を実行しているプロセッサユニットに対して割込み要求をする。このため、優先度の高い割込み処理に他の割込み処理が多重割込みすることによって優先度の高い割込み処理が中断することをなくし、割込み処理の実質的な処理効率を高めることができる。
なお、本発明は、以上述べた構成に限定されるものではない。例えば、本実施形態のプロセッサは、図3に示したプロセッサユニットを備える構成に限定されるものでなく、タスクを複数並列に実行できるマルチタイプのプロセッサシステムであれば他の構成を採用しても良い。
また、本実施の形態においては、メモリ30のシステム領域に対するアクセスが競合する可能性があることに鑑み、複数の単位プロセッサがOSへ移行することを排他制御する例について説明したが、同一のハードウェアにアクセスする可能性がある場合、例えば、CPUとDMA(Direct Memory Access)コントローラとの間における排他制御や、アプリケーション間における排他制御(共有メモリへのアクセスあるいは共通処理の実行)等に適用することも可能である。
212 制御管理部
Claims (3)
- タスクあるいはスレッドの処理中に該処理をいったん停止して他の処理を実行する割込み処理が可能なプロセッサ部を複数含むプロセッサであって、
前記プロセッサ部に割込み処理を要求する割込み要求を受け付け、該割込み要求によって要求された割込み処理を複数の前記プロセッサ部のうちのいずれかに実行させる割込み制御手段を備え、
前記割込み制御手段は、
前記プロセッサ部の各々において処理されているタスクあるいはスレッドの処理の優先度である処理優先度を判定する処理優先度判定手段と、
割込み要求の優先度である割込優先度を判定する割込優先度判定手段と、
割込み処理が可能なすべての前記プロセッサ部がタスクあるいはスレッドの処理中であって、かつ、割込み要求が発生した場合、前記プロセッサ部のうち、前記処理優先度判定手段によって判定された処理優先度が最も低いタスクあるいはスレッドを処理しているプロセッサ部を選択し、割込み処理が可能なすべての前記プロセッサ部が割込み処理中であって、かつ、割込み要求が発生した場合、複数の前記プロセッサ部において最も低く、かつ、発生した割込み要求の割込優先度よりも低い割込優先度を持つ割込み処理を実行しているプロセッサ部がある場合には該プロセッサ部を選択し、発生した割込み要求の割込優先度よりも低い割込優先度を持つ割込み処理を実行しているプロセッサ部がない場合には、前記発生した割込み要求を待機させるプロセッサ部選択手段と、
前記プロセッサ部選択手段よって選択された前記プロセッサ部に対し、当該プロセッサのステータス及び進行状況をスタック領域に退避させた後に、割込み要求をする割込み要求手段と、
を備えることを特徴とするプロセッサ。 - 割込み処理が終了した場合、割込み要求によって処理が中断しているタスクあるいはスレッドを、タスクあるいはスレッドの処理優先度にしたがって割込み処理が終了した前記プロセッサ部に実行させる処理復帰手段をさらに備えることを特徴とする請求項1に記載のプロセッサ。
- タスクあるいはスレッドの処理中に該処理をいったん停止して他の処理を実行する割込み処理が可能なプロセッサ部を複数含み、前記プロセッサ部に割込み処理を要求する割込み要求を受け付け、該割込み要求によって要求された割込み処理を複数の前記プロセッサ部のうちのいずれかに実行させる割込み制御手段を備えたプロセッサに適用される割込み処理制御方法であって、
前記プロセッサ部の各々において処理されているタスクあるいはスレッドの処理の優先度である処理優先度を判定する処理優先度判定ステップと、
割込み要求の優先度である割込優先度を判定する割込優先度判定ステップと、
割込み処理が可能なすべての前記プロセッサ部がタスクあるいはスレッドの処理中であって、かつ、割込み要求が発生した場合、前記プロセッサ部のうち、前記処理優先度判定ステップにおいて判定された処理優先度が最も低いタスクあるいはスレッドを処理しているプロセッサ部を選択し、
割込み処理が可能なすべての前記プロセッサ部が割込み処理中であって、かつ、割込み要求が発生した場合、複数の前記プロセッサ部において最も低く、かつ、発生した割込み要求の前記割込優先度よりも低い割込優先度を持つ割込み処理を実行しているプロセッサ部がある場合には該プロセッサ部を選択し、
発生した割込み要求の前記割込優先度よりも低い割込優先度を持つ割込み処理を実行しているプロセッサ部がない場合には、前記発生した割込み要求を待機させるプロセッサ部選択ステップと、
前記プロセッサ部選択ステップにおいて選択された前記プロセッサ部に対し、当該プロセッサのステータス及び進行状況をスタック領域に退避させた後に、割込み要求をする割込み要求ステップと、
を含むことを特徴とする割込み処理制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005074469A JP5017784B2 (ja) | 2005-03-16 | 2005-03-16 | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005074469A JP5017784B2 (ja) | 2005-03-16 | 2005-03-16 | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006259968A JP2006259968A (ja) | 2006-09-28 |
JP2006259968A5 JP2006259968A5 (ja) | 2008-05-01 |
JP5017784B2 true JP5017784B2 (ja) | 2012-09-05 |
Family
ID=37099176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005074469A Expired - Fee Related JP5017784B2 (ja) | 2005-03-16 | 2005-03-16 | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5017784B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5243711B2 (ja) | 2006-11-10 | 2013-07-24 | セイコーエプソン株式会社 | プロセッサ |
JP7392338B2 (ja) * | 2019-09-10 | 2023-12-06 | 大日本印刷株式会社 | 電子情報記憶媒体、icカード、生体情報取得方法、及びプログラム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0387935A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | タスクプリエンプション制御方式 |
JPH0442328A (ja) * | 1990-06-07 | 1992-02-12 | Nec Corp | 情報処理装置の割り込み制御方式 |
JPH04302353A (ja) * | 1991-03-29 | 1992-10-26 | Toshiba Corp | 対称形マルチプロセッサ計算機のタイマ割込み方式 |
JP3715328B2 (ja) * | 1992-09-21 | 2005-11-09 | 株式会社東芝 | データ処理装置 |
JPH07105022A (ja) * | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | マイクロコンピュータ |
JPH09114793A (ja) * | 1995-10-23 | 1997-05-02 | Nec Eng Ltd | マルチプロセッサシステム及びその割り込み処理方法 |
JP2005004562A (ja) * | 2003-06-13 | 2005-01-06 | Canon Inc | マルチプロセッサシステム、マルチプロセッサシステムの制御方法、およびマルチプロセッサシステムの制御プログラム |
JP2006243865A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | プロセッサおよび情報処理方法 |
-
2005
- 2005-03-16 JP JP2005074469A patent/JP5017784B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006259968A (ja) | 2006-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100746797B1 (ko) | 프로세서 및 정보처리 방법 | |
JP4148223B2 (ja) | プロセッサおよび情報処理方法 | |
KR101798369B1 (ko) | 휴대용 디바이스에서 동기적 태스크 디스패치를 위한 시스템 및 방법 | |
JP5243711B2 (ja) | プロセッサ | |
JP5323828B2 (ja) | 仮想計算機制御装置、仮想計算機制御プログラム及び仮想計算機制御回路 | |
JP4996519B2 (ja) | 仮想マルチプロセッサ、システムlsi、携帯電話機器、及び仮想マルチプロセッサの制御方法 | |
JP5673672B2 (ja) | マルチコアプロセッサシステム、制御プログラム、および制御方法 | |
JP4609113B2 (ja) | プロセッサ | |
US20100325469A1 (en) | Clock control device, clock control method, clock control program and integrated circuit | |
JP2007188397A (ja) | マルチプロセッサシステム及びマルチプロセッサシステムの割込み制御方法をコンピュータに実行させるためのプログラム | |
US20130036426A1 (en) | Information processing device and task switching method | |
WO2016182683A1 (en) | System and method for dynamic granularity control of parallelized work in a portable computing device (pcd) | |
JP2006260377A (ja) | 並列処理装置および情報処理方法 | |
JP4033215B2 (ja) | マルチプロセッサシステム及びマルチプロセッサシステムの制御方法をコンピュータに実行させるためのプログラム | |
JP5017784B2 (ja) | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 | |
US9535699B2 (en) | Processor, multiprocessor system, compiler, software system, memory control system, and computer system | |
JP4441592B2 (ja) | 並列処理装置及び排他制御方法 | |
JP4389797B2 (ja) | プロセッサおよび情報処理方法 | |
JP4631442B2 (ja) | プロセッサ | |
JP2005275703A (ja) | プロセッサ及びコンテキスト切り替え方法 | |
JPH0876876A (ja) | マイクロプロセッサのクロック供給制御回路 | |
JP2008191840A (ja) | 制御システム及び制御方法 | |
JP2010271945A (ja) | コンピュータシステム、アプリケーションプログラムのカーネルモード動作支援方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080317 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080317 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080317 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120528 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |