JPH0387935A - タスクプリエンプション制御方式 - Google Patents
タスクプリエンプション制御方式Info
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- JPH0387935A JPH0387935A JP22296189A JP22296189A JPH0387935A JP H0387935 A JPH0387935 A JP H0387935A JP 22296189 A JP22296189 A JP 22296189A JP 22296189 A JP22296189 A JP 22296189A JP H0387935 A JPH0387935 A JP H0387935A
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- 238000000034 method Methods 0.000 description 13
- 238000000249 far-infrared magnetic resonance spectroscopy Methods 0.000 description 5
- 102000005861 leptin receptors Human genes 0.000 description 5
- 108010019813 leptin receptors Proteins 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001983 electron spin resonance imaging Methods 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はマルチプロセッサ構成の計算機システムにお
けるタスクプリエンブション制御方式（従来の技術） マルチプロセッサ構成の計算機システムでは、タスク（
プロセス）にＣＰＵを与える（割当てる）処理において
新しいタスクを実行させるには、空き状態のＣＰＵがあ
ればそのＣＰＵで、空き状態のＣＰＵがなければ最も低
い優先度（プライオリティ）のタスクを実行させていた
ＣＰＵでタスクをディスパッチする処理が行われていた
。このように、優先度の低いタスクの実行を中断させて
、他にディスパッチすることをプリエンプション（Ｐｒ
ｅｅｍｐｔｌｏｎ）という。
けるタスクプリエンブション制御方式（従来の技術） マルチプロセッサ構成の計算機システムでは、タスク（
プロセス）にＣＰＵを与える（割当てる）処理において
新しいタスクを実行させるには、空き状態のＣＰＵがあ
ればそのＣＰＵで、空き状態のＣＰＵがなければ最も低
い優先度（プライオリティ）のタスクを実行させていた
ＣＰＵでタスクをディスパッチする処理が行われていた
。このように、優先度の低いタスクの実行を中断させて
、他にディスパッチすることをプリエンプション（Ｐｒ
ｅｅｍｐｔｌｏｎ）という。
さて、ブリエンブションを行うのに際し、従来は自分以
外のＣＰＵでディスパッチ処理を行わせる手段として、
相手ＣＰＵに割込んで強制的にディスパッチを行わせる
Ｓ Ｉ Ｇ Ｐ （ＳｌｇｎａｌＰｒｏｃｅｓｓｏｒ
）命令を用いるのが一般的であった。
外のＣＰＵでディスパッチ処理を行わせる手段として、
相手ＣＰＵに割込んで強制的にディスパッチを行わせる
Ｓ Ｉ Ｇ Ｐ （ＳｌｇｎａｌＰｒｏｃｅｓｓｏｒ
）命令を用いるのが一般的であった。
このために、ソフトウェア処理では、各ＣＰＵの状態（
正常／異常）、各ＣＰＵで実行中のタスクの優先度など
を管理し、これらの管理情報をもとにディスパッチさせ
るＣＰＵを選択し、５ＩＧＰ命令を発行するようになっ
ていた。
正常／異常）、各ＣＰＵで実行中のタスクの優先度など
を管理し、これらの管理情報をもとにディスパッチさせ
るＣＰＵを選択し、５ＩＧＰ命令を発行するようになっ
ていた。
（発明が解決しようとする課題）
上記したように従来は、タスクプリエンプションを行う
ために、各ＣＰＵの状態、各ＣＰＵで実行中のタスクプ
ライオリティなどをＣＰＵ自身がチエツクし、５ＩＧＰ
命令を発行しなければならず、処理のオーバヘッドが大
きいという問題があった。しかも、５ＩＧＰ命令（ＳＩ
ＧＰ要求）を受信したＣＰＵは、５ＩＧＰ割込み処理を
経由してタスクディスパッチを行うために、この点での
オーバヘッドも問題であった。
ために、各ＣＰＵの状態、各ＣＰＵで実行中のタスクプ
ライオリティなどをＣＰＵ自身がチエツクし、５ＩＧＰ
命令を発行しなければならず、処理のオーバヘッドが大
きいという問題があった。しかも、５ＩＧＰ命令（ＳＩ
ＧＰ要求）を受信したＣＰＵは、５ＩＧＰ割込み処理を
経由してタスクディスパッチを行うために、この点での
オーバヘッドも問題であった。
この発明は上記事情に鑑みてなされたものでその目的は
、他のＣＰＵで実行中のタスクのプライオリティや他の
ＣＰＵの状態などを知る必要もなしに、簡単にプリエン
ブション処理が行えるタスクプリエンブション制御方式
を提供することにある。
、他のＣＰＵで実行中のタスクのプライオリティや他の
ＣＰＵの状態などを知る必要もなしに、簡単にプリエン
ブション処理が行えるタスクプリエンブション制御方式
を提供することにある。
Ｃ発明の構成〕
（ａ題を解決するための手段）
この発明は、各ＣＰＵで実行中のタスクのプライオリテ
ィを指示する第１の指示手段と、この第１の指示手段に
よって指示されたプライオリティがＣＰＵ単位で設定さ
れる第１のレジスタ手段と、新たにＣＰＵを割当てるべ
きタスクが現れた場合にそのタスクのプライオリティを
指示する第２の指示手段と、この第２の指示手段によっ
て指示されたプライオリティが設定される第２のレジス
タ手段と、この第２のレジスタ手段に設定された値とＣ
ＰＵ単位の上記第１のレジスタ手段に設定された値とを
比較して、最も低いプライオリティのタスクを実行中の
ＣＰＵを選択し、同ＣＰＵに対してディスパッチを指示
するディスパッチ指示信号を出力する比較手段とを設け
、この比較手段からのディスパッチ指示信号によりディ
スパッチ割込みを発生するＣＰＵによってプリエンプシ
ョン処理を行うようにしたことを特徴とする。
ィを指示する第１の指示手段と、この第１の指示手段に
よって指示されたプライオリティがＣＰＵ単位で設定さ
れる第１のレジスタ手段と、新たにＣＰＵを割当てるべ
きタスクが現れた場合にそのタスクのプライオリティを
指示する第２の指示手段と、この第２の指示手段によっ
て指示されたプライオリティが設定される第２のレジス
タ手段と、この第２のレジスタ手段に設定された値とＣ
ＰＵ単位の上記第１のレジスタ手段に設定された値とを
比較して、最も低いプライオリティのタスクを実行中の
ＣＰＵを選択し、同ＣＰＵに対してディスパッチを指示
するディスパッチ指示信号を出力する比較手段とを設け
、この比較手段からのディスパッチ指示信号によりディ
スパッチ割込みを発生するＣＰＵによってプリエンプシ
ョン処理を行うようにしたことを特徴とする。
（作用）
上記の構成によれば、各ＣＰＵで実行中のタスクのプラ
イオリティがＣＰＵ単位で第１のレジスタ手段に設定さ
れ、新たにＣＰＵを割当てるべきタスクのプライオリテ
ィが第２のレジスタ手段に設定される。そして、この第
２のレジスタ手段へのプライオリティ設定時に、その設
定値と第１のレジスタ手段に設定された値とが比較手段
によって比較される。この比較の結果、最も低いプライ
オリティのタスクを実行中のＣＰＵが比較手段によって
選択されて、同ＣＰＵに対してディスパッチを指示する
ディスパッチ指示信号が出力され、同ＣＰＵはこのディ
スパッチ指示信号によってディスパッチ割込みを発生し
てブリエンブション処理を行う。
イオリティがＣＰＵ単位で第１のレジスタ手段に設定さ
れ、新たにＣＰＵを割当てるべきタスクのプライオリテ
ィが第２のレジスタ手段に設定される。そして、この第
２のレジスタ手段へのプライオリティ設定時に、その設
定値と第１のレジスタ手段に設定された値とが比較手段
によって比較される。この比較の結果、最も低いプライ
オリティのタスクを実行中のＣＰＵが比較手段によって
選択されて、同ＣＰＵに対してディスパッチを指示する
ディスパッチ指示信号が出力され、同ＣＰＵはこのディ
スパッチ指示信号によってディスパッチ割込みを発生し
てブリエンブション処理を行う。
（実施例）
第１図はこの発明を適用するマルチプロセッサ構成の計
算機システムの一実施例を示すブロック構成図である。
算機システムの一実施例を示すブロック構成図である。
同図において、１０−１．１０−２・・・１０−ｎはＣ
ＰＵ、２０はオペレーティングシステム（以下、Ｏ８と
称する）である。ＣＰ Ｕ １０−１〜１０−ｎは、０
８２０からの実行中タスクのプライオリティ （ここで
はプライオリティ値が小さい程プライオリティが高いも
のとする）を指示する命令（以下、ＬＥＰＲ命令と称す
る）に応じて実行中タスクのプライオリティを後述する
実行プライオリティレジスタ３１−１〜３１−ｎに設定
すると共に、新たに割当てるべきタスクのプライオリテ
ィを指示する命令（以下、ＬＤＰＲ命令と称する）に応
じて同命令で指定されたプライオリティを後述するディ
スパッチレジスタ３２に設定するプライオリティ設定機
能と、０Ｓ２０からのディスパッチ指示信号によりディ
スパッチ割込みを発生させる機能とを有している。また
０３２０は、上記したＬＥＰＲ命令並びにＬＤＰＲ命令
の発行によりブリエンブション制御を指示すると共に、
ディスパッチ割込みによりタスクをディスパッチするよ
うになっている。
ＰＵ、２０はオペレーティングシステム（以下、Ｏ８と
称する）である。ＣＰ Ｕ １０−１〜１０−ｎは、０
８２０からの実行中タスクのプライオリティ （ここで
はプライオリティ値が小さい程プライオリティが高いも
のとする）を指示する命令（以下、ＬＥＰＲ命令と称す
る）に応じて実行中タスクのプライオリティを後述する
実行プライオリティレジスタ３１−１〜３１−ｎに設定
すると共に、新たに割当てるべきタスクのプライオリテ
ィを指示する命令（以下、ＬＤＰＲ命令と称する）に応
じて同命令で指定されたプライオリティを後述するディ
スパッチレジスタ３２に設定するプライオリティ設定機
能と、０Ｓ２０からのディスパッチ指示信号によりディ
スパッチ割込みを発生させる機能とを有している。また
０３２０は、上記したＬＥＰＲ命令並びにＬＤＰＲ命令
の発行によりブリエンブション制御を指示すると共に、
ディスパッチ割込みによりタスクをディスパッチするよ
うになっている。
３０はディスパッチさせるＣＰＵを選択するためのブリ
エンプション制御回路である。プリエンブション制御回
路３０は、ＣＰ Ｕ １０−１〜１０−ｎで実行中のタ
スクのプライオリティが同じＣＰ Ｕ １０−１〜１０
−ｎによって設定されるレジスタ（実行プライオリティ
レジスタ） ３１−１〜８１−ｎと、新たに割当てるべ
きタスクのプライオリティがＣＰ Ｕ ｔｏ−１〜１０
−ｎのいずれかによって設定されるレジスタ（ディスパ
ッチプライオリティレジスタ８２とを有している。
エンプション制御回路である。プリエンブション制御回
路３０は、ＣＰ Ｕ １０−１〜１０−ｎで実行中のタ
スクのプライオリティが同じＣＰ Ｕ １０−１〜１０
−ｎによって設定されるレジスタ（実行プライオリティ
レジスタ） ３１−１〜８１−ｎと、新たに割当てるべ
きタスクのプライオリティがＣＰ Ｕ ｔｏ−１〜１０
−ｎのいずれかによって設定されるレジスタ（ディスパ
ッチプライオリティレジスタ８２とを有している。
ブリエンブション制御回路３０は更に、実行プライオリ
ティレジスタ３１−１〜３１−ｎおよびディスパッチプ
ライオリティレジスタ３２のうち、ＣＰ Ｕ ｔｏ−１
〜１０−ｎによって指示されたプライオリティ書込み対
象レジスタを選択するレジスタ選択回路３３と、実行プ
ライオリティレジスタ３１−１〜８１−ｎの内容とディ
スパッチプライオリティレジスタ３２の内容とを比較す
る比較回路３４とを有している。比較回路３４は、上記
比較により、ディスパッチさせるＣＰＵを選択し、その
ＣＰＵにディスパッチ指示信号を出力するようになって
いる。
ティレジスタ３１−１〜３１−ｎおよびディスパッチプ
ライオリティレジスタ３２のうち、ＣＰ Ｕ ｔｏ−１
〜１０−ｎによって指示されたプライオリティ書込み対
象レジスタを選択するレジスタ選択回路３３と、実行プ
ライオリティレジスタ３１−１〜８１−ｎの内容とディ
スパッチプライオリティレジスタ３２の内容とを比較す
る比較回路３４とを有している。比較回路３４は、上記
比較により、ディスパッチさせるＣＰＵを選択し、その
ＣＰＵにディスパッチ指示信号を出力するようになって
いる。
次に、第１図の構成の動作を、第２図および第３図のフ
ローチャートを適宜参照して説明する。
ローチャートを適宜参照して説明する。
なお、第２図はタスクにＣＰＵを与える処理を説明する
ためのフローチャート、第３図はタスクを起動する処理
を説明するためのフローチャートである。
ためのフローチャート、第３図はタスクを起動する処理
を説明するためのフローチャートである。
まず、０８２０によるタスクに対するＣＰＵ割当て処理
について説明する。この処理は、ＣＰＵ１０−１ （ｔ
は１〜ｎのいずれか）からのディスパッチ割込みによっ
て開始される。この場合、０８２０は現在実行中であっ
たタスクのプライオリティとＣＰＵ待ち状態のタスク（
即ちＣＰＵ割当て対象タスク）のプライオリティとを比
較し、タスク切換えが必要か（ＣＰＵ待ち状態のタスク
のプライオリティの方が実行中タスクのプライオリティ
より高い場合）否か（ＣＰＵ待ち状態のタスクのプライ
オリティの方が実行中タスクのプライオリティより低い
場合）を判断する（第２図ステップ８１）。
について説明する。この処理は、ＣＰＵ１０−１ （ｔ
は１〜ｎのいずれか）からのディスパッチ割込みによっ
て開始される。この場合、０８２０は現在実行中であっ
たタスクのプライオリティとＣＰＵ待ち状態のタスク（
即ちＣＰＵ割当て対象タスク）のプライオリティとを比
較し、タスク切換えが必要か（ＣＰＵ待ち状態のタスク
のプライオリティの方が実行中タスクのプライオリティ
より高い場合）否か（ＣＰＵ待ち状態のタスクのプライ
オリティの方が実行中タスクのプライオリティより低い
場合）を判断する（第２図ステップ８１）。
もし、タスク切換えが必要な場゛合、ＯＳ ２０は旧タ
スクのコンテキストをセーブし、且つ新タスク（新実行
タスク）のコンテキストをロードする（第２図ステップ
Ｓ２）。次にＯＳ ２０はＣＰＵ１０−■に対してＬＥ
ＰＲ命令を発行して新タスクのプライオリティをプリエ
ンブション制御回路３０内の実行プライオリティレジス
タ３１−１に設定させ（第２図ステップＳ３）、新タス
クへ制御を渡す。
スクのコンテキストをセーブし、且つ新タスク（新実行
タスク）のコンテキストをロードする（第２図ステップ
Ｓ２）。次にＯＳ ２０はＣＰＵ１０−■に対してＬＥ
ＰＲ命令を発行して新タスクのプライオリティをプリエ
ンブション制御回路３０内の実行プライオリティレジス
タ３１−１に設定させ（第２図ステップＳ３）、新タス
クへ制御を渡す。
これにより、新タスクが実行される。これに対してタス
ク切換えが不要な場合には、０３２０は実行すべきタス
クが存在するか否かの判断を行い（第２図ステップＳ４
）、実行すべきタスクが存在するならば、元のタスクに
制御を戻す。また、実行すべきタスクが存在しないなら
ば、０８２０は（次にＣＰ Ｕ １Ｇ−１が選択される
ように）ＣＰＵＩＯ−１に対してＬＥＰＲ命令を発行し
てシステムで存在する最下位プライオリティ値＋１の値
（即ち更に低いプライオリティ値）を実行タスクプライ
オリティとしてプリエンブション制御回路３０内の実行
プライオリティレジスタ３１−１に設定させ（第２図ス
テップＳ５ ） 、ＣＰＵｌ０−１を待ち状態とする。
ク切換えが不要な場合には、０３２０は実行すべきタス
クが存在するか否かの判断を行い（第２図ステップＳ４
）、実行すべきタスクが存在するならば、元のタスクに
制御を戻す。また、実行すべきタスクが存在しないなら
ば、０８２０は（次にＣＰ Ｕ １Ｇ−１が選択される
ように）ＣＰＵＩＯ−１に対してＬＥＰＲ命令を発行し
てシステムで存在する最下位プライオリティ値＋１の値
（即ち更に低いプライオリティ値）を実行タスクプライ
オリティとしてプリエンブション制御回路３０内の実行
プライオリティレジスタ３１−１に設定させ（第２図ス
テップＳ５ ） 、ＣＰＵｌ０−１を待ち状態とする。
さて、０Ｓ２０からＬＥＰＲ命令が発行されたＣ Ｐ
Ｕ １０−１は、ブリエンプション制御回路３０のレジ
スタ選択回路３３を介して自ＣＰＵに対応する実行プラ
イオリティレジスタ３１−１に、ＬＥＰＲ命令のオペラ
ンドで指定されている値（実行プライオリティ）を設定
する。
Ｕ １０−１は、ブリエンプション制御回路３０のレジ
スタ選択回路３３を介して自ＣＰＵに対応する実行プラ
イオリティレジスタ３１−１に、ＬＥＰＲ命令のオペラ
ンドで指定されている値（実行プライオリティ）を設定
する。
次に、０８２０においてタスクを実行する必要性が生じ
た場合の動作を説明する。０８２０は、ＳＶＣ（スーパ
バイザコール）命令などによってタスク起動が要求され
ると、対象タスク（実行すべきタスク）の待ちを解除し
、対象タスクをｃ ｐ ｔｒｉｏ−ｔ ＜ ｔは１〜ｎ
のいずれか）の割当て待ち状態とする（第３図ステップ
Ｓ １１）。そして０８２０は、ＣＰ Ｕ １０−１に
対してＬＤＰＲ命令を発行して上記対象タスクのプライ
オリティをブリエンプション制御回路３０内のディスパ
ッチプライオリティレジスタ３２に設定させ（第２図ス
テップ５１２）、ディスパッチを促す。
た場合の動作を説明する。０８２０は、ＳＶＣ（スーパ
バイザコール）命令などによってタスク起動が要求され
ると、対象タスク（実行すべきタスク）の待ちを解除し
、対象タスクをｃ ｐ ｔｒｉｏ−ｔ ＜ ｔは１〜ｎ
のいずれか）の割当て待ち状態とする（第３図ステップ
Ｓ １１）。そして０８２０は、ＣＰ Ｕ １０−１に
対してＬＤＰＲ命令を発行して上記対象タスクのプライ
オリティをブリエンプション制御回路３０内のディスパ
ッチプライオリティレジスタ３２に設定させ（第２図ス
テップ５１２）、ディスパッチを促す。
さて、０８２０からＬＤＰＲ命令が発行されたＣ Ｐ
Ｕ １０−１は、ブリエンプション制御回路３０のレジ
スタ選択回路３３を介してディスパッチプライオリティ
レジスタ８２に、ＬＤＰＲ命令のオペランドで指定され
ている値（実行すべきタスクのプライオリティ）を設定
する。このレジスタ３２に対するプライオリティ設定動
作が行われると、その動作に同期して比較回路３４によ
り以下に述べる比較動作が行われる。即ち比較回路３４
は、実行プライオリティレジスタａｔ−ｔ〜３１−ｎの
内容をＥＰＲＩ〜ＥＰＲｎとし、ディスパッチプライオ
リティレジスタ３２の内容ＤＰＲとすると、まずＥＰＲ
Ｉ〜ＥＰＲｎの大小を比較して値が最も大きい（即ちプ
ライオリティが最も低い）ＥＰＲｊ（ｊは１〜ｎのいず
れか）を選択する。次に比較回路３４は、選択したＥＰ
ＲｊとＤＰＲとの大小を比較し、ＥＰＲｊ ｋＤＰＨの
関係が成立する場合だけ、即ちＥＰＲｊで示されるプラ
イオリティがＤＰＲで示されるプライオリティに対して
同等以下の場合だけ、（ＥＰＲｊを保持している実行プ
ライオリティレジスタ３１−ｊに対応する）ＣＰＵＩＯ
−ｊにディスパッチ指示信号を出力する。ＣＰ Ｕ １
Ｇ−ｊはプリエンブション制御回路３０の比較回路３４
からのディスパッチ指示信号に応じてディスパッチ割込
みを発生する。この結果、前記したようにＯＳ ２Ｇに
よるタスクに対するＣＰＵ割当て処理が開始される。
Ｕ １０−１は、ブリエンプション制御回路３０のレジ
スタ選択回路３３を介してディスパッチプライオリティ
レジスタ８２に、ＬＤＰＲ命令のオペランドで指定され
ている値（実行すべきタスクのプライオリティ）を設定
する。このレジスタ３２に対するプライオリティ設定動
作が行われると、その動作に同期して比較回路３４によ
り以下に述べる比較動作が行われる。即ち比較回路３４
は、実行プライオリティレジスタａｔ−ｔ〜３１−ｎの
内容をＥＰＲＩ〜ＥＰＲｎとし、ディスパッチプライオ
リティレジスタ３２の内容ＤＰＲとすると、まずＥＰＲ
Ｉ〜ＥＰＲｎの大小を比較して値が最も大きい（即ちプ
ライオリティが最も低い）ＥＰＲｊ（ｊは１〜ｎのいず
れか）を選択する。次に比較回路３４は、選択したＥＰ
ＲｊとＤＰＲとの大小を比較し、ＥＰＲｊ ｋＤＰＨの
関係が成立する場合だけ、即ちＥＰＲｊで示されるプラ
イオリティがＤＰＲで示されるプライオリティに対して
同等以下の場合だけ、（ＥＰＲｊを保持している実行プ
ライオリティレジスタ３１−ｊに対応する）ＣＰＵＩＯ
−ｊにディスパッチ指示信号を出力する。ＣＰ Ｕ １
Ｇ−ｊはプリエンブション制御回路３０の比較回路３４
からのディスパッチ指示信号に応じてディスパッチ割込
みを発生する。この結果、前記したようにＯＳ ２Ｇに
よるタスクに対するＣＰＵ割当て処理が開始される。
なお、空き状態にあるＣＰＵが存在する場合には、その
空きＣＰＵを、上記の比較回路３４の動作に無関係に、
実行すべきタスクに割当てることは可能である。
空きＣＰＵを、上記の比較回路３４の動作に無関係に、
実行すべきタスクに割当てることは可能である。
［発明の効果］
以上詳述したようにこの発明によれば、マルチプロセッ
サ構成の計算機システム上の各ＣＰＵで実行中のタスク
のプライオリティがＣＰＵ別に設定される第１のレジス
タ手段と、新たにＣＰＵを割当てるべきタスクが出現し
た場合に、そのタスクのプライオリティが設定されるｍ
２のレジスタ手段と、この第２のレジスタ手段の示す値
と上記各ＣＰＵ毎の第１のレジスタ手段の示す値とを比
較する比較手段とを設け、第１のレジスタ手段によって
示される各ＣＰＵ毎のプライオリティのうち、最も低い
プライオリティであつ工上記第２のレジスタ手段の示す
プライオリティと同等以下のプライオリティを持つタス
クを実行中のＣＰＵを選択し、同ＣＰＵに対してディス
パッチを指示するディスパッチ指示信号を出力すること
により、こノティスパッチ指示信号を受けたＣＰＵがデ
ィスパッチ割込みを起す構成としたので、各ＣＰＵは、
他ＣＰＵで実行中のタスクのプライオリティ更には他Ｃ
ＰＵの状態などを知る必要がなく、簡単にブリエンブシ
ョン処理が実現できる。また、各ＣＰＵにおいては他Ｃ
ＰＵでディスパッチ処理を行わせることが不必要となり
、従来のように他ＣＰＵに割込んで強制的にディスパッ
チを行わせるための命令（ＳＩＧＰ命令）を使用する必
要がなくなるため、同命令の送受信に伴う両ＣＰＵのオ
ーバヘッドが解消される。
サ構成の計算機システム上の各ＣＰＵで実行中のタスク
のプライオリティがＣＰＵ別に設定される第１のレジス
タ手段と、新たにＣＰＵを割当てるべきタスクが出現し
た場合に、そのタスクのプライオリティが設定されるｍ
２のレジスタ手段と、この第２のレジスタ手段の示す値
と上記各ＣＰＵ毎の第１のレジスタ手段の示す値とを比
較する比較手段とを設け、第１のレジスタ手段によって
示される各ＣＰＵ毎のプライオリティのうち、最も低い
プライオリティであつ工上記第２のレジスタ手段の示す
プライオリティと同等以下のプライオリティを持つタス
クを実行中のＣＰＵを選択し、同ＣＰＵに対してディス
パッチを指示するディスパッチ指示信号を出力すること
により、こノティスパッチ指示信号を受けたＣＰＵがデ
ィスパッチ割込みを起す構成としたので、各ＣＰＵは、
他ＣＰＵで実行中のタスクのプライオリティ更には他Ｃ
ＰＵの状態などを知る必要がなく、簡単にブリエンブシ
ョン処理が実現できる。また、各ＣＰＵにおいては他Ｃ
ＰＵでディスパッチ処理を行わせることが不必要となり
、従来のように他ＣＰＵに割込んで強制的にディスパッ
チを行わせるための命令（ＳＩＧＰ命令）を使用する必
要がなくなるため、同命令の送受信に伴う両ＣＰＵのオ
ーバヘッドが解消される。
第１図はこの発明を適用するマルチプロセッサ構成の計
算機システムの一実施例を示すブロック構成図、第２図
はタスクにＣＰＵを与える処理を説明するためのフロー
チャート、第３図はタスクを起動する処理を説明するた
めのフローチャートである。 １０−１〜ｌ Ｏ−ｎ・・・ＣＰＵ、２Ｇ・・・オペレ
ーティングシステム（Ｏ８）、３０・・・ブリエンブシ
ョン制御回路、３１−１〜３１−ｎ・・・実行プライオ
リティレジスタ、８２・・・ディスパッチプライオリテ
ィレジスタ、３３・・・レジスタ選択回路、３４・・・
比較回路。
算機システムの一実施例を示すブロック構成図、第２図
はタスクにＣＰＵを与える処理を説明するためのフロー
チャート、第３図はタスクを起動する処理を説明するた
めのフローチャートである。 １０−１〜ｌ Ｏ−ｎ・・・ＣＰＵ、２Ｇ・・・オペレ
ーティングシステム（Ｏ８）、３０・・・ブリエンブシ
ョン制御回路、３１−１〜３１−ｎ・・・実行プライオ
リティレジスタ、８２・・・ディスパッチプライオリテ
ィレジスタ、３３・・・レジスタ選択回路、３４・・・
比較回路。
Claims (1)
- 【特許請求の範囲】 マルチプロセッサ構成の計算機システムにおいて、 各ＣＰＵで実行中のタスクのプライオリティを指示する
第１の指示手段と、 この第１の指示手段によって指示されたプライオリティ
が上記ＣＰＵ単位で設定される第１のレジスタ手段と、 新たにＣＰＵを割当てるべきタスクのプライオリティを
指示する第２の指示手段と、 この第２の指示手段によって指示されたプライオリティ
が設定される第２のレジスタ手段と、この第２のレジス
タ手段に上記プライオリティが設定された際に、この第
２のレジスタ手段の示す値と上記各ＣＰＵ毎の第１のレ
ジスタ手段の示す値とを比較して、最も低いプライオリ
ティであって上記第２のレジスタ手段の示す値と同等以
下のプライオリティを持つタスクを実行中のＣＰＵを選
択し、同ＣＰＵに対してディスパッチを指示するディス
パッチ指示信号を出力する比較手段と、 を具備し、上記ディスパッチ指示信号を受けたＣＰＵが
ディスパッチ割込みを起すように構成されていることを
特徴とするタスクプリエンプション制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22296189A JPH0387935A (ja) | 1989-08-31 | 1989-08-31 | タスクプリエンプション制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22296189A JPH0387935A (ja) | 1989-08-31 | 1989-08-31 | タスクプリエンプション制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387935A true JPH0387935A (ja) | 1991-04-12 |
Family
ID=16790596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22296189A Pending JPH0387935A (ja) | 1989-08-31 | 1989-08-31 | タスクプリエンプション制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231100A (ja) * | 1992-12-10 | 1994-08-19 | Nec Corp | プロセスディスパッチ方法 |
| JP2006259968A (ja) * | 2005-03-16 | 2006-09-28 | Seiko Epson Corp | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5285444A (en) * | 1976-01-09 | 1977-07-15 | Agency Of Ind Science & Technol | Information processing system |
| JPS5697169A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Multidata processing system |
-
1989
- 1989-08-31 JP JP22296189A patent/JPH0387935A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5285444A (en) * | 1976-01-09 | 1977-07-15 | Agency Of Ind Science & Technol | Information processing system |
| JPS5697169A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Multidata processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231100A (ja) * | 1992-12-10 | 1994-08-19 | Nec Corp | プロセスディスパッチ方法 |
| JP2006259968A (ja) * | 2005-03-16 | 2006-09-28 | Seiko Epson Corp | プロセッサ及びこのプロセッサ適用される割込み処理制御方法 |
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