KR20120101128A - 레이저 조사에 의한 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은, 반도체 기판의 영역에서 적어도 하나의 공정 수행 파라미터가 결정되는 공정 단계 또는 일련의 공정 단계들에 반도체 기판을 노출시키는 단계; 및 레이저 조사 파라미터를 가지는 레이저를 상기 영역에 조사하는 단계를 포함하며, 조사 파라미터는 적어도 하나의 공정 수행 파라미터에 기초하여 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.

Description

레이저 조사에 의한 반도체 장치의 제조 방법{METHOD FOR MAKING A SEMICONDUCTOR DEVICE BY LASER IRRADIATION}
본 발명은 레이저 조사를 이용하여 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 공정에서, 반도체 장치를 제조하는 종래의 방법들은, 반도체 장치를 얻기 위해 증착, 리소그래피, 식각, 이온 주입 등과 같은 일련의 공정 단계들을 포함한다.
이러한 일련의 단계 중 각각의 공정 단계에는, 공정의 수행 및/또는 그 한계를 나타내는 특정한 공정 수행 파라미터가 명시된다. 예를 들어, 이온 주입 단계에는, 특히 주입량, 주입 깊이, 주입 에너지, 주입된 도펀트 농도, 활성 도펀트 농도, 결함 밀도, 및 비저항 또는 시트 저항이 명시될 수 있다. 또한, 모든 공정 단계는 어느 정도의 공정 변동(process variability)을 겪으므로, 언급된 파라미터들을 모두 동등한 웨이퍼 내(within-wafer) 균일성 파라미터 및 웨이퍼 대 웨이퍼(wafer-to-wafer) 균일성 파라미터를 가진다.
반도체 공정에서 일반적인 문제점은, 모든 공정 단계가 최소한의 공정 수행 변동으로 수행되더라도 일련의 공정 단계들은 누적된 공정 수행 변동을 겪고, 그에 따라 수득된 반도체 장치의 비율(percentage)이 규격 내에 들지 못하거나 신뢰할 수 없는 전자 성능을 나타내고, 그 결과 수율 손실로 이어진다.
위와 같은 문제를 해결하기 위하여, 공정 툴 제조업자 및 공정 엔지니어들은 공정 수행 변동을 가능한 한 많이 없앰으로써 가능한 한 모든 개별 공정 도구 또는 단계들이 가장 가능한 웨이퍼 내 균일성 및 가장 가능한 웨이퍼 대 웨이퍼 반복성으로 수행되도록 보장하려고 한다.
위와 같은 해결 방안은, 공정 공차가 공정 능력의 한계보다 큰 상태를 유지하는 한 논리적이고 매우 효과적이며, 이러한 공정 능력은 공정에서의 특유의 임의 변동을 설명하기 위해 통계적 공정 관리(Statistical Process Control)에서 사용되는 기술 용어로, 즉 가능한 많은 체계적인 변동원이 제거되었을 때의 공정 수행이다.
그러나, 또 다른 일반적인 문제점은, 계속해서 줄어드는 장치 선폭으로 인해, 공정 파라미터 공차가 계속 좁아진다는 점이다. 이러한 수행 파라미터 공차가 공정 한계, 즉 공정 툴의 능력에 더 가깝게 이동하므로, 소위 파라미터 수율 손실에 기인한 수율 손실이 점점 더 중요해지고 있다. 이는 기술 노드(특징 크기)의 함수로서 '전통적인' 결함-제한된 수율 및 특징-제한된 수율을 보여주는 도 1에 도시되어 있다. 이는 결함 관련 수율 손실에 비해 파라미터 관련 수율 손실의 중요성이 점점 증가하고 있음을 확실히 보여준다.
또한, 모든 체계적인 공정 수행 변동이 제거된 공정들은, 일반적으로 여전히 작지만 매우 예측 불가능한 공정 수행 변동을 나타낼 것이며, 그 결과 의사-랜덤(quasi-random) 웨이퍼 내 균일성 파라미터 및 웨이퍼 대 웨이퍼 균일성 파라미터가 남게 된다.
또 다른 문제점이 여전히 남아 있는데, 가장 가능한 웨이퍼 내 균일성의 관점에서 일반적으로 모든 공정 툴이 최적화되므로, 가장 가능한 웨이퍼 대 웨이퍼 균일성의 관점에서 공정 단계를 최적화하는 것이 훨씬 더 어려운 반면, 웨이퍼 내 균일성 패턴은 웨이퍼 마다 매우 다를 수 있다.
상기의 단점들을 고려하면, 첫 번째 목적으로서 특히 공정 공차가 공정 능력의 한계를 초과하여 요구될 때 파라미터 수율 손실을 감소시킬 수 있도록 하는 반도체 장치의 제조 방법에 대한 필요성이 분명히 존재한다.
또한 본 발명의 목적은 예측 불가능한 공정 수행 변동으로 인한 의사-랜덤 웨이퍼 내 균일성 파라미터 및 웨이퍼 대 웨이퍼 균일성 파라미터를 처리할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은, 웨이퍼 내 균일성 파라미터뿐만 아니라 웨이퍼 대 웨이퍼 균일성 파라미터에 대해서도 최적화된 반도체 장치의 제조 방법을 제공하는 데에 있다.
일반적으로 본 발명의 목적은 반도체 장치의 제조 시 공정 수율을 높이고, 규격에서 벗어나거나 신뢰할 수 없는 전자 성능을 보이는 장치의 생산 수를 최소화하고, 장치 수행 파라미터 분포를 개선하는 데에 있다.
본 발명은, 선행 공정 단계 또는 일련의 선행 공정 단계의 적어도 하나의 공정 수행 파라미터에 기초하여 조사 파라미터가 결정되는, 레이저 조사를 포함하는 방법을 제공함으로써 상기의 목적을 충족시킨다.
본 발명은, 적어도 하나의 공정 수행 파라미터가 결정된 공정 단계 또는 일련의 공정 단계들에 반도체 기판을 노출시키는 단계; 및 레이저 조사 파라미터를 가진 레이저를 반도체 기판의 영역에 조사하는 단계를 포함하며, 조사 파라미터는 상기 적어도 하나의 공정 수행 파라미터에 기초하여 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
도 1은 기술 노드의 함수로서 IC 설계에서의 수율 문제를 보여준다(소스: Kohyama/Toshiba).
도 2는 본 발명에 따른 방법의 구현예를 보여준다.
도 3은 본 발명에 따른 방법의 실시예를 개략적으로 보여준다.
본 발명의 제1 구현예에 따르면, 반도체 기판의 영역에서 적어도 하나의 공정 수행 파라미터가 결정되는 공정 단계 또는 일련의 공정 단계들에 반도체 기판을 노출시키는 단계; 및 레이저 조사 파라미터를 가지는 레이저를 상기 영역에 조사하는 단계를 포함하며, 조사 파라미터는 적어도 하나의 공정 수행 파라미터에 기초하여 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
공정 단계 또는 일련의 공정 단계들의 적어도 하나의 공정 수행 파라미터를 결정하고(도 2(a)), 이러한 공정 수행 파라미터에 기초하여 조사 파라미터를 결정함으로써(도 2(b)), 공차보다 높거나 또는 낮은 공정 수행 파라미터 값을 가진 영역들은, 상응하는 목표 파라미터 값을 달성하기 위해 레이저 조사로의 노출됨으로써 보상될 수 있다. 분명히, 이는 공정 수율을 증가시키고, 규격에서 벗어나거나 신뢰할 수 없는 전자 성능을 보이는 장치의 생산 수를 최소화하게 될 수 있다.
본 발명의 또 다른 이점은, 이미 공차 내에 있는 공정 수행 파라미터를 미세 조정함으로써 장치 수행 파라미터 분포를 개선하는 데 사용될 수 있다는 점이다.
또한, 본 발명에 따른 방법은 파라미터 관련 수율 손실을 감소시키는 능력을 가질 수 있다. 특히 공정 능력의 한계를 넘어서 공정 파라미터 공차가 요구되는 경우, 그러한 공차를 보상하고 이에 도달하기 위해 레이저 조사를 이용할 수 있다.
하나 이상의 공정 수행 파라미터에 기초한 조사 파라미터 결정의 또 다른 이점은, 예측 불가능한 공정 수행 변동도 보상될 수 있다는 점이다.
반도체 기판의 레이저 조사는, 재결정을 얻기 위한 비정질 실리콘의 열 어닐링 및/또는 도펀트 활성화와 같은 응용에 대해 잘 알려져 있다. 이러한 기법은 예를 들어 US 2004/0115931에 예시된 바와 같이 빠른 국부적 열 처리를 가능하게 함으로써 통상적인 가열 공정에 비해 상당한 이점을 제공하며, 상기 문헌에 기술된 방법은, 반도체 장치의 하나 이상의 부분에 한 번 이상 어닐링 처리하는 단계를 포함하며, 이 때 이러한 처리는 반도체 장치의 어닐링된 부분의 하나 이상의 바람직한 특성에 기초하여 변한다. 그러나, 또 다른 공정 단계의 공정 수행 변동 또는 일련의 공정 단계들의 누적 공정 수행 변동에 기초하여 반도체 기판의 영역에 적용될 조사 파라미터를 결정하는 것은 당해 기술에서 제안된 바가 없다.
레이저의 조사 파라미터, 예를 들어 파장, 에너지 및 펄스 지속기간은, 공정 단계 또는 일련의 공정 단계의 하나 이상의 공정 수행 파라미터에 기초하여 결정되도록 조절된다. 이는 바람직하게는 레이저의 출력 에너지 및/또는 펄스 길이를 조정함으로써 수행될 수 있다. 예를 들어, 레이저가 엑시머 레이저인 경우, 가스 방전에 인가되는 전압이 변경될 수 있다.
조사 파라미터는 조사된 영역의 가열 온도, 온도 예산(temperature budget), 가열 깊이 또는 용융 깊이에 직접적으로 영향을 끼침으로써, 이러한 영역의 물리적, 치수적, 형태적, 또는 전기적 특성에 직간접적으로 영향을 끼치고, 제한된 공정 능력 또는 공정 수행 변동을 보상하는 능력을 제공한다.
본 발명의 맥락에서, 반도체 기판의 조사된 영역은 반도체 응용에 적합한 임의의 물질, 예를 들어 도핑되지 않은 실리콘, 도핑된 실리콘, 주입된 실리콘, 결정 실리콘, 비정질 실리콘, 실리콘 게르마늄, 게르마늄 질화물, Ⅲ-Ⅴ족 화합물 반도체, 예컨대 갈륨 질화물, 실리콘 탄화물 등으로 이루어질 수 있으나 이에 한정되지 않는다.
본 발명의 구현예에 있어서, 사용되는 레이저는, 반도체 기판을 충분히 가열 및/또는 용융시키기 위해 파장, 에너지 및 펄스 지속기간이 이용될 수 있는 임의의 레이저, 바람직하게 엑시머 레이저, 훨씬 더 바람직하게는 염화 크세논 엑시머 레이저일 수 있다.
바람직하게는 근자외선, 더 바람직하게는 308 nm의 파장을 가지는 레이저가 조사될 수 있다.
레이저 조사는, 공기중의 에너지 밀도가 0.1 내지 6 J/cm2, 바람직하게는 0.2 내지 3 J/cm2이고, 전달된 펄스 에너지가 1 내지 50 J인 펄스화된 레이저 조사일 수 있다. 고 에너지의 레이저를 사용하는 것은 각각의 레이저 펄스를 가진 넓은 면적을 처리할 수 있게 한다.
펄스 지속기간은 50 내지 250 ns일 수 있다.
레이저 빔 스팟 크기는, 예를 들어 레이저 빔 경로의 가변적인 개구를 이용함으로써, 가변적인 빔 스팟 배율을 가진 광학계를 이용함으로써, 또는 둘 다의 조합에 의해, 조사될 영역 크기에 맞게 조절되거나 심지어 일치할 수 있다.
적어도 하나의 공정 수행 파라미터는, 치수적, 형태적, 또는 전기적 파라미터 또는 그 조합을 포함할 수 있다.
치수적 파라미터는 기판 두께, 증착률, 식각률, 주입 깊이, 게이트 길이 및 이와 동등한 균일성 파라미터들일 수 있으나, 이에 한정되지 않는다.
형태적 파라미터는 결정도, 입자 크기, 결함 밀도, 격자 상수, 변형(strain) 레벨, 완화(releaxation) 정도, 및 이와 동등한 균일성 파라미터들일 수 있으나, 이에 한정되지 않는다.
전기적 파라미터는 주입 밀도, 주입량, 도펀트 농도, 활성 도펀트 농도, 비저항, 시트 저항, 및 이와 동등한 균일성 파라미터들일 수 있으나, 이에 한정되지 않는다.
본 발명에 따른 구현예에서 적어도 하나의 수행 파라미터는 기판 내 불균일성 파라미터를 포함할 수 있다.
본 발명에 따른 특정 구현예에서 적어도 하나의 수행 파라미터는 기판 대 기판 불균일성 파라미터를 포함할 수 있다.
기판 대 기판 불균일성 파라미터에 기초하여 조사 파라미터를 결정함으로써, 반도체 기판 상의 분포, 즉 분포 패턴 및 기판 대 기판 공정 파라미터 변동의 크기 둘 다에서의 공정 파라미터 변동이 처리 전에 분명히 고려된다. 그로 인해 레이저 조사 공정은 기판 치수보다 훨씬 더 작은 치수 범위로 조절되어, 별도로 결정된 조사 파라미터로 각각의 기판 영역에 조사할 뿐만 아니라 심지어는 영역 내에서 공정 수행 파라미터를 미세 조정하는 능력을 제공하게 된다.
본 발명에 따른 구현예에서, 각각의 영역에 개별적으로 결정된 조사 파라미터로 조사하기 전에 공통의 조사 파라미터로 각 영역에 예비적으로 조사할 수 있는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따른 또 다른 구현예에 있어서, 각각의 영역에서는 적어도 하나의 공정 수행 파라미터 및 조사 파라미터가 순차적으로 결정될 수 있다. 바람직하게, 이러한 경우 레이저 조사 장비 자체에 영역의 공정 수행 파라미터 값의 측정 수단 및 그러한 영역에 대한 조사 파라미터 집합을 결정하기 위한 계산 수단이 포함될 것이다.
대안적으로 또한 2에 도시된 바와 같이, 적어도 하나의 공정 수행 파라미터 값의 포워딩된 패턴에 기초하여 조사 파라미터의 패턴이 결정될 수 있다. 반도체 기판의 영역 당 적어도 하나의 공정 수행 파라미터 값을 포함하는 이러한 패턴은, 각각의 영역에 대해 적어도 하나의 조사 파라미터 집합을 결정하기 위한 계산 수단을 포함하는 레이저 조사 장비에 패턴을 전체적으로 포워딩시키는 전용 계측 장비에 의해 바람직하게 측정될 수 있다.
본 발명에 따른 방법의 특정 구현예에 있어서, 반도체의 영역에서 적어도 하나의 공정 수행 파라미터가 결정되는 공정 단계 또는 일련의 공정 단계에 반도체 기판을 노출시키는 단계는, 이러한 영역에 조사하는 단계 이후에 수행되고, 포워딩된 패턴은 적어도 하나의 공정 수행 파라미터의 추정된 패턴이다. 이러한 구현예는 실시예 2에서 예시된다.
본 발명의 방법은 반도체 기판의 제조에 이용될 수 있고, 이러한 기판 및 장치들은 예를 들어 다음에 적용될 수 있다:
- 예를 들어 증착 공정 변동에 기인한 공차에서 벗어난 영역에서 이러한 영역을 재결정화함으로써 결정도를 보상한다.
- 예를 들어 주입에 기인한 공차에서 벗어난 영역에서 이러한 영역을 재결정화함으로써 결함 밀도를 보상한다.
- 공차에서 벗어난 영역에서 이러한 영역의 가열 및 완화를 수정함으로써 변형을 보상한다.
- 공차에서 벗어난 영역에서 이러한 영역을 가열함으로써 활성 도펀트 농도를 보상한다.
- 치수적 파라미터 변동으로 인해 공차에서 벗어난 장치 파라미터(예컨대 입계 전압)을, 적절한 활성 도펀트 농도를 추가적으로 조정함으로써 보상한다: 실시예 1 참조.
- 실리콘 광학 장치의 광학적 특성의 변동을 보상한다.
- 실리사이드화 공정 변동을 보상하기 위해 국부적 확산에 의한 접촉점들에서 합금 조성을 변경한다.
실시예 1:
본 발명의 특정 실시예는 다음과 같다:
도 3에 도시된 바와 같이, 반도체 장치의 게이트는 일련의 공정들, 즉 리소그래피, 건식 식각을 포함한 게이트 정의, 이온 주입에 의한 도핑, 스트립 및 세정에 의해 형성된다. 마지막으로 게이트 길이 최소 선폭(CD; critical dimension)을 결정하기 위해 CD 측정을 수행한다.
두 가지 중요한 반도체 장치 파라미터는 임계 전압(VTO) 및 구동 전류(IDSAT)이다. VTO는 다수의 파라미터들, 특히 게이트 길이 및 다양한 도핑 농도의 변화에 민감하며, 이 때 게이트 길이는 일련의 게이트 형성 공정 단계의 공정 변동으로 인한 인쇄 상태의(as-printed) CD 및 CD 손실에 직접적으로 좌우된다.
VTO에 영향을 끼치는 도핑 농도는 주입량 및 어닐링 조건에 직접적으로 좌우되므로, 게이트 CD의 변동은 레이저 조사 조건을 적절히 변경하여 적절한 활성 도펀트 농도를 조절함으로써 보상될 수 있다.
실시예 2:
게이트 CD의 변동이 이전의 CD 측정에 기초한 후속의 레이저 도펀트 활성화에 의해 보상되는 실시예 1에 기술된 바와 같은 방법에 대한 대안으로서, 게이트 CD의 변동은 또한, 앞으로의 게이트 증착 공정 변동의 추정에 기초하여, 게이트를 형성하기 전에 n-웰 및 p-웰 영역에서의 레이저 도펀트 활성에 의해 보상될 수 있다.

Claims (13)

  1. 반도체 기판의 영역에서 적어도 하나의 공정 수행 파라미터가 결정되는 공정 단계 또는 일련의 공정 단계들에 반도체 기판을 노출시키는 단계; 및
    레이저 조사 파라미터를 가지는 레이저를 상기 영역에 조사하는 단계를 포함하며,
    상기 조사 파라미터는 상기 적어도 하나의 공정 수행 파라미터에 기초하여 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 공정 수행 파라미터는, 치수적, 형태적 또는 전기적 파라미터 또는 그 조합을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 적어도 하나의 공정 수행 파라미터는, 기판 내(within-substrate) 불균일성 파라미터를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 적어도 하나의 공정 수행 파라미터는, 기판 대 기판(substrate-to-substrate) 불균일성 파라미터를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판의 적어도 두 영역에 조사되고, 각각의 영역에 대해서 상기 조사 파라미터가 개별적으로 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    각각의 영역에 개별적으로 결정된 조사 파라미터로 조사하기 전에, 공통의 조사 파라미터로 각 영역에 예비적으로 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    각각의 영역에 대해서 상기 적어도 하나의 공정 수행 파라미터 및 상기 조사 파라미터가 순차적으로 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    조사 파라미터의 패턴은 상기 적어도 하나의 공정 수행 파라미터의 포워딩된 패턴에 기초하여 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 반도체 기판의 영역에서 적어도 하나의 공정 수행 파라미터가 결정되는 공정 단계 또는 일련의 공정 단계들에 반도체 기판을 노출시키는 단계는, 상기 영역을 조사하는 단계 이후에 수행되며, 이 때 상기 포워딩된 패턴은 상기 적어도 하나의 공정 수행 파라미터의 추정된 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 조사 파라미터는 장치 CD(critical dimension)에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 조사 파라미터는 상기 영역에서 달성될 도펀트 농도 및 활성 도펀트 농도에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 조사 파라미터는 상기 영역에서 달성될 변형(strain) 및 완화(relaxation) 정도에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 조사 파라미터는 증착된 층의 두께에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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