KR20120100080A - 반도체 패키지의 성형 장치 - Google Patents

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Abstract

반도체 패키지의 성형 장치는, 적어도 하나의 제1 반도체 칩이 안착되는 하금형, 상기 하금형의 상부에 위치하며 적어도 하나의 제2 반도체 칩이 안착되고 상기 하금형을 마주보는 면에 상기 제1 반도체 칩의 성형 공간을 위한 제1 캐비티를 갖는 중금형, 상기 중금형의 상부에 위치하며 상기 중금형을 마주보는 면에 상기 제2 반도체 칩의 성형 공간을 위한 제2 캐비티를 갖는 상금형, 상기 하금형을 관통하며 상기 제1 캐비티와 연결되는 제1 공급 포트, 상기 하금형과 상기 중금형을 관통하며 상기 제2 캐비티와 연결되는 제2 공급 포트, 및 상기 하금형의 하부에 위치하고 상기 제1 및 제2 공급 포트들에 각각 구비되며, 상기 제1 및 제2 공급 포트들 내의 성형 수지를 가압하여 상기 제1 및 제2 캐비티들로 공급하는 제1 및 제2 트랜스퍼 램들을 갖는 가압 유닛을 포함한다.

Description

반도체 패키지의 성형 장치{MOLDING APPARATUS FOR SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 성형 장치에 관한 것이다. 보다 상세하게는, 반도체 칩을 성형 수지로 밀봉하기 위한 성형 장치에 관한 것이다.
일반적으로, 반도체 패키지를 제조하기 위하여, 웨이퍼로부터 분리된 반도체 칩을 성형 수지로 밀봉하는 몰딩 공정이 수행될 수 있다. 예를 들면, 상기 몰딩 공정은 상기 반도체 칩의 반도체 소자를 외부 환경으로부터 보호하기 위하여 에폭시 몰딩 컴파운드(EMC, epoxy molding compound) 등과 같은 성형 수지를 이용하여 밀봉하는 공정으로서 반도체 패키지의 신뢰성에 매우 중요한 공정이다.
종래의 반도체 패키지의 성형 장치는 서로 클램핑하여 캐비티(cavity)를 형성하는 상부 금형 및 하부 금형을 포함할 수 있다. 상기 캐비티 내에는 반도체 칩이 배치되고, 상기 상부 금형과 상기 하부 금형이 서로 클램핑된 상태에서 상기 캐비티로 성형 수지가 주입되어 상기 반도체 칩을 성형하게 된다.
그러나, 상기 캐비티는 상기 상부 금형과 상기 하부 금형의 클램핑에 의해 형성되므로, 상기 상부 및 하부 금형들의 1회의 클램핑을 통해 성형할 수 있는 반도체 칩들의 개수는 제한될 수밖에 없다. 따라서, 종래의 몰딩 공정과 실질적으로 동일한 작업 공간(footprint)과 작업 시간 내에서 생산성을 향상시킬 수 있는 새로운 성형 장치가 요구된다.
본 발명의 일 목적은 생산성을 향상시킬 수 있는 반도체 패키지의 성형 장치를 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 패키지의 성형 장치는, 적어도 하나의 제1 반도체 칩이 안착되는 하금형, 상기 하금형의 상부에 위치하며 적어도 하나의 제2 반도체 칩이 안착되고 상기 하금형을 마주보는 면에 상기 제1 반도체 칩의 성형 공간을 위한 제1 캐비티를 갖는 중금형, 상기 중금형의 상부에 위치하며 상기 중금형을 마주보는 면에 상기 제2 반도체 칩의 성형 공간을 위한 제2 캐비티를 갖는 상금형, 상기 하금형을 관통하며 상기 제1 캐비티와 연결되는 제1 공급 포트, 상기 하금형과 상기 중금형을 관통하며 상기 제2 캐비티와 연결되는 제2 공급 포트, 및 상기 하금형의 하부에 위치하고 상기 제1 및 제2 공급 포트들에 각각 구비되며 상기 제1 및 제2 공급 포트들 내의 성형 수지를 가압하여 상기 제1 및 제2 캐비티들로 공급하는 제1 및 제2 트랜스퍼 램들을 갖는 가압 유닛을 포함한다.
예시적인 실시예들에 있어서, 상기 중금형은 상기 하금형과 마주하며 상기 제1 캐비티를 갖는 하부 중금형 및 상기 상금형과 마주하며 상기 제2 반도체 칩을 지지하는 상부 중금형을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가압 유닛은 상기 하금형의 하부에 승하강 가능하도록 위치하는 트랜스퍼 플레이트를 포함하며, 상기 제1 및 제2 프랜스퍼 램들은 상기 트랜스퍼 플레이트로부터 상부로 연장하도록 설치될 수 있다. 상기 트랜스퍼 플레이트는 상기 제1 및 제2 트랜스퍼 램들을 동시에 승하강시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제2 트랜스퍼 램의 길이는 상기 제1 트랜스퍼 램보다 상기 중금형의 두께만큼 더 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 공급 포트는, 상기 하금형에 관통 형성되는 제1 포트 및 상기 중금형에 관통 형성되며 상기 제1 포트와 연통되는 제2 포트를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 공급 포트와 상기 제1 포트는 상기 하금형의 중앙부를 따라 다수개가 형성되고, 상기 제2 포트는 상기 중금형의 중앙부를 따라 다수개가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 공급 포트들은 서로 교대로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 공급 포트들의 개수와 상기 제2 공급 포트들의 개수는 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 상기 제1 공급 포트를 사이에 두고 적어도 2개가 배치되고, 상기 제2 반도체 칩은 상기 제2 공급 포트를 사이에 두고 적어도 2개가 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 공급 포트 내의 성형 수지는 제1 분배 블록을 통해 상기 제1 캐비티 내로 공급될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 공급 포트 내의 성형 수지는 제2 분배 블록을 통해 상기 제2 캐비티 내로 공급될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패캐지의 성형 장치는, 상기 상금형, 상기 중금형 및 상기 하금형을 각각 고정 지지하는 상금형 다이, 중금형 다이 및 하금형 다이를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상금형 다이는 승강 로드에 고정되고, 상기 중금형 다이와 상기 하금형 다이는 상기 승강 로드를 따라 승하강하여 상기 상금형, 상기 중금형 및 상기 하금형을 클램핑할 수 있다.
예시적인 실시예들에 있어서, 상기 중금형 다이는 상기 승강 로드에 설치된 스토퍼에 의해 이동 구간이 제한될 수 있다.
예시적인 실시예들에 있어서, 상기 중금형 다이는 상기 제2 반도체 칩을 상기 중금형으로부터 분리시키는 다수개의 제1 중금형 이젝터 핀들 및 상기 제1 반도체 칩을 지지하는 다수개의 제2 중금형 이젝터 핀들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 중금형 이젝터 핀들은 상기 승강 로드에 설치된 스토퍼의 가압에 의해 상승하여 상기 제2 반도체 칩을 상기 중금형으로부터 분리시킬 수 있다.
예시적인 실시예들에 있어서, 상기 중금형은 상기 하금형과 마주하는 하부 중금형 및 상기 상금형과 마주하는 상부 중금형을 포함하고, 상기 중금형 다이는 상기 상부 중금형을 상기 중금형 다이로부터 상승시키는 이젝터 스프링을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 중금형에는 성형이 완료된 상기 제2 반도체 칩을 그립하기 위한 다수개의 가이드부들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 상금형 다이는 상기 제2 반도체 칩을 지지하는 다수개의 상금형 이젝터 핀들을 포함하고, 상기 하금형 다이는 상기 제1 반도체 칩을 상기 하금형으로부터 분리시키는 다수개의 하금형 이젝터 핀들을 포함할 수 있다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 패키지의 성형 장치는, 하금형, 상기 하금형의 상부에 위치하는 상금형, 상기 하금형과 상기 상금형 사이에 개재되며 상기 하금형과 클램핑되어 적어도 하나의 제1 반도체 칩을 성형하기 위한 제1 성형 공간을 형성하고 상기 상금형과 클램핑되어 적어도 하나의 제2 반도체 칩을 성형하기 위한 제2 성형 공간을 형성하는 중금형, 상기 하금형을 관통하며 상기 제1 성형 공간과 연결되는 제1 공급 포트, 상기 하금형과 상기 중금형을 관통하며 상기 제2 성형 공간과 연결되는 제2 공급 포트, 및 상기 하금형의 하부에 위치하고, 상기 제1 및 제2 공급 포트들에 각각 구비되며 상기 제1 및 제2 공급 포트들 내의 성형 수지를 동시에 가압하여 상기 제1 및 제2 성형 공간들로 공급하는 제1 및 제2 트랜스퍼 램들을 갖는 가압 유닛을 포함한다.
이와 같이 구성된 발명에 따른 반도체 패키지의 성형 장치는 하금형, 상금형 및 상기 하금형과 상기 상금형 사이에 개재되는 중금형을 포함하고, 상기 하금형과 상기 중금형 사이에서 제1 성형 공간 및 상기 중금형과 상기 하금형 사이에서 제2 성형 공간을 제공하여 상기 제1 및 제2 성형 공간들에서 각각 몰딩 공정을 동시에 수행할 수 있다.
따라서, 종래의 성형 장치에 비해 2배 이상으로 생산성을 향상시킬 수 있다. 또한, 상기 제1 및 제2 성형 공간들에서 서로 상이한 반도체 칩들을 동시에 성형할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 성형 장치를 나타내는 단면도이다.
도 2는 도 1의 하금형을 나타내는 평면도이다.
도 3은 도 1의 중금형을 나타내는 평면도이다.
도 4는 도 2의 Ⅳ-Ⅳ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이다.
도 5는 도 3의 Ⅴ-Ⅴ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이다.
도 6은 도 3의 Ⅵ-Ⅵ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이다.
도 7 내지 도 10은 도 1의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하기 위한 방법을 나타내는 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 성형 장치를 나타내는 단면도이고, 도 12는 도 11의 중금형을 나타내는 평면도이다.
도 13은 도 11의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하기 위한 방법을 나타내는 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 성형 장치를 나타내는 단면도이고, 도 2는 도 1의 하금형을 나타내는 평면도이며, 도 3은 도 1의 중금형을 나타내는 평면도이다. 도 4는 도 2의 Ⅳ-Ⅳ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이고, 도 5는 도 3의 Ⅴ-Ⅴ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이며, 도 6은 도 3의 Ⅵ-Ⅵ' 라인을 따라 절단한 도 1의 성형 장치의 단면도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 성형 장치(100)는 하금형(200), 중금형(300), 상금형(400), 하금형(200)을 관통하는 제1 공급 포트(220), 하금형(200)과 중금형(300)을 관통하는 제2 공급 포트(320), 및 가압 유닛(500)을 포함한다.
상금형(400)은 하금형(200)의 상부에 위치하며, 중금형(300)은 하금형(200)과 상금형(400) 사이에 개재된다. 하금형(200)과 중금형(300)은 서로 클램핑되어 적어도 하나의 제1 반도체 칩(10a, 10b)을 성형하기 위한 제1 성형 공간을 형성한다. 중금형(300)과 상금형(400)은 서로 클램핑되어 적어도 하나의 제2 반도체 칩(20a, 20b)을 성형하기 위한 제2 성형 공간을 형성한다.
따라서, 하금형(200)과 중금형(300)이 클램핑된 상태에서 상기 제1 반도체 칩은 하금형(200)과 중금형(300) 사이에서 성형된다. 중금형(300)과 상금형(400)이 클램핑된 상태에서 상기 제2 반도체 칩은 중금형(300)과 상금형(400) 사이에서 성형된다.
본 발명의 일 실시예에 있어서, 하금형(200)과 중금형(300)은 서로 클램핑되어 적어도 하나의 제1 반도체 칩(10a, 10b)을 성형하기 위한 제1 캐비티(310)를 형성할 수 있다. 중금형(300)과 상금형(400)은 서로 클램핑되어 적어도 하나의 제2 반도체 칩(20a, 20b)을 성형하기 위한 제2 캐비티(410)를 형성할 수 있다.
구체적으로, 상기 제1 반도체 칩은 하금형(200)의 상부면 상에 안착 지지될 수 있다. 중금형(200)의 하부면에는 제1 캐비티(310)가 형성되고, 하금형(200)과 중금형(300)이 클램핑되어 상기 제1 반도체 칩의 기판 상에 성형 공간을 형성할 수 있다.
상기 제2 반도체 칩은 중금형(300)의 상부면 상에 안착 지지될 수 있다. 상금형(400)의 하부면에는 제2 캐비티(410)가 형성되고, 중금형(300)과 상금형(400)이 클램핑되어 상기 제2 반도체 칩의 기판 상에 성형 공간을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 중금형(300)은 하부 중금형(300a) 및 상부 중금형(300b)을 포함할 수 있다. 하부 중금형(300a)은 하금형(200)과 마주하며 상기 제1 반도체 칩의 성형 공간을 위한 제1 캐비티(310)를 구비할 수 있다. 상부 중금형(300b)은 상금형(300)과 마주하며 상기 제2 반도체 칩을 지지할 수 있다.
반도체 패키지의 성형 장치(100)는 하금형(200), 중금형(300) 및 상금형(400)을 각각 고정하고 지지하기 위한 하금형 다이(202), 중금형 다이(302) 및 상금형 다이(402)를 포함할 수 있다.
구체적으로, 하금형 다이(202)는 하금형(200)을 고정 및 지지할 수 있다. 중금형 다이(302)는 하부 중금형(300a)과 상부 중금형(300b)을 고정 및 지지할 수 있다. 상금형 다이(402)는 상금형(400)을 고정 및 지지할 수 있다. 하금형 다이(202), 중금형 다이(302) 및 상금형 다이(402)는 승강 로드(110)를 따라 상대운동 가능하도록 승강 로드(110)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상금형 다이(402)는 승강 로드(110)에 고정되고, 중금형 다이(302)와 하금형 다이(202)는 승강 로드(110)를 따라 승하강하여 상금형(400)과 중금형(300)을 서로 클램핑하고 중금형(300)과 하금형(200)을 서로 클램핑할 수 있다.
구체적으로, 하금형 다이(202)가 승강 로드(110)를 따라 승강하여 중금형 다이(302)와 맞물리면, 하금형(200)과 중금형(300)은 서로 클램핑될 수 있다. 중금형 다이(302)가 승강 로드(110)를 따라 승강하여 상금형 다이(302)와 맞물리면, 중금형(300)과 상금형(400)은 서로 클램핑될 수 있다.
도 2, 도 4 및 도 6에 도시된 바와 같이, 제1 공급 포트(220)는 하금형(200)을 관통하며 제1 분배 블록(330)을 통해 제1 캐비티(310)와 연결될 수 있다.
구체적으로, 제1 관통홀(204)은 하금형(200)을 관통하도록 형성되어 제1 공급 포트(220)로 사용될 수 있다. 또한, 제1 포트(206)는 제1 관통홀(204)과 인접하게 하금형(200)을 관통하도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 다수개의 제1 관통홀들(204)이 하금형(200)에 형성되어 다수개의 제1 공급 포트들(220)을 형성할 수 있다. 다수개의 제1 포트들(206)들이 하금형(200)에 형성될 수 있다.
제1 공급 포트들(220)과 제1 포트들(206)들은 하금형(200)의 중앙부를 따라 배치될 수 있다. 또한, 제1 공급 포트들(220)과 제1 포트들(206)은 서로 교대로 배열될 수 있다. 제1 공급 포트들(220)의 개수는 제1 포트들(206)의 개수와 동일할 수 있다.
2개의 제1 반도체 칩들(10a, 10b)은 제1 공급 포트들(220)을 사이에 두고 하금형(200)의 상부면 상에 안착될 수 있다. 하금형(200)과 하부 중금형(300a)은 서로 클램핑되어 제1 반도체 칩들(10a, 10b)의 성형 공간들(C1a, C1b)인 제1 캐비티들(310)을 형성할 수 있다.
도 3, 도 5 및 도 6에 도시된 바와 같이, 제2 공급 포트(320)는 하금형(200)과 중금형(300)을 관통하며 제2 분배 블록(430)을 통해 제2 캐비티(410)와 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 공급 포트(320)는 제1 포트(206) 및 제2 포트(304)를 포함할 수 있다. 제2 포트(304)는 제1 포트(206)의 위치에 대응하여 중금형(300)을 관통하도록 형성되고, 제2 포트(304)와 제1 포트(206)는 서로 연통되어 제2 공급 포트(320)를 형성할 수 있다.
다수개의 제2 포트들(304)들이 제1 포트들(206)의 위치에 대응하여 하금형(200)에 형성될 수 있다. 제2 포트들(304)은 중금형(300)의 중앙부를 따라 배치될 수 있다. 따라서, 하금형(200)을 관통하는 제1 포트(206) 및 중금형(200)을 관통하는 제2 포트(304)는 제2 공급 포트(320)를 형성할 수 있다.
2개의 제2 반도체 칩들(20a, 20b)은 제2 공급 포트들(320)을 사이에 두고 상부 중금형(300b)의 상부면 상에 안착될 수 있다. 상부 중금형(300b)과 상금형(400)은 서로 맞물려 제2 반도체 칩들(20a, 20b)의 성형 공간들(C2a, C2b), 즉, 제2 캐비티들(410)을 형성할 수 있다.
제1 공급 포트들(220)과 제2 공급 포트들(320)은 서로 교대로 배열될 수 있다. 제1 공급 포트들(220)의 개수는 제2 공급 포트들(320)의 개수와 동일할 수 있다.
도 6에 도시된 바와 같이, 가압 유닛(500)은 성형 수지를 제1 및 제2 캐비티들(310, 410)로 공급하기 위한 제1 및 제2 트랜스퍼 램들(510, 520)을 포함할 수 있다. 제1 트랜스퍼 램(510)은 제1 공급 포트(220)에 구비되며 제2 트랜스퍼 램(520)은 제2 공급 포트(320)에 구비될 수 있다.
구체적으로, 가압 유닛(500)은 하금형(200)의 하부에 승하강 가능하도록 위치하는 트랜스퍼 플레이트(502)를 포함할 수 있다. 다수개의 제1 트랜스퍼 램들(510)은 트랜스퍼 플레이트(502)로부터 상부로 연장하도록 설치될 수 있다. 다수개의 제2 트랜스퍼 램들(520)은 트랜스퍼 플레이트(502)로부터 상부로 연장하도록 설치될 수 있다. 따라서, 트랜스퍼 플레이트(502)는 제1 및 제2 트랜스퍼 램들(510, 520)을 동시에 승하강시킬 수 있다.
제1 및 제2 트랜스퍼 램들(510, 520)은 서로 교대로 배열될 수 있다. 예를 들면, 제2 트랜스퍼 램(520)의 길이는 제1 트랜스퍼 램(510)보다 중금형(300)의 두께 만큼 더 클 수 있다. 본 실시예에 있어서, 제2 트랜스퍼 램(520)과 제1 트랜스퍼 램(510)의 높이 차이는 상부 중금형(300b)의 상부면과 하부 중금형(300a)의 하부면 사이의 거리와 실질적으로 동일할 수 있다.
제1 트랜스퍼 램(510)은 제1 공급 포트(220) 내에 구비되어 제1 공급 포트(220) 내의 성형 수지를 가압하여 제1 분배 블록(330)을 거쳐 제1 캐비티(310) 내로 성형 수지를 공급할 수 있다.
구체적으로, 제1 분배 블록(330)은 원형 단면 형상의 제1 공급 포트(220)와 제1 캐비티(310)를 서로 연결시킬 수 있다. 제1 공급 포트(220) 내부의 성형 수지는 제1 트랜스퍼 램(510)의 가압에 의해 제1 분배 블록(330)의 컬(cull), 런너(runner) 및 게이트(gate)를 통해 제1 캐비티(310)로 흘러 들어간 후 고화되어 상기 제1 반도체 칩의 기판 상에 몰딩 부재를 형성할 수 있다.
제2 트랜스퍼 램(520)은 제2 공급 포트(320) 내에 구비되어 제2 공급 포트(320) 내의 성형 수지를 가압하여 제2 분배 블록(430)을 거쳐 제2 캐비티(410) 내로 성형 수지를 공급할 수 있다.
구체적으로, 제2 분배 블록(430)은 원형 단면 형상의 제2 공급 포트(320)와 제2 캐비티(410)를 서로 연결시킬 수 있다. 제2 공급 포트(320) 내부의 성형 수지는 제2 트랜스퍼 램(520)의 가압에 의해 제2 분배 블록(430)의 컬, 런너 및 게이트를 통해 제2 캐비티(410)로 흘러 들어간 후 고화되어 상기 제2 반도체 칩의 기판 상에 몰딩 부재를 형성할 수 있다.
따라서, 제1 및 제2 트랜스퍼 램들(510, 520)은 제1 및 제2 공급 포트들(220, 320) 내에 각각 구비되어 제1 및 제2 공급 포트들(220, 320) 내의 성형 수지를 동시에 가압하여 제1 및 제2 캐비티들(310, 410)로 각각 공급할 수 있다.
도 1, 도 4 및 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 있어서, 하금형 다이(202), 중금형 다이(302) 및 상금형 다이(402)는 상기 제1 및 제2 반도체 칩들을 지지하거나 분리시키기 위한 다수개의 이젝터 핀들을 포함할 수 있다.
구체적으로, 하금형 다이(202)는 상기 제1 반도체 칩을 하금형(200)으로부터 분리시키기 위한 하금형 이젝터 핀들(242)을 포함할 수 있다. 하금형 이젝터 핀들(242)은 하금형(200)을 관통하도록 설치되고, 하금형 이젝터 플레이트(240)에 연결될 수 있다. 하금형 이젝터 플레이트(240)는 제1 복귀 스프링들(244)에 의해 하금형 다이(202)에 탄성적으로 지지될 수 있다.
제1 스토퍼(120)는 하금형 다이(202)의 하부에 설치되어 하금형 다이(202)의 이동 구간을 제한할 수 있다. 또한, 하금형 다이(202)가 기 설정된 높이만큼 하강하게 되면, 제1 스토퍼(120)는 하금형 이젝터 플레이트(240)를 가압하여 하금형 이젝터 핀들(242)을 하금형(200)의 상부면으로부터 돌출시킬 수 있다. 따라서, 성형이 완료된 제1 반도체 칩은 하금형 이젝터 핀들(242)에 의해 하금형(200)의 상부면으로부터 분리될 수 있다.
중금형 다이(302)는 상기 제2 반도체 칩을 상금형(300)으로부터 분리시키기 위한 다수개의 제1 중금형 이젝터 핀들(342) 및 상기 제1 반도체 칩을 지지하기 위한 다수개의 제2 중금형 이젝터 핀들(352)을 포함할 수 있다.
제1 중금형 이젝터 핀들(342)은 상부 중금형(300b)을 관통하도록 설치되고, 제1 중금형 이젝터 플레이트(340)에 연결될 수 있다. 제1 중금형 이젝터 플레이트(340)는 제2 복귀 스프링들(344)에 의해 중금형 다이(202)에 탄성 지지될 수 있다.
제2 스토퍼(130)는 승강 로드(110)에 고정 설치되어 중금형 다이(302)의 이동 구간을 제한할 수 있다. 또한, 중금형 다이(302)가 기 설정된 높이만큼 하강하게 되면, 제2 스토퍼(130)는 제1 중금형 이젝터 플레이트(340)를 가압하여 제1 중금형 이젝터 핀들(342)을 상부 중금형(300b)의 상부면으로부터 돌출시킬 수 있다. 따라서, 성형이 완료된 제2 반도체 칩은 제1 중금형 이젝터 핀들(342)에 의해 상부 중금형(300b)의 상부면으로부터 분리될 수 있다.
제2 중금형 이젝터 핀들(352)은 하부 중금형(300a)을 관통하도록 설치되고, 제2 중금형 이젝터 플레이트(350)에 연결될 수 있다. 제2 중금형 이젝터 플레이트(350)는 제3 복귀 스프링들(354)에 의해 중금형 다이(302)에 탄성적으로 지지될 수 있다.
하금형(200)과 하부 중금형(300a)이 클램핑될 때, 하금형(200) 또는 하금형 다이(202)는 하부 중금형(300a)으로부터 돌출된 제2 중금형 이젝터 핀들(352)의 일부와 접촉하여 가압한다. 따라서, 제2 중금형 이젝터 핀들(352)의 일부는 하부 중금형(300a)의 내부로 들어가게 되고, 다른 일부는 로딩된 상기 제1 반도체 칩과 접촉하여 지지하게 된다.
상금형 다이(402)는 상기 제2 반도체 칩을 지지하기 위한 다수개의 상금형 이젝터 핀들(442)을 포함할 수 있다. 상금형 이젝터 핀들(442)은 상금형(400)을 관통하도록 설치되고, 상금형 이젝터 플레이트(440)에 연결될 수 있다. 상금형 이젝터 플레이트(440)는 제4 복귀 스프링들(444)에 의해 상금형 다이(402)에 탄성적으로 지지될 수 있다.
상부 중금형(300b)과 상금형(400)이 클램핑될 때, 상부 중금형(300b) 또는 중금형 다이(302)는 상금형(400)으로부터 돌출된 상금형 이젝터 핀들(442)의 일부와 접촉하여 가압한다. 따라서, 상금형 이젝터 핀들(442)의 일부는 상금형(400)의 내부로 들어가고, 다른 일부는 로딩된 상기 제2 반도체 칩과 접촉하여 지지하게 된다.
본 실시예에 있어서, 상기 하금형 및 상기 중금형 사이에서 2개의 제1 반도체 칩들이 성형되고 상기 중금형 및 상기 상금형 사이에서 2개의 제2 반도체 칩들이 성형될 수 있다. 그러나, 성형되는 반도체 칩들의 개수 및 형태는 이에 제한되지 않는다.
또한, 상기 트랜스퍼 램들의 개수 및 상기 반도체 칩들을 지지 및 성형하기 위한 상기 금형들의 구조는 상기 반도체 칩의 종류 및 상기 금형들 사이에 가해지는 압력 등에 따라 달라질 수 있음을 이해할 수 있을 것이다.
더욱이, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 동일한 반도체 칩일 수 있다. 이와 다르게, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 다른 반도체 칩일 수 있다.
이하에서는, 도 1의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하는 방법에 대하여 설명하기로 한다.
도 7 내지 도 10은 도 1의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하기 위한 방법을 나타내는 단면도들이다.
먼저, 도 7을 참조하면, 로더(loader)에 의해 하금형(200) 상에 제1 반도체 칩들(10a, 10b)이 로딩되고, 중금형(300) 상에 제2 반도체 칩들(20a, 20b)이 로딩된다. 또한, 제1 및 제2 공급 포트들(220, 320) 내의 제1 및 제2 트랜스퍼 램들(510, 520) 상에는 EMC와 같은 성형 수지(R)가 각각 공급된다.
도 8을 참조하면, 상금형 다이(402)는 승강 로드(110)에 고정되어 있고, 하금형 다이(202)와 중금형 다이(302)는 승강 로드(110)를 따라 상승하여 하금형(200), 중금형(300) 및 상금형(400)을 클램핑한다.
본 발명의 일 실시예에 있어서, 하금형 다이(202)가 상승하여 하금형(200)과 중금형(300)을 클램핑시킨 후, 중금형 다이(302)는 하금형 다이(202)에 얹혀진 상태로 승강 로드(110)를 따라 상승할 수 있다.
하금형(200)과 하부 중금형(300a)이 클램핑될 때, 하부 중금형(300a)으로부터 돌출된 제2 중금형 이젝터 핀들(352)의 일부는 하부 중금형(300a)의 내부로 들어가게 되고, 다른 일부는 로딩된 제1 반도체 칩들(10a, 10b)과 접촉하여 지지하게 된다.
또한, 상부 중금형(300b)과 상금형(400)이 클램핑될 때, 상금형(400)으로부터 돌출된 상금형 이젝터 핀들(442)의 일부는 상금형(400)의 내부로 들어가게 되고, 다른 일부는 로딩된 제2 반도체 칩들(20a, 20b)과 접촉하여 지지하게 된다.
이어서, 가압 유닛(500)의 트랜스퍼 플레이트(502)가 상승함에 따라, 제1 및 제2 트랜스퍼 램들(510, 520)은 동시에 상승한다. 따라서, 제1 및 제2 트랜스퍼 램들(510, 520)은 제1 및 제2 공급 포트들(220, 320) 내의 성형 수지(R)를 동시에 가압하여 제1 및 제2 캐비티들(310, 410)로 각각 공급할 수 있다.
본 발명의 일 실시예에 있어서, 제1 공급 포트(220) 내부의 성형 수지는 제1 트랜스퍼 램(510)의 가압에 의해 제1 분배 블록으로 통해 제1 캐비티(310)로 흘러 들어간 후 고화되어 제1 반도체 칩들(10a, 10b)을 성형할 수 있다.
제2 공급 포트(320) 내부의 성형 수지는 제2 트랜스퍼 램(520)의 가압에 의해 제2 분배 블록을 통해 제2 캐비티(410)로 흘러 들어간 후 고화되어 제2 반도체 칩들(20a, 20b)을 성형할 수 있다.
도 9 및 도 10을 참조하면, 상기 제1 및 제2 반도체 칩들의 성형이 완료되면, 하금형 다이(202)와 중금형 다이(302)는 승강 로드(110)를 따라 하강한다.
본 발명의 일 실시예에 있어서, 중금형 다이(302)는 하금형 다이(202)에 얹혀진 상태로 자중에 의해서 승강 로드(110)를 따라 하강할 수 있다.
중금형 다이(302)는 기 설정된 높이만큼 하강한 후, 승강 로드(110)에 설치된 제2 스토퍼(130)에 의해 정지될 수 있다. 이 때, 제1 중금형 이젝터 핀들(342)은 제2 스토퍼(130)의 가압에 의해 상부 중금형(300b)의 상부면으로부터 돌출하여 성형이 완료된 제2 반도체 칩들(20a, 20b)을 상부 중금형(300b)으로부터 분리시킬 수 있다.
이어서, 하금형 다이(302)는 계속 하강한 후, 하금형 다이(202)의 하부에 설치된 제1 스토퍼(120)에 의해 정지될 수 있다. 이 때, 하금형 이젝터 핀들(242)은 제1 스토퍼(120)의 가압에 의해 하금형(200)의 상부면으로부터 돌출하여 성형이 완료된 제1 반도체 칩들(10a, 10b)을 하금형(200)으로부터 분리시킬 수 있다.
이 후, 언로더(unloader)에 의해 성형이 완료된 상기 제1 및 제2 반도체 칩들이 언로딩되고 성형품의 게이트 및 컬 부분을 제거된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 성형 장치는 하금형, 상금형 및 상기 하금형과 상기 상금형 사이에 개재된 중금형을 포함하고, 상기 하금형과 상기 중금형 사이에서 제1 성형 공간 및 상기 중금형과 상기 하금형 사이에서 제2 성형 공간을 제공하여 상기 제1 및 제2 성형 공간들에서 각각 몰딩 공정을 동시에 수행할 수 있다.
따라서, 종래의 성형 장치에 비해 2배 이상으로 생산성을 향상시킬 수 있다. 또한, 상기 제1 및 제2 성형 공간들에서 서로 상이한 반도체 칩들을 동시에 성형할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 성형 장치를 나타내는 단면도이고, 도 12는 도 11의 중금형을 나타내는 평면도이다. 본 실시예에 따른 반도체 패키지의 성형 장치는 제2 반도체 칩들을 분리시키기 위한 이젝터 수단을 제외하고는 도 1의 실시예의 반도체 패키지의 성형 장치와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 성형 장치(101)의 중금형 다이(302)는 상부 중금형(300b)을 중금형 다이(302)로부터 상승시키기 위한 이젝터 스프링(360)을 포함할 수 있다.
이젝터 스프링(360)은 상부 중금형(300b)의 하부에 구비될 수 있다. 상부 중금형(300b)과 상금형(400)이 클램핑될 때, 상금형(400)이 상부 중금형(300b)을 가압할 수 있다. 따라서, 상부 중금형(300b)은 중금형 다이(302) 내부로 들어가게 되어 상부 중금형(300b)의 상부면은 중금형 다이(302)의 상부면과 동일 평면에 있게 된다.
상부 중금형(300b)과 상금형(400)이 서로 떨어지게 되면, 상부 중금형(300b)은 이젝터 스프링(360)에 의해 중금형 다이(302)로부터 상승할 수 있다. 따라서, 상부 중금형(300b)의 상부면은 중금형 다이(302)의 상부면보다 더 높게 위치하게 된다.
본 발명의 다른 실시예에 있어서, 상부 중금형(300b)에는 성형이 완료된 제2 반도체 칩을 그립하기 위한 다수개의 가이드부들(362)이 형성될 수 있다.
도 12에 도시된 바와 같이, 다수개의 가이드부들(362)은 상부 중금형(300b)의 외측부에 서로 이격되어 형성될 수 있다. 가이드부(362)는 상부 중금형(300b)의 측부를 따라 형성되어, 상부 중금형(300b) 상에 안착된 상기 제2 반도체 칩의 하부 측부를 노출시킬 수 있다.
상부 중금형(300b)이 이젝터 스프링(360)에 의해 상승됨에 따라, 성형이 완료된 제2 반도체 칩도 상승되고 언로더의 그립퍼들(grippers)은 가이드부들(362)을 따라 상승하여 노출된 상기 제2 반도체 칩의 하부 측부와 접촉하여 상기 제2 반도체 칩을 그립할 수 있다.
상기 가이드부들의 개수, 배치 및 구조는 이에 제한되지 않으며, 성형되는 반도체 칩의 종류 및 성형 수지의 무게 등을 고려하여 결정될 수 있음을 이해할 수 있을 것이다.
이하에서는, 도 11의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하는 방법에 대하여 설명하기로 한다.
도 13은 도 11의 반도체 패키지의 성형 장치를 이용하여 반도체 칩을 성형하기 위한 방법을 나타내는 단면도들이다.
먼저, 도 7 및 도 8과 유사하게, 로더에 의해 제1 및 제2 반도체 칩들(10a, 10b, 20a, 20b)이 하금형(200) 및 중금형(300) 상에 로딩된다. 또한, 제1 및 제2 공급 포트들(220, 320) 내의 제1 및 제2 트랜스퍼 램들(510, 520) 상에는 EMC와 같은 성형 수지(R)가 각각 공급된다.
상금형 다이(402)는 승강 로드(110)에 고정되어 있고, 하금형 다이(202)와 중금형 다이(302)는 승강 로드(110)를 따라 상승하여 하금형(200), 중금형(300) 및 상금형(400)을 클램핑한다.
본 발명의 다른 실시예에 있어서, 상부 중금형(300b)과 상금형(400)이 클램핑될 때, 상금형(400)이 상부 중금형(300b)을 가압할 수 있다. 따라서, 상부 중금형(300b)은 중금형 다이(302) 내부로 들어가게 되어 상부 중금형(300b)의 상부면은 중금형 다이(302)의 상부면과 동일 평면에 있게 된다.
이어서, 제1 및 제2 트랜스퍼 램들(510, 520)은 제1 및 제2 공급 포트들(220, 320) 내의 성형 수지(R)를 동시에 가압하여 제1 및 제2 캐비티들(310, 410)로 각각 공급하고 상기 제1 및 제2 반도체 칩들을 성형한다.
도 13을 참조하면, 상기 제1 및 제2 반도체 칩들의 성형이 완료되면, 하금형 다이(202)와 중금형 다이(302)는 승강 로드(110)를 따라 하강한다.
본 발명의 다른 실시예에 있어서, 상부 중금형(300b)과 상금형(400)이 서로 떨어지게 되면, 상부 중금형(300b)은 이젝터 스프링(360)에 의해 중금형 다이(302)로부터 상승할 수 있다. 따라서, 상부 중금형(300b)의 상부면은 중금형 다이(302)의 상부면보다 더 높게 위치하게 된다.
상부 중금형(300b)이 이젝터 스프링(360)에 의해 상승됨에 따라, 성형이 완료된 제2 반도체 칩도 상승되고 언로더의 그립퍼들(140)은 상부 중금형(300b)의 측부에 형성된 가이드부들(362)을 따라 상승하여 상기 제2 반도체 칩을 그립할 수 있다. 또한, 상기 언로더의 흡착 유닛(142)은 성형품의 게이트 부분을 흡착할 수 있다.
따라서, 상기 언로더의 그립퍼(140)와 흡착 유닛(142)은 상기 성형품을 그립하여 후속 공정을 위해 상기 성형품을 이송하게 된다.
상술한 바와 같이, 본 발명에 따른 반도체 패키지의 성형 장치는 하금형, 상금형 및 상기 하금형과 상기 상금형 사이에 개재되는 중금형을 포함하고, 상기 하금형과 상기 중금형 사이에서 제1 성형 공간 및 상기 중금형과 상기 하금형 사이에서 제2 성형 공간을 제공하여 상기 제1 및 제2 성형 공간들에서 각각 몰딩 공정을 동시에 수행할 수 있다.
따라서, 종래의 성형 장치에 비해 2배 이상으로 생산성을 향상시킬 수 있다. 또한, 상기 제1 및 제2 성형 공간들에서 서로 상이한 반도체 칩들을 동시에 성형할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101 : 반도체 패키지의 성형 장치
110 : 승강 로드 120 : 제1 스토퍼
130 : 제2 스토퍼 140 : 그립퍼
200 : 하금형 202 : 하금형 다이
204 : 제1 관통홀 206 : 제1 포트
220 : 제1 공급 포트 240 : 하금형 이젝터 플레이트
242 : 하금형 이젝터 핀 244 : 제1 복귀 스프링
300 : 중금형 300a : 하부 중금형
300b : 상부 중금형 302 : 중금형 다이
304 : 제2 포트 310 : 제1 캐비티
320 : 제2 공급 포트 330 : 제1 분배 블록
340 : 제1 중금형 이젝터 플레이트
342 : 제1 중금형 이젝터 핀들 344 : 제2 복귀 스프링
350 : 제2 중금형 이젝터 플레이트 352 : 제2 중금형 이젝터 핀
354 : 제3 복귀 스프링 360 : 이젝터 스프링
362 : 가이드부 400 : 상금형
402 : 상금형 다이 410 : 제2 캐비티
430 : 제2 분배 블록 440 : 상금형 이젝터 플레이트
442 : 상금형 이젝터 핀 444 : 제4 복귀 스프링
500 : 가압 유닛 502 : 트랜스퍼 플레이트
510 : 제1 트랜스퍼 램 520 : 제2 트랜스퍼 램

Claims (20)

  1. 적어도 하나의 제1 반도체 칩이 안착되는 하금형;
    상기 하금형의 상부에 위치하며, 적어도 하나의 제2 반도체 칩이 안착되고, 상기 하금형을 마주보는 면에 상기 제1 반도체 칩의 성형 공간을 위한 제1 캐비티를 갖는 중금형;
    상기 중금형의 상부에 위치하며, 상기 중금형을 마주보는 면에 상기 제2 반도체 칩의 성형 공간을 위한 제2 캐비티를 갖는 상금형;
    상기 하금형을 관통하며 상기 제1 캐비티와 연결되는 제1 공급 포트;
    상기 하금형과 상기 중금형을 관통하며 상기 제2 캐비티와 연결되는 제2 공급 포트; 및
    상기 하금형의 하부에 위치하고, 상기 제1 및 제2 공급 포트들에 각각 구비되며, 상기 제1 및 제2 공급 포트들 내의 성형 수지를 가압하여 상기 제1 및 제2 캐비티들로 공급하는 제1 및 제2 트랜스퍼 램들을 갖는 가압 유닛을 포함하는 반도체 패키지의 성형 장치.
  2. 제 1 항에 있어서, 상기 중금형은 상기 하금형과 마주하며 상기 제1 캐비티를 갖는 하부 중금형 및 상기 상금형과 마주하며 상기 제2 반도체 칩을 지지하는 상부 중금형을 포함하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  3. 제 1 항에 있어서, 상기 가압 유닛은 상기 하금형의 하부에 승하강 가능하도록 위치하는 트랜스퍼 플레이트를 포함하며, 상기 제1 및 제2 프랜스퍼 램들은 상기 트랜스퍼 플레이트로부터 상부로 연장하도록 설치되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  4. 제 3 항에 있어서, 상기 트랜스퍼 플레이트는 상기 제1 및 제2 트랜스퍼 램들을 동시에 승하강시키는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  5. 제 3 항에 있어서, 상기 제2 트랜스퍼 램의 길이는 상기 제1 트랜스퍼 램보다 상기 중금형의 두께만큼 더 큰 것을 특징으로 하는 반도체 패키지의 성형 장치.
  6. 제 1 항에 있어서, 상기 제2 공급 포트는, 상기 하금형에 관통 형성되는 제1 포트 및 상기 중금형에 관통 형성되며 상기 제1 포트와 연통되는 제2 포트를 포함하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  7. 제 6 항에 있어서, 상기 제1 공급 포트와 상기 제1 포트는 상기 하금형의 중앙부를 따라 다수개가 형성되고, 상기 제2 포트는 상기 중금형의 중앙부를 따라 다수개가 형성되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  8. 제 7 항에 있어서, 상기 제1 및 제2 공급 포트들은 서로 교대로 배치되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  9. 제 7 항에 있어서, 상기 제1 공급 포트들의 개수와 상기 제2 공급 포트들의 개수는 동일한 것을 특징으로 하는 반도체 패키지의 성형 장치.
  10. 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 제1 공급 포트를 사이에 두고 적어도 2개가 배치되고, 상기 제2 반도체 칩은 상기 제2 공급 포트를 사이에 두고 적어도 2개가 배치되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  11. 제 1 항에 있어서, 상기 제1 공급 포트 내의 성형 수지는 제1 분배 블록을 통해 상기 제1 캐비티 내로 공급되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  12. 제 1 항에 있어서, 상기 제2 공급 포트 내의 성형 수지는 제2 분배 블록을 통해 상기 제2 캐비티 내로 공급되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  13. 제 1 항에 있어서, 상기 상금형, 상기 중금형 및 상기 하금형을 각각 고정 지지하는 상금형 다이, 중금형 다이 및 하금형 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  14. 제 13 항에 있어서, 상기 상금형 다이는 승강 로드에 고정되고, 상기 중금형 다이와 상기 하금형 다이는 상기 승강 로드를 따라 승하강하여 상기 상금형, 상기 중금형 및 상기 하금형을 클램핑하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  15. 제 14 항에 있어서, 상기 중금형 다이는 상기 승강 로드에 설치된 스토퍼에 의해 이동 구간이 제한되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  16. 제 13 항에 있어서, 상기 중금형 다이는 상기 제2 반도체 칩을 상기 중금형으로부터 분리시키는 다수개의 제1 중금형 이젝터 핀들 및 상기 제1 반도체 칩을 지지하는 다수개의 제2 중금형 이젝터 핀들을 포함하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  17. 제 16 항에 있어서, 상기 제1 중금형 이젝터 핀들은 상기 승강 로드에 설치된 스토퍼의 가압에 의해 상승하여 상기 제2 반도체 칩을 상기 중금형으로부터 분리시키는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  18. 제 13 항에 있어서, 상기 중금형은 상기 하금형과 마주하는 하부 중금형 및 상기 상금형과 마주하는 상부 중금형을 포함하고, 상기 중금형 다이는 상기 상부 중금형을 상기 중금형 다이로부터 상승시키는 이젝터 스프링을 포함하는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  19. 제 18 항에 있어서, 상기 상부 중금형에는 성형이 완료된 상기 제2 반도체 칩을 그립하기 위한 다수개의 가이드부들이 형성되는 것을 특징으로 하는 반도체 패키지의 성형 장치.
  20. 하금형;
    상기 하금형의 상부에 위치하는 상금형;
    상기 하금형과 상기 상금형 사이에 개재되며, 상기 하금형과 클램핑되어 적어도 하나의 제1 반도체 칩을 성형하기 위한 제1 성형 공간을 형성하고 상기 상금형과 클램핑되어 적어도 하나의 제2 반도체 칩을 성형하기 위한 제2 성형 공간을 형성하는 중금형;
    상기 하금형을 관통하며 상기 제1 성형 공간과 연결되는 제1 공급 포트;
    상기 하금형과 상기 중금형을 관통하며 상기 제2 성형 공간과 연결되는 제2 공급 포트; 및
    상기 하금형의 하부에 위치하고, 상기 제1 및 제2 공급 포트들에 각각 구비되며, 상기 제1 및 제2 공급 포트들 내의 성형 수지를 동시에 가압하여 상기 제1 및 제2 성형 공간들로 공급하는 제1 및 제2 트랜스퍼 램들을 갖는 가압 유닛을 포함하는 반도체 패키지의 성형 장치.
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